KR20130037063A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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KR20130037063A
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Abstract

3차원 구조의 비휘발성 메모리 소자는 교대로 적층된 복수의 워드라인들 및 복수의 층간절연막들; 상기 복수의 워드라인들 및 상기 복수의 층간절연막들을 관통하는 채널; 상기 채널을 둘러싸는 터널절연막; 및 상기 터널절연막을 둘러싸고, 상기 복수의 워드라인들과 상기 터널절연막 사이에 개재되며, 불순물이 도핑된 복수의 제1 전하트랩막들을 포함한다. 이를 통해, 메모리 소자의 소거 특성 및 리텐션 특성을 개선할 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D STRUCTURED NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 기판(10)으로부터 돌출된 채널(CH) 및 채널(CH)을 따라 적층된 복수의 메모리 셀들을 포함한다. 또한, 메모리 소자는 복수의 메모리 셀들(MC) 하부에 형성된 하부 선택 게이트(LSG) 및 복수의 메모리 셀들(MC) 상부에 형성된 상부 선택 게이트(USG)를 더 포함하고, 상부 선택 게이트(USG)의 상부에는 채널(CH)과 연결된 비트라인(BL)이 구비된다. 이와 같은 구조에 따르면, 하부 선택 게이트(LSG)와 상부 선택 게이트(USG) 사이에 직렬로 연결된 복수의 메모리 셀들(MC)이 하나의 스트링(STRING)을 구성하며, 스트링(STRING)은 기판(10)으로부터 수직으로 배열된다.
본 도면에서 도면 부호 "11, 14, 17"은 층간절연막을 나타내고, 도면 부호 "12"는 하부 선택 라인을 나타내고, 도면 부호 "15"는 워드라인을 나타내고, 도면 부호 "18"은 상부 선택 라인을 나타낸다. 또한, 도면 부호 "13, 19"는 게이트 절연막을 나타내고, 도면 부호 "16"은 전하차단막, 전하트랩막 및 터널절연막을 나타낸다.
각 메모리 셀(CH)의 형성 방법을 간단히 살펴보면 다음과 같다. 먼저, 복수의 도전막들 및 복수의 층간절연막들을 교대로 형성한 후, 복수의 도전막들 및 복수의 층간절연막들을 식각하여 트렌치를 형성한다. 이어서, 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막(16)을 형성한 후 트렌치 내에 채널막을 매립한다. 이와 같은 제조 공정에 의하면, 채널(CH)을 따라 적층된 복수의 메모리 셀들(MC)의 전하트랩막이 상호 연결된 구조를 갖게 된다.
여기서, 전하트랩막은 전하가 주입 또는 방출되어 데이터가 저장되는 실질적인 데이터 저장소로서의 역할을 한다. 따라서, 메모리 셀들(MC)의 전하트랩막이 상호 연결된 종래의 구조에서는 하나의 메모리 셀(MC)에 저장된 전하가 다른 메모리 셀로 이동되어 저장된 데이터가 손상될 수 있다. 예를 들어, 실리콘 함유량이 높은 질화막(Si rich nitride)으로 전하트랩막을 형성하는 경우, 전하트랩막에 저장된 전하가 이동되어 저장된 데이터가 손실될 가능성이 높다는 문제점이 있다.
종래에는 이러한 문제점을 해결하기 위해 스토이키오메트릭 질화막(stochiometric nitride)으로 전하트랩막을 형성하는 방안을 제안한다. 그러나, 스토이키오메트릭 질화막(stochiometric nitride)으로 전하트랩막을 형성하는 경우, 소거 속도가 느리다는 문제점이 있다.
본 발명의 일 실시예는 불순물이 도핑된 전하트랩막을 포함하는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 3차원 구조의 비휘발성 메모리 소자에 있어서, 교대로 적층된 복수의 워드라인들 및 복수의 층간절연막들; 상기 복수의 워드라인들 및 상기 복수의 층간절연막들을 관통하는 채널; 상기 채널을 둘러싸는 터널절연막; 및 상기 터널절연막을 둘러싸고, 상기 복수의 워드라인들과 상기 터널절연막 사이에 개재되며, 불순물이 도핑된 복수의 제1 전하트랩막들을 포함한다.
또한, 본 발명의 다른 실시예는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 관통하는 채널 및 상기 채널을 둘러싸는 전하트랩막을 형성하는 단계; 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 이웃한 상기 채널들 사이에 슬릿을 형성하는 단계; 상기 슬릿에 의해 노출된 복수의 제1 물질막들을 리세스하는 단계; 상기 제1 물질막들을 리세스하여 노출된 상기 전하트랩막에 불순물을 도핑하는 단계; 및 상기 제1 물질막이 리세스된 영역에 층간절연막 또는 워드라인을 형성하는 단계를 포함한다.
또한, 본 발명은 또 다른 실시예는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 복수의 도전막들 및 복수의 희생막들을 교대로 형성하는 단계; 상기 복수의 도전막들 및 상기 복수의 희생막들을 관통하는 채널들, 상기 채널들을 각각 둘러싸며 불순물이 도핑된 전하트랩막 및 상기 전하트랩막을 둘러싼 전하차단막을 형성하는 단계; 상기 복수의 도전막들 및 상기 복수의 희생막들을 식각하여 이웃한 상기 채널들 사이에 슬릿을 형성하는 단계; 상기 슬릿에 의해 노출된 상기 복수의 희생막들을 리세스하는 단계; 상기 복수의 희생막들의 리세스에 의해 노출된 상기 전하차단막을 식각하는 단계; 상기 전하차단막 식각에 의해 노출된 상기 전하트랩막을 제거하는 단계; 및 상기 희생막들이 리세스된 영역에 층간절연막을 형성하는 단계를 포함한다.
본 발명에 따르면, 전하트랩막에 불순물을 도핑시킴으로써 메모리 소자의 소거 특성을 개선할 수 있다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 7a 내지 도 7c는 본 발명의 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a 내지 도 8c는 본 발명의 제7 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 9a 내지 도 9c는 본 발명의 제8 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 10은 본 발명의 제1 내지 제8 실시예에 따른 메모리 셀이 적용된 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
도 11은 본 발명의 제1 내지 제8 실시예에 따른 메모리 셀이 적용된 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 제1 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다. 본 도면에서는 설명의 편의를 위해 메모리 셀이 형성된 영역만을 확대하여 도시하였다.
도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자는 교대로 적층된 복수의 워드라인들(21) 및 복수의 층간절연막들(22), 복수의 워드라인들(21) 및 복수의 층간절연막들(22)을 관통하는 채널(25), 채널(25)을 둘러싼 터널절연막(24) 및 터널절연막(24)을 둘러싸고 복수의 워드라인들(21)과 터널절연막(24) 사이에 개재된 제1 전하트랩막들(23A)을 포함한다.
제1 전하트랩막들(23A)은 불순물을 포함한다. 여기서, 불순물은 인(P)과 같은 N타입 불순물, 보론(B)과 같은 P타입 불순물, 카본(C), 게르마늄(Ge), 주석(Sn) 및 납(Pb) 중 적어도 하나이거나 이들의 조합일 수 있다.
이와 같이 제1 전하트랩막(23A)에 불순물이 도핑되는 경우, 메모리 소자의 소거 특성을 개선할 수 있다. 예를 들어, 실리콘 질화막에 인(P)이 도핑되는 경우, 전도 대역(conduction band)으로부터 약 1.4eV 아래에 깊은 도너 레벨(deep donor level)이 형성된다. 따라서, 얕은 트랩 레벨(shallow trap level)이 생성되어 실리콘 질화막이 실리콘 함유가 많은 질화막(Si rich nitride)과 같은 특성을 갖게 되며, 그에 따라, 메모리 소자의 소거 특성을 개선할 수 있다.
채널(25)은 중심 영역까지 완전히 매립된 형태를 갖거나, 중심 영역이 오픈된 형태를 가질 수 있다. 제1 실시예에서는 채널(25)의 중심 영역이 오픈되고 오픈된 중심 영역에 절연막(26)이 매립된 경우를 나타내었다.
한편, 메모리 소자는 복수의 워드라들인(21)과 복수의 제1 전하트랩막들(23A) 사이에 개재된 복수의 전하차단막들(27A)을 더 포함한다. 특히, 메모리 소자는 제2 전하트랩막(23B)을 둘러싸며 제2 전하트랩막(23B)과 복수의 층간절연막들(22) 사이에 개재된 제1 전하차단막(27B) 및 복수의 워드라인들(21)을 각각 둘러싸며 워드라인(21)과 층간절연막(22) 사이 및 워드라인(21)과 제1 전하트랩막(23A) 사이에 개재된 제2 전하차단막(27A)을 포함할 수 있다. 단, 제1 전하차단막(27B)은 생략하고 제2 전하차단막(27A)만을 포함하는 것도 가능하다.
또한, 메모리 소자는 복수의 층간절연막들(22)과 터널절연막(24) 사이에 개재된 복수의 제2 전하트랩막들(23B)을 더 포함할 수 있다. 이러한 경우, 전하트랩막(23)은 교대로 배열된 제1 전하트랩막들(23A)과 제2 전하트랩막들(23B)로 이루어진다. 여기서, 제1 전하트랩막(23A)은 메모리 셀에 포함되어 데이터 저장로 사용되고, 제2 전하트랩막(23B)은 적층된 메모리 셀들 사이에 위치되어 각 제1 전하트랩막(23A)에 트랩된 전하가 다른 제1 전하트랩막(23A)으로 이동되는 것을 방지한다.
일 예로, 제1 전하트랩막(23A)은 불순물이 도핑되고 제2 전하트랩막(23B)은 불순물이 도핑되지 않을 수 있다. 이러한 경우, 제1 전하트랩막(23A)이 실리콘 함유가 많은 질화막(Si rich nitride)과 같은 특성을 갖게 되므로, 메모리 소자의 소거 속도를 개선할 수 있다. 또한, 제2 전하트랩막(23B)에는 불순물이 도핑되지 않으므로 메모리 소자의 데이터 리텐션 특성은 그대로 유지할 수 있다.
다른 예로, 제1 전하트랩막(23A)은 불순물이 도핑되고, 제2 전하트랩막(23B)은 제1 전하트랩막(23A)에 도핑된 불순물과 상이한 종류의 불순물이 도핑될 수 있다. 이러한 경우, 제1 전하트랩막(23A)과 제2 전하트랩막(23B)은 서로 다른 특성을 갖게 되어 각 막이 상이한 역할을 수행할 수 있다. 제1 전하트랩막(23A)에는 인(P)과 같은 N타입 불순물을 도핑하고 제2 전하트랩막(23B)에는 보론(B)과 같은 P타입 불순물을 도핑하는 경우, 제1 전하트랩막(23A)은 실리콘 함유가 많은 질화막과 같은 특성을 갖게 되어 소거 속도를 개선함과 동시에, 제2 전하트랩막(23B)은 전하의 이동을 방지하여 메모리 소자의 리텐션 특성을 향상시킬 수 있다.
도 3은 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다. 본 도면에서는 설명의 편의를 위해 메모리 셀이 형성된 영역만을 확대하여 도시하였다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 3에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자는 전하트랩막(33)이 나노 닷을 포함하는 것을 특징으로 한다. 특히, 제2 실시예에 따른 메모리 소자는 불순물이 도핑된 나노 닷을 포함한 제1 전하트랩막(33A)과 불순물이 도핑되지 않은 나노 닷을 포함한 제2 전하트랩막(33B)이 교대로 배열된 전하트랩막(33)를 포함하는 것을 특징으로 한다. 물론, 제1 전하트랩막(33A)과 제2 전하트랩막(33B)이 서로 다른 종류의 불순물이 도핑된 나노 닷을 각각 포함하는 것도 가능하다.
도 4는 본 발명의 제3 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다. 본 도면에서는 설명의 편의를 위해 메모리 셀이 형성된 영역만을 확대하여 도시하였다.
도 4에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자는 제1 전하트랩막(43A)에 한해 나노 닷을 포함하고, 제2 전하트랩막(43B)에는 나노 닷을 포함하지 않는 것을 특징으로 한다.
도 5는 본 발명의 제4 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다. 본 도면에서는 설명의 편의를 위해 메모리 셀이 형성된 영역만을 확대하여 도시하였다.
도 5에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자는 복수의 워드라인들(51)과 터널절연막(54) 사이에 개재된 제1 전하트랩막(53)만으로 전하트랩막이 이루어지고, 전하차단막(57)이 제1 전하트랩막(53)을 둘러싸면서 제1 전하트랩막(53)과 워드라인(51) 사이에 개재된 것을 특징으로 한다. 또한, 본 도면에는 도시되지 않았으나, 제1 전하트랩막(53)은 불순물이 도핑된 나노 닷을 포함할 수 있다.
이와 같은 구조에 따르면, 각 메모리 셀 마다 별도의 전하트랩막이 구비되고, 메모리 셀들 사이에는 전하트랩막이 존재하지 않는다. 즉, 적층된 메모리 셀들의 제1 전하트랩막(53)이 물리적으로 상호 분리된 구조를 갖는다. 따라서, 제1 전하트랩막(53)에 불순물을 도핑하여 소거 속도를 개선하면서 동시에, 제1 전하트랩막(53)을 상호 분리시켜 데이터 리텐션 특성을 향상시킬 수 있다.
도 6은 본 발명의 제5 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다. 본 도면에서는 설명의 편의를 위해 메모리 셀이 형성된 영역만을 확대하여 도시하였다.
도 6에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자는 제1 전하트랩막들(63A)과 전하차단막(67) 사이에 개재된 제3 전하트랩막(63C)을 더 포함한다. 여기서, 제3 전하트랩막(63C)은 제1 전하트랩막(63A)을 보완하기 위한 일종의 보조(서브) 전하트랩막으로 사용되며, 스토이키오메트릭 질화막으로 형성될 수 있다. 이러한 경우, 메모리 셀은 불순물이 도핑된 제1 전하트랩막(63A) 및 스토이키오메트릭 질화막으로 형성된 제3 전하트랩막(63C)의 적층 구조를 포함하게 된다.
여기서, 제2 전하트랩막(63B)은 불순물이 도핑되지 않거나, 제1 전하트랩막(63A)에 도핑된 불순물과 다른 종류의 불순물이 도핑될 수 있다. 또한, 제1 전하트랩막(63A)은 불순물이 도핑된 나노 닷을 포함할 수 있다.
도 7a 내지 도 7c는 본 발명의 제6 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 본 도면에서는 설명의 편의를 위해 메모리 셀이 형성된 영역만을 확대하여 도시하였다.
도 7a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(미도시됨) 상에 복수의 제1 물질막들(71) 및 복수의 제2 물질막들(72)을 교대로 형성한다.
여기서, 제1 물질막(71)은 후속 공정에 의해 워드라인을 형성하기 위한 것이고, 제2 물질막(72)은 적층된 워드라인들을 상호 분리시키는 층간절연막을 형성하기 위한 것이다. 따라서, 적층되는 제1 물질막(71) 및 제2 물질막(72)의 수는 적층하고자하는 메모리 셀의 개수에 따라 결정된다.
제1 물질막(71)과 제2 물질막(72)의 물질은 각 막의 역할 및 제조 공정을 고려하여 결정된다. 제1 물질막(71)과 제2 물질막(72)은 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어, 제1 물질막(71)은 워드라인용 도전막 또는 희생막으로 형성되고, 제2 물질막(72)은 층간절연막 또는 희생막으로 형성될 수 있다.
제6 실시예에서는 제1 물질막(71)은 질화막 등의 희생막으로 형성되고, 제2 물질막(72)은 산화막 등의 층간절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 복수의 제1 물질막들(71) 및 복수의 제2 물질막들(72)을 식각하여 트렌치를 형성한 후, 트렌치의 내벽에 전하트랩막(73)을 형성한다. 여기서, 전하트랩막(73)은 언도프드 실리콘 질화막, 언도프드 스토이키오메트릭 질화막 등과 같이 불순물이 도핑되지 않은 물질막으로 형성될 수 있다.
이때, 전하트랩막(73)을 형성하기에 앞서 제1 전하차단막 또는 희생막(미도시됨)을 형성하는 것도 가능하다.
이어서, 전하트랩막(73) 상에 터널절연막(74)을 형성한 후, 터널절연막(74) 상에 채널막(75)을 형성한다. 이때, 트렌치의 중심 영역이 오픈되도록 채널막(75)을 형성되거나 중심 영역까지 완전히 매립되도록 채널막(75)을 형성한다. 본 도면에서는 트렌치의 중심 영역이 오픈되도록 채널막(75)을 형성한 경우에 대해 도시되었으며, 오픈된 중심 영역에는 절연막(76)이 매립된다.
도 7b에 도시된 바와 같이, 복수의 제1 물질막들(71) 및 복수의 제2 물질막들(72)을 식각하여 이웃한 트렌치들 사이에 위치된 슬릿(S)을 형성한다. 본 도면에서는 슬릿(S) 형성 과정에서 식각된 제2 물질막을 도면 부호 "72A"로 나타내었다.
이어서, 슬릿에 의해 노출된 복수의 제1 물질막들(71)을 리세스한다. 이때, 제1 물질막들(71)이 리세스된 영역(이하, 리세스 영역이라 한다.)에 의해 전하트랩막(73)의 일부가 노출된다. 이하, 전하트랩막(73) 중 리세스 영역에 의해 노출된 영역을 제1 전하트랩막(73A)이라 하고, 노출되지 않은 영역을 제2 전하트랩막(73B)이라 한다.
한편, 앞서 설명한 바와 같이, 전하트랩막(73)을 형성하기에 앞서 제1 전하차단막을 형성한 경우, 리세스 영역에 의해 제1 전하차단막이 노출된다. 이러한 경우, 후속 불순물 도핑 공정에 앞서, 전하트랩막(73)이 노출되도록 제1 전하차단막을 식각한다. 이를 통해, 복수의 층간절연막들(72)과 제2 전하트랩막(73B) 사이에 개재된 제1 전하차단막들(도 2의 도면 부호 '27B' 참조)이 형성될 수 있다. 또한, 전하트랩막(73)을 형성하기에 앞서 희생막을 형성한 경우, 제1 물질막(71) 리세스 공정에서 전하트랩막(73)이 노출 및 손상되는 것을 방지할 수 있다.
이어서, 리세스 영역에 의해 노출된 제1 전하트랩막(73A)에 불순물을 도핑한다. 예를 들어, 도펀트 가스가 함유된 분위기에 열처리 공정을 수행함으로써, 제1 전하트랩막(73A)에 불순물을 도핑할 수 있다. 또한, 불순물 도핑 조건을 조절하여, 제1 전하트랩막(73A)의 전체 두께에 불순물을 도핑하거나, 표면으로부터 일부 두께에 한해 불순물을 도핑할 수 있다. 제1 전하트랩막(73A)의 일부 두께에 한해 불순물을 도핑할 경우, 불순물이 도핑되지 않은 전하트랩막과 불순물이 도핑된 전하트랩막이 적층된 구조로 제1 전하트랩막(73A)을 형성할 수 있다.
이로써, 제1 전하트랩막(73A)에 한해 불순물이 도핑되어, 불순물이 도핑된 제1 전하트랩막들(73A)과 불순물이 도핑되지 않은 제2 전하트랩막들(73B)이 교대로 배열된 전하트랩막(73)이 최종적으로 형성된다.
도 7c에 도시된 바와 같이, 리세스 영역 내면에 제2 전하차단막(77)을 형성한다. 이때, 제2 전하차단막(77)을 형성하기에 앞서 추가로 제3 전하트랩막(미도시됨)을 형성할 수 있다. 예를 들어, 스토이키오메트릭 질화막으로 제3 전하트랩막을 형성함으로써, 스토이키오메트릭 질화막 및 불순물이 도핑된 질화막의 적층구조 또는 스토이키오메트릭 질화막, 불순물이 도핑된 질화막 및 스토이키오메트릭 질화막의 적층구조로 이루어진 전하트랩막을 최종적으로 형성할 수 있다.
이어서, 제2 전하차단막(77)이 형성된 리세스 영역 내에 도전막을 매립하여 복수의 워드라인들(78)을 형성한다. 여기서, 도전막은 텅스텐 등의 금속막으로 형성될 수 있다. 또한, 도전막의 증착 및 식각 공정을 수회 반복하여 워드라인(78)을 형성할 수 있다.
이어서, 슬릿(S) 내에 절연막(79)을 매립한다. 이때, 슬릿(S) 내에 절연막을 매립하지 않고, 슬릿(S)의 개구부에만 절연막을 형성하여 워드라인들 사이에 에어 갭을 형성하는 것 또한 가능하다.
이로써, 불순물이 도핑된 제1 전하트랩막들(73A)과 불순물이 도핑되지 않은 제2 전하트랩막들(73A)이 교대로 배열된 전하트랩막(73)을 포함하며, 채널(75)을 따라 적층된 복수의 메모리 셀들이 형성된다.
한편, 제6 실시예에서는 불순물이 도핑되지 않은 전하트랩막(73)을 형성한 후에 제1 전하트랩막(73A)에 한해 불순물을 도핑하는 경우에 대해 설명하였으나, 본 발명이 이에 한정된 것은 아니다.
예를 들어, 도프드 실리콘 질화막, 도프드 스토이키오메트릭 질화막 등과 같이 제1 종류(예를 들어, P타입)의 불순물이 도핑된 전하트랩막(73)을 형성한 후에, 리세스 영역에 의해 노출된 제1 전하트랩막(73A)에 제2 종류(예를 들어, N타입)의 불순물을 도핑하는 것 또한 가능하다.
이때, 제2 종류의 불순물이 제1 전하트랩막(73A)에 도핑된 제1 종류의 불순물 농도를 초과하여 도핑될 수 있다. 이와 같이, 제2 종류의 불순물이 과 도핑(over doping)될 경우, 제2 종류의 불순물이 도핑된 제1 전하트랩막(73A)과 제1 종류의 불순물이 도핑된 제2 전하트랩막(73B)이 교대로 배열된 전하트랩막(73)이 최종적으로 형성된다.
또는, 제2 종류의 불순물이 제1 전하트랩막(73A)에 도핑된 제1 종류의 불순물을 상쇄시킬 수 있을 정도의 농도로 도핑될 수 있다. 이러한 경우, 불순물이 도핑되지 않은 제1 전하트랩막(73A)과 제1 종류의 불순물이 도핑된 제2 전하트랩막(73B)이 교대로 배열된 제1 전하트랩막(73)이 최종적으로 형성된다.
도 8a 내지 도 8c는 본 발명의 제7 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 본 도면에서는 설명의 편의를 위해 메모리 셀이 형성된 영역만을 확대하여 도시하였다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 8a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(미도시됨) 상에 복수의 제1 물질막들(81) 및 복수의 제2 물질막들(82)을 교대로 형성한다.
제7 실시예에서는 제1 물질막(71)이 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 워드라인용 도전막으로 형성되고, 제2 물질막(72)이 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성된 경우에 대해 설명하도록 한다. 여기서, '도프드'는 보론(B) 등의 도펀트가 도핑된 것을 의미하고, '언도프드'는 도펀트가 도핑되지 않은 것을 의미한다.
이어서, 복수의 제1 물질막들(81) 및 복수의 제2 물질막들(82)을 식각하여 트렌치를 형성한 후, 트렌치의 내벽에 전하차단막(87)을 형성한다.
이어서, 전하차단막(87) 상에 불순물이 도핑된 전하트랩막(83)을 형성한다. 예를 들어, 전하트랩막(83)은 도프드 실리콘 질화막, 도프드 스토이키오메트릭 질화막 등과 같이 불순물이 도핑된 물질막으로 형성된다. 앞서 설명한 바와 같이, 전하트랩막(83)은 제1 전하트랩막들(83A)과 제2 전하트랩막들(83B)이 교대로 배열된다.
이어서, 전하트랩막(83) 상에 터널절연막(84)을 형성한 후, 터널절연막(84) 상에 채널막(85)을 형성한다. 이때, 트렌치의 중심역이 오픈되도록 채널막(85)이 형성된 경우, 오픈된 중심 영역에 절연막(86)을 매립한다.
도 8b에 도시된 바와 같이, 복수의 제1 물질막들(81) 및 복수의 제2 물질막들(82)을 식각하여 이웃한 트렌치들 사이에 위치된 슬릿(S)을 형성한다. 본 도면에서는 슬릿(S) 형성 과정에서 식각된 제1 물질막을 도면 부호 "81A"로 나타내었다.
이어서, 슬릿(S)에 의해 노출된 복수의 제2 물질막들(82)을 리세스한다. 제2 물질막들(82)이 리세스된 영역(이하, 리세스 영역이라 한다.)에 의해 전하차단막(87)이 노출된다.
이어서, 리세스 영역에 의해 노출된 전하차단막(87)을 식각하여, 제1 전하트랩막(83A)과 워드라인(81A) 사이에 개재된 제1 전하차단막(87A)을 형성한다. 이때, 전하차단막(87)의 식각에 의해 제2 전하트랩막(83B)이 노출된다.
이어서, 리세스 영역에 의해 노출된 제2 전하트랩막(83B)을 제거하여 제1 전하트랩막(83A)만을 잔류시킨다.
일 예로, 리세스 영역에 의해 노출된 제2 전하트랩막(83B)을 식각하여 제거한다. 이 경우, 식각 공정에 의해 제2 전하트랩막(83B)을 제거함으로써, 제1 전하트랩막(83A)만을 잔류시킬 수 있다.
다른 예로, 리세스 영역에 의해 노출된 제2 전하트랩막(83B)을 산화시켜 제거한다. 질화막 등으로 형성된 전하트랩막이 산화될 경우, 물질의 특성이 변화되어 전하트랩막으로서의 역할을 수행하지 못하게 된다. 따라서, 산화된 제2 전하트랩막(83B)이 잔류하기는 하지만 전하트랩막으로서의 역할을 수행하지 못하게 되므로, 실질적으로는 제1 전하트랩막(83A)만이 잔류하게 된다.
이로써, 복수의 워드라인들(81A)과 터널절연막(84) 사이에 위치되고 불순물이 도핑된 복수의 제1 전하트랩막들(83A)이 최종적으로 형성된다.
도 8c에 도시된 바와 같이, 리세스 영역 및 슬릿(S)에 절연막(88)을 매립한다. 이때, 갭필 특성을 향상시키기 위해 증착 및 식각 공정을 수회 반복하여 절연막(88)을 매립할 수 있다. 또한, 슬릿(S)에 의해 노출된 제1 물질막들(81A)을 실리사이드화하여 워드라인의 저항을 감소시킬 수 있다. 또한, 슬릿(S) 내에 절연막을 매립하지 않고, 슬릿(S)의 개구부에만 절연막을 형성하여 워드라인들 사이에 에어 갭을 형성하는 것 또한 가능하다.
이로써, 불순물이 도핑되고 복수의 워드라인들과 터널절연막(84) 사이에 위치된 복수의 제1 전하트랩막들(83)을 포함하며, 채널(85)을 따라 적층된 복수의 메모리 셀들이 형성된다.
한편, 제7 실시예에서는 제2 전하트랩막(83B)을 제거하는 경우에 대해 설명하였으나, 본 발명이 이에 한정된 것은 아니다.
예를 들어, 도프드 실리콘 질화막, 도프드 스토이키오메트릭 질화막 등과 같이 제1 종류(예를 들어, N타입)의 불순물이 도핑된 제1 전하트랩막(83)을 형성한 후에, 리세스 영역에 의해 노출된 제2 전하트랩막(83B)에 제2 종류(P타입)의 불순물을 도핑하는 것 또한 가능하다.
일 예로, 제2 종류의 불순물이 제2 전하트랩막(83B)에 도핑된 제1 종류의 불순물을 상쇄시킬 수 있을 정도의 농도로 도핑될 수 있다. 이러한 경우, 제1 종류의 불순물이 도핑된 제1 전하트랩막(83A)과 불순물이 도핑되지 않은 제2 전하트랩막(83B)이 교대로 배열된 전하트랩막(83)이 최종적으로 형성된다.
다른 예로, 제2 종류의 불순물이 제2 전하트랩막(83B)에 도핑된 제1 종류의 불순물 농도를 초과하여 도핑될 수 있다. 이와 같이, 제2 종류의 불순물이 과 도핑(over doping)될 경우, 제1 종류의 불순물이 도핑된 제1 전하트랩막(83A)과 제2 종류의 불순물이 도핑된 제2 전하트랩막(83B)이 교대로 배열된 전하트랩막(83)이 최종적으로 형성된다.
도 9a 내지 도 9c는 본 발명의 제8 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 본 도면에서는 설명의 편의를 위해 메모리 셀이 형성된 영역만을 확대하여 도시하였다.
도 9a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(미도시됨) 상에 복수의 제1 물질막들(91) 및 복수의 제2 물질막들(92)을 교대로 형성한다.
제8 실시예에서는 제1 물질막(91)은 질화막 등의 희생막으로 형성되고, 제2 물질막(92)은 산화막 등의 층간절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 복수의 제1 물질막들(91) 및 복수의 제2 물질막들(92)을 식각하여 트렌치를 형성한 후, 트렌치의 내벽에 전하트랩막(93)을 형성한다. 여기서, 전하트랩막(93)은 불순물이 도핑되지 않은 나노 닷을 포함하도록 형성될 수 있다.
이어서, 전하트랩막(93) 상에 터널절연막(94)을 형성한 후, 터널절연막(94) 상에 채널막(95)을 형성한다. 이어서, 채널막(95)의 중심 영역이 오픈된 경우, 오픈된 중심 영역에 절연막(96)을 매립한다.
도 9b에 도시된 바와 같이, 복수의 제1 물질막들(91) 및 복수의 제2 물질막들(92)을 식각하여 이웃한 트렌치들 사이에 위치된 슬릿(S)을 형성한다. 본 도면에서는 슬릿(S) 형성 과정에서 식각된 제2 물질막을 도면 부호 "92A"로 나타내었다.
이어서, 슬릿에 의해 노출된 복수의 제1 물질막들(91)을 리세스한다. 제1 물질막들(91)이 리세스된 영역(이하, 리세스 영역이라 한다.)에 의해 제1 전하트랩막(93A)이 노출된다.
이어서, 리세스 영역에 의해 노출된 제1 전하트랩막(93A)에 불순물을 도핑한다. 이로써, 제1 전하트랩막(93A)에 포함된 나노 닷에 불순물이 도핑되어, 불순물이 도핑된 나노 닷을 포함한 제1 전하트랩막(93A)과 불순물이 도핑되지 않은 나노 닷을 포함한 제2 전하트랩막(93B)이 교대로 배열된 전하트랩막(93)이 최종적으로 형성된다.
도 9c에 도시된 바와 같이, 리세스 영역 내면에 전하차단막(97)을 형성한다. 이때, 전하차단막(97)을 형성하기에 앞서 제3 전하트랩막(미도시됨)을 형성할 수 있다.
이어서, 전하차단막(97)이 형성된 리세스 영역 내에 도전막을 매립하여 복수의 워드라인들(98)을 형성한다. 여기서, 도전막은 텅스텐 등의 금속막으로 형성될 수 있다.
이어서, 슬릿(S) 내에 절연막(99)을 매립한다. 이때, 슬릿(S) 내에 절연막을 매립하지 않고, 슬릿(S)의 개구부에만 절연막을 형성하여 워드라인들 사이에 에어 갭을 형성하는 것 또한 가능하다.
이로써, 불순물이 도핑된 나노 닷을 포함한 제1 전하트랩막(93A)과 불순물이 도핑되지 않은 나노 닷을 포함한 제2 전하트랩막(93A)이 교대로 배열된 전하트랩막(93)을 포함하며, 채널(95)을 따라 적층된 복수의 메모리 셀들이 형성된다.
제8 실시예는 앞서 설명한 제6 실시예에 나노 닷을 적용한 경우에 대해 설명하였으나, 본 발명이 이에 한정된 것은 아니며 제7 실시예에 나노 닷을 적용하는 것 또한 가능하다. 제7 실시예에 적용하는 경우, 불순물이 도핑된 나노 닷을 포함하는 전하트랩막을 형성한다.
한편, 제8 실시예에서는 나노 닷을 포함한 전하트랩막(93)을 형성한 후에 제1 전하트랩막(93A)에 한해 불순물을 도핑하는 경우에 대해 설명하였으나, 본 발명이 이에 한정된 것은 아니다.
예를 들어, 나노 닷을 포함하지 않는 전하트랩막(93)을 형성한 후에, 리세스 영역에 의해 노출된 제1 전하트랩막(93A)에 불순물을 도핑하고, 도핑된 불순물을 시드로 하여 제1 전하트랩막(93A)에 한해 나노 닷을 형성하는 것 또한 가능하다.
도 10은 본 발명의 제1 내지 제8 실시예에 따른 메모리 셀이 적용된 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다. 단, 설명의 편의를 위해 게이트 라인들을 중심으로 도시하고, 그 외의 막들은 생략하였다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 소스 영역(S)을 포함한 기판(SUB)으로부터 돌출된 채널(CH) 및 채널(CH)을 따라 적층된 복수의 메모리 셀들을 포함한다. 구체적으로, 기판(SUB) 상에 차례로 적층된 하부 선택라인(LSL), 복수의 워드라인들(WL) 및 상부 선택 라인(USL)을 포함한다.
이와 같은 구조에 따르면, 기판(SUB)으로부터 수직으로 스트링(string)이 배열된다. 여기서, 각 메모리 셀들은 제1 내지 제8 실시예 중 하나 또는 이들을 조합한 구조를 가질 수 있다.
도 11은 본 발명의 제1 내지 제8 실시예에 따른 메모리 셀이 적용된 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도이다. 단, 설명의 편의를 위해 게이트 라인들을 중심으로 도시하고, 그 외의 막들은 생략하였다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 파이프 게이트(PG), 파이프 게이트(PG) 상에 적층된 복수의 소스 사이드 워드라인들(S_WL) 및 복수의 드레인 사이드 워드라인들(D_WL), 소스 사이드 워드라인들(S_WL) 상에 형성된 제1 선택라인(SL1) 및 드레인 사이드 워드라인들(D_WL) 상에 형성된 제2 선택라인(SL2)을 포함한다. 또한, 파이프 게이트(PG) 내에 형성된 파이프 채널(P_CH) 및 파이프 채널(P_CH)과 연결된 한 쌍의 소스 사이드 채널(S_CH) 및 드레인 사이드 채널(CH)로 이루어진 채널을 포함한다. 여기서, 소스 사이드 채널(S_CH)은 기판으로부터 돌출되며 복수의 소스 사이드 워드라인들(S_WL)을 관통하도록 형성되고, 드레인 사이드 채널(D_CH)은 기판으로부터 돌출되며 복수의 드레인 사이드 워드라인들(D_WL)을 관통하도록 형성된다.
이와 같은 구조에 따르면, 기판 상에 U자형으로 스트링이 배열된다. 여기서, 각 메모리 셀들은 제1 내지 제8 실시예 중 하나 또는 이들을 조합한 구조를 가질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11, 14, 17: 층간절연막
12: 하부 선택 라인 15: 워드라인
18: 상부 선택 라인 13, 19: 게이트 절연막
16: 전하차단막, 전하트랩막 및 터널절연막
21, 31, 41, 51, 61, 71, 81, 91: 제1 물질막
22, 32, 42, 52, 62, 72, 82, 92: 제2 물질막
23, 33, 43, 53, 63, 73, 83, 93: 전하트랩막
23A, 33A, 43A, 63A, 73A, 83A, 93A: 제1 전하트랩막
23B, 33B, 43B, 63B, 73B, 83B, 93B: 제2 전하트랩막
24, 34, 44, 54, 64, 74, 84, 94: 터널절연막
25, 35, 45, 55, 65, 75, 85, 95: 채널막
26, 36, 46, 56, 66, 76, 86, 96: 절연막
27, 37, 47, 57, 67, 77, 87, 97: 전하차단막
63C: 제3 전하트랩막 78: 워드라인
79: 절연막 88: 절연막
98: 워드라인
SUB: 기판 WL: 워드라인
LSL: 하부 선택 라인 USL: 상부 선택 라인
S: 소스 영역 BL: 비트라인
P_CH: 파이프 채널 S_CH: 소스 사이드 채널
D_CH: 드레인 사이드 채널 CH: 채널
PG: 파이프 게이트

Claims (23)

  1. 교대로 적층된 복수의 워드라인들 및 복수의 층간절연막들;
    상기 복수의 워드라인들 및 상기 복수의 층간절연막들을 관통하는 채널;
    상기 채널을 둘러싸는 터널절연막; 및
    상기 터널절연막을 둘러싸고, 상기 복수의 워드라인들과 상기 터널절연막 사이에 개재되며, 불순물이 도핑된 복수의 제1 전하트랩막들
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 복수의 층간절연막들과 상기 터널절연막 사이에 개재된 복수의 제2 전하트랩막들
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  3. 제2항에 있어서,
    상기 제2 전하트랩막은,
    상기 제1 전하트랩막에 도핑된 불순물과 상이한 종류의 불순물이 도핑된
    3차원 구조의 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 전하트랩막은 나노 닷을 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 복수의 워드라인들을 각각 둘러싸며, 상기 복수의 워드라인들과 상기 제1 전하트랩막 사이에 개재된 복수의 제3 전하트랩막들
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  6. 제1항에 있어서,
    상기 복수의 워드라인들을 각각 둘러싸며, 상기 워드라인과 상기 층간절연막 사이 및 상기 워드라인과 상기 제1 전하트랩막 사이에 개재된 복수의 전하차단막들
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  7. 제1항에 있어서,
    상기 복수의 제1 전하트랩막들을 각각 둘러싸며, 상기 제1 전하트랩막과 상기 워드라인 사이에 개재된 복수의 전하차단막들
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    상기 복수의 층간절연막들과 상기 터널절연막 사이에 개재된 복수의 제1 전하차단막들; 및
    상기 복수의 제1 전하트랩막들을 각각 둘러싸며, 상기 제1 전하트랩막과 상기 워드라인 사이에 개재된 복수의 제2 전하차단막들
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 불순물은 N타입 불순물, P타입 불순물, N타입 불순물, 카본(C), 게르마늄(Ge), 주석(Sn) 및 납(Pb) 중 적어도 하나를 포함하거나 이들을 조합하여 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  10. 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계;
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 관통하는 채널 및 상기 채널을 둘러싸는 전하트랩막을 형성하는 단계;
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 이웃한 상기 채널들 사이에 슬릿을 형성하는 단계;
    상기 슬릿에 의해 노출된 복수의 제1 물질막들을 리세스하는 단계;
    상기 제1 물질막들을 리세스하여 노출된 상기 전하트랩막에 불순물을 도핑하는 단계; 및
    상기 제1 물질막이 리세스된 영역에 층간절연막 또는 워드라인을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  11. 제10항에 있어서,
    상기 전하트랩막은,
    불순막이 도핑되지 않은 질화막으로 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. 제10항에 있어서,
    상기 전하트랩막은 불순물이 도핑된 질화막으로 형성되고,
    상기 불순물 도핑 단계는 상기 전하트랩막에 도핑된 불순물과 다른 종류의 불순물을 도핑하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  13. 제10항에 있어서,
    상기 전하트랩막은 나노 닷을 포함하는 질화막으로 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  14. 제10항에 있어서,
    상기 불순물을 도핑하는 단계 후에,
    상기 불순물을 시드로 이용하여 상기 전하트랩막 내에 나노 닷을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  15. 제10항에 있어서,
    상기 불순물을 도핑하는 단계 후에,
    상기 제1 물질막이 리세스된 영역의 전면을 따라 서브 전하트랩막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  16. 제10항에 있어서,
    상기 불순물을 도핑하는 단계 후에
    상기 제1 물질막이 리세스된 영역의 내면에 전하차단막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  17. 제10항에 있어서,
    상기 채널 및 상기 전하트랩막을 형성하는 단계는,
    상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내벽에 상기 전하트랩막을 형성하는 단계;
    상기 전하트랩막 상에 터널절연막을 형성하는 단계; 및
    상기 터널절연막 상에 상기 채널을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  18. 제17항에 있어서,
    상기 전하트랩막을 형성하는 단계 전에, 상기 트렌치의 내벽에 제1 전하차단막을 형성하는 단계;
    상기 불순물을 도핑하는 단계 전에, 상기 제1 물질막이 리세스된 영역에 의해 노출된 상기 제1 전하차단막을 식각하는 단계; 및
    상기 불순물을 도핑하는 단계 후에, 상기 제1 물질막이 리세스된 영역의 내면에 제2 전하차단막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  19. 복수의 도전막들 및 복수의 희생막들을 교대로 형성하는 단계;
    상기 복수의 도전막들 및 상기 복수의 희생막들을 관통하는 채널들, 상기 채널들을 각각 둘러싸며 불순물이 도핑된 전하트랩막 및 상기 전하트랩막을 둘러싼 전하차단막을 형성하는 단계;
    상기 복수의 도전막들 및 상기 복수의 희생막들을 식각하여 이웃한 상기 채널들 사이에 슬릿을 형성하는 단계;
    상기 슬릿에 의해 노출된 상기 복수의 희생막들을 리세스하는 단계;
    상기 복수의 희생막들의 리세스에 의해 노출된 상기 전하차단막을 식각하는 단계;
    상기 전하차단막 식각에 의해 노출된 상기 전하트랩막을 제거하는 단계; 및
    상기 희생막들이 리세스된 영역에 층간절연막을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  20. 제19항에 있어서,
    상기 전하차단막 식각에 의해 노출된 상기 전하트랩막을 제거하는 단계는,
    상기 노출된 전하트랩막을 식각하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  21. 제19항에 있어서,
    상기 전하차단막 식각에 의해 노출된 상기 전하트랩막을 제거하는 단계는,
    상기 노출된 전하트랩막을 산화시키는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  22. 제9항에 있어서,
    상기 제1 전하트랩막은 나노 닷을 포함하는 질화막으로 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  23. 제19항에 있어서,
    상기 채널, 상기 전하트랩막 및 상기 전하차단막을 형성하는 단계는,
    상기 복수의 도전막들 및 상기 복수의 희생막들을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내벽에 상기 전하차단막을 형성하는 단계;
    상기 전하차단막 상에 불순물이 도핑된 상기 전하트랩막을 형성하는 단계;
    상기 전하트랩막 상에 터널절연막을 형성하는 단계; 및
    상기 터널절연막 상에 상기 채널을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
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