KR20110070527A - 반도체 장치 제조 방법 및 반도체 장치의 채널 형성 방법 - Google Patents

반도체 장치 제조 방법 및 반도체 장치의 채널 형성 방법 Download PDF

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KR20110070527A
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Abstract

본 기술은 반도체 장치 제조 방법에 관한 것으로서, 기판상에 교대로 적층된 복수의 제1물질막 및 제2물질막을 식각하여 U자형 트렌치를 형성하는 단계; 상기 U자형 트렌치의 전면을 따라 언도프드 도전막을 형성하는 단계; 및 상기 언도프드 도전막상에 도프드 도전막을 형성하는 단계를 포함한다.
본 기술에 따르면, 채널용 트렌치 내에 언도프드 도전막 및 도프드 도전막을 형성한 후에 열처리 공정을 수행함으로써, 채널의 도핑 농도를 적절하게 조절할 수 있다. 또한, 언도프드 도전막의 표면을 플라즈마 처리하여 채널을 형성함으로써, 채널의 저항을 감소시킬 수 있다.
반도체 장치, 채널,

Description

반도체 장치 제조 방법 및 반도체 장치의 채널 형성 방법{METHOD FOE MANUFACTURING SEMICONDUCTOR DEVICE AND METHOD FOR FORMING CHANNEL OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 채널 형성 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 소스 영역(미도시됨)이 형성된 기판(10)상에 복수의 층간절연막(11) 및 도전막(12)을 교대로 형성한 후, 이를 식각하여 기판(10)의 표면을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 게이트 절연막(13)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 하부 선택 트렌치스터(LST)가 형성된다.
이어서, 하부 선택 트랜지스트(LST)가 형성된 결과물 상에 복수의 층간절연막(14) 및 복수의 도전막(15)을 교대로 형성한다. 여기서, 적층되는 층간절연막(14) 및 도전막(15)의 개수는 적층하고자 하는 메모리 셀의 개수에 따라 결정된다.
이어서, 복수의 층간절연막(14) 및 복수의 도전막(15)을 식각하여 하부 선택 트랜지스터(LST)의 채널(CH)을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막(16)을 차례로 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 복수의 메모리 셀(MC)들이 형성된다.
이어서, 복수의 메모리 셀(MC)들 상에 복수의 층간절연막(17) 및 도전막(18)을 형성한 후, 이를 식각하여 메모리 셀(MC)의 채널을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 게이트 절연막(19)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 상부 선택 트랜지스터(UST)가 형성된다.
여기서, 복수의 메모리 셀(MC)들은 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링(STRING)을 구성한다.
전술한 바와 같은 종래기술에 따르면, 기판(10)으로부터 수직으로 스트링(STRING)을 배열함으로써, 종래의 평판형 비휘발성 메모리 소자에 비해 집적도를 향상시킬 수 있다. 그런데, 이와 같이 수직으로 스트링(STRING)을 배열하는 경우, 집적도를 더욱 향상시키기 위해서는 적층되는 메모리 셀의 개수를 증가시켜야 한다. 그러나, 공정상의 한계로 인하여, 메모리 셀의 적층 개수를 증가시키는 데에는 한계가 있다.
또한, 종래기술에 따르면 채널용 막의 불순물 도핑 농도에 따라 채널(CH)의 저항을 조절하기 때문에, 채널(CH)의 저항을 조절하는데 어려움이 있다.
예를 들어, 채널(CH)의 불순물 도핑 농도가 높을 경우, 채널(CH)에 흐르는 전류의 양이 증가하여 선택 트랜지스터의 온/오프 특성이 저하되며, 누설 전류가 발생된다. 또한, 채널(CH)의 불순물 도핑 농도가 낮은 경우에는 채널(CH)의 저항이 높아 채널에 흐르는 전류의 양이 감소되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로, 언도프드 도전막 및 도프드 도전막을 이용하여 형성된 U자형 채널을 포함하는 반도체 장치 제조 방법을 제공하는 것을 제1목적으로한다.
또한, 본 발명은 언도프드 도전막의 표면을 플라즈마 처리하여 채널을 형성하는 반도체 장치의 채널 형성 방법을 제공하는 것을 제2목적으로 한다.
상술한 목적을 달성하기 위해 제안된 본 발명은 반도체 장치 제조 방법에 있어서, 기판상에 교대로 적층된 복수의 제1물질막 및 제2물질막을 식각하여 U자형 트렌치를 형성하는 단계; 상기 U자형 트렌치의 전면을 따라 언도프드 도전막을 형성하는 단계; 및 상기 언도프드 도전막상에 도프드 도전막을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 장치의 채널 형성 방법에 있어서, 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치의 전면을 따라 언도프드 도전막을 형성하는 단계 및 상기 언도프드 도전막의 표면을 플라즈마 처리하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 채널용 트렌치 내에 언도프드 도전막 및 도프드 도전막을 형성한 후에 열처리 공정을 수행함으로써, 채널의 도핑 농도를 적절하게 조절할 수 있다. 또한, 언도프드 도전막의 표면을 플라즈마 처리하여 채널을 형성함으로써, 채널의 저항을 감소시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 5b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정도이다. 각 번호의 a도는 중간 결과물의 단면도를 나타내며, 각 번호의 b도는 a도의 A-A' 높이에서의 평면도를 나타낸다.
도 2a 및 도 2b에 도시된 바와 같이, 기판(20)상에 제1물질막(21) 및 제2물질막(22)을 형성한다.
여기서, 제1물질막(21) 및 제2물질막(22)은 복수의 메모리 셀들을 형성하기 위한 것으로서, 메모리 셀의 형성 방법에 따라 다양한 물질로 이루어질 수 있다.
본 실시예에서는 일 예로서, 제1물질막(35)이 층간절연막이고, 제2물질막(36)이 도전막인 경우에 대해 설명하도록 한다. 층간절연막은 적층된 메모리 셀들을 상호 분리시키기 위한 분리막으로서 사용되며, 도전막은 워드라인으로서 사용된다.
이어서, 제2물질막(22)을 식각하여 제1트렌치를 형성한다. 여기서, 제1트렌치는 섬 형태로 형성되는 것이 바람직하며, 본 도면에서는 설명의 편의를 위하여 하나의 제1트렌치가 형성된 경우에 대해 도시하였으나 복수의 제1트렌치들이 소정 간격으로 배열되는 것이 바람직하다.
이어서, 제1트렌치 내에 제1희생막(23)을 매립한다. 여기서, 제1희생막(23)은 절연막을 포함하는 것이 바람직하다.
이어서, 제1희생막(23)이 매립된 결과물 상에 복수의 제1물질막(21) 및 복수의 제2물질막(22)을 교대로 형성한다. 여기서, 복수의 제1물질막(21) 및 복수의 제2물질막(22)은 형성하고자하는 메모리 셀의 개수만큼 적층되는 것이 바람직하다.
도 3a 및 도 3b에 도시된 바와 같이, 복수의 제1물질막(21) 및 복수의 제2물질막(22)을 식각하여 제1희생막(23)을 노출시키는 복수의 제2트렌치를 형성한다.
여기서, 제2트렌치는 제1트렌치와 연결되도록 형성되는데, 예를 들어, 복수의 제2트렌치들은 각각 제1희생막(23)의 양 끝단 표면을 노출시키도록 형성되는 것이 바람직하다. 이로써, 제1트렌치 및 2개의 제2트렌치로 구성되는 U자형 채널용 트렌치가 형성된다.
이어서, 제2트렌치 내에 제2희생막(24)을 매립한다. 여기서, 제2희생막(24)은 절연막을 포함하는 것이 바람직하다.
이어서, 인접한 제2트렌치들 사이의 복수의 제1물질막(21) 및 복수의 제2물질막(22)을 식각하여 분리용 트렌치를 형성한다. 특히, 동일한 제1트렌치에 의해 연결되는 제2트렌치들 사이 영역을 식각하여 분리용 트렌치를 형성하는데, 이를 통해, 하나의 스트링을 구성하는 메모리 셀들의 워드라인을 각각 분리시킬 수 있다.
이어서, 분리용 트렌치 내에 절연막(25)을 매립한다. 여기서, 절연막(25)은 SiO2막일 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 제1트렌치 및 제2트렌치 내에 매립된 제1희생막(23) 및 제2희생막(24)을 제거한다. 이로써, U자형의 트렌치(T)가 오픈된다.
도 5a 및 도 5b에 도시된 바와 같이, U자형 트렌치(T)의 전면을 따라 전하차단막, 전하트랩막/전하저장막 및 터널절연막을 차례로 형성한다.
이때, 데이터 저장 방식에 따라 전하차단막과 터널절연막 사이에 전하트랩막을 형성하거나 또는 전하저장막을 형성할 수 있다. 예를 들어, 전하트랩막은 질화막일 수 있고, 전하저장막은 폴리실리콘막일 수 있다. 본 도면에서는 전하차단막, 전하트랩막/전하저장막 및 터널절연막을 하나의 막으로 도시하였으며, 도면 부호 "26"으로 표시하였다.
이어서, 전하차단막, 전하트랩막/전하저장막 및 터널절연막(26)이 형성된 U 자형 트렌치(T)의 전면을 따라 채널용 막을 형성한다. 이로써, U자형 채널(CH)이 형성되며, U자형 채널(CH)은 속이 빈 관의 형태 예를 들어, 마카로니(macaroni)의 형상을 갖는다.
이어서, 채널(CH)이 형성된 트렌치 내에 절연막(27)을 매립한다. 여기서, 절연막(27)은 산화막인 것이 바람직하다.
이어서, 본 도면에는 도시되지 않았으나, 선택 트랜지스터 형성 공정, 소스/드레인 영역 형성 공정, 비트라인 형성 공정 등이 수행된다.
전술한 바와 같은 본 발명에 따르면, U자형의 채널(CH)을 따라 복수의 메모리 셀이 형성된다. 따라서, U자형으로 스트링이 배열되며, 이를 통해, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
또한, 본 발명에 따르면, 채널용 막의 도핑 농도를 적절하게 조절하여 채널에 흐르는 전류의 양을 조절할 수 있다. 이하, 도면을 참조하여 본 발명의 일 실시예에 따른 채널용 막 형성 방법에 대해 살펴보도록 한다.
도 6은 본 발명의 제1 실시예에 따른 채널 형성 방법을 설명하기 위한 공정 단면도로서, 도 5a의 1영역(①)을 확대하여 도시한 것이다.
도시된 바와 같이, U자형 트렌치의 전면을 따라 언도프드(undoped) 도전막(30)을 형성한다. 여기서, 언도프드 도전막(30)은 언도프드 폴리실리콘막일 수 있다. 또한, 언도프드 도전막(30)의 두께는 10 내지 50nm인 것이 바람직하다.
이어서, 언도프드 도전막(30) 상에 도프드(doped) 도전막(31)을 형성한다. 여기서, 도프드 도전막(31)은 N타입 또는 P타입의 불순물이 도핑된 폴리실리콘막일 수 있다. 또한, 도프드 도전막(31)의 두께는 5 내지 30nm인 것이 바람직하다.
예를 들어, 도프드 도전막(31)은 SiH4 가스 및 PH3 가스를 이용한 화학기상증착(CVD) 방식에 의해 형성되거나, SiH4 가스 및 POCl3 가스를 이용한 포클 방식에 의해 형성될 수 있다.
이어서, 열처리 공정을 수행한다. 열처리 공정 수행시, 도프드 도전막(31) 내에 포함된 도펀트(dopant)들이 언도프드 도전막(30)으로 확산된다(도면의 화살표 참조). 이와 같이, 도프드 도전막(31)에 포함된 도펀트를 언도프드 도전막(30)으로 확산시킴으로써, 채널(CH)의 불순물 도핑 농도를 적절하게 조절할 수 있다. 예를 들어, 채널(CH)의 최종적인 불순물 도핑 농도는 1015 내지 1018/cm3인 것이 바람직하다.
이어서, 채널(CH)이 형성된 트렌치 내에 절연막(27)을 매립한다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따른 채널 형성 방법을 설명하기 위한 공정 단면도로서, 도 5a의 1영역(①)을 확대하여 도시한 것이다.
도 7a에 도시된 바와 같이, U자형 트렌치의 전면을 따라 언도프드 도전막(40)을 형성한다. 여기서, 언도프드 도전막(40)은 언도프드 폴리실리콘막일 수 있다.
이어서, 언도프드 도전막(40)의 표면을 플라즈마 처리한다(도면의 화살표 참 조). 예를 들어, 플라즈마 처리는 질소를 포함한 플라즈마 가스를 이용하여 수행되는 것이 바람직하며, 플라즈마 가스에 포함된 질소의 비율은 50% 이하인 것이 바람직하다. 이를 통해, 언도프드 도전막(40)의 표면에 질소 이온이 주입된다.
도 7b에 도시된 바와 같이, 표면이 플라즈마 처리된 언도프드 도전막(40A) 에 대해 열처리 공정을 수행한다.
이때, 플라즈마 처리에 의해 언도프드 도전막(40A)의 표면에 주입된 이온의 전자가 언도프드 도전막(40A)의 내부로 이동되며, 그에 따라, 언도프드 도전막(40A)의 저항이 감소하게 된다.
예를 들어, 언도프드 도전막(40A)의 표면에 질소 이온이 주입된 경우, 질소는 5족 원소로 최외각 전자가 존재하므로 최외각 전자가 언도프드 도전막(40A)의 표면으로 부터 내부로 이동되어 언도프드 도전막(40A)의 저항을 감소시킨다.
이와 같이, 언도프드 도전막(40A)의 표면 처리 및 열처리 공정에 의해, 채널(CH)의 저항을 적절하게 조절할 수 있다.
이어서, 채널(CH)이 형성된 트렌치 내에 절연막(27)을 매립한다.
도 8a 및 도 8b는 본 발명의 제3 실시예에 따른 채널 형성 방법을 설명하기 위한 공정 단면도로서, 도 5a의 1영역(①)을 확대하여 도시한 것이다.
도 8a에 도시된 바와 같이, U자형 트렌치의 전면을 따라 언도프드 도전막(50)을 형성한다. 여기서, 언도프드 도전막(50)은 언도프드 폴리실리콘막일 수 있다.
이어서, 언도프드 도전막(50)의 표면을 플라즈마 처리하여(도면의 화살표 참조), 언도프드 도전막(50)의 표면에 이온을 주입한다. 예를 들어, 질소를 포함한 플라즈마 가스를 이용하여 언도프드 도전막(50)의 표면을 플라즈마 처리하는 것이 바람직하다.
도 8b에 도시된 바와 같이, 표면이 플라즈마 처리된 언도프드 도전막(50A) 상에 도프드 도전막(51)을 형성한다.
예를 들어, 도프드 도전막(51)은 SiH4 가스 및 PH3 가스를 이용한 화학기상증착(CVD) 방식에 의해 형성되거나, SiH4 가스 및 POCl3 가스를 이용한 포클 방식에 의해 형성될 수 있다.
이어서, 열처리 공정을 수행한다. 열처리 공정 수행시, 플라즈마 처리에 의해 언도프드 도전막(50A)의 표면에 주입된 이온의 전자가 언도프드 도전막(50A)의 내부로 이동되며, 그에 따라, 언도프드 도전막(50A)의 저항이 감소하게 된다. 또한, 도프드 도전막(51) 내에 포함된 도펀트(dopant)들이 언도프드 도전막(50A)으로 확산되어 언도프드 도전막(50A)의 저항을 감소시킨다.
이와 같이, 언도프드 도전막(50A)의 표면 처리, 도프드 도전막(51) 형성 및 열처리 공정에 의해, 채널(CH)의 저항을 적절하게 조절할 수 있다.
이어서, 채널(CH)이 형성된 트렌치 내에 절연막(27)을 매립한다.
전술한 바와 같은 본 발명에 따르면, 채널(CH)의 저항을 적절하게 조절할 수 있다. 따라서, 채널(CH)에 흐르는 전류의 양을 적절하게 조절할 수 있으며, 선택 트랜지스터의 온/오프 특성을 향상시킬 수 있다.
본 명세서에서는 제1물질막(21)이 층간절연막이고, 제2물질막(22)이 도전막인 경우에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
다른 예로, 제1물질막(21)은 층간절연막이고 제2물질막(22)은 희생막일 수 있다. 여기서, 제1물질막(21)과 제2물질막은 상호 식각 선택비가 큰 물질인 것이 바람직하며, 제1물질막(21)은 산화막이고, 제2물질막(22)은 질화막인 것이 더욱 바람직하다.
이러한 경우, U자형 채널용 트렌치 내에 채널용 막을 형성하여 채널(CH)을 형성하고, 채널(CH)이 형성된 트렌치 내에 절연막을 매립한다. 이어서, 제1물질막(21)이 잔류하는 상태에서 제2물질막(22)인 희생막만을 선택적으로 제거함으로써, U자형 채널(CH)의 측벽을 소정 간격으로 노출시킨다. 이어서, 소정 간격으로 채널이 노출된 결과물의 전면을 따라 터널절연막, 전하트랩막/전하저장막 및 전하차단막을 차례로 형성한 후, 전하차단막 상에 도전막을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도
도 2a 내지 도 5b는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정도
도 6은 본 발명의 제1 실시예에 따른 채널 형성 방법을 설명하기 위한 공정 단면도
도 7a 및 도 7b는 본 발명의 제2 실시예에 따른 채널 형성 방법을 설명하기 위한 공정 단면도
도 8a 및 도 8b는 본 발명의 제3 실시예에 따른 채널 형성 방법을 설명하기 위한 공정 단면도
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 제1물질막
22: 제2물질막 23: 제1희생막
24: 제2희생막 25: 절연막
26: 전하차단막, 전하트랩막/전하저장막, 터널절연막
27: 절연막 30,40,50: 언도프드 도전막
31,51: 도프드 도전막

Claims (15)

  1. 기판상에 교대로 적층된 복수의 제1물질막 및 제2물질막을 식각하여 U자형 트렌치를 형성하는 단계;
    상기 U자형 트렌치의 전면을 따라 언도프드 도전막을 형성하는 단계; 및
    상기 언도프드 도전막상에 도프드 도전막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 U자형 트렌치를 형성하는 단계는,
    기판상에 제1물질막 및 제2물질막을 형성하는 단계;
    상기 제2물질막을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 내에 제1희생막을 매립하는 단계;
    상기 제1희생막이 매립된 결과물 상에 복수의 제1물질막 및 복수의 제2물질막을 교대로 형성하는 단계; 및
    상기 복수의 제1물질막 및 복수의 제2물질막을 식각하여 상기 제1희생막의 표면을 노출시키는 복수의 제2 트렌치를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 제2트렌치 형성 단계 후에,
    상기 제2트렌치 내에 제2희생막을 매립하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 제2희생막 매립 단계 후에,
    인접한 상기 제2트렌치들 사이의 제1물질막 및 제2물질막을 식각하여 분리용 트렌치를 형성하는 단계; 및
    상기 분리용 트렌치 내에 절연막을 매립하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 언도프드 도전막 형성 단계 후에,
    상기 언도프드 도전막의 표면을 플라즈마 처리하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 처리 단계는,
    질소 가스를 이용하여 수행되는
    반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 도프드 도전막 형성 단계 후에,
    열처리 공정 수행 단계
    를 더 포함하는 반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 도프드 도전막 형성 단계 후에,
    상기 도프드 도전막이 형성된 U자형 트렌치 내에 절연막을 매립하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 제1물질막은 층간절연막이고,
    상기 제2물질막은 워드라인용 도전막인
    반도체 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 제1물질막은 층간절연막이고,
    상기 제2물질막은 희생막인
    반도체 장치 제조 방법.
  11. 채널용 트렌치를 형성하는 단계;
    상기 채널용 트렌치의 전면을 따라 언도프드 도전막을 형성하는 단계; 및
    상기 언도프드 도전막의 표면을 플라즈마 처리하는 단계
    를 포함하는 반도체 장치의 채널 형성 방법.
  12. 제 11 항에 있어서,
    상기 언도프드 도전막이 형성된 채널용 트렌치 내에 절연막을 매립하는 단계
    를 더 포함하는 반도체 장치의 채널 형성 방법.
  13. 제 11 항에 있어서,
    열처리 공정을 수행하는 단계
    를 더 포함하는 반도체 장치의 채널 형성 방법.
  14. 제 11 항에 있어서,
    상기 플라즈마 처리 단계는,
    질소 가스를 이용하여 수행되는
    반도체 장치의 채널 형성 방법.
  15. 제 11 항에 있어서,
    상기 플라즈마 처리 단계 후에,
    상기 표면이 플라즈마 처리된 언도프드 도전막 상에 도프드 도전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 채널 형성 방법.
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