KR101499849B1 - 비휘발성 메모리 장치 - Google Patents
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Abstract
차지 트랩형 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 반도체 기판 상에 형성된 게이트 전극, 반도체 기판과 게이트 전극 사이에 형성된 전하 트랩핑층, 전하 트랩핑층과 반도체 기판 사이에 형성된 전하 터널링층, 및 게이트 전극과 전하 트랩핑층 사이에 형성된 전하 블록킹층을 포함하고, 전하 트랩핑층은 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩핑층과, 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩핑층을 포함하며, 제 1 및 제 2 전하 트랩핑층이 반복되어 적층되며, 전하 트랩핑층의 상기 제 1 및 제 2 에너지 밴드 갭은, 전하 터널링층 및 전하 블록킹층의 에너지 밴드 갭보다 작다.
전하 트랩핑층, 전하 이동, 에너지 장벽
Description
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성을 향상시킬 수 있는 차지 트랩형 비휘발성 메모리 장치에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 장치다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 수요가 증가하고 있다.
비휘발성 메모리 장치들은 단위 셀을 구성하는 기억 저장층의 종류에 따라 부유 게이트(floating gate)형 비휘발성 메모리 장치와 차지 트랩(charge trap)형 비휘발성 메모리 장치 등으로 구분할 수 있다. 이 중, 차지 트랩형 비휘발성 메모리 장치는 저전력, 저전압 및 고집적화를 실현할 수 있다는 점에서 개발이 증가하고 있다.
차지 트랩형 비휘발성 메모리 장치는, 전하의 주입과 저장을 위한 전하 트랩핑층과, 전하 트랩핑층 상하에 위치하는 전하 터널링층 및 전하 블록킹층을 포함한다. 전하 트랩핑층 내의 전하 저장은, 층별로 에너지 밴드 갭 차이를 이용하여 수행될 수 있다.
또한, 차지 트랩형 비휘발성 메모리 장치는, 하나의 셀 내에 한 개의 정보를 저장하는 단일 레벨 셀(single level cell; SLC)과, 하나의 셀에 복수 개의 정보를 저장하는 복수 레벨 셀(multi level cell; MLC)로 구분될 수 있다.
차지 트랩형 비휘발성 메모리 장치에서, 전하 트랩핑층 내에 저장된 전하들은, 시간의 경과 또는 외적 스트레스에 의해 확산될 수 있으며, 이에 따라, 비휘발성 메모리 장치 내에 저장된 정보가 손실되어 신뢰성이 저하될 수 있다.
이에 따라, 본원 발명이 해결하고자 하는 과제는 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판 상에 형성된 게이트 전극, 반도체 기판과 게이트 전극 사이에 형성된 전하 트랩핑층, 전하 트랩핑층과 반도체 기판 사이에 형성된 전하 터널링층, 및 게이트 전극과 전하 트랩핑층 사이에 형성된 전하 블록킹층을 포함하고, 전하 트랩핑층은 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩핑층과, 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩핑층 을 포함하며, 제 1 및 제 2 전하 트랩핑층이 반복되어 적층되며, 전하 트랩핑층의 상기 제 1 및 제 2 에너지 밴드 갭은, 전하 터널링층 및 전하 블록킹층의 에너지 밴드 갭보다 작다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 서로 다른 에너지 밴드 갭을 갖는 제 1 및 제 2 전하 트랩핑층이 반복하여 적층된 라미네이트 구조로, 전하 트랩핑층을 형성함으로써, 전하들의 수평 및 수직 이동을 억제할 수 있다. 그러므로 전하 트랩핑층에 저장된 전하들이 손실되는 것을 줄일 수 있어, 비휘발성 메모리 장치의 전하 보유(charge retention) 특성을 향상시킬 수 있다. 따라서, 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(omprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 1 및 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 구비된 전하 트랩핑층을 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 소자 분리막(102)에 의해 활성 영역들이 정의된 반도체 기판(100)이 제공된다. 활성 영역들은 채널 영역(104) 및 소오스/드레인 영역들(160)을 포함한다.
반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
소자 분리막(102)은 반도체 기판(100) 내에 형성된 트렌치에 매립된 절연막일 수 있으며, 라인 형태의 평면 구조를 가질 수 있다. 소자 분리막(102)들은 서로 소정 간격 이격되어 있어 라인 패턴의 활성 영역들이 정의될 수 있다.
활성 영역이 정의된 반도체 기판(100) 상에는 트랩 구조물(140)이 형성된다. 트랩 구조물(140)은 반도체 기판(100) 상에 차례로 적층된 전하 터널링층(110), 전하 트랩핑층(120) 및 전하 블록킹층(130)을 포함할 수 있다. 트랩 구조물(140)은 인접한 활성 영역들 및 소자 분리막들 상부로 연장될 수 있으며, 각각의 활성 영역들 상부에 국소적으로(locally) 형성될 수도 있다.
전하 터널링층(110)은 게이트 전극(150)과 반도체 기판(100)의 채널 영역 사이에 높은 전계가 형성될 때, 전하가 터널링될 수 있는 막이다. 예를 들어, 전하 터널링층(110)은 실리콘 산화막(SiO2) 또는 실리콘 산화질화막(SiON)으로 형성될 수 있다. 또한, 전하 터널링층(110)은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수도 있다.
전하 터널링층(110)은 열산화(thermal oxidation), 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있으며, 약 10 ~ 100Å의 두께를 가질 수 있다.
전하 트랩핑층(120)은 복수 개의 제 1 및 제 2 전하 트랩핑층들(도 4의 122, 124)을 포함하며, 반도체 기판(100)으로부터 터널링된 전하들이 전하 트랩핑층(120) 내에 트랩된다. 전하 트랩핑층(120)은, 도 4에 도시된 바와 같이, 제 1 및 제 2 전하 트랩핑층들(122, 124)이 교대로 반복되어 적층된 라미네이트(laminate) 구조를 갖는다. 즉, 전하 터널링층(110)과 전하 블록킹층(130) 사이에, 적어도 2층 이상의 제 1 및 제 2 전하 트랩핑층들(122, 124)들을 포함한다.
또한, 전하 터널링층(110) 상에, 제 1 및 제 2 전하 트랩핑층들(122, 124)이 순서대로 반복되어 적층될 수 있다. 그리고 본 발명의 일 실시예로, 제 1 및 제 2 전하 트랩핑층들(122, 124)은 각각 동일한 개수의 층(예를 들어 n개)을 가질 수 있다. 그러므로, 전하 터널링층(110)의 상면은 제 1 전하 트랩핑층(122)과 접하고, 전하 블록킹층(130)의 하면은 제 2 전하 트랩핑층(124)과 접할 수 있다. 이와 달리, 전하 터널링층(110) 및 전하 블록킹층(130) 모두 제 1 전하 트랩핑층(122)과 접하거나, 제 2 전하 트랩핑층(124)과 접할 수도 있다. 한편, 본 발명의 다른 실시예에서, 제 1 및 제 2 전하 트랩핑층들(122, 124)은 각각 서로 다른 개수의 층을 가질 수도 있다.
여기서, 제 1 전하 트랩핑층(122)들은 제 1 에너지 밴드 갭을 갖는 물질로 형성되며, 제 2 전하 트랩핑층(124)들은 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 물질로 형성된다. 본 발명의 일 실시예에서, 전하 터널링층(110)과 전하 블록킹층(130) 사이에 형성된 2개 이상의 제 1 전하 트랩핑층(122)들은, 서로 동일한 전도대(conduction band)의 에너지 레벨을 가지며, 서로 동일한 가전자대(valance band)의 에너지 레벨을 갖는다. 마찬가지로, 2개 이상의 제 2 전하 트랩핑층(124)들 또한, 전도대 또는 가전자대에서 서로 동일한 에너지 레벨을 갖는다. 그리고, 제 1 및 제 2 전하 트랩핑층들(122, 124)은, 전하 터널링층(110)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는다. 이와 달리, 본 발명의 다른 실시예에서, 제 1 전하 트랩핑층(122)들은 질소 함유량을 조절하여, 제 1 전하 트랩핑층(122)들 간의 전도대 또는 가전자대의 에너지 레벨을 다르게 형성할 수도 있다. 또한, 제 2 전하 트랩핑층(124)들의 산소 함유량을 조절하여, 제 2 전하 트랩핑층(124)들간의 전도대 또는 가전자대의 에너지 레벨을 다르게 형성할 수도 있다. 이 때, 제 1 전하 트랩핑층(122)과 제 2 전하 트랩핑층(124) 사이의 에너지 장벽은 존재한다.
예를 들어, 제 1 전하 트랩핑층(122)은 대략 4.5~5.5eV 의 에너지 밴드 갭을 갖는 실리콘 질화막일 수 있으며, 제 2 전하 트랩핑층(124)은 대략 5.0~7.3eV의 에너지 밴드 갭을 갖는 실리콘 산화질화막일 수 있다. 여기서, 실리콘 산화질화막으로 이루어진 제 2 전하 트랩핑층(124)은, 산소 원자를 포함하고 있어, 산소 원자가 트랩된 전하들의 이동을 방해할 수 있다. 그러므로, 실리콘 질화막에 비해 실리콘 산화질화막 내에서 전하들의 이동도(mobility)가 감소된다. 즉, 인접한 메모리 셀들로 연장된 전하 트랩핑층(120)에서, 전하 트랩핑층(120) 내에 트랩된 전하들이 소자 분리막(102) 및 소오스/드레인 영역들(160) 상부로 측방 확산(lateral spreading)되는 것을 억제할 수 있다.
따라서, 전하 트랩핑층(120) 내에 전하들을 트랩하여 전하들을 보유할 때, 전하들이 수평이동하여 손실되는 것을 억제할 수 있다. 그러므로, 비휘발성 메모리 장치의 전하 보유 특성 및 신뢰성을 향상시킬 수 있다.
이와 같은 전하 트랩핑층(120)은, 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있으며, 약 10 ~ 200Å의 두께를 가질 수 있다. 보다 구체적으로, 원자층 증착 방법을 통해 전하 트랩핑층(120)을 형성할 경우, 산화제의 공급 시간을 조절하여, 제 1 및 제 2 전하 트랩핑층들(122, 124)을 형성할 수 있다. 그리고, 본 발명의 일 실시예로 제 1 및 제 2 전하 트랩핑층들(122, 124)은 동일한 두께로 적층될 수 있으며, 본 발명의 다른 실시예로 제 1 및 제 2 전하 트랩핑층들(122, 124)은 서로 다른 두께로도 적층될 수 있다.
한편, 전하 터널링층(110)이 실리콘 산화질화막으로 형성될 경우, 제 2 전하 트랩핑층(120) 내의 산소 함유량을 전하 터널링층(110) 내의 산소 함유량 보다 작게 형성함으로써, 제 2 전하 트랩핑층(124)의 에너지 밴드 갭을 전하 터널링층(110)의 에너지 밴드 갭보다 작게 할 수 있다.
이와 같이, 전하 터널링층(110)과 전하 블록킹층(130) 사이에, 라미네이트 구조의 제 1 및 제 2 전하 트랩핑층들(122, 124)이 형성되므로, 제 1 및 제 2 에너지 밴드 갭이 주기적으로 나타날 수 있다. 그리고, 제 1 및 제 2 에너지 밴드 갭의 차이에 의해, 제 1 및 제 2 전하 트랩핑층들(122, 124) 사이의 계면에는 각각 에너지 장벽이 형성될 수 있다.
전하 블록킹층(130)은, 전하 트랩핑층(120)과 게이트 전극(150)을 절연시키며, 게이트 전극(150)으로부터 전하 트랩핑층(120)으로 또는 전하 트랩핑층(120)으로부터 게이트 전극(150)으로 전하들이 유입되는 것을 방지한다. 이에 따라, 전하 블록킹층(130)은 전하 트랩핑층(120)보다 큰 에너지 밴드 갭을 갖는 물질로 형성된다. 또한, 전하 블록킹층(130)은 전하 터널링층(110)보다 높은 유전 상수를 갖는 물질로 형성될 수 있다. 즉, 전하 블록킹층은 전하 터널링층(110) 및 전하 트랩핑층(120)들의 에너지 밴드 갭보다 큰 에너지 밴드 갭을 가질 수 있다. 예를 들어, 전하 블록킹층(140)은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성할 수 있다.
게이트 전극(150)은 전하 블록킹층(140) 상에 형성되며, 게이트 전극(150)은 활성 영역들을 가로지르며, 서로 이격된 복수 개의 라인 패턴들일 수 있다. 게이트 전극(140)은 도핑된 폴리실리콘, W, Pt, Ru, Ir 과 같은 금속 물질, TiN, TaN, WN과 같은 전도성 금속 질화물 또는 RuO2, IrO2 과 같은 전도성 금속 산화물로 이루어지는 단일층 또는 이들의 조합으로 이루어진 복합층으로 형성될 수 있다.
게이트 전극(150) 양측의 활성 영역 내에는 소오스/드레인 영역들(160)이 형성되며, 게이트 전극(150)에 소정 전압을 인가함에 따라, 소오스/드레인 영역들(160) 사이에 채널 영역이 형성된다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 프로그램 동작시 에너지 밴드 다이어그램이다.
도 5를 참조하면, 게이트 전극에, 프로그램 동작을 수행하기 위한 전압을 인가함에 따라, 게이트 전극(150)과 반도체 기판(100) 사이의 전위차에 의해 전하 터널링층(110), 전하 트랩핑층(120) 및 전하 블록킹층(130)의 각 에너지 밴드들이 휘어질 수 있다. 그리고, 반도체 기판(100) 내의 전하들이 F-N 터널링(Fowler-Nordheim tunneling)되어, 전하 트랩핑층(120) 내에 트랩된다.
전하 트랩핑층(120)으로 터널링된 전하들은, 전하들이 갖는 에너지에 따라, 제 1 및 제 2 전하 트랩핑층들(122, 124)에 트랩될 수 있다. 이 때, 제 1 및 제 2 전하 트랩핑층들(122, 124)의 에너지 밴드 갭이 서로 다르므로, 전하 트랩핑층(120)으로 터널링된 전하들은, 일정하지 않은 에너지 밴드를 지남에 따라 게이트 전극 방향으로 이동될 수 있는 확률이 점차 감소된다. 즉, 전하 트랩핑층(120)에서 전하들의 이동도가 떨어지므로, 전하 트랩핑층(120) 내에 전하들이 트랩될 확률이 높아질 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 전하 유지 상태의 에너지 밴드 다이어그램이다. 도 6에서는 전하 트랩핑층의 에너지 밴드들을 수평하게 도시하고 있으나, 전하 트랩핑층 내에 트랩된 전하들에 의해 전하 트랩핑층의 에너지 밴드들이 휘어질 수 있다.
도 3 및 도 6을 참조하면, 전하 터널링층(110), 전하 트랩핑층(120), 전하 블록킹층(130) 및 게이트 전극(150)들은 각각 서로 다른 에너지 밴드 갭을 가질 수 있으며, 에너지 밴드 갭들의 차이에 따라 에너지 장벽을 형성할 수 있다.
전하 터널링층(110)과 전하 트랩핑층(120) 사이에는 제 1 에너지 장벽(b1) 또는 제 2 에너지 장벽(b1+b2)을 갖는다. 여기서, 제 1 에너지 장벽(b1)은 전하 터널링층(110)과 제 1 전하 트랩핑층(122) 사이의 에너지 밴드 갭 차이이며, 제 2 에너지 장벽(b1+b2)은 전하 터널링층(110)과 제 2 전하 트랩핑층(124) 사이의 에너지 밴드 갭 차이이다.
전하 터널링층(110) 상에는, 에너지 밴드 갭이 서로 다른 제 1 및 제 2 전하 트랩핑층들(122, 124)이 교대로 위치하고 있어, 전하 터널링층(110)과 전하 블록킹층(130)들 사이에 복수 개의 에너지 장벽들이 형성될 수 있다. 즉, 제 1 전하 트랩핑층(122)과 제 2 전하 트랩핑층(124) 사이에, 제 1 및 제 2 에너지 밴드 갭의 차 이인 제 3 에너지 장벽(b2)을 갖는다. 이 때, 제 3 에너지 장벽(b2)은 제 1 에너지 장벽(b1)보다 작을 수 있다. 그리고, 제 1 및 제 2 전하 트랩핑층들(122, 124)이 교대로 위치하고 있어, 제 1 및 제 2 에너지 밴드 갭이 주기적으로 나타날 수 있다. 즉, 전하 터널링층(110)과 전하 블록킹층(130) 사이에, 주기적으로 제 3 에너지 장벽(b2)들이 형성될 수 있다. 여기서, 제 3 에너지 장벽(b2)들이 형성되는 주기는 제 1 및 제 2 전하 트랩핑층들(122, 124)의 두께에 따라 달라질 수 있다.
이와 같이, 전하 터널링층(110)과 전하 블록킹층(130) 사이에, 주기적으로 제 3 에너지 장벽(b2)들이 형성됨에 따라, 전하 트랩핑층(120) 내의 전하들이, 전하 터널링층(110)으로부터 전하 블록킹층(130) 방향(즉, 수직 방향)으로 이동하기 위해서는, 복수 개의 제 3 에너지 장벽(b2)들을 넘을 수 있어야 한다. 그러므로, 전하들이 수직 방향으로 이동하더라도, 제 3 에너지 장벽(b2)들을 넘을 수 있는 확률이 점차 감소될 수 있다.
즉, 전하 트랩핑층(120) 내에 주기적으로 제 3 에너지 장벽(b2)들이 형성되어 있어, 전하들이 전하 터널링층(110)에서 전하 블록킹층(130) 방향으로 이동하는 것을 억제할 수 있다. 따라서, 전하 트랩핑층(120) 내에 전하들을 트랩하여 전하들을 보유할 때, 전하들이 수직 방향으로 이동하여 손실되는 것을 억제할 수 있다. 또한, 위에서 설명한 것처럼, 제 2 전하 트랩핑층(120)들 내에서 전하들의 이동도가 떨어지므로, 트랩된 전하들의 수평 이동이 억제될 수 있다. 그러므로, 비휘발성 메모리 장치의 전하 보유 특성 및 신뢰성을 향상시킬 수 있다.
또한, 전하 트랩핑층(120)과 전하 블록킹층(130) 사이에는 제 3 에너지 장벽(b3)을 갖는다. 제 3 에너지 장벽(b3)은, 전하 터널링층(110)과 전하 트랩핑층(120) 사이의 제 1 에너지 장벽(b1)보다 더 클 수 있다. 이러한 제 3 에너지 장벽(b3)은 게이트 전극(150)으로부터 전하 트랩핑층(120)으로 전하들이 백 터널링(back tunneling)되는 것을 방지할 수 있다.
이하, 도 7a, 도 7b 및 도 8을 참조하여, 일반적인 기술에 따른 비휘발성 메모리 장치와, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 HTS(Hot Temperature Storage) 특성을 비교하여 설명한다.
도 7a 및 도 7b는 HTS 특성을 검사하기 위한 비휘발성 메모리 장치들의 전하 저장 상태를 간략히 나타낸 도면이다. 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치와, 일반적인 기술에 따른 비휘발성 메모리 장치의 HTS 특성을 나타내는 그래프이다.
도 7a, 도 7b 및 도 8에서, 도면부호 '200a'와 200b'는 일반적인 기술에 따른 비휘발성 메모리 장치를 나타내며, 도면부호 '300a'와 '300b'는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타낸다.
일반적인 기술에 따른 비휘발성 메모리 장치에서, 전하 터널링층은 실리콘 산화막(SiO2)으로, 전하 트랩핑층은 실리콘 질화막(SiN)으로, 전하 블록킹층은 알루 미나(Al2O3-)로 형성하였으며, 게이트 전극은 탄탈륨 질화막(TaN)으로 형성하였다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 전하 터널링층은 실리콘 산화막(SiO2)으로 형성하였으며, 전하 트랩핑층은 실리콘 질화막(SiN) 및 실리콘 산화질화막(SiON)을 반복 적층하여 형성하였으며, 전하 블록킹층은 알루미나(Al2O3-)로 형성하였으며, 게이트 전극은 탄탈륨 질화막(TaN)으로 형성하였다.
또한, 도 7a 및 도 7b에 도시된 바와 같이, 일반적인 기술 및 본 발명에 따른 비휘발성 메모리 장치 별로, 메모리 셀들의 전하 저장 상태가 서로 다른 비휘발성 메모리 장치들을 각각 준비하였다. 도 7a 및 도 7b에서, 'MC1'은 전하가 저장된 메모리 셀을 나타내며, 'MC2'는 전하가 저장되지 않은(즉, 소거된) 메모리 셀을 나타낸다.
도 7a는 매트릭스 형태로 배치된 모든 메모리 셀들 내에, 전하들이 저장된 비휘발성 메모리 장치(200a, 300a)를 나타낸다. 도 7b는 매트릭스 형태로 배치된 메모리 셀들 중, 일부의 메모리 셀들 내에 전하들이 저장된 비휘발성 메모리 장치(200b, 300b)를 나타낸다. 즉, 도 7b에 도시된 비휘발성 메모리 장치(200b, 300b)는, 전하들이 저장된 메모리 셀(MC1)의 일측에 위치하는 메모리 셀(MC2)들에는 전하들이 저장되어 있지 않은 상태이다.
도 7a와 도 7b와 같은 일반적인 기술 및 본 발명의 일 실시예에 따른 비휘발성 메모리 장치들(200a, 200b, 300a, 300b)에 대해, 각각, 프로그램 및 소거 동작을 0 사이클(No Cycle), 1000 사이클(1K Cycle) 및 10000 사이클(10K Cycle) 반복 한 후에, 200℃에서, 2시간 동안, 베이크(bake)처리했을 때, 측정되는 문턱 전압 변동(ΔVth)으로부터 전하 손실을 산출하였다. 이에 따른 결과가 도 8에 나타나 있다.
도 7a와 도 7b의 HTS를 비교할 경우, 수직 방향의 확산은 동일하지만, 일측에 위치한 셀들에 전하가 저장되어 있지 않은 도 7b의 경우가 측방 확산이 크므로, 도 7a와 도 7b의 메모리 셀들에서 전하 손실 차이(ΔVth)는 측방 확산의 차이라고 할 수 있다. 따라서, 전하 손실 차이(ΔVth)가 작은 메모리 장치일수록 신뢰성이 높다고 할 수 있다.
즉, 모든 메모리 셀에 전하들이 저장된 비휘발성 메모리 장치들(200a, 300a)을 비교하면, 본 발명의 비휘발성 메모리 장치(300a)에서 전하 손실이, 일반적인 기술의 비휘발성 메모리 장치(200a)보다 적다는 것을 알 수 있다. 또한, 메모리 셀들의 일부에 전하들이 저장된 비휘발성 메모리 장치들(200b, 300b)의 경우, 본 발명의 비휘발성 메모리 장치(300b)에서의 전하 손실이 일반적인 기술의 비휘발성 메모리 장치(200b)보다 현저하게 감소된 것을 알 수 있다. 즉, 본 발명의 비휘발성 메모리 장치에서, 전하 트랩핑층 내에 트랩된 전하들의 측방 확산이 현저하게 감소된다는 것을 알 수 있다. 따라서, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 일반적인 비휘발성 메모리 장치들보다 신뢰성이 향상된 것을 확인할 수 있다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 9를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 10은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다.
도 10을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 11은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
도 11을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 1 및 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 구비된 전하 트랩핑층을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 프로그램 동작시 에너지 밴드 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 전하 유지 상태의 에너지 밴드 다이어그램이다.
도 7a 및 도 7b는 HTS 특성을 검사하기 위한 비휘발성 메모리 장치들의 전하 저장 여부를 간략히 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치와, 일반적인 기술에 따른 비휘발성 메모리 장치의 HTS 특성을 나타내는 그래프이다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 10은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 11은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
104: 채널 영역 110: 전하 터널링층
120: 전하 트랩핑층 122: 제 1 전하 트랩핑층
124: 제 2 전하 트랩핑층 130: 전하 블록킹층
140: 트랩 구조물 150: 게이트 전극
160: 소오스 및 드레인 영역
Claims (11)
- 반도체 기판 상에 형성된 게이트 전극;상기 반도체 기판과 상기 게이트 전극 사이에 형성된 전하 트랩핑층;상기 전하 트랩핑층과 상기 반도체 기판 사이에 형성된 전하 터널링층; 및상기 게이트 전극과 상기 전하 트랩핑층 사이에 형성된 전하 블록킹층을 포함하고,상기 전하 트랩핑층은 제 1 에너지 밴드 갭을 갖는 제 1 전하 트랩핑층과, 상기 제 1 에너지 밴드 갭보다 큰 제 2 에너지 밴드 갭을 갖는 제 2 전하 트랩핑층을 포함하며, 상기 제 1 및 제 2 전하 트랩핑층이 반복되어 적층되며,상기 전하 트랩핑층의 상기 제 1 및 제 2 에너지 밴드 갭은, 상기 전하 터널링층 및 상기 전하 블록킹층의 에너지 밴드 갭보다 작되,상기 제 1 전하 트랩핑층은 실리콘 질화막으로 이루어지고, 상기 제 2 전하 트랩핑층은 실리콘 산질화막으로 이루어지는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 전하 트랩핑층은, 상기 제 1 및 제 2 전하 트랩핑층이 순서대로 적어도 2회 이상 반복되어 적층된 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 전하 터널링층과 상기 전하 블록킹층 사이의 에너지 밴드 갭은, 제 1 및 제 2 에너지 밴드 갭이 주기적으로 반복되는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 전하 터널링층과 상기 전하 블록킹층 사이의 상기 제 1 또는 제 2 전하 트랩핑층들은, 전도대의 에너지 레벨 및 가전자대의 에너지 레벨이 서로 일정한 비휘발성 메모리 장치.
- 삭제
- 제 1 항에 있어서,상기 전하 터널링층은 상기 제 1 전하 트랩핑층과 접하며, 상기 전하 블록킹층은 상기 제 2 전하 트랩핑층과 접하도록 형성된 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 전하 트랩핑층은 1:1의 두께 비를 갖는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 게이트 전극은 복수 개의 라인 패턴들을 포함하며,상기 전하 트랩핑층은 인접한 상기 라인 패턴들 하부로 연장된 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 전하 블록킹층은 상기 전하 터널링층의 에너지 밴드 갭보다 큰 에너지 밴드 갭을 갖는 비휘발성 메모리 장치.
- 반도체 기판 상에 형성된 게이트 전극; 및상기 반도체 기판과 상기 게이트 전극 사이에 적층된 전하 터널링층, 전하 블록킹층 및 번갈아 적층된 복수개의 제 1 및 제 2 전하 트랩핑층들을 포함하되,상기 제 1 및 제 2 전하 트랩핑층들의 에너지 밴드 갭들은 상기 전하 터널링층 및 상기 전하 블록킹층의 에너지 밴드 갭들보다 작고, 상기 제 1 및 제 2 전하 트랩핑층들의 에너지 밴드 갭들 서로 다르며,상기 제 1 전하 트랩핑층은 실리콘 질화막으로 이루어지고, 상기 제 2 전하 트랩핑층은 실리콘 산질화막으로 이루어지는 비휘발성 메모리 장치.
- 삭제
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