CN116686399A - 半导体装置、电子设备、晶体管的形成方法 - Google Patents

半导体装置、电子设备、晶体管的形成方法 Download PDF

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Abstract

本申请实施例提供一种半导体装置、电子设备、晶体管的形成方法和存储器的形成方法。涉及存储器技术领域，可以提高存储单元的集成密度。该半导体装置包括衬底和形成在衬底上的第一晶体管和第二晶体管，第二晶体管与第一晶体管电连接，第一晶体管和第二晶体管沿与衬底相垂直的第一方向排布，第一晶体管和第二晶体管均包括栅极、半导体层、第一极和第二极；第一晶体管和第二晶体管中的任一晶体管中，栅极和半导体层沿与衬底相平行的第二方向排布，第一极和第二极沿第一方向设置在半导体层的两侧，并分别与半导体层电连接。

Description

半导体装置、电子设备、晶体管的形成方法 技术领域
本申请涉及存储器技术领域，尤其涉及一种可提高集成密度的半导体装置、电子设备、晶体管的形成方法和存储器的形成方法。
背景技术
在计算系统中，动态随机存取存储器(dynamic random access memory，DRAM)作为一种内存结构，可以用于暂存中央处理器(central processing unit，CPU)的运算数据，以及与硬盘等外部存储器交换数据，是计算系统中非常重要的组成部分。
图1示出了一种DRAM中的其中一个存储单元的结构图，该存储单元包括晶体管(transistor)和与该晶体管电连接的电容器(capacitor)，晶体管(transistor)与位线(bit line，BL)和字线(word line，WL)电连接，其中，晶体管用于控制BL和电容器之间的导通或断开，电容器用于存储电荷。这样的存储单元可以被称为1T1C存储单元，这里的1T示为一个transistor，1C示为一个capacitor。这样的存储单元在制备时，由于电容器受到工艺条件的制约，难以在不牺牲电容值的前提下继续微缩，因此限制了该DRAM集成密度的进一步提高。
图2示出了另一种DRAM中的其中一个存储单元的结构图，该存储单元包括两个晶体管(transistor)，和图1所示的1T1C存储单元相比，图2所示的存储单元中没有电容器，这样形成的存储单元可以被称为2T0C存储单元。图2所示的2T0C存储单元相比图1所示的1T1C存储单元在保障存储容量相当的情况下，工作速度会相应的提高，所以，具有2T0C存储单元的存储器被广泛的研究。其中，图2所示的2T0C存储单元中的两个晶体管可以被称为写晶体管和读晶体管，写晶体管的栅极与写入字线(write word line，WWL)电连接，写晶体管的源极和漏极中的一个与写入位线(write bit line，WBL)电连接，写晶体管的源极和漏极中的另一个与读晶体管的栅极电连接，读晶体管的源极和漏极中的一个与读取字线(read word line，RWL)电连接，读晶体管的源极和漏极中的另一个与读取位线(read bit line，RBL)电连接。
图3a是目前制得的一种图2所示的2T0C存储单元的结构图，由该图3a可以看出，写晶体管和读晶体管均布设在衬底上，并且，写晶体管和读晶体管的栅极1、源极2和漏极3，以及半导体层4均沿与衬底平行的方向铺设，这样形成的晶体管可以被称为与衬底相平行的“平面”晶体管，“平面”晶体管中的半导体层4形成的沟道可以被称为水平沟道，进而，源极2和漏极3之间的电流(如图3a所示的带有箭头的虚线)是沿平行于衬底的方向流动。为了实现写晶体管和读晶体管的电连接，就需要在写晶体管和读晶体管的远离衬底的一侧形成电连接写晶体管和读晶体管的布线层(图3a示出了布线层的大概位置)。
图3b是目前制得的另一种2T0C存储单元的结构图，由该图3b可以看出，写晶体管和读晶体管呈3维(3 dimensional，3D)堆叠方式设置在衬底上，写晶体管和读晶体管之间通过布线层(图3b示出了布线层的大概位置)电连接，和图3a相同的是， 写晶体管和读晶体管中的任一晶体管也为与衬底相平行的“平面”晶体管，半导体层4形成的沟道也为水平沟道，源极2和漏极3之间的电流(如图3b所示的带有箭头的虚线)也是沿平行于衬底的方向流动。
无论是图3a所示结构的存储单元，还是图3b所示结构的存储单元，都存在存储单元面积利用低(指的是在与衬底平行的面上的面积利用率)，集成密度低的现象。
随着处理器运算数据量的不断提高，需要设计一种集成密度更高的存储器，以满足信息时代下人们对数据处理的需求。
发明内容
本申请的实施例提供一种半导体装置、电子设备、晶体管的形成方法和存储器的形成方法，主要目的是提供一种能够提高集成密度的半导体装置。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，本申请提供了一种半导体装置，该半导体装置包括衬底和形成在衬底上的第一晶体管和第二晶体管，第二晶体管与第一晶体管电连接，第一晶体管和第二晶体管沿与衬底相垂直的第一方向排布，第一晶体管和第二晶体管均包括栅极、半导体层、第一极和第二极；第一晶体管和第二晶体管中的任一晶体管中，栅极和半导体层沿与衬底相平行的第二方向排布，第一极和第二极沿第一方向设置在半导体层的两侧，并分别与半导体层电连接。
本申请实施例提供的存储器的半导体装置中，由于第一晶体管和第二晶体管沿与衬底相垂直的第一方向排布，以形成三维堆叠结构。另外，在第一晶体管和第二晶体管的每一个晶体管中，相比现有技术，栅极和半导体层沿与衬底相平行的第二方向排布，而不是沿与衬底相垂直的第一方向排布，这样的话，形成的晶体管结构与衬底垂直，以形成“垂直”晶体管，这样的晶体管中半导体层可以被称为垂直沟道，也就是第一极和第二极之间的电流是沿垂直于衬底的方向流动。
基于上述描述，本申请提高的晶体管相比现有的“平面”晶体管，可以减少在与衬底平行的面上所占据的面积，以提高面积利用率，进而会提高存储单元的集成密度。
在第一方面可能的实现方式中，第一晶体管和第二晶体管中的任一晶体管中，还包括栅绝缘层，且栅极、栅绝缘层和半导体层依次堆叠；第一晶体管和第二晶体管中的至少一个晶体管中，栅绝缘层的远离栅极的表面的部分被半导体层覆盖，第一极和第二极均形成在栅绝缘层上,以形成垂直沟道。
在第一方面可能的实现方式中，在第一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面，第一壁面、第二壁面和栅绝缘层的远离栅极的表面形成了凹腔，凹腔的与栅绝缘层表面相接触的位置设置有半导体层。
也可以这样理解，第一极的与第二极相对的面的仅靠近栅绝缘层的部分，以及第二极的与第一极相对的面的仅靠近栅绝缘层的部分，与半导体层相接触。这样的话，第一极和第二极之间的电流可以通过与衬底相垂直的半导体层之间流动。
在第一方面可能的实现方式中，在第一极中与第二极相对的面为第一壁面，在第二极中与第一极的相对的面为第二壁面，第一壁面、第二壁面和栅绝缘层的远离栅极的表面形成了凹腔，凹腔的与栅绝缘层表面相接触的位置设置有半导体层，凹腔的与第一壁面相接触的位置，以及凹腔的与第二壁面相接触的位置均形成有半导体层。
也就是，半导体层不仅覆盖在栅绝缘层上，还覆盖在第一极的与第二极相对的面，以及覆盖在第二极的与第一极相对的面上。这样的话，从形成的存储单元的性能角度讲，可以增加半导体层与第一极和第二极的接触面积，以降低第一极和半导体层之间，第二极和半导体层之间的电阻，提高电流流速，最终提高该存储单元的读写速度；从形成该存储单元的工艺角度讲，可以简化制造工艺流程，降低工艺难度。
在第一方面可能的实现方式中，第一晶体管和第二晶体管中的任一晶体管中，还包括栅绝缘层，且栅极、栅绝缘层和半导体层依次堆叠；第一晶体管和第二晶体管中的至少一个晶体管中，第一极和第二极均形成在半导体层上。
可以这样理解，半导体层覆盖栅绝缘层，第一极和第二极覆盖在半导体层上，从形成该存储单元的工艺角度讲，半导体层的形成工艺较简单。
在第一方面可能的实现方式中，第一晶体管和第二晶体管中的至少一个晶体管中，第一极与半导体层的交界面处形成有允许第一极和半导体层之间的电流通过的绝缘层；和/或，第二极与半导体层的交界面处形成有允许第二极和半导体层之间的电流通过的绝缘层。示例的，绝缘层的厚度为0.1纳米至2纳米。
通过在第一极与半导体层之间，第二极与半导体层之间设置绝缘层，可以避免第一极和第二极的金属离子在半导体层区域扩散，避免出现费米钉扎问题。
在第一方面可能的实现方式中，第一晶体管中，栅极和半导体层的排布方向，与第二晶体管中，栅极和半导体层的排布方向相反。
基于上述，形成的第一晶体管和第二晶体管是反向设置，相比同向设置的第一晶体管和第二晶体管的好处是：由于第一晶体管的栅极与第二晶体管的第一极电连接，同向设置相比反向设置，需要增加第一晶体管的栅极与第二晶体管的第一极之间的物理连接路径(比如，需要增加金属层的长度)，所以，将第一晶体管和第二晶体管反向设置，一是可以缩短物理连接路径，降低工艺难度，二是可以提高第一晶体管和第二晶体管之间的传输速度。
在第一方面可能的实现方式中，第一晶体管中，第一极和第二极的远离栅极的表面，与第二晶体管中，第一极和第二极的靠近栅极的表面相齐平。
在第一方面可能的实现方式中，第一晶体管中，第一极和第二极的远离栅极的表面，与第二晶体管中，栅极的远离第一极和第二极的表面相齐平。
在第一方面可能的实现方式中，第二晶体管的第一极靠近第一晶体管设置；第一晶体管和第二晶体管之间形成有金属层，第一晶体管通过金属层与第二晶体管电连接。该电连接结构简单，便于制造实施。
在第一方面可能的实现方式中，半导体装置为存储器，存储器包括第一存储单元，第一存储单元包括第一晶体管和第二晶体管，且第一晶体管的栅极与第二晶体管的第一极电连接。
也就是将上述形式布设的第一晶体管和第二晶体管应用在存储器的存储单元中，相比现有的存储单元，很明显的可以减小每一个存储单元所占用的面积，进而提高存储单元的集成密度。
在第一方面可能的实现方式中，存储器还包括第二存储单元，且第一存储单元和第二存储单元相邻并沿第二方向排布；第二存储单元包括第三晶体管，以及与第三晶 体管电连接的第四晶体管；第三晶体管和第四晶体管沿与第一方向排布，第一晶体管和第二晶体管均包括第二栅极、第二半导体层、第二第一极和第二第二极；第三晶体管和第四晶体管中的任一晶体管中，第二栅极和第二半导体层沿第二方向排布，第二第一极和第二第二极沿第一方向设置在第二半导体层的两侧，并分别与第二半导体层电连接；第一存储单元和第二存储单元呈背向设置，且第二晶体管的栅极与第四晶体管的第二栅极相接触，以形成共用栅极。
通过将第一存储单元的栅极和第二存储单元的栅极共用，这样一来，不仅可以减小每一个存储单元所占用的面积，还可以简化制造工艺。
在第一方面可能的实现方式中，存储器还包括：第一信号线，设置在第一晶体管的远离第二晶体管的一侧，第一信号线为读取位线和读取字线中的一种；第二信号线，设置在第二晶体管的远离第一晶体管的一侧，第一信号线和第二信号线均沿第二方向延伸，第二信号线为写入字线；存储器的存储阵列中，沿第二方向依次排列的多个存储单元中的第一晶体管的远离第二晶体管设置的第二极与同一条第一信号线电连接；存储器的存储阵列中，沿第二方向依次排列的多个存储单元中的第二晶体管的栅极与同一条第二信号线电连接。
也就是说，沿第二方向布设的多个存储单元可以共用一条第一信号线(该第一信号线作为读取位线和读取字线中的一种)，也可以共用一条第二信号线(该第二信号线作为写入字线)。这样可以减少第一信号线和第二信号线的数量，简化整个存储器的结构。
在第一方面可能的实现方式中，存储器还包括：第三信号线，为读取位线和读取字线中的另一种；第四信号线，为写入位线，第三信号线和第四信号线均沿第三方向延伸，第二方向和第三方向正交；存储器的存储阵列中，沿第三方向依次排列的多个存储单元中的第一晶体管的靠近第二晶体管设置的第一极与同一条第三信号线电连接；存储器的存储阵列中，沿第三方向依次排列的多个存储单元中的第二晶体管的远离第一晶体管设置的第二极与同一条第四信号线电连接。
也就是，沿第三方向布设的多个存储单元可以共用一条第三信号线(该第三信号线作为读取位线和读取字线中的另一种)，也可以共用一条第四信号线(该第四信号线作为写入位线)。同样的，这样可以减少第三信号线和第四信号线的数量，简化整个存储器的结构。
在第一方面可能的实现方式中，存储器包括相邻的第一层存储阵列和第二层存储阵列；第一层存储阵列中，沿第二方向依次排列的多个存储单元的第一晶体管，靠近第二层存储阵列中，沿第二方向依次排列的多个存储单元的第一晶体管；且第一层存储阵列中的第一信号线，与第二层存储阵列中的相对的第一信号线共用同一条信号线。
在第一方面可能的实现方式中，存储器包括相邻的第一层存储阵列和第二层存储阵列；第一层存储阵列中，沿第二方向依次排列的多个存储单元的第二晶体管，靠近第二层存储阵列中，沿第二方向依次排列的多个存储单元的第二晶体管；且第一层存储阵列中的第二信号线，与第二层存储阵列中的相对的第二信号线共用同一条信号线。
在第一方面可能的实现方式中，存储器包括相邻的第一层存储阵列和第二层存储阵列；第一层存储阵列中，沿第二方向依次排列的多个存储单元的第二晶体管，靠近 第二层存储阵列中，沿第二方向依次排列的多个存储单元的第一晶体管；且第一层存储阵列中的第一信号线，与第二层存储阵列中的相对的第二信号线共用同一条信号线。
在第一方面可能的实现方式中，存储器包括相邻的第一层存储阵列和第二层存储阵列；第一层存储阵列中，沿第二方向依次排列的多个存储单元的第二晶体管，靠近第二层存储阵列中，沿第二方向依次排列的多个存储单元的第一晶体管；第一层存储阵列中的第一信号线，与第二层存储阵列中的相对的第二信号线为彼此独立的信号线。
第二方面，本申请还提供了一种电子设备，包括电路板和上述第一方面任一实现方式的半导体装置，电路板与半导体装置电连接。
本申请实施例提供的电子设备包括第一方面实施例的半导体装置，因此本申请实施例提供的电子设备与上述技术方案的半导体装置能够解决相同的技术问题，并达到相同的预期效果。
在第二方面可能的实现方式中，电子设备还包括逻辑处理电路，半导体装置为存储器，且逻辑处理电路和存储器集成在同一芯片中。从而使该存储器形成嵌入式存储器。
在第二方面可能的实现方式中，电子设备还包括逻辑处理电路，半导体装置为存储器，该逻辑处理电路集成在第一芯片中，存储器集成在第二芯片中，第一芯片和第二芯片堆叠并电连接，相堆叠的第一芯片和第二芯片设置在电路板上。以使该存储器形成独立式存储器。
在第二方面可能的实现方式中，电子设备还包括逻辑处理电路，半导体装置为存储器，该逻辑处理电路集成在第一芯片中，存储器集成在第二芯片中，第一芯片和第二芯片分别设置在电路板上，并通过电路板电连接。以使该存储器形成独立式存储器。
第三方面，本申请还提供了一种晶体管的形成方法，该形成方法包括以下步骤：沿与衬底相垂直的第一方向依次堆叠第一导电层、牺牲层和第二导电层；开设贯通第二导电层和牺牲层，以及第一导电层的第一槽；沿与衬底相平行的第二方向，在第一槽的侧壁面依次形成栅绝缘层和栅极；去除与栅绝缘层相接触的牺牲层，以形成凹腔，凹腔的两侧形成第一极和第二极；在凹腔的至少靠近栅绝缘层的壁面上形成半导体层，以在衬底上形成晶体管。
本申请实施例提供的晶体管的形成方法，通过在堆叠的第一导电层、牺牲层和第二导电层内沿第一方向开设第一槽，再在第一槽的侧壁面依次形成栅绝缘层和栅极，然后再去除与栅绝缘层相接触的牺牲层，以在凹腔的两侧形成第一极和第二极，再在凹腔内形成半导体层，制得与衬底相垂直的“垂直”晶体管。
在第三方面可能的实现方式中，在凹腔的至少靠近栅绝缘层的壁面上形成半导体层时，包括：在凹腔的靠近栅绝缘层的壁面上、在第一极的第一壁面上、在第二极的第二壁面上均形成半导体层，其中，第一壁面为第一极中的与第二极相对的面，第二壁面为第二极中的与第一极相对的面。
这样的话，从形成的存储单元的性能角度讲，可以增加半导体层与第一极和第二极的接触面积，以降低第一极和半导体层之间，第二极和半导体层之间的电阻，提高电流流速，最终提高该存储单元的读写速度；从形成该存储单元的工艺角度讲，可以简化制造工艺流程，降低工艺难度。
第四方面，本申请还提供了一种存储器的形成方法，该形成方法包括：在衬底上方 形成至少一层存储阵列，任一层存储阵列的形成方法包括：形成阵列分布的多个第一晶体管，在多个第一晶体管上方形成阵列分布的多个第二晶体管，第一晶体管和第二晶体管采用上述第三方面任一实现方式的形成方法制得；第一晶体管的栅极与第二晶体管的第一极电连接。
通过上述方法制得的存储器，由于制得的存储单元中的第一晶体管和第二晶体管呈三维堆叠在衬底上，且每一个晶体管为与衬底相垂直的“垂直”晶体管，这样制得的存储器，相比于现有技术，存储单元的集成密度会更高。
在第四方面可能的实现方式中，在开设第一槽时，包括：沿第一方向间隔布设多个第一槽；在第一槽的侧壁面依次形成栅绝缘层和栅极时，包括：在任一第一槽的相对的两个侧壁面上均依次形成栅绝缘层和栅极；在去除与栅绝缘层相接触的牺牲层之前，形成方法还包括：在相邻的两个第一槽之间开设第二槽。
在第四方面可能的实现方式中，在形成多个第二晶体管时，第一槽的开设位置处于在形成多个第一晶体管时第二槽的正上方。
这样的话，可以使形成的相邻的两个存储单元的第二晶体管的栅极共用。
在第四方面可能的实现方式中，在形成第一晶体管时还包括：在栅极上方形成金属层，且金属层与栅极接触，以使得通过金属层电连接第一晶体管的栅极和第二晶体管的第一极。
附图说明
图1为一种DRAM中的其中一个存储单元的结构示意图；
图2为另一种DRAM中的其中一个存储单元的结构示意图；
图3a为现有技术中一种制得的图2所示存储单元的结构示意图；
图3b为现有技术中另一种制得的图2所示存储单元的结构示意图；
图4为本申请实施例的一种电子设备的分解示意图；
图5为本申请实施例的一种电子设备的结构示意图；
图6a为本申请实施例的一种电子设备内的部分结构示意图；
图6b为本申请实施例的一种电子设备内的部分结构示意图；
图6c为本申请实施例的一种电子设备内的部分结构示意图；
图7为本申请实施例的一种嵌入式存储器的结构示意图；
图8为本申请实施例的任一层存储阵列的结构示意图；
图9为本申请实施例的一个存储单元与WWL、WBL、RWL和RBL的连接关系示意图；
图10为本申请实施例的一种独立式存储器的结构示意图；
图11为图10中的部分结构示意图；
图12为本申请实施例的一种存储单元与衬底相对位置的结构示意图；
图13为本申请实施例的另一种存储单元与衬底相对位置的结构示意图；
图14为本申请实施例的另一种存储单元与衬底相对位置的结构示意图；
图15为本申请实施例的存储单元的结构图；
图16为本申请实施例的存储单元中第一晶体管和第二晶体管的连接关系示意图；
图17为本申请实施例的存储单元的结构图；
图18为本申请实施例的沿第二方向X方向布设的多个存储单元的结构图；
图19为本申请实施例的一层存储阵列中的部分存储单元的布设图；
图20为本申请实施例的存储单元的结构图；
图21为本申请实施例的沿第二方向X方向布设的多个存储单元的二维结构图；
图22为本申请实施例的沿第二方向X方向布设的多个存储单元的三维结构图；
图23为本申请实施例的沿第三方向Y方向布设的多个存储单元的三维结构图；
图24为本申请实施例的具有两层存储阵列中的存储器的结构示意图；
图25为图24的M方向视图；
图26为本申请实施例的具有三层存储阵列中的存储器的结构示意图；
图27为本申请实施例的具有两层存储阵列中的存储器的结构示意图；
图28为本申请实施例的具有两层存储阵列中的存储器的结构示意图；
图29为本申请实施例的存储器中存储单元的多个晶体管的形成方法的工艺流程图；
图30为图29工艺流程的执行每一步骤的结构示意图；
图31为本申请实施例的存储器的形成方法的工艺流程图；
图32为本申请实施例的形成存储器时执行每一步骤的结构示意图。
附图标记：
11-中框；110-承载板；111-边框；12-后壳；13-显示屏；01-PCB；02-芯片；021-第一芯片；022-第二芯片；100-衬底；200-存储单元；201-第一存储单元；202-第二存储单元；301-第一晶体管；302-第二晶体管；1-栅极；2-第一极；3-第二极；4-半导体层；5-栅绝缘层；6-金属层；7-绝缘层；8-凹腔；91-第一信号线；92-第二信号线；93-第三信号线；94-第四信号线；21-第一导电层；22-牺牲层；23-第二导电层；24-第一绝缘层；251、2511、2512-第一槽；252、2521、2522-第二槽；26-图案层；261-金属连接层；262、2621、2622、2623-第二绝缘层。
具体实施方式
本申请实施例提供一种电子设备。该电子设备可以包括手机(mobile phone)、平板电脑(pad)、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)设备、增强现实(augmented reality，AR)，还可以是家用电器，还可以是汽车、人工智能等设备，还可以是服务器(server)、数据中心(data center)等。本申请实施例对上述电子设备的具体形式不做特殊限制。
上述任意一种电子设备以手机为例，如图4所示，该电子设备01可以包括中框11、后壳12以及显示屏13。该中框11包括用于承载显示屏13的承载板110，以及绕承载板110一周的边框111，后壳12与中框11相连接，可以防止外界的水汽和尘土对电子设备内的结构(比如，防止对承载在承载板110上的电路板以及承载在电路板上的电子器件)的性能造成影响。
结合图5，上述的电子设备还可以包括处理器110、存储器120、通用串行总线(universal serial bus，USB)接口130、充电管理模块140、电源管理模块141、电池142、天线1，天线2，移动通信模块150，无线通信模块160，音频模块170，按键180，马达191，指示器192，摄像头193，以及用户标识模块(subscriber identification module， SIM)卡接口194等。
可以理解的是，图5所示结构并不构成对电子设备的具体限定。在本申请另一些实施例中，电子设备可以包括比图5更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。
处理器110可以包括一个或多个处理单元，例如：处理器110可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processing unit，GPU)，图像信号处理器(image signal processor，ISP)，控制器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器或神经网络处理器(neural-networkprocessing unit，NPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。
在一些实施例中，处理器110可以包括一个或多个接口。接口可以包括集成电路(inter-integrated circuit，I2C)接口，集成电路内置音频(inter-integrated circuit sound，I2S)接口，脉冲编码调制(pulse code modulation，PCM)接口，通用异步收发传输器(universal asynchronous receiver/transmitter，UART)接口，移动产业处理器接口(mobile industry processor interface，MIPI)，通用输入输出(general-purpose input/output，GPIO)接口，用户标识模块(subscriber identity module，SIM)接口194，和/或通用串行总线(universal serial bus，USB)接口130等。
USB接口130具体可以是Mini USB接口，Micro USB接口，USB Type C接口等。USB接口130可以用于连接充电器为电子设备充电，也可以用于电子设备与外围设备之间传输数据。也可以用于连接耳机，通过耳机播放音频等。
SIM卡接口194用于连接SIM卡。SIM卡可以通过插入SIM卡接口194，或从SIM卡接口194拔出，实现和电子设备的接触和分离。电子设备可以支持1个或N个SIM卡接口，N为大于1的正整数。
可以理解的是，本发明实施例示意的各模块间的接口连接关系，只是示意性说明，并不构成对电子设备的结构限定。在本申请另一些实施例中，电子设备也可以采用上述实施例中不同的接口连接方式，或多种接口连接方式的组合。
充电管理模块140用于从充电器接收充电输入。其中，充电器可以是无线充电器，也可以是有线充电器。
电源管理模块141用于连接电池142，充电管理模块140与处理器110。电源管理模块141接收电池142和/或充电管理模块140的输入，为处理器110，存储器120，摄像头1930等供电。电源管理模块141还可以用于监测电池容量，电池循环次数，电池健康状态(漏电，阻抗)等参数。在其他一些实施例中，电源管理模块141也可以设置于处理器110中。在另一些实施例中，电源管理模块141和充电管理模块140也可以设置于同一个器件中。
电子设备的无线通信功能可以通过天线1，天线2，移动通信模块150，无线通信模块160，调制解调处理器以及基带处理器等实现。
天线1和天线2用于发射和接收电磁波信号。电子设备中的每个天线可用于覆盖单个或多个通信频带。不同的天线还可以复用，以提高天线的利用率。例如：可以将天线1复用为无线局域网的分集天线。在另外一些实施例中，天线可以和调谐开关结 合使用。
移动通信模块150可以提供应用在电子设备上的包括2G/3G/4G/5G等无线通信的解决方案。移动通信模块150可以包括至少一个滤波器，开关，功率放大器，低噪声放大器(lownoise amplifier，LNA)等。移动通信模块150可以由天线1接收电磁波，并对接收的电磁波进行滤波，放大等处理，传送至调制解调处理器进行解调。移动通信模块150还可以对经调制解调处理器调制后的信号放大，经天线1转为电磁波辐射出去。
无线通信模块160可以提供应用在电子设备上的包括无线局域网(wireless local area networks，WLAN)(如无线保真(wireless fidelity，Wi-Fi)网络)，蓝牙(bluetooth，BT)，全球导航卫星系统(global navigation satellite system，GNSS)，调频(frequency modulation，FM)，近距离无线通信技术(near field communication，NFC)，红外技术(infrared，IR)等无线通信的解决方案。无线通信模块160可以是集成至少一个通信处理模块的一个或多个器件。无线通信模块160经由天线2接收电磁波，将电磁波信号调频以及滤波处理，将处理后的信号发送到处理器110。无线通信模块160还可以从处理器110接收待发送的信号，对其进行调频，放大，经天线2转为电磁波辐射出去。
在一些实施例中，电子设备的天线1和移动通信模块150电连接，天线2和无线通信模块160电连接，使得电子设备可以通过无线通信技术与网络以及其他设备通信。所述无线通信技术可以包括全球移动通讯系统(global system formobile communications，GSM)，通用分组无线服务(general packet radio service，GPRS)，码分多址接入(code division multiple access，CDMA)等。
摄像头193用于捕获静态图像或视频。在一些实施例中，电子设备可以包括1个或N个摄像头193，N为大于1的正整数。
存储器120可以用于存储计算机可执行程序代码，所述可执行程序代码包括指令。处理器110通过运行存储在存储器120的指令，和/或存储在设置于处理器中的存储器的指令，执行电子设备的各种功能应用以及数据处理。
电子设备可以通过音频模块170以及应用处理器等实现音频功能。例如音乐播放，录音等。
音频模块170用于将数字音频信息转换成模拟音频信号输出，也用于将模拟音频输入转换为数字音频信号。音频模块170还可以用于对音频信号编码和解码。
按键180包括开机键，音量键等。按键180可以是机械按键。也可以是触摸式按键。电子设备可以接收按键输入，产生与电子设备的用户设置以及功能控制有关的键信号输入。
马达191可以产生振动提示。马达191可以用于来电振动提示，也可以用于触摸振动反馈。
指示器192可以是指示灯，可以用于指示充电状态，电量变化，也可以用于指示消息，未接来电，通知等。
在此基础上，上述的电子设备100还可以包括电路板，例如印刷电路板(printed circuit board，PCB)。上述的处理器110、存储器120等可以设置在电路板上，且处理器110和存储器120等与电路板电连接。
下面结合附图，对电子设备中的存储器存在的不同形态分别进行说明。
图6a中示出了存储器存在的一种形态，第一芯片021和第二芯片022堆叠在PCB01上，第一芯片021和第二芯片022中的一个芯片为处理器，另一个芯片为存储器，比如DRAM，并且第一芯片021和第二芯片022之间可以通过硅通孔(through silicon via，TSV)和重布线层(redistribution layer，RDL)相导通。在图6a中，由于处理器和存储器为两个相独立的芯片，因此该存储器可以被称为独立式存储器。
图6b中示出了存储器存在的另一种形态，第一芯片021和第二芯片022可以分别通过电连接结构与PCB01连接，比如通过球阵列(ball grid array，BGA)与PCB01连接。其中，第一芯片021和第二芯片022的一个芯片为处理器，另一个芯片为存储器，处理器和存储器可以通过布设在PCB01上金属走线实现电导通。和图6a相同，由于处理器和存储器为两个相独立的芯片，因此该存储器可以被称为独立式存储器。
图6c中示出了存储器存在的再一种形态，将存储器和处理器集成到同一芯片02中，因此，该存储器可以被称为嵌入式存储器。
上述的存储器可以是包含2T0C存储单元的DRAM，图7为包含2T0C存储单元的DRAM，该DRAM为嵌入式DRAM，比如，逻辑控制电路(也可以叫处理器)集成在芯片02的衬底上，DRAM通过后道(back end of line，BEOL)制程集成在逻辑控制电路上。这里的逻辑控制电路可以产生控制信号，这些控制信号可以是读写控制信号，用于控制存储器中数据的读写操作。
在图7中，示出了DRAM中的两层存储阵列，分别是第一层存储阵列和第二层存储阵列，在一些可选择的实施方式中，DRAM可以仅包括一层存储阵列，或者更多层的存储阵列。当包含两层或者更多层存储阵列的情况下，DRAM也可以被称为三维集成DRAM。
存储阵列的层数可以根据需要进行堆叠，堆叠的存储阵列的层数越多，存储器的存储密度越高。
参考图8，图8示出了图7中的任一层存储阵列的结构示意图，每层存储阵列包括阵列分布的多个存储单元、写入字线(write word line，WWL)、写入位线(write bit line，WBL)、读取字线(read word line，RWL)以及读取位线(read bit line，RBL)。
继续结合图8，任一存储单元包括两个晶体管，两个晶体管中的一个晶体管可以被称为写晶体管Tr1，另一个晶体管可以被称为读晶体管Tr0，写晶体管Tr1和读晶体管Tr0是具有源极、漏极和栅极的三端子器件。
在本领域中，晶体管中的源极也可以被称为源极端子，晶体管中的漏极也可以被称为漏极端子，同理的，晶体管中的栅极也可以被称为栅极端子。
图9是图8中其中一个存储单元与WWL、WBL、RWL和RBL的连接结构图。其中，写晶体管Tr1的第一极与读晶体管Tr0的栅极电连接，写晶体管Tr1的第二极与WBL电连接，写晶体管Tr1的栅极与WWL电连接，读晶体管Tr0的第一极与RWL电连接，读晶体管Tr0的第二极与RBL电连接。
需要说明的是：本申请涉及的第一极指的是晶体管中的源极和漏级中的一个电极，第二极指的是晶体管中的源极和漏级中的另一个电极。
继续参考图9，对该2T0C存储单元的写操作过程和读操作过程分别进行说明。
写操作过程：在写操作过程中，RWL和RBL的电压为0，读晶体管Tr0不工作；WWL提供第一开关信号，第一开关信号控制写晶体管Tr1导通。当写入第一逻辑信息，例如为“0”时，WBL提供第一电平信号，第一电平信号通过写晶体管Tr1写入节点N。当写入第二逻辑信息，例如为“1”时，WBL提供第二电平信号，第二电平信号通过写晶体管Tr1写入节点N。
应当理解到，在写操作完成之后，RWL和RBL的电压为0，读晶体管Tr0不工作；WWL提供第二开关信号，第二开关信号控制写晶体管Tr1断开，此时，节点N存储的电位不受外界影响。
读操作过程：WWL提供第二开关信号，第二开关信号控制写晶体管Tr1断开；RWL提供第三电平信号，根据RBL上电流的高低判断存储单元的存储的逻辑信息。当节点N存储的是第一电平信号时，由于第一电平信号可以控制读晶体管Tr0导通，因而在RWL提供第三电平信号时，RWL通过读晶体管Tr0对RBL充电，RBL上的电压升高，这样一来，当检测到RBL上的电流较大时，则可以读出存储单元存储的是逻辑信息“0”。当节点N存储的是第二电平信号时，由于第二电平信号可以控制读晶体管Tr0关断，因此在RWL提供第三电平信号时，RWL不会通过读晶体管Tr0对RBL充电，RBL维持0V电压，这样一来，当检测到RBL上电流较小时，则可以读出存储单元存储的是逻辑信息“1”。
图9中的写晶体管Tr1和读晶体管Tr0中的至少一个晶体管可以采用薄膜晶体管(thin film transistor，TFT)，比如，氧化物薄膜晶体管(oxide-semiconductor thin-film transistor，OSTFT)。
当采用OSTFT作为写晶体管和读晶体管时，由于OSTFT具有超低漏电的优点，这样的话，可以极大的提高该存储单元的存储时间，降低了动态功耗；另外，OSTFT还具有工艺温度低的优点，如此一来，具有OSTFT的存储单元可以采用BEOL工艺，实现3D系统集成，这样可以减少存储单元阵列的占用面积，若将该存储单元应用于嵌入式DRAM中，可以为计算逻辑电路预留更多的空间。
为了进一步减小2T0C存储单元所占用的空间，实现高密度存储应用，本申请实施例还提供了另一种包含2T0C存储单元的存储器，下面结合附图对该存储器进行详细说明。
图10示出了本申请提供的一种存储器的结构图，该存储器包括衬底100和设置在衬底100上的至少一层存储阵列，图10示例性的给出了仅包含一层存储阵列。当包括两层或者两层以上的存储阵列时，这些多层存储阵列沿图10所示的Z方向第一方向依次排布。
每一层存储阵列包括呈阵列布设的多个存储单元，图11示例性的给出了一层存储阵列的四个存储单元200，这些存储单元200在第二方向X方向和第三方向Y方向所处的平面内呈阵列布设，其中，第二方向X方向和第三方向Y方向相交，比如正交，第一方向Z方向分别与第二方向X方向和第三方向Y方向正交。
下面结合附图对本申请实施例涉及的2T0C存储单元进行说明。
图12的(a)示出了一个存储单元200与衬底100相对位置的三维结构图，图12的(b)示出了图12的(a)的二维结构图，该存储单元200包括第一晶体管301和第 二晶体管302，这里的第一晶体管301和第二晶体管302中的至少一个可以采用TFT。第一晶体管301和第二晶体管302沿与衬底100相垂直的第一方向Z方向排布。
其中，如图12所示，第一晶体管301和第二晶体管302中的任一晶体管可以包括：栅极1、第一极2、第二极3，半导体层4和栅绝缘层5。
上述栅极1、第一极2和第二极3的材料均为导电材料，例如金属材料。具体的，栅极1、第一极2和第二极3的材料可以为TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。
上述半导体层4的材料可以为Si(硅)、poly-Si(p-Si，多晶硅)、amorphous-Si(a-Si，非晶硅)、In-Ga-Zn-O(IGZO，铟镓锌氧化物)多元化合物、ZnO(氧化锌)、ITO(氧化铟锡)、TiO 2(二氧化钛)、MoS 2(二硫化钼)、WS 2(二硫化钨)等半导体材料中的一种或多种。这里的半导体层4也可以被称为沟道层。
上述栅绝缘层5的材料可以SiO 2(二氧化硅)、Al 2O 3(氧化铝)、HfO 2(二氧化铪)、ZrO 2(氧化锆)、TiO 2(二氧化钛)、Y 2O 3(三氧化二钇)和Si 3N 4(氮化硅)等绝缘材料中的一种或多种。这里的栅绝缘层5是为了隔离栅极1和半导体层4，该栅绝缘层5也可以被称为栅极电介质层或者栅氧介质层。
继续结合图12，栅极1、栅绝缘层5和半导体层4沿与衬底100相平行的第二方向X方向层叠布设，并且，第一极2和第二极3沿第一方向Z方向设置在半导体层4的两侧，第一极2与半导体层4形成欧姆接触，并电连接，第二极108与半导体层102形成欧姆接触并电连接。如此一来，这样形成的晶体管可以被称为与衬底100相垂直的“垂直”晶体管，第一极2和第二极3之间的沟道相对衬底100为“垂直”沟道，如图12的(b)所示，带有双箭头的黑色线条代表了沟道为与衬底100相垂直的“垂直”沟道。
和现有的与衬底100呈平行布设的“平面”晶体管相比，本申请采用“垂直”晶体管，以及两个“垂直”晶体管沿第一方向Z方向呈3D堆叠，可以增加存储单元的集成数量，提高存储单元的集成度，比如，在单位面积上可以集成更多数量的存储单元，进而提高存储容量。
在图12中，第一晶体管301的栅极1与第二晶体管302的靠近第一晶体管301设置的第一极2电连接，进而，第一晶体管301被称为读晶体管，第二晶体管302被称为写晶体管。在图12中，读晶体管相对写晶体管靠近衬底100设置。当然，在另外一些实施方式中，也可以是写晶体管相对读晶体管靠近衬底100设置。
本申请的半导体层4具有多种布设方式，下述对半导体层4的不同布设方式分别进行说明。
图12提供了半导体层4的一种布设方式，栅绝缘层5的远离栅极1的表面的部分被半导体层4覆盖，第一极2和第二极3也都形成在栅绝缘层5上。
其中，如图12的(b)，可以将第一极2中与第二极3相对的面称为第一壁面P1，将第二极3中与第一极2的相对的面称为第二壁面P2，栅绝缘层5的远离栅极1的表面称为第三壁面P3，由图12的(b)可以看出，第二壁面P1、第二壁面P2和第三壁面P3围城了凹腔8，凹腔8的与第三壁面P3相接触的位置设置有半导体层4。
图13提供了半导体层4的另一种布设方式，和图12所示结构相同的是，凹腔8的与第三壁面P3相接触的位置设置有半导体层4，除此之外，凹腔8的与第一壁面P1相接触的位置设置有半导体层4，还有，凹腔8的与第二壁面P2相接触的位置也设置有半导体层4。
从形成这种结构的晶体管的性能上讲，由于图13所示的半导体层4不仅覆盖了栅绝缘层5，也覆盖了第一极2的与第二极3相对的面，还有第二极3的与第一极2相对的面。这样的话，就可以增加半导体层4与第一极2之间的欧姆接触面积，以及增加半导体层与第二极3之间的欧姆接触面积，进而，会减小半导体层4与第一极2之间的电阻，以及半导体层4与第二极3之间的电阻，以提高电流流速，最终提高该存储单元的读写速度。
从形成这种结构的晶体管的工艺角度讲，在形成该晶体管时，如图13所示，需要先在第一极2和第二极3之间形成凹腔8，然后，采用物理气相沉积法(physical vapor deposition，PVD)，或者化学气相沉积法(chemical vapor deposition，CVD)在凹腔8的壁面沉积半导体层4，若要形成图13所示的半导体层，相比图12所示半导体层结构，不需要去除第一极2的与第二极3相对面上的半导体层4，和不需要去除第二极3的与第一极2相对面上的半导体层4，这样的话，就可以简化制造工艺流程，降低工艺难度。
图14提供了半导体层4的再一种布设方式，半导体层4覆盖在栅绝缘层5上，第一极2和第二极3均形成在半导体层4上。
从形成这种结构的晶体管的工艺角度讲，在形成该晶体管时，如图14所示，在第一极2和第二极3的侧面依次堆叠半导体层4、栅绝缘层5和栅极1，这样的形成工艺也比较简单，便于实施制造。
在一些实施方式中，比如，如图12、图13或者图14所示的半导体层4直接与第一极2和第二极3相接触时，在第一极2和半导体层4相接触的区域，或者第二极3和半导体层4相接触的区域，有可能会出现第一极2和第二极3中的导电离子扩散至半导体层4中，或者存在费米钉扎(pinning effect)的现象。
为了避免第一极2和第二极3中的导电离子扩散至半导体层4中，或者费米钉扎，降低该晶体管的性能，比如，读取速度，结合图15，可以在第一极2与半导体4层相接触的界面处形成绝缘层7，或者在第二极3与半导体4层相接触的界面处形成绝缘层7，或者，在第一极2与半导体4层相接触的界面，以及在第二极3与半导体4层相接触的界面处均形成绝缘层7。
为了保障第一极2与半导体层4之间的电流，第二极3与半导体层4之间的电流顺畅通过，需要对上述的绝缘层7的厚度进行限定，不能使绝缘层7阻止电流的通过，示例的，绝缘层7的厚度可以选择在0.1纳米至2纳米之间，当然，绝缘层7的厚度也可以选取无他范围，只要能够保障电流可以穿过绝缘层在第一极、第二极和半导体层之间流动即可。
上述的绝缘层7的材料可以SiO 2(二氧化硅)、Al 2O 3(氧化铝)、HfO 2(二氧化铪)、ZrO 2(氧化锆)、TiO 2(二氧化钛)、Y 2O 3(三氧化二钇)和Si 3N 4(氮化硅)等绝缘材料中的一种或多种。绝缘层7的材料可以和栅绝缘层5的材料相同，或者不 同。
图15的(a)所示的是在图12所示的存储单元基础上增加绝缘层7，图15的(b)所示的是在图13所示的存储单元基础上增加绝缘层7，图15的(c)所示的是在图14所示的存储单元基础上增加绝缘层7。
本申请实施例提供的存储器中，每一个存储单元中的第一晶体管301和第二晶体管302的布设方向可以如图16所示。
在图16的(a)中，第一晶体管301的栅极1、栅绝缘层5和半导体层4沿X1方向堆叠，并且，第二晶体管302的栅极1、栅绝缘层5和半导体层4也沿X1方向堆叠。
在图16的(b)中，第一晶体管301的栅极1、栅绝缘层5和半导体层4沿X1方向堆叠，但是，第二晶体管302的栅极1、栅绝缘层5和半导体层4沿X2方向堆叠，其中，X2方向与X1方向相反。图16的(b)所示的存储单元可以被称为2T反向设置存储单元，也就是两个晶体管呈反向设置的存储单元。
继续结合图16的(a)和(b)，第一晶体管301的栅极1均通过金属层6与第二晶体管302的第一极2电连接，(b)与(a)相比，可以明显的看出，(b)中的金属层6的长度明显的比(a)中的金属层6的长度短，这样的话，从形成工艺上讲，(b)相比(a)制造工艺简单，从存储单元的性能上讲，(b)相比(a)电流传输路径段，传输速度更快，以使该存储单元的读写速度更快。
这里的金属层6的材料为导电材料，在一些实施方式中，金属层6的材料可以与第一晶体管301的栅极1和第二晶体管302的第一极2材料相同，比如，可以选择TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。
在一些可选择的实施方式中，如图16的(a)和(b)所示，金属层6的朝向第一晶体管301的面与第一晶体管301的栅极1接触，金属层6的朝向第二晶体管302的面与第二晶体管302的第一极2接触，以使第一晶体管301的栅极1通过金属层6与第二晶体管302的第一极2电连接。
当采用图16的(b)所示的2T反向设置存储单元时，第一晶体管301和第二晶体管302的相对位置也可以有多种布设方式，比如，如图17和图20所示。
图17示出了第一晶体管301和第二晶体管302的一种相对位置，在图17所示的存储单元200中，第一晶体管301的第一极2和第二极3的远离栅极1的表面，与第二晶体管302中，第一极2和第二极3的靠近栅极1的表面相齐平(如图17中的虚线L1)。
图18示出了存储阵列中沿第二方向X方向依次布设的多个存储单元，图19示出了一层存储阵列的部分存储单元。其中，图18和图19中的每一个存储单元采用的是图17所示的存储单元结构。
在图18所示的结构中，包含相邻的第一存储单元201和第二存储单元202，第一存储单元201和第二存储单元202背靠背设置，且第一存储单元201的第二晶体管302的栅极，和第二存储单元202的第二晶体管302的栅极共用一个栅极，以形成共用栅极1-1。这样设计的话，相比给每一个存储单元的第二晶体管形成栅极，可以简化制造工艺。
由图18可以看出，每一个存储单元沿第二方向X方向所占据的距离为d1。另外，由图19可以看出，每一个存储单元沿第三方向Y方向所占据的距离为d2，这样的话，每一个存储单元所占据的面积为S＝d1×d2。
图20示出了第一晶体管301和第二晶体管302的另一种相对位置，在图20所示的存储单元200中，第一晶体管301中，第一极2和第二极3的远离栅极1的表面，与第二晶体管302中，栅极1的远离第一极2和第二极3的表面相齐平(如图20中的虚线L2)。
图21示出了存储阵列中沿第二方向X方向依次布设的多个存储单元，在图21所示的结构中，也包含相邻的第一存储单元201和第二存储单元202，第一存储单元201和第二存储单元202背向设置，和图18所示结构相同的是，第一存储单元201的第二晶体管302的栅极，和第二存储单元202的第二晶体管302的栅极共用一个栅极，以形成共用栅极1-1。
由图21可以看出，每一个存储单元沿第二方向X方向所占据的距离为d3，和图18所示的结构相比，明显的比图18的每一个存储单元沿第二方向X方向所占据的距离的d1小，这样的话，采用图20所示的存储单元形成的存储阵列的集成度会更高。
无论采用图18所示的存储单元，还是采用图20所示的存储单元，距离d1、距离d2和距离d3分别在2F左右，进而，每一个存储单元所占据的面积基本在4F 2左右，1F(F为特征长度Feature size的简写)大概等于为光刻所能制造的最小尺寸，相比现有的6F 2至8F 2，可以得到采用本申请实施例提供的与衬底呈垂直布设的晶体管结构，会大大的提高存储单元的集成密度，提高存储容量。
需要说明的是，上述涉及的第一晶体管301和第二晶体管302不仅可以应用在2T0C存储单元的存储器中，也可以应用在具有更多晶体管的存储器中，比如，具有六个晶体管的存储单元中，该六个晶体管的存储单元中的其中两个晶体管的布设方式可以采用上述的第一晶体管和第二晶体管的布设方式。
除此之外，上述第一晶体管和第二晶体管也可以应用在除过存储器的其余半导体装置中，比如，后道的逻辑单元、像反相器，与或门、显示电路的驱动单元等。
在本申请实施例提供的存储器中的任一层存储阵列还包括：多条第一信号线91，任一条第一信号线91沿第二方向X方向延伸，图22示例性的示出了一条沿第二方向X方向延伸的第一信号线91。
其中，在任一层存储阵列中，多条第一信号线91设置在第一晶体管301的远离第二晶体管302的一侧，由于第一晶体管301为读晶体管，第二晶体管302为写晶体管，进而，第一信号线为RWL和RBL中的一种。
并且，如图22所示，每层存储阵列中沿第二方向X方向依次排列的多个存储单元中的第一晶体管301的第二极3与同一条第一信号线91电连接。
在本申请实施例提供的存储器中的任一层存储阵列还包括：多条第三信号线93，任一条第三信号线93沿第三方向Y方向延伸，图23示例性的示出了一条沿第三方向Y方向延伸的第三信号线93。
其中，在任一层存储阵列中，由于第一晶体管301为读晶体管，第二晶体管302为写晶体管，进而，第三信号线为RWL和RBL中的另一种。并且，如图23所示，每 层存储阵列中沿第三方向Y方向依次排列的多个存储单元中的第一晶体管301的第一极2与同一条第三信号线93电连接。
基于上述对第一信号线91和第三信号线93的描述，再结合图22和图23，由于每层存储阵列中沿第二方向X方向依次排列的多个存储单元中的第一晶体管301的第二极3与同一条第一信号线91电连接，每层存储阵列中沿第三方向Y方向依次排列的多个存储单元中的第一晶体管301的第一极2与同一条第三信号线93电连接。
从形成该存储器的工艺角度讲，相比现有技术，可以减少RWL和RBL的数量，进而可以简化整个存储器的结构，减少每一个存储单元所占据的面积。
从该存储器的性能上讲，在读操作过程中，可以沿第三方向逐行给多条RWL提供第一电平信号，在当前行的RWL提供第一电平信号的情况下，通过检测每条RBL上的电流，这样便可以同时读出与当前行的RWL电连接的多个存储单元所存储的逻辑信息，从而可以逐行读取存储单元存储的逻辑信息，以可以实现存储阵列中的多个存储单元的快速读取。
在本申请实施例提供的存储器中的任一层存储阵列还包括：多条第二信号线92，任二条第一信号线92沿第二方向X方向延伸，图22示例性的示出了一条沿第二方向X方向延伸的第二信号线91。
其中，在任一层存储阵列中，多条第二信号线92设置在第二晶体管302的远离第一晶体管301的一侧，由于第一晶体管301为读晶体管，第二晶体管302为写晶体管，进而，第二信号线92为WWL。
并且，如图22所示，每层存储阵列中沿第二方向X方向依次排列的多个存储单元中的第二晶体管302的栅极1与同一条第二信号线92电连接。再如图22所示，若存储器包含布设的背向设置的两个存储单元时，就可以将共用栅极1-1与同一条第二信号线92电连接。
在本申请实施例提供的存储器中的任一层存储阵列还包括：多条第四信号线94，任一条第四信号线94沿第三方向Y方向延伸，图23示例性的示出了一条沿第三方向Y方向延伸的第四信号线94，第四信号线94为WBL。
并且，如图23所示，每层存储阵列中沿第三方向Y方向依次排列的多个存储单元中的第二晶体管302的第二极3与同一条第四信号线94电连接。
基于上述对第二信号线92和第四信号线94的描述，再结合图22和图23，由于每层存储阵列中沿第二方向X方向依次排列的多个存储单元中的第二晶体管302的栅极1与同一条第二信号线92电连接，每层存储阵列中沿第三方向Y方向依次排列的多个存储单元中的第二晶体管302的第二极3与同一条第四信号线94电连接。
从形成该存储器的工艺角度讲，相比现有技术，可以减少WWL和WBL的数量，进而可以简化整个存储器的结构，减少每一个存储单元所占据的面积。
从该存储器的性能上讲，在写操作过程中，可以逐行给多条WWL提供第一开关信号，以使多行第二晶体管302逐行导通，在当前行的WWL提供第一开关信号的情况下，通过多条WBL给与当前行的WWL电连接的多个存储单元同时写入逻辑信息，从而可以逐行给存储单元写入逻辑信息，以实现存储阵列中的多个存储单元的快速写入。
在一些可选择的实施方式中，比如，具有较大存储容量的存储器中，会具有两层或者更多层存储阵列，在这种情况下，相邻两层存储阵列也会具有多种不同的布设方式，下面结合附图分别进行描述。
图24示出了多层存储阵列中其中相邻两层存储阵列的一种布设方式，该相邻两层存储阵列可以被称为第一层存储阵列和第二层存储阵列，第一层存储阵列中，沿第二方向X方向依次排列的多个存储单元的第二晶体管302靠近第二层存储阵列中，沿第二方向X方向依次排列的多个存储单元的第二晶体管302。
也可以这样理解，以用于承载存储阵列的衬底100作为参考，在第一层存储阵列中，第一晶体管301相对第二晶体管302靠近衬底100，但是，在第二层存储阵列中，第二晶体管302相对第一晶体管301靠近衬底100。这样的话，第一层存储阵列中的WWL，与第二层存储阵列中的相对的WWL可以共用同一条WWL。
下面结合图25对上述的第一层存储阵列中的WWL，与第二层存储阵列中的相对的WWL共用同一条WWL进行说明。
图25是图24的M方向视图，在图25中示出了沿第三方向Y方向布设的两行存储结构，可以定义该两行存储结构分别为第一行存储结构和第二行存储结构，在第一行存储结构中，第一层存储阵列中的WWL，与第二层存储结构中的WWL共用同一条WWL。同样的，在第二行存储结构中，第一层存储阵列中的WWL，与第二层存储结构中的WWL也共用同一条WWL。
从该存储器的工艺上讲，由于第一层存储阵列中的WWL，与第二层存储阵列中的相对的WWL共用同一条WWL，这样可以减少用于形成WWL的金属层的数量，降低制造成本，可以简化制造工艺，提高空间利用率，以进一步提高存储单元的集成密度。
在图24所示结构的基础上，还包括第三层存储阵列时，如图26所示，第三层存储阵列与第二存储阵列相邻，并且，在第三层存储阵列中，第一晶体管301相对第二晶体管302靠近衬底100，这样的话，第三层存储阵列中的RWL，与第二层存储阵列中的相对的RWL共用同一条RWL，或者，第三层存储阵列中的RBL，与第二层存储阵列中的相对的RBL共用同一条RBL。
在图24所示结构的基础上，若还第四层存储阵列时，第四层存储阵列和与其相邻的第三层存储阵列的布设方式可以参考第一层存储阵列和第二层存储阵列的布设方式设置，在此不再赘述。
图27所示了相邻两层存储阵列的另一种布设方式，该相邻两层存储阵列也包括第一层存储阵列和第二层存储阵列，第一层存储阵列中，沿第二方向X方向依次排列的多个存储单元的第二晶体管302，靠近第二层存储阵列中，沿第二方向X方向依次排列的多个存储单元的第一晶体管301。
也可以这样理解，以用于承载存储阵列的衬底100作为参考，在第一层存储阵列中，第一晶体管301相对第二晶体管302靠近衬底100，同样的，在第二层存储阵列中，第一晶体管301相对第二晶体管302靠近衬底100。这样的话，第一层存储阵列中的WWL，与第二层存储阵列中的相对的RWL为彼此相独立的两条字线，或者，第一层存储阵列中的WWL，与第二层存储阵列中的相对的RBL为彼此相独立的两条信 号线。
进而，会在WWL和RWL之间，或者在WWL和RBL之间布设有介质层，第一层存储阵列和第二层存储阵列通过介质层间隔开。
在一些可选择的实施方式中，介质层的材料可以为SiO 2(二氧化硅)、Al 2O 3(氧化铝)、HfO 2(二氧化铪)、ZrO 2(氧化锆)、TiO 2(二氧化钛)、Y 2O 3(三氧化二钇)和Si 3N 4(氮化硅)等绝缘材料中的一种或多种。
此处，介质层可以为单层结构，也可以为多层的叠层结构。此外，单层结构的材料以及多层的叠层结构中的每一层的材料均可以为SiO 2、Al 2O 3、HfO 2、ZrO 2、TiO 2、Y 2O 3、Si 3N 4中的一种或多种。
在图27所示结构的基础上，若还第三层存储阵列时，第三层存储阵列和与其相邻的第二层存储阵列的布设方式可以参考第一层存储阵列和第二层存储阵列的布设方式设置，在此不再赘述。
图28所示了相邻两层存储阵列的另一种布设方式，该相邻两层存储阵列也包括第一层存储阵列和第二层存储阵列，和图27所示的结构相同的是，第一层存储阵列中，沿第二方向X方向依次排列的多个存储单元的第二晶体管302，靠近第二层存储阵列中，沿第二方向X方向依次排列的多个存储单元的第一晶体管301。和图27所示的结构不相同的是，第一层存储阵列中的WWL，与第二层存储阵列中的相对的RWL共用同一条字线，或者，第一层存储阵列中的WWL，与第二层存储阵列中的相对的RBL共用同一条信号线。
从该存储器的工艺上讲，第一层存储阵列中的WWL，与第二层存储阵列中的相对的RWL共用同一条字线，或者，第一层存储阵列中的WWL，与第二层存储阵列中的相对的RBL共用同一条信号线。同样的，这样可以减少金属层的数量，降低制造成本，可以简化制造工艺，提高空间利用率，以进一步提高存储单元的集成密度。
在图28所示结构的基础上，若还第三层存储阵列时，第三层存储阵列和与其相邻的第二层存储阵列的布设方式可以参考第一层存储阵列和第二层存储阵列的布设方式设置，在此不再赘述。
本申请实施例还提供了一种晶体管的形成方法，图29为制备多个晶体管的流程框图，图30为制备多个晶体管时执行每一步骤相对应的结构图，下面结合图29和图30，解释晶体管的形成方法。
如图29的步骤S101和图30的(a)，沿与衬底相垂直的第一方向Z方向依次堆叠第一导电层21、牺牲层22和第二导电层23，以及第一绝缘层24。
上述的第一导电层21和第二导电层23的材料可以选择金属材料。例如，可以选择TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。
上述的牺牲层22的材料可以选择Si(硅)、Si 3N 4(氮化硅)、Al 2O 3(氧化铝)、SiO(氧化硅)、Ge(锗)、锗硅化合物等。
上述的第一绝缘层24的材料可以选择SiO 2(二氧化硅)、Al 2O 3(氧化铝)、HfO 2(二氧化铪)、ZrO 2(氧化锆)、TiO 2(二氧化钛)、Y 2O 3(三氧化二钇)和Si 3N 4(氮化硅)等绝缘材料中的一种或多种。
如图29的步骤S102和图30的(b)，开设多个第一槽251，多个第一槽251沿与衬底相平行的第二方向X方向间隔布设，且任一第一槽251贯通第一绝缘层24、第二导电层23和牺牲层22，以及第一导电层21。
在开设第一槽251时，可以采用刻蚀工艺开槽。
如图29的步骤S103和图30的(c)，沿第二方向X方向，在任一第一槽251的相对的两侧壁面上分别依次形成栅绝缘层5和栅极1。
如图29的步骤S104和图30的(d)，在相邻两个第一槽251之间开设第二槽252，且任一第二槽252贯通第一绝缘层24、第二导电层23和牺牲层22，以及第一导电层21。
如图29的步骤S105和图30的(e)，去除与栅绝缘层5相接触的牺牲层，以形成多个凹腔8，任一凹腔8的两侧形成第一极2和第二极3。
如图29的步骤S106和图30的(f)，在任一凹腔8的至少靠近栅绝缘层5的壁面上形成半导体层4，以制得沿第二方向X方向布设的多个晶体管。
本申请实施例还提供了一种存储器的形成方法，如图31所示，图31为制备存储器的任一层存储阵列的流程框图，形成任一层存储阵列的方法包括：
步骤S001：形成阵列分布的多个第一晶体管。
在一些可选择的实施方式中，可以直接在衬底上形成多个第一晶体管，这样形成的存储器被称为独立式存储器。在另外一些可选择的实施方式中，先在衬底上形成逻辑控制电路，再在逻辑控制电路上通过BEOL形成多个第一晶体管，这样形成的存储器被称为嵌入式存储器。
步骤S002：在多个第一晶体管上方形成阵列分布的多个第二晶体管，并使得第二晶体管与多个第一晶体管一对一电连接，且第一晶体管的栅极与第二晶体管的第一极电连接。
下面针对采用图29和图30所示的制备晶体管的方法制得存储器的过程详细介绍。
如图32的(a)，沿与衬底相垂直的第一方向Z方向依次堆叠第一信号线91、图案层26、第一导电层21、牺牲层22、第二导电层22和第一绝缘层24，其中，图案层26包括沿第二方向X方向间隔布设的金属连接层261和第二绝缘层262。
这里的第一导电层21、牺牲层22、第二导电层22和第一绝缘层24的材料上述已经进行了说明，在此不再说明。
如图32的(b)，沿第二方向X方向，开设多个间隔布设的第一槽，且第一槽贯通第一绝缘层24、第二导电层22、牺牲层22和第一导电层21。
比如，结合图32的(b)，第二绝缘层可以包括沿第二方向X方向布设的第二绝缘层2621、第二绝缘层2622和第二绝缘层2623，则在开设第一槽时，在与第二绝缘层2621相对的位置开设第一槽2511，以及在与第二绝缘层2623相对的位置开设第一槽2512，保留与第二绝缘层2622相对位置的第一导电层21、牺牲层22、第二导电层22和第一绝缘层24的完整性，以为开设第二槽预留。
如图32的(c)，在第一槽2511和第一槽2512内依次填充介电材料和导电材料，以在第一槽2511和第一槽2512的相对的两壁面上依次形成栅绝缘层5和栅极1，但是，需要说明的是，任一第一槽相对的两壁面上的栅极1不能接触，以避免形成的两 个晶体管电连接，也就是说，任一第一槽的相对两壁面上的栅极1之间沿第二方向X方向具有间距。
在形成栅绝缘层5和栅极1时，可选择物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)或者电化学沉积(electro-chemcial deposition，ECD)等沉积工艺。
如图32的(d)，在沉积介电材料和导电材料时，在第一槽2511的底面、第一槽2512的底面，以及第一绝缘层24的表面也会覆盖介电材料和导电材料，如图32的(c)所示，所以，需要对第一槽2511的底面、第一槽2512的底面，以及第一绝缘层24的表面进行处理，比如，干法刻蚀，以移除第一槽2511的底面、第一槽2512的底面，以及第一绝缘层24的表面的介电材料和导电材料，以得到图32的(d)所示的结构。
如图32的(e)，在相邻两个第一槽之间开设第二槽，并使得第二槽贯通第一绝缘层24、第二导电层22、牺牲层22和第一导电层21。
继续结构图32的(e)，可以在与第二绝缘层2622相对的位置处开设第二槽252。这里开设第二槽252是因为在上述图32的(c)所示的步骤中，是在第一槽的相对的两壁面均形成栅绝缘层5和栅极1，这样的话，位于第一槽的两侧均会形成晶体管，例如，如图32的(e)所示，若不开设第二槽252，则位于第一槽2511右侧的晶体管和第一槽2512的左侧的晶体管就会连接在一起，所以，需要在相邻两个第一槽之间开设第二槽。
另外，也可以在开设第二槽252之前，采用介电材料将已经形成有栅绝缘层5和栅极1的第一槽252的剩余空间填满。这样的话，不会因为在开设第二槽252时，对第一槽内的栅绝缘层5和栅极1造成污染。当然，也可以在开设第二槽252之后，再讲第一槽252的剩余空间填满。在开设第二槽252时，可以采用和开设第一槽相同的工艺形成，比如，刻蚀工艺。
如图32的(f)，去除与栅绝缘层5相接触的牺牲层，以形成多个凹腔8。这样的话，位于凹腔8的两侧的导电层形成第一极2和第二极3。
在一些可选择的实施方式中，可以选择腐蚀工艺去除牺牲层，比如，当牺牲层的材料为氧化硅时，可以采用氢氟酸腐蚀介质进行腐蚀。
如图32的(g)和(h)，在凹腔8内形成半导体层4。
在可选择的实施方式中，可以采用PVD、CVD或者ECD等沉积工艺形成半导体层4，这样的话，如图32的(g)，就会在凹腔8的每一个壁面上，以及第一绝缘层的表面沉积半导体材料，所以，如图32的(h)，需要对第一绝缘层的表面等位置进行处理，仅保留凹腔8内的每一个壁面上的半导体层4，以得到图32的(h)所示的结构，或者，仅保留凹腔8内的与栅绝缘层5接触的半导体层4。
基于上述描述，就可以制得多个第一晶体管301，第一信号线91与第一晶体管301的靠近第一信号线91的第二极3电连接，以使第一信号线91为RBL或RWL中的一种。
如图32的(i)，在第一绝缘层24的表面形成多个沿第二方向X方向间隔布设的金属层6，并使得每一个金属层6电连接相对应的第一晶体管301的栅极1。
需要说明的是：这里的金属层6可以是在形成第一晶体管301之后形成，也可以是在形成第一晶体管301时，比如，在执行图32的(c)所示的形成栅极1时，就可 以形成金属层，也可以这样理解，栅极1和金属层同时形成，以使栅极与金属层呈一体结构。
如图32的(j)，在金属层6上且沿第一方向X方向依次堆叠第一导电层21、牺牲层22、第二导电层22和第一绝缘层24。
这里的第一导电层21、牺牲层22、第二导电层22和第一绝缘层24可以和图32的(a)所示第一导电层21、牺牲层22、第二导电层23和第一绝缘层24材料相同。
如图32的(k)，开设第一槽251，并使得任一第一槽251贯通第一绝缘层24、第二导电层23、牺牲层22和第一导电层21。
需要说明的是，图32的(k)所示的第一槽251的开设位置与图32的(e)所示的第二槽252的位置相对应，也可以这样理解，沿第一方向Z方向，图32的(k)所示的第一槽251处于图32的(e)所示的第二槽252的正上方。
如图32的(l)，在第一槽251的相对的两侧面均形成沿第二方向X方向依次布设的栅绝缘层5和栅极1。
和上述的制备第一晶体管的栅绝缘层5和栅极1的方法可以相同，采用PVD、CVD或者ECD等沉积工艺制得。这样的话，在沉积介电材料和导电材料时，在第一槽251的底面，以及第一绝缘层24的表面也会覆盖介电材料和导电材料，如图32的(l)所示，所以，需要对第一槽251的底面，以及第一绝缘层24的表面进行处理，比如，干法刻蚀，以移除第一槽2511的底面，以及第一绝缘层24的表面的介电材料和导电材料，以得到图32的(m)所示的结构。
如图32的(n)，在相邻两个第一槽之间开设第二槽，并使得第二槽贯通第一绝缘层24、第二导电层22、牺牲层22和第一导电层21。
需要说明的是，图32的(n)所示的第二槽2521的开设位置与图32的(a)所示的第一槽2511的位置相对应，也可以这样理解，沿第一方向Z方向，图32的(n)所示的第二槽2521处于图32的(a)所示的第一槽2511的正上方，同样的，图32的(n)所示的第二槽2522的开设位置与图32的(a)所示的第一槽2512的位置相对应，也可以这样理解，沿第一方向Z方向，图32的(n)所示的第二槽2522处于图32的(a)所示的第一槽2512的正上方。
另外，也可以在开设第二槽之前，采用介电材料将已经形成有栅绝缘层5和栅极1的第一槽的剩余空间填满。这样的话，不会因为在开设第二槽时，对第一槽内的栅绝缘层5和栅极1造成污染。当然，也可以在开设第二槽之后，再讲第一槽的剩余空间填满。
如图32的(o)，去除与栅绝缘层5相接触的牺牲层，以形成多个凹腔8。这样的话，位于凹腔8的两侧的导电层形成第一极2和第二极3。
如图32的(p)和(q)，在凹腔8内形成半导体层4。
在可选择的实施方式中，可以采用PVD、CVD或者ECD等沉积工艺形成半导体层4，这样的话，如图32的(p)，就会在凹腔8的每一个壁面上，以及第一绝缘层的表面沉积半导体材料，所以，如图32的(q)，需要对第一绝缘层的表面等位置进行处理，仅保留凹腔8内的每一个壁面上的半导体层4，以得到图32的(q)所示的结构，或者，仅保留凹腔8内的与栅绝缘层5接触的半导体层4。
如此一来，可以形成多个沿第二方向X方向布设的多个第二晶体管。
如图32的(r)，在第一绝缘层24上形成第二信号线92，并使得第二信号线92与第二晶体管的栅极电连接，该第二信号线92为WWL。
基于上述的制得多个存储单元的方法，可以看出制得的每一个存储单元的两个晶体管是上述所述的2T反向设置存储单元，也就是两个晶体管呈反向设置的存储单元。并且，相邻的两个第二晶体管的栅极共用以形成共用栅极。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (25)

  1. 一种半导体装置，其特征在于，包括：
    衬底；
    第一晶体管；
    第二晶体管，与所述第一晶体管电连接，所述第一晶体管和所述第二晶体管沿与所述衬底相垂直的第一方向排布，所述第一晶体管和所述第二晶体管均包括栅极、半导体层、第一极和第二极；
    所述第一晶体管和所述第二晶体管中的任一晶体管中，所述栅极和所述半导体层沿与所述衬底相平行的第二方向排布，所述第一极和所述第二极沿所述第一方向设置在所述半导体层的两侧，并分别与所述半导体层电连接。
  2. 根据权利要求1所述的半导体装置，其特征在于，所述第一晶体管和所述第二晶体管中的任一晶体管中，还包括栅绝缘层，且所述栅极、所述栅绝缘层和所述半导体层依次堆叠；
    所述第一晶体管和所述第二晶体管中的至少一个晶体管中，所述栅绝缘层的远离所述栅极的表面的部分被所述半导体层覆盖，所述第一极和所述第二极均形成在所述栅绝缘层上。
  3. 根据权利要求2所述的半导体装置，其特征在于，在所述第一极中与所述第二极相对的面为第一壁面，在所述第二极中与所述第一极的相对的面为第二壁面，所述第一壁面、所述第二壁面和所述栅绝缘层的远离所述栅极的表面形成了凹腔，所述凹腔的与所述栅绝缘层表面相接触的位置设置有所述半导体层。
  4. 根据权利要求3所述的半导体装置，其特征在于，所述凹腔的与所述第一壁面相接触的位置，以及所述凹腔的与所述第二壁面相接触的位置均形成有所述半导体层。
  5. 根据权利要求1所述的半导体装置，其特征在于，所述第一晶体管和所述第二晶体管中的任一晶体管中，还包括栅绝缘层，且所述栅极、所述栅绝缘层和所述半导体层依次堆叠；
    所述第一晶体管和所述第二晶体管中的至少一个晶体管中，所述第一极和所述第二极均形成在所述半导体层上。
  6. 根据权利要求1～5中任一项所述的半导体装置，其特征在于，所述第一晶体管和所述第二晶体管中的至少一个晶体管中，
    所述第一极与所述半导体层的交界面处形成有允许所述第一极和所述半导体层之间的电流通过的绝缘层；和/或，
    所述第二极与所述半导体层的交界面处形成有允许所述第二极和所述半导体层之间的电流通过的绝缘层。
  7. 根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述第一晶体管中，所述栅极和所述半导体层的排布方向，与所述第二晶体管中，所述栅极和所述半导体层的排布方向相反。
  8. 根据权利要求7所述的半导体装置，其特征在于，所述第一晶体管中，所述第一极和所述第二极的远离所述栅极的表面，与所述第二晶体管中，所述第一极和所述第二极的靠近所述栅极的表面相齐平。
  9. 根据权利要求7所述的半导体装置，其特征在于，所述第一晶体管中，所述第一极和所述第二极的远离所述栅极的表面，与所述第二晶体管中，所述栅极的远离所述第一极和所述第二极的表面相齐平。
  10. 根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述第二晶体管的所述第一极靠近所述第一晶体管设置；
    所述第一晶体管和所述第二晶体管之间形成有金属层，所述第一晶体管通过所述金属层与所述第二晶体管电连接。
  11. 根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述半导体装置为存储器，所述存储器包括第一存储单元，所述第一存储单元包括所述第一晶体管和所述第二晶体管，且所述第一晶体管的所述栅极与所述第二晶体管的所述第一极电连接。
  12. 根据权利要求11所述的半导体装置，其特征在于，所述存储器还包括第二存储单元，且所述第一存储单元和所述第二存储单元相邻并沿所述第二方向排布；
    所述第二存储单元包括第三晶体管，以及与所述第三晶体管电连接的第四晶体管；
    所述第三晶体管和所述第四晶体管沿与所述第一方向排布，所述第一晶体管和所述第二晶体管均包括第二栅极、第二半导体层、第二第一极和第二第二极；
    所述第三晶体管和所述第四晶体管中的任一晶体管中，所述第二栅极和所述第二半导体层沿所述第二方向排布，所述第二第一极和所述第二第二极沿所述第一方向设置在所述第二半导体层的两侧，并分别与所述第二半导体层电连接；
    所述第一存储单元和所述第二存储单元呈背向设置，且所述第二晶体管的所述栅极与所述第四晶体管的所述第二栅极相接触，以形成共用栅极。
  13. 根据权利要求11或12所述的半导体装置，其特征在于，所述存储器还包括：
    第一信号线，设置在所述第一晶体管的远离所述第二晶体管的一侧，所述第一信号线为读取位线和读取字线中的一种；
    第二信号线，设置在所述第二晶体管的远离所述第一晶体管的一侧，所述第一信号线和所述第二信号线均沿所述第二方向延伸，所述第二信号线为写入字线；
    所述存储器的存储阵列中，沿所述第二方向依次排列的多个存储单元中的所述第一晶体管的远离所述第二晶体管设置的所述第二极与同一条所述第一信号线电连接；
    所述存储器的存储阵列中，沿所述第二方向依次排列的多个存储单元中的所述第二晶体管的所述栅极与同一条所述第二信号线电连接。
  14. 根据权利要求13所述的半导体装置，其特征在于，所述存储器还包括：
    第三信号线，为所述读取位线和所述读取字线中的另一种；
    第四信号线，为写入位线，所述第三信号线和所述第四信号线均沿第三方向延伸，所述第二方向和所述第三方向正交；
    所述存储器的存储阵列中，沿所述第三方向依次排列的多个存储单元中的所述第一晶体管的靠近所述第二晶体管设置的所述第一极与同一条所述第三信号线电连接；
    所述存储器的存储阵列中，沿所述第三方向依次排列的多个存储单元中的所述第二晶体管的远离所述第一晶体管设置的所述第二极与同一条所述第四信号线电连接。
  15. 根据权利要求13或14所述的半导体装置，其特征在于，所述存储器包括相邻 的第一层存储阵列和第二层存储阵列；
    所述第一层存储阵列中，沿所述第二方向依次排列的多个存储单元的所述第一晶体管，靠近所述第二层存储阵列中，沿所述第二方向依次排列的多个存储单元的所述第一晶体管；
    且所述第一层存储阵列中的所述第一信号线，与所述第二层存储阵列中的相对的所述第一信号线共用同一条信号线。
  16. 根据权利要求13或14所述的半导体装置，其特征在于，所述存储器包括相邻的第一层存储阵列和第二层存储阵列；
    所述第一层存储阵列中，沿所述第二方向依次排列的多个存储单元的所述第二晶体管，靠近所述第二层存储阵列中，沿所述第二方向依次排列的多个存储单元的所述第二晶体管；
    且所述第一层存储阵列中的所述第二信号线，与所述第二层存储阵列中的相对的所述第二信号线共用同一条信号线。
  17. 根据权利要求13或14所述的半导体装置，其特征在于，所述存储器包括相邻的第一层存储阵列和第二层存储阵列；
    所述第一层存储阵列中，沿所述第二方向依次排列的多个存储单元的所述第二晶体管，靠近所述第二层存储阵列中，沿所述第二方向依次排列的多个存储单元的所述第一晶体管；
    且所述第一层存储阵列中的所述第一信号线，与所述第二层存储阵列中的相对的所述第二信号线共用同一条信号线；
    或者，
    所述第一层存储阵列中的所述第一信号线，与所述第二层存储阵列中的相对的所述第二信号线为彼此独立的信号线。
  18. 一种电子设备，其特征在于，包括：
    电路板；
    如权利要求1～17中任一项所述的半导体装置，所述电路板与所述半导体装置电连接。
  19. 根据权利要求18所述的电子设备，其特征在于，所述电子设备还包括：
    逻辑处理电路，所述逻辑处理电路设置在所述衬底上，所述半导体装置设置在所述逻辑处理电路上。
  20. 一种晶体管的形成方法，其特征在于，包括：
    沿与衬底相垂直的第一方向依次堆叠第一导电层、牺牲层和第二导电层；
    开设贯通所述第二导电层和所述牺牲层，以及所述第一导电层的第一槽；
    沿与所述衬底相平行的第二方向，在所述第一槽的侧壁面依次形成栅绝缘层和栅极；
    去除与所述栅绝缘层相接触的所述牺牲层，以形成凹腔，所述凹腔的两侧形成第一极和第二极；
    在所述凹腔的至少靠近所述栅绝缘层的壁面上形成半导体层，以在所述衬底上形成晶体管。
  21. 根据权利要求20所述的晶体管的形成方法，其特征在于，在所述凹腔的至少靠近所述栅绝缘层的壁面上形成所述半导体层时，包括：
    在所述凹腔的靠近所述栅绝缘层的壁面上、在所述第一极的第一壁面上、在所述第二极的第二壁面上均形成所述半导体层，其中，所述第一壁面为所述第一极中的与所述第二极相对的面，所述第二壁面为所述第二极中的与所述第一极相对的面。
  22. 一种存储器的形成方法，其特征在于，包括：在衬底上方形成至少一层存储阵列，任一层所述存储阵列的形成方法包括：
    形成阵列分布的多个第一晶体管，所述第一晶体管采用如权利要求20或21所述的形成方法制得；
    在所述多个第一晶体管上方形成阵列分布的多个第二晶体管，所述第二晶体管采用如权利要求20或21所述的制作方法制作得到，并使得所述第二晶体管与所述多个第一晶体管一对一电连接，且所述第一晶体管的所述栅极与所述第二晶体管的所述第一极电连接。
  23. 根据权利要求22所述的存储器的形成方法，其特征在于，
    在开设所述第一槽时，包括：沿所述第一方向间隔布设多个所述第一槽；
    在所述第一槽的侧壁面依次形成栅绝缘层和栅极时，包括：在任一所述第一槽的相对的两个侧壁面上均依次形成所述栅绝缘层和所述栅极；
    在去除与所述栅绝缘层相接触的所述牺牲层之前，所述形成方法还包括：
    在相邻的两个所述第一槽之间开设第二槽。
  24. 根据权利要求23所述的存储器的形成方法，其特征在于，在形成所述多个第二晶体管时，所述第一槽的开设位置处于在形成所述多个第一晶体管时所述第二槽的正上方。
  25. 根据权利要求22～24中任一项所述的存储器的形成方法，其特征在于，在形成所述第一晶体管时还包括：
    在所述栅极上方形成金属层，且所述金属层与所述栅极接触，以使得通过所述金属层电连接所述第一晶体管的栅极和所述第二晶体管的第一极。
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