CN117750777A - 一种三维存储阵列、存储器及电子设备 - Google Patents
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Abstract
本申请实施例提供一种三维存储阵列、存储器、存储阵列的形成方法。涉及半导体存储器技术领域。用于提升存储单元的集成密度，简化制备方法。该存储器包括衬底、多个存储层，每一个存储层包括沿与衬底相垂直方向堆叠的第一金属层、第二金属层、第三金属层；第一金属层和第二金属层之间、第二金属层和第三金属层之间均被介质层电隔离开；每一个存储层中的一个存储单元包括晶体管和第一电容器和第二电容器，即就是存储单元中的晶体管、第一电容器和第二电容器被集成在堆叠的第一金属层、第二金属层、第三介质层和介质层中。该存储阵列在实现三维集成的基础上，还可以减小每一个存储单元的面积，以提升集成密度，另外，还不会给工艺提出较大的挑战。
Description
技术领域
本申请涉及半导体存储技术领域，尤其涉及一种三维存储阵列、包含该三维存储阵列的存储器、三维存储阵列的形成方法，以及包含有该存储器的电子设备。
背景技术
随着集成电路技术的不断演进，计算机，手机等电子设备中芯片上单位面积的晶体管数量不断增加，从而让电子设备的性能得到不断的优化。比如，铁电随机存取存储器(Ferroelectric Random Access Memory，FeRAM或FRAM)。为了适配处理器的运算速度，存储器的读写速度不断的被提升，从而，存储器的存储密度也不断增长，以满足信息时代下人们对于数据处理的需求。
随着存储器往更高密度，更大带宽的发展，催生出许多种结构的存储单元，比如，1TnC存储单元，这里的T代表晶体管transistor，C代表电容器capacitor。
包含1TnC存储单元的存储阵列实现三维堆叠，已经成为目前高集成度存储器的发展趋势，比如，见图1所示，图1示出的是三维堆叠的存储阵列，其中，包括多个堆叠的存储层C，上述涉及的1TnC存储单元可以被集成在该存储层C中。
但是，在一些存储层C的工艺结构中，会包括沿图1所示P方向堆叠的多个膜层结构，这样，在存储器沿P向尺寸一定的情况下，就减小沿P方向堆叠的存储层C的数量，进而，也会限定存储密度的提升。
发明内容
本申请提供一种三维存储阵列、包含该三维存储阵列的存储器、三维存储阵列的形成方法，以及包含有该存储器的电子设备。主要目的提供一种不仅可以提升存储密度的三维存储阵列结构。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，本申请提供了一种三维存储阵列，比如，该三维存储阵列可以用于铁电随机存取存储器(Ferroelectric Random Access Memory，FeRAM或FRAM)中。
该三维存储阵列包括衬底，和形成在衬底上的多个存储层，多个存储层沿着与衬底相垂直的方向堆叠，以形成三维堆叠存储结构，每一个存储层包括多个存储单元，每一个存储单元包括晶体管和与晶体管电连接的第一电容器和第二电容器，比如，该存储单元可以是1TnC存储单元。晶体管包括第一极、第二极、栅极和沟道层，第一电容器和第二电容器均包括第一电容电极、电容层和第二电容电极，第一电容器和第二电容器的第一电容电极均与第一极电连接；每一个存储层包括沿与衬底相垂直方向堆叠的第一金属层、第二金属层和第三金属层，第一金属层和第二金属层之间被第一介质层电隔离开，以及第二金属层和第三金属层之间均被第二介质层电隔离开；第一电容器形成在第一金属层中；第二电容器形成在第二金属层中；晶体管的第二极形成在第三金属层中；晶体管的第一极至少贯穿第一金属层、第一介质层和第二金属层；栅极的至少部分和沟道层的至少部分形成在第二介质层中，沟道层环绕在栅极的外围；第一电容电极、电容层和第二电容电极沿与衬底相平行的方向堆叠，电容层环绕在第一电容电极的外围。
本申请给出的存储单元，可以是1TnC存储单元。在该存储单元的晶体管中，沟道层环绕在栅极的外围，即该晶体管是一种环沟道结构的场效应晶体管。还有，存储单元的电容器中，电容层是环绕在第一电容电极的外围，也就是该电容器是一种环电容结构。该种结构的存储单元相比平面2D存储单元，缩小了存储单元尺寸，因此，在与衬底相平行的单位面积上，可以集成更多的存储单元，以使得该三维存储阵列的集成密度更高。
另外，利用堆叠的第一金属层、第一介质层、第二金属层、第二介质层和第三金属层，就实现了晶体管和第一电容器，以及第二电容器的集成，相比采用更多的金属层集成存储单元，本申请可以减少金属层布设的数量，更多存储层的3D堆叠，以提升存储器的存储密度。
还有，在本申请中，电容器属于一种环电容结构，相比相关技术中的沿与衬底相垂直方向延伸的柱状电容，环电容结构在实现增加存储容量的基础上，还不会给刻蚀工艺提出较大的挑战，从而，使得该存储阵列为高密度、大存储、低成本的存储阵列。
除此之外，本申请给出的存储阵列在制备时，可以先堆叠多层介质层，然后，在堆叠的这些介质层结构上进行加工，可以同时加工出多层存储层，比如，当堆叠11层介质层时，完成一道加工工艺后，可以同时制得两个存储层，也就是说，本申请的多层存储层可以同时进行加工，即一次性形成多层器件，而不需要先制得第一层存储层，再利用相同的工艺逐层制得第二层存储层、第三层存储层等。如此一来，从工艺角度讲，可以简化工艺流程，降低制造成本，尤其是对于三维堆叠层数较多的存储阵列，工艺繁琐性和制造成本均会被明显的降低，另外，还可以避免由于逐层制得存储层，造成的存储单元对准精度差的现象。
在一种可能的实现方式中，栅极的一端贯穿第二金属层、第一介质层和第一金属层，第一极环绕在栅极的外围，并通过栅介质层与栅极电隔离开；栅极的另一端贯穿第三金属层，第二极环绕在栅极的外围，并通过栅介质层与栅极电隔离开。
从工艺角度讲，便于制造该栅极结构，比如，可以在多层堆叠的介质层内贯通通孔，并在该通孔内形成柱状的该栅极结构。
在一种可能的实现方式中，沟道层的一端贯穿第三金属层，且第二极环绕在沟道层的外围。
由于环绕在栅极外围的沟道层延伸至第二极所处的金属层内，以使得第二极环绕沟道，这样，可以增加第二极与沟道层的接触面积，实现更大面积的电学接触，抑制漏电流增大，电子迁移率较低等。
在一种可能的实现方式中，沟道层的另一端贯穿第二金属层、第一介质层和第一金属层；第一极和第一电容电极共用同一电极；第一电容电极环绕在沟道层的外围。
和上述沟道层与第二极的位置类似，沟道层还可以延伸至晶体管的第一极所在的金属层内，并使得第一极环绕在沟道层的外围。同样的，实现了沟道与电极更大面积的电学接触，抑制漏电流增大，电子迁移率较低等。
另外，将晶体管的第一极和电容器的第一电容电极共用同一电极，可以简化该存储单元的工艺结构。
在一种可能的实现方式中，位于第二介质层中的沟道层包括环绕沟道、与环绕沟道连接的第一平面沟道和第二平面沟道，第一平面沟道与第二平面沟道相对且均平行于衬底；环绕沟道环绕在栅极的外围；第一平面沟道与第二极接触，第二平面沟道与第一极接触。
此种实施例中，由于沟道层不仅包括环绕在栅极外围的环绕沟道，还包括与衬底相平行的平面沟道，以增加与第二极和第一极的接触面积。
在一种可能的实现方式中，每一个存储层还包括第三介质层，第三介质层堆叠在第二介质层的背离第三金属层的一侧；第一极贯穿第三介质层与第二平面沟道接触。
在一种可能的实现方式中，第一电容电极包括环绕在栅极外围的环绕电极，和与环绕电极连接且与衬底相平行布设的平面电极，以使得第一电容电极形成与衬底相平行的水平接触面，和与衬底相垂直的垂直接触面，水平接触面和垂直接触面上均形成有电容层，使得电容层形成具有缺口且缺口朝向栅极的电容结构。
通过将第一电容电极设计为不仅包括与电容层接触的垂直接触面，还包括与电容层接触的水平接触面，这样的话，可以增加电容层的电容面积，以提升电容容量，从而，可以提升该存储单元的存储性能。
在一种可能的实现方式中，每一个存储层还包括第一电极线，第一电容器的第二电容电极与第一电极线电连接；第一电极线沿与衬底相平行的方向布设；每一个存储层中，沿第一方向排布的多个第一电容器的第二电容电极，和沿第二方向排布的多个第一电容器的第二电容电极，与同一个第一电极线电连接；其中，第一方向与第二方向相交，且均与衬底相平行。
可以将第一电极线(比如PL线)呈板状设计，以电连接一个存储层中所有第一电容器的第二电容电极。
在一种可能的实现方式中，每一个存储层还包括第一电极线，第一电容器的第二电容电极与第一电极线电连接；第一电极线沿与衬底相平行的第一方向布设；每一个存储层中，沿第一方向排布的多个第一电容器的第二电容电极与同一个第一电极线电连接。
也可以把第一电极线(比如PL线)设计为条状结构，以电连接沿第一方向排布的多个第一电容器的第二电容电极。
在一种可能的实现方式中，每一个存储层还包括第二电极线和第三电极线；晶体管的栅极与第二电极线电连接；晶体管的第二极与第三电极线电连接。
例如，该第二电极线为字线WL，第三电极线为位线BL。
在一种可能的实现方式中，第二电极线沿与衬底相垂直的方向延伸；多个存储层中，沿与衬底相垂直布设的多个晶体管的栅极与同一条第二电极线电连接。
在一种可能的实现方式中，第三电极线沿与衬底相平行的第一方向延伸；每一个存储层中，沿第一方向排布的多个晶体管的第二极与同一条第三电极线电连接。
即就是，该第二电极线和第三电极线可以均为条状结构，并且可以相互垂直，第二电极线电连接与衬底相垂直布设的多个晶体管的栅极，第三电极线电连接与衬底相平行布设的多个晶体管的第二极。
在一种可能的实现方式中，第一金属层和第二金属层靠近衬底设置，第三金属层远离衬底设置。
即为第一电容器和第二电容器靠近衬底设置，晶体管远离衬底设置。
在另外一些实现结构中，第三金属层远离衬底设置，第一金属层和第二金属层可以靠近衬底设置。则就是第一电容器和第二电容器远离衬底设置，晶体管靠近衬底设置。
在另外一些实现结构中，存储阵列为DRAM存储阵列，或者，存储阵列为铁电存储阵列。
在一些实现结构中，所述多个存储层采用后道工艺形成在所述衬底上。
存储单元中的晶体管和电容器均为采用后道工艺制作，控制器可以通过前道工艺制作。该控制器可以包括译码器、驱动器、时序控制器、缓冲器或输入输出驱动中的一个或多个电路，还可以包括其他功能电路。该控制器可以控制本申请实施例中的第一电极线、第二电极线和第三电极线。
在完成前道工艺FEOL后，互连线，以及存储阵列均通过后道工艺BEOL制作。可以使得单位面积内的电路密度更大，从而提升单位面积的存储性能。
第二方面，本申请还提供了一种存储器，该存储器包括控制器和上述任一实现方式中的存储阵列，控制器与存储阵列电连接，控制器用于控制存储阵列的读写。
在本申请提供的存储器中，由于包括了上述实现方式中的存储阵列，在存储阵列中，晶体管和电容器沿与衬底相平行的方向排布，这样，可以将此种结构的存储单元沿着与衬底相垂直的方向，以及与衬底相平行的方向进行堆叠，实现三维堆叠，实现高密度集成，提升存储容量。
在一种可能的实现方式中，存储阵列和控制器被集成在同一个芯片中，且该芯片设置在基板上。
在一种可能的实现方式中，存储阵列被集成在第一芯片中，控制器被集成在第二芯片中，且第一芯片和第二芯片均通过电连接结构设置在基板上。
在一种可能的实现方式中，存储阵列被集成在第一芯片中，控制器被集成在第二芯片中，第一芯片与第二芯片堆叠，并集成在基板上。
第三方面，本申请还提供了一种电子设备，包括处理器和上述任一实现方式中的存储器，处理器与存储器电连接，存储器用于存储处理器产生的数据。
本申请实施例提供的电子设备包括上述任一实现方式中的存储器，因此本申请实施例提供的电子设备与上述技术方案的存储器能够解决相同的技术问题，并达到相同的预期效果。
第四方面，本申请还提供了一种存储阵列的形成方法，该形成方法包括：
在衬底上堆叠多层介质层，多层介质层包括多组功能介质层，和位于相邻两组功能介质层之间的电隔离介质层，每一组功能介质层包括依次堆叠的第一功能介质层、第二功能介质层、第三功能介质层、第四功能介质层和第五功能介质层；
对多组功能介质层进行图案化处理，以形成堆叠的多个存储层，每一个存储层包括将第一功能介质层图案化后的第一金属层、将第三功能介质层图案化后的第二金属层、将第五功能介质层图案化后的第三金属层，以及位于第一金属层和第二金属层之间的第二功能介质层，位于第二金属层和第三金属层之间的第四功能介质层，每一个存储层包括多个存储单元，每一个存储单元包括晶体管、与晶体管电连接的第一电容器和第二电容器；
其中，晶体管包括第一极、第二极、栅极和沟道层；第一电容器和第二电容器均包括第一电容电极、电容层和第二电容电极；第一电容器形成在第一金属层中；第二电容器形成在第二金属层中；晶体管的第二极形成在第三金属层中；晶体管的第一极至少贯穿第一金属层、第二功能介质层和第二金属层；栅极的至少部分和沟道层的至少部分形成在第四功能介质层中，沟道层环绕在栅极的外围；第一电容电极、电容层和第二电容电极沿与衬底相平行的方向堆叠，电容层环绕在第一电容电极的外围。
本申请提供的存储阵列的形成方法中，在衬底上堆叠多层介质层，其中一些介质层图案化为存储层，从而形成沿与衬底相垂直布设的多层存储层。例如，当需要制备两个存储层时，可以先堆叠十一层介质层，十一层介质层中的位于中间层的介质层作为电隔离介质层，其上五层和其下五层可以分别形成存储层。可以理解为在衬底上堆叠多层介质层后，可以同时形成多个存储层，而不是堆叠一层存储层后，再堆叠另一层存储层，这样的话，不仅可以简化制备工艺，还可以避免多层堆叠时，引起的对准工艺难度较大的问题。
另外，利用本申请给出的形成方法制得的存储阵列的存储单元，晶体管的沟道是环沟道结构，电容器的电容是环电容结构，从而使得该种结构的存储单元占据的面积接近4F2，相比平面2D存储单元，缩小了存储单元尺寸。
还有，由于电容器属于一种环电容结构，相比相关技术中的沿与衬底相垂直方向延伸的柱状电容，环电容结构在实现增加存储容量的基础上，还不会给刻蚀工艺提出较大的挑战，从而，使得该存储阵列为高密度、大存储、低成本的存储阵列。
在一种可能的实现方式中，形成栅极包括：沿与衬底相垂直的方向，开设贯通多层介质层的第一通孔，并在第一通孔内填充导电材料，以形成晶体管的栅极。
即利用该形成方法可以制得与衬底相垂直的柱状栅极。
在一种可能的实现方式中，开设贯通多层介质层的第一通孔之后，在第一通孔内填充导电材料之前，形成方法还包括：在第一通孔内填充半导体材料，以在第一通孔的内壁面上形成晶体管的沟道层。
从而，可以形成环栅的沟道结构，除外，该种结构的沟道层还可以增加与晶体管的源漏极的接触面积，以避免短沟道效应。
在一种可能的实现方式中，在第一通孔内填充导电材料，形成栅极之后，形成方法还包括：沿与衬底相垂直的方向，开设贯通多层介质层的第二通孔；在第四功能介质层内开设第一凹槽，第一凹槽的开口朝向第二通孔，凹槽的底面贯通至第一通孔，在凹槽内壁面上形成沟道层。
形成的沟道层不仅包括环绕在栅极外围的环绕部分，还包括与衬底平行的平面部分，以增加与晶体管的源漏极的接触面积。
在一种可能的实现方式中，形成电容器的第一电容电极、电容层和第二电容电极，包括：在第一通孔内填充导电材料，形成栅极之前，在第一功能介质层和第三功能介质层内均开设第二凹槽，第二凹槽的开口朝向第一通孔，在第二凹槽内形成第一电容电极、电容层和第二电容电极，以形成具有缺口且缺口朝向第一通孔的电容层。
这样，形成的电容层不仅包括与衬底相垂直的部分，还包括与衬底相平行的部分，进而，可以增加该电容器的电容容量。
在一种可能的实现方式中，在第二凹槽内形成电容器之后，形成方法还包括：去除第一功能介质层和第三功能介质层中，位于相邻两个电容器之间的介质层，并填充金属，形成与电容器的第二电容电极电连接的第一电极线，且沿第一方向排布的多个电容器的第二电容电极，和沿第二方向排布的多个电容器的第二电容电极，与同一个第一电极线电连接，第一方向与第二方向相交，且均与衬底相平行。
在一种可能的实现方式中，在第二凹槽内形成电容器之后，形成方法还包括：去除第一功能介质层和第三功能介质层中，沿第一方向上的位于相邻两个电容器之间的介质层，并填充金属，形成与电容器的第二电容电极电连接的第一电极线，且沿第一方向排布的多个电容器的第二电容电极与同一个第一电极线电连接，第一方向与衬底相平行。
附图说明
图1为一种存储阵列的工艺结构图；
图2为本申请实施例提供的一种电子设备中的电路图；
图3为本申请实施例提供的一种存储器的电路图；
图4a为本申请实施例提供的一种存储阵列和控制器的封装结构图；
图4b为本申请实施例提供的一种存储阵列和控制器的封装结构图；
图4c为本申请实施例提供的一种存储阵列和控制器的封装结构图；
图5为本申请实施例提供的一种存储器的三维结构示意图；
图6为本申请实施例提供的一种存储器的简易电路图；
图7为本申请实施例提供的一种存储器中一个存储单元的电路图；
图8为本申请实施例提供的一种存储阵列的电路图；
图9为本申请实施例提供的一种存储阵列的简易结构图；
图10为本申请实施例提供的一种存储阵列的三维工艺结构图；
图11为本申请实施例提供的一个存储层的三维工艺结构图；
图12为图11的A处放大图；
图13为本申请实施例提供的多个存储单元在衬底上的投影结构图；
图14为本申请实施例提供的一种存储单元的剖面图；
图15为本申请实施例提供的一种存储阵列的三维工艺结构图；
图16为本申请实施例提供的一种存储阵列的三维工艺结构图；
图17为本申请实施例提供的一个存储层的三维工艺结构图；
图18为图17的B处放大图；
图19为本申请实施例提供的一种存储单元的剖面图；
图20为本申请实施例提供的一种存储阵列的三维工艺结构图；
图21为本申请实施例提供的一种存储阵列制作方法的流程框图；
图22a至图22n为本申请实施例提供的一种存储器制作方法中各步骤完成后对应的工艺结构剖面图；
图23a至图23o为本申请实施例提供的一种存储器制作方法中各步骤完成后对应的工艺结构剖面图。
附图标记：
100-衬底；
200-电子设备；
300-存储器；
31-存储阵列；
32-控制器；
33-基板；
400-存储单元；
Tr-晶体管；
11–第一极；
12–第二极；
13–栅极；
14–沟道层；141–环绕沟道；142a–第一平面沟道；142b–第二平面沟道；
15–栅介质层；
C-电容器；
21–第一电容电极；211–环绕电极；212–平面电极；
22–第二电容电极；
23–电容层；
500a1–第一功能介质层、500a2–第二功能介质层、500a3–第三功能介质层；500a4–第四功能介质层、500a5–第五功能介质层、500a6–第六功能介质层；500、500b–介质层；
501、502、503-存储层；
50A1–第一金属层；
50A2–第二金属层；
50A3–第三金属层；
511–第一介质层；512–第二介质层；
61–通孔；611–第一通孔；612–第二通孔；
71、711、712、713–凹槽；
8–金属层。
具体实施方式
下面结合附图介绍本申请给出的实施例。
本申请实施例提供一种电子设备。图2为本申请实施例提供的一种电子设备200中的电路框图，该电子设备200可以是终端设备，例如手机，平板电脑，智能手环，也可以是个人电脑(personal computer，PC)、服务器、工作站等。
如图2，电子设备200可以包括总线205，以及与总线205连接的片上系统(systemon chip，SOC)210。SOC210可以用于处理数据，例如处理应用程序的数据，处理图像数据，以及缓存临时数据。在一种实施方式中，SOC210可以包括用于处理应用程序的应用处理器(application processor，AP)211，用于处理图像数据的图像处理单元(graphicsprocessing unit，GPU)212，以及用于缓存高速数据的第一随机存取存储器(randomaccess memory，RAM)213。该第一RAM213可以是静态随机存取存储器(static randomaccess memory，SRAM)或嵌入式闪存(embedded flash，eflash)等。上述AP211、GPU212和第一RAM213可以被集成于一个裸片(die)中，也可以被分别设置在多个die中。
再如图2所示，电子设备200还可以包括通过总线205与SOC210连接的第二RAM220。该第二RAM220可以是动态随机存取存储器(dynamic random access memory，DRAM)。第二RAM220可以用于保存易失性数据，例如SOC210产生的临时数据。第二RAM220的存储容量通常大于第一RAM213，但读取速度通常慢于第一RAM213。
此外，电子设备200还可以包括通过总线205与SOC210连接的通信芯片230和电源管理芯片240。通信芯片230可以用于协议栈的处理，或对模拟射频信号进行放大、滤波等处理，或同时实现上述功能。电源管理芯片240可以用于对其他芯片进行供电。在一种实施方式中，SOC210和第二RAM220可以被封装在一个封装结构中，例如采用2.5D(dimension)或3D封装等，以获得更快的芯片间数据传输速率。
图3为本申请实施例提供的一种可以被应用在电子设备中的存储器300的电路框图。在一种实施方式中，存储器300可以是铁电随机存取存储器(Ferroelectric RandomAccess Memory，FeRAM或FRAM)，或者，也可以是动态随机存取存储器(dynamic randomaccess memory，DRAM)。本申请对存储器300的应用场景不做限定。
如图3所示，存储器300包括存储阵列31和用于访问存储阵列31的控制器32，其中，控制器32用于控制存储阵列31的读写操作。
其中，图3所示的存储阵列31和控制器32具有多种可以实现的封装结构，比如，下述给出了几种可以实现的封装结构。
图4a是本申请实施例给出的存储阵列31和控制器32的其中一种封装结构，即是，存储阵列31和控制器32是两个彼此独立的芯片，存储阵列31和控制器32分别被集成在基板33上。比如，存储阵列31和控制器32可以通过布设在基板33上的金属走线实现电导通。在此种结构中，由于存储阵列31和控制器32为两个相独立的芯片，因此该存储阵列31可以被称为独立(stand-alone)存储器。
图4b是本申请实施例给出的存储阵列31和控制器32的另一种封装结构。此结构中，和上述图4a类似的是，存储阵列31和控制器32是两个彼此独立的芯片，因而该存储阵列31也可以被称为独立存储器。和上述图4a不同的是，在图4b中，存储阵列31和控制器32相堆叠，比如，存储阵列31和控制器32之间可以通过硅通孔(through silicon via，TSV)或者重布线层(redistribution layer，RDL)实现互连。
图4c是本申请实施例给出的存储阵列31和控制器32的又一种封装结构。在此种示例的结构中，将存储阵列31和控制器32集成到同一芯片3，芯片3被集成在基板33上，因此，该存储阵列31可以被称为嵌入式存储器。
在上述图4c所示的结构中，如图5所示，控制器32可以通过前道(front end ofline，FEOL)制程被集成在衬底上，互连线和存储阵列通过后道(back end of line，BEOL)制程集成在控制器32上。利用这里的控制器可以产生控制信号，这些控制信号可以是读写控制信号，用于控制存储阵列中数据的读写操作，除外，这里的控制器也可以包括模拟电路部分，例如灵敏放大器等。
还有，再参阅图5，上述的存储阵列31可以是一个存储层，也可以是沿与衬底垂直的Z方向堆叠的多个存储层。当包含两层或者更多层存储层的情况下，这样的存储器可以被称为三维集成存储器结构，以提升存储容量。
在一种实施方式中，存储器中的存储阵列31可以包括图6所示的多个阵列排布的存储单元400，其中每个存储单元400都可以用于存储1比特(bit)或者多bit的数据。存储阵列31还可以包括字线(word line，WL)和位线(bit line，BL)等电极线。每一个存储单元400都与对应的字线WL和位线BL电连接。不同的存储单元400可以通过WL和BL电连接。上述WL和BL中的一个或多个用于通过接收控制电路输出的控制电平，选择存储阵列中待读写的存储单元400，从而实现数据的读写操作。
存储器中的控制器32可以包括图6所示的译码器320、驱动器330、时序控制器340、缓存器350或输入输出驱动360中的一个或多个电路结构。
在图6所示存储器300结构中，译码器320用于根据接收到的地址进行译码，以确定需要访问的存储单元400。驱动器330用于根据译码器320产生的译码结果来控制信号线的电平，从而实现对指定存储单元400的访问。缓存器350用于将读取的数据进行缓存，例如可以采用先入先出(first-in first-out，FIFO)来进行缓存。时序控制器340用于控制缓存器350的时序，以及控制驱动器330驱动存储阵列310中的信号线。输入输出驱动360用于驱动传输信号，例如驱动接收的数据信号和驱动需要发送的数据信号，使得数据信号可以被远距离传输。
上述存储阵列31、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360可以集成于一个芯片中，也可以分别集成于多个芯片中。
本申请实施例涉及的存储器300可以是动态随机存取存储器(dynamic randomaccess memory，DRAM)。比如，可以是包括1TnC存储单元的DRAM。
另外，本申请实施例涉及的存储器300也可以是铁电随机存取存储器(ferroelectric random access memory，FeRAM)，比如，也可以是包含1TnC存储单元的FeRAM。
图7是本申请实施例给出的存储器300中的一个存储单元400的电路图。如图7，该存储单元400属于1TnC的gain-cell存储单元结构，也就是在一个存储单元400中包括一个晶体管Tr和至少两个电容器C。比如，图7示例性的给出了一个存储单元400中包括一个晶体管Tr和三个电容器，三个电容器分别为电容器C1、电容器C2和电容器C3。当然，在一些实施例中，一个存储单元可以包括两个电容器或者更多个电容器。
其中，晶体管Tr的第一极与多个电容器C的第一电容电极分别电连接，晶体管Tr的第二极与位线(bit line，BL)电连接，晶体管Tr的栅极与字线(word line，WL)电连接；以及，多个电容器C的第二电容电极分别与板线(plate line，PL)电连接。
在图7所示的存储单元中，板线(plate line，PL)可以被称为第一电极线，字线(word line，WL)可以被称为第二电极线，位线(bit line，BL)可以被称为第三电极线。
示例的，图7所示存储单元可以为FeRAM存储单元，即形成在第一电容电极和第二电容电极之间的电容层为铁电材料层。当然，图7所示存储单元也可以是DRAM存储单元。
比如，当图7所示存储单元为FeRAM存储单元时，在写入阶段，字线WL用于接收字线控制信号，使得晶体管Tr导通，位线BL用于接收位线控制信号，铁电电容电连接的板线PL用于接收板线控制信号，位线控制信号和板线控制信号的电压差使被选中的铁电电容的铁电层发生正极化或者发生负极化，以在被选中的铁电电容中写入不同的逻辑信息。比如，当铁电层发生正极化时，写入逻辑信号“0”，再比如，当铁电层发生负极化时，写入逻辑信号“1”。
在本申请所涉及的实施例中，例如上述图7所示的晶体管Tr可以选择NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)管，或者可以选择PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)管。
另外，在本申请所涉及的实施例中，晶体管Tr的漏极(drain)或源极(source)中的一极称为第一极，相应的另一极称为第二极，晶体管的控制端为栅极。晶体管的漏极和源极可以根据电流的流向而确定。
图8示例的是图7所示存储单元400呈阵列排布的电路图。见图8，沿同一方向排布的多个存储单元的晶体管Tr的栅极可以与同一条字线WL电连接；以及，沿同一方向排布的多个存储单元的晶体管Tr的第二极可以与同一条位线BL电连接。
在诸如上述图7所示的DRAM存储单元或者FeRAM存储单元中，本申请实施例给出了一些可以提高存储密度的存储单元工艺结构，具体见下述。
本申请实施例提供的存储阵列中，如图9所示，包括了多个存储层，且这些多个存储层沿着与衬底100相垂直的方向堆叠。其中，相邻两个存储层之间被电隔离介质层电隔离开。在每一个存储层中，可以包括堆叠的多层金属层，并且相邻两层金属层之间被介质层电隔离开，存储单元可以被形成在这些金属层中。
图10是本申请实施例给出的一种存储阵列的三维工艺结构图。例如，可以通过前道制程将存储阵列31堆叠在衬底100上，或者，可以通过后道制程将存储阵列31集成在衬底100上。
如图11，示例性的给出了图10存储阵列31中一个存储层的工艺结构图。将图11中的存储层沿着与衬底相垂直的方向堆叠，就可以得到图10所示的存储阵列。并且，图11示出性的给出了一个存储单元中包括第一电容器和第二电容器。
继续参阅图11，该存储层501包括第一金属层50A1、第二金属层50A2和第三金属层50A3，以及位于第一金属层50A1和第二金属层50A2之间的第一介质层511，位于第二金属层50A2和第三金属层50A3之间的第二介质层512。
图7所示的存储单元400可以被形成在第一金属层50A1、第二金属层50A2、第三金属层50A2、第一介质层511和第二介质层512中。具体可以实现的工艺结构可以见下述。
再参阅图11和图12，图12是图11的A处放大图。一并结合图11和图12，存储单元400中的晶体管Tr、第一电容器C1和第二电容器C2被集成在第一金属层50A1、第二金属层50A2、第三金属层50A2、第一介质层511和第二介质层512中。
例如，第一电容器C1形成在第一金属层50A1中，第二电容器C1形成在第二金属层50A2中；第一电容器C1和第二电容器C2的每一个电容器中，第一电容电极21、电容层23和第二电容电极22沿与衬底相平行的方向堆叠。
若一个存储单元中还包括第三电容器C3时，可以将第三电容器C3形成在与第一金属层50A1堆叠的另一个金属层中，以使得第一电容器C1、第二电容器C2和第三电容器C3分别处于不同的金属层中，且这些金属层沿着与衬底相垂直的方向层叠布设。
继续见图12，晶体管Tr的第一极11至少贯穿第一金属层50A1、第一介质层511和第二金属层50A2，晶体管Tr的第二极12被形成在第三金属层50A3中，晶体管Tr的栅极13的至少部分和沟道层14的至少部分形成在第二介质层512中。
所以，图12得知，利用堆叠的第一金属层50A1、第二金属层50A2、第三金属层50A2、第一介质层511和第二介质层512集成了一层存储单元阵列。
如图11和图12所示的晶体管Tr的栅极13的至少部分和沟道层14的至少部分贯穿在第二介质层512中，可以理解为，栅极13的至少部分和沟道层14的至少部分，沿与衬底相垂直的方向贯穿第二介质层512中。
相比一些相关技术中，利用三层、四层甚至更多层的金属层集成一层存储单元阵列，本申请给出的存储阵列可以明显的减少金属层的堆叠层数。这样的话，在具有相等金属层的存储阵列中，本申请可以集成更多的存储层，集成更多的存储单元，以提升该存储器的存储容量。
继续参阅图11和图12，在此实施例的存储单元的晶体管Tr中，栅极13呈柱状结构贯穿于第二介质层512中，沟道层14环绕在栅极13的外围。即就是该晶体管Tr的沟道为一种环沟道结构。
还有，见图11和图12，在此实施例的存储单元的每一个电容器C中，第一电容电极21、电容层23和第二电容电极22沿与衬底100相平行的方向堆叠，并且，电容层23环绕在第一电容电极21的外围，第二电容电极22环绕在电容层23的外围。即为该电容器为一种环电容结构。环电容结构可以增加电容面积，以增加电容容量，提升该存储器的存储性能。
本申请实施例给出的见图11和图12所示的存储单元结构，不仅可以实现三维堆叠，且每一个存储单元所占据的面积较小，从而，也可以相对应的提升存储密度。比如，图13示出的是图11位于一个存储层中的多个存储单元400在衬底100上的正投影的面积。其中，每一个存储单元400所占的区域基本为2F×2F＝4F2，占用面积小，进而，可以在单位面积上集成更多的存储单元400。
除此之外，环电容结构相比柱状的电容结构，为了满足高电容时，需要使得柱状的电容结构的深宽比较高，这样，会给形成柱状电容的通孔的开设提出工艺挑战。然而，在本申请实施例中，环状电容可以采用沉积工艺实现，不会过大的增加工艺难度。
关于图11和图12所示存储阵列在制备过程中，可以沿着与衬底相垂直的方向堆叠多层介质层，比如，需要制备两个存储层时，可以堆叠11层介质层，然后对这些介质层进行图案化处理，同时制得两个存储层，即将五层介质层图案化为一个存储层，另外五层介质层图案化为另一个存储层，两个存储层再被一层介质层隔离开，而不是在制得一个存储层后，又再制得另一个存储层。所以，本申请实施例给出的存储阵列在制备时，可以简化制备工艺流程，降低工艺繁琐性，具体的可以实现的工艺方法后续进行介绍，以及结合工艺方法介绍如何利用一次工艺，同时制备多个存储层，在此不予描述。
继续参阅图12，贯穿第二介质层512的栅极13的一端可以延伸至第三金属层50A3中，并通过栅介质层15与第二极12电隔离开。
栅极13的另一端也可以贯通第二金属层50A2、第一介质层511和第一金属层50A1，并通过栅介质层15与第一极11电隔离开。
再如图12所示，可以使得晶体管Tr的第一极11和电容器C的第一电容电极21共用同一电极，以简化工艺结构。即就是形成的金属层，不仅可以作为晶体管Tr的第一极11，还可以作为第一电容器C1和第二电容器C2的第一电容电极21。
图11和图12还给出了晶体管Tr中沟道层14的一种可以实现的结构。如图11和图12，贯穿在第二介质层512的、且环绕栅极13的沟道层14可以延伸至第三金属层50A3中，并与第三金属层50A3中的第二极12欧姆接触，且第二极12环绕在沟道层14的外围。这样，可以增加沟道层14与第二极12的接触面积，从而可以避免短沟道效应，比如抑制漏电流增大，电子迁移率较低等。
类似的，贯穿在第二介质层512的环绕栅极13的沟道层14还可以贯穿第二金属层50A2、第一介质层512和第一金属层50A1，并与第一极11欧姆接触，且第一极11环绕在沟道层14的外围。和上述第二极12类似，也同样可以增加第一极11与沟道层14的接触面积，以提升沟道层14中的电子迁移率。
上述结合图11和图12介绍了晶体管Tr的第一极11、第二极12、栅极13和沟道层14可以实现的一些工艺结构，下面再介绍附图介绍第一电容器C1和第二电容器C2中的任意一个电容器C可以实现的工艺结构。
图14给出了图11和图12中一个存储单元沿X-Z剖切的剖面图。其中，在第一电容器C1和第二电容器C2中的任一电容器中，第一电容电极21不仅包括环绕在沟道层14外围的环绕电极211，还包括与环绕电极211连接的，且与衬底相平行布设的平面电极212，平面电极212呈环形结构，围绕在环绕电极211的外围。
如图14所示的引出平面电极212的情况下，会使得该种结构的第一电容电极21不仅具有与电容层23接触的水平接触面N2，还具有与电容层23接触的竖直接触面N1。该水平接触面N2是与衬底相平行的面，竖直接触面N1是与衬底相垂直的面。
相比仅具有环绕电极211，本申请实施例给出的第一电容电极21可以增加与电容层23的接触面积，即可以增加电容层23的电容面积，从而，可以提升该电容器C的电容量。
继续参阅图14，电容层23形成在第一电容电极21的水平接触面N2和竖直接触面N1上。第二电容电极22形成在电容层23上，以使得电容层23被夹持在第一电容电极21和第二电容电极22之间。
在上述图10和图11所示的存储阵列中，不仅示出了每一个存储层中的存储单元(包括晶体管Tr、第一电容器C1和第二电容器C2)，还示出了控制存储单元读写的字线WL、位线BL和板线PL的可实现的工艺结构。
图15给出了图10和图11实施例中字线WL、位线BL和板线PL的布设方式。见图15，字线WL沿与衬底100相垂直的方向延伸，并且，将多个存储层中的沿与衬底相垂直方向布设的多个晶体管Tr的栅极13电连接。即就是，沿与衬底相垂直方向布设的多个晶体管Tr的栅极13与同一条字线WL电连接。比如，字线WL沿Z方向延伸，存储层501和存储层502，沿Z方向布设的多个晶体管Tr的栅极13与同一条字线WL电连接于一起。
也就是说，字线WL贯穿了多个存储层，以及贯穿每相邻两个存储层之间的介质层。当然，在该存储阵列中，在位于多个存储层上方的位置会形成字线WL层，以将图15所示的多个字线WL进行互连。
图15所示实施例中，位线BL沿与衬底相平行的方向延伸，并且，将每一个存储层中的沿与衬底相平行方向布设的多个晶体管Tr的第二极12电连接。即为，沿与衬底相平行方向布设的多个晶体管Tr的第二极12与同一条位线BL电连接。比如，位线BL沿Y方向延伸，存储层502中，沿Y方向布设的多个晶体管Tr的第二极12与同一条位线BL电连接于一起。且相邻两个位线BL之间被介质层电隔离开。
继续见图15，板线PL呈板状结构，由于图15所示的一个存储单元中，包括三个电容器，因此，在图15中，一个存储层中，包含三个板线PL，其中，板线PL位于电容器所在的金属层中。比如，位于第一金属层50A1中的板线PL电连接第一金属层50A1中的所有电容器C的第二电容电极22，位于第二金属层50A2中的板线PL电连接第二金属层50A2中的所有电容器C的第二电容电极22。
在上述涉及的存储阵列中，每一个存储层中的形成电容器C的金属层靠近衬底设置；当然，在另外一些工艺结构中，也可以是形成电容器C的金属层远离衬底设置。
本申请实施例还给出了另外一种包含1TnC的存储阵列结构，见图16所示，图16示出1TnC存储单元，可以是FeRAM的1TnC存储单元，或者，也可以是DRAM的1TnC存储单元。
图17示出的是一个存储层的工艺结构图，将图17中的存储层沿着与衬底相垂直的方向堆叠，就可以得到图16所示的存储阵列。并且，图17示出性的给出了一个存储单元中包括第一电容器和第二电容器。
图16所示存储阵列工艺结构和上述图11所示存储阵列工艺结构相比，相同之处在于：也属于三维堆叠存储阵列，三维堆叠存储阵列也是包含多个存储层；以及，在图16中，每一个存储层也包括第一金属层50A1、第二金属层50A2和第三金属层50A3，以及位于第一金属层50A1和第二金属层50A2之间的第一介质层511，位于第二金属层50A2和第三金属层50A3之间的第二介质层512。
相同之处还包括：如图18所示，图18示出的是图17的一个存储单元的放大图，其中，晶体管Tr的第一极11至少贯穿第一金属层50A1、第一介质层511和第二金属层50A2，晶体管Tr的第二极12被形成在第三金属层50A3中，晶体管Tr的栅极13的至少部分和沟道层14的至少部分形成在第二介质层512中。
以及，第一电容器C1形成在第一金属层50A1中，第二电容器C1形成在第二金属层50A2中；第一电容器C1和第二电容器C2的每一个电容器中，第一电容电极21、电容层23和第二电容电极22沿与衬底相平行的方向堆叠。
除此之外，相同之处还包括：在第一电容器C1和第二电容器C2中的任一电容器中，第一电容电极21不仅包括环绕在沟道层14外围的环绕电极211，还包括与环绕电极211连接的，且与衬底相平行布设的平面电极212，平面电极212呈环形结构，围绕在环绕电极211的外围。
下述介绍图18所示实施例与图11所示实施例的不同之处。
如图18所示的存储单元，不仅包括第一介质层511和第二介质层512，还包括第三介质层513，其中，第三介质层513堆叠在第二金属层50A2上，第二介质层512堆叠在第三介质层513上，以及，第三金属层50A3堆叠在第二介质层512上。晶体管Tr的栅极13的一端贯穿第二介质层512，延伸至第三金属层50A3内，但是，晶体管Tr的沟道层14仅形成在第二介质层512中，并未延伸至第三金属层50A3内。
图19给出了图18中一个存储单元沿X-Z剖切的剖面图。其中，图19所示的沟道层14和上述图11所示的沟道层14结构不一样，在图19所示结构中，沟道层14包括环绕在栅极13外围的环绕沟道141，还包括与环绕沟道141相连接且平行衬底100的第一平面沟道142a，第一平面沟道142a与晶体管Tr的第二极12欧姆接触，实现电连接。
继续参阅图19，沟道层14还包括与环绕沟道141相连接且平行衬底100的第二平面沟道142b，第一平面沟道142a与第二平面沟道142b相对布设，第一平面沟道142a与晶体管Tr的第二极12欧姆接触，实现电连接。第二平面沟道142b与晶体管Tr的第一极11欧姆接触，实现电连接。
还有，电容器C中的环绕电极211还贯通第三介质层513，与第二介质层512中的平面电极212接触，实现电连接。
图20给出了图16存储阵列中字线WL、位线BL和板线PL的布设方式，具体可实现的工艺结构如下。
图20所示字线WL结构中，和上述实施例图15所示字线WL结构一样，字线WL沿与衬底100相垂直的方向延伸，并且，将多个存储层中的沿与衬底相垂直方向布设的多个晶体管Tr的栅极13电连接。即就是，沿与衬底相垂直方向布设的多个晶体管Tr的栅极13与同一条字线WL电连接。比如，字线WL沿Z方向延伸，多个存储层中沿Z方向布设的多个晶体管Tr的栅极13与同一条字线WL电连接于一起。
图20所示位线BL结构中，和上述图15所示位线BL结构也一样，位线BL沿与衬底相平行的方向延伸，并且，将每一个存储层中的沿与衬底相平行方向布设的多个晶体管Tr的第二极12电连接。即就是，沿与衬底相平行方向布设的多个晶体管Tr的第二极12与同一条位线BL电连接。比如，位线BL沿Y方向延伸，每一个存储层中沿Y方向布设的多个晶体管Tr的第二极12与同一条位线BL电连接于一起。
关于板线PL的布设方式，在图20中，板线PL的延伸方向与位线BL的延伸方向一致，将每一个存储层中的沿与衬底相平行方向布设的多个第二电容电极22电连接。即就是，沿与衬底相平行方向布设的多个电容器的第二电容电极22与同一条位线BL电连接。比如，板线PL沿Y方向延伸，每一个存储层中沿Y方向布设的多个电容器的第二电容电极22与同一条位线BL电连接于一起。
还有，继续参阅图20，在每一个存储层中，沿同一方向的相邻的两个电容器C的第二电容电极22可以被介质层电隔离开。
上述各个实施例提供的1TnC存储单元中，晶体管Tr的各个功能层、电容器C的各个功能层，以及字线WL、位线BL和板线PL可以选择的材料具有多种，下述给出了可以选择的部分材料。
在可选择的材料中，晶体管Tr的第一极、第二极、栅极、字线WL、位线BL和板线PL的材料均为导电材料，例如金属材料。在可选择的实施方式中，可以为TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。
在可选择的材料中，晶体管Tr的沟道层14可以选择Si(硅)、poly-Si(p-Si，多晶硅)、amorphous-Si(a-Si，非晶硅)、In-Ga-Zn-O(IGZO，铟镓锌氧化物)多元化合物、ZnO(氧化锌)、ITO(氧化铟锡)、TiO2(二氧化钛)、MoS2(二硫化钼)、WS2(二硫化钨)、石墨烯、黑磷等半导体材料中的一种或多种。
上述的晶体管Tr栅介质层的材料可以SiO2(二氧化硅)、Al2O3(氧化铝)、HfO2(二氧化铪)、ZrO2(氧化锆)、TiO2(二氧化钛)、Y2O3(三氧化二钇)和Si3N4(氮化硅)等绝缘材料中的一种或多种。
电容器C中的第一电容电极21和第二电容电极22均为导电材料。在可以选择的材料中，可以为TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导电材料中的一种或多种。
电容器C中的电容层23可以选择可以为SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4、HAO等绝缘材料，也可以为ZrO2,HfO2,Al掺杂HfO2，Si掺杂HfO2，Zr参杂HfO2，La掺杂HfO2，Y掺杂HfO2等铁电材料，或者基于该材料的进行其他元素掺杂的材料以及它们的任意组合。
上述结合附图介绍了本申请实施给出的可以实现的包括1TnC存储单元的三维存储阵列，下面结合附图详细介绍本申请实施例给出的制备方法，以制得包含有1TnC存储单元的三维存储阵列，具体见下述。
图21示例性的给出了制备存储阵列的流程框图。
步骤S1：在衬底上堆叠多层介质层，多层介质层包括多组功能介质层，和位于相邻两组功能介质层之间的电隔离介质层，每一组功能介质层包括依次堆叠的第一功能介质层、第二功能介质层、第三功能介质层、第四功能介质层和第五功能介质层。
这些多层介质层中的相邻两层介质层的材料可以不同。比如，相邻两层介质层中的一层选择SiO2(二氧化硅)、Al2O3(氧化铝)、HfO2(二氧化铪)、ZrO2(氧化锆)、TiO2(二氧化钛)、Y2O3(三氧化二钇)和Si3N4(氮化硅)等绝缘材料中的一种时，另一层可以选择SiO2(二氧化硅)、Al2O3(氧化铝)、HfO2(二氧化铪)、ZrO2(氧化锆)、TiO2(二氧化钛)、Y2O3(三氧化二钇)和Si3N4(氮化硅)等绝缘材料中的另外一种。
示例的，当需要制得两个存储层时，可以在衬底上堆叠十一层介质层，每五层介质层用来制得一个存储层。每五层介质层之间的一层介质层作为相邻两个存储层之间的电隔离层。
依照如此设计，当需要制得N个存储层时，就需要依次堆叠5N+(N-1)层介质层。
步骤S2：对多组功能介质层进行图案化处理，以形成堆叠的多个存储层，每一个存储层包括将第一功能介质层图案化后的第一金属层、将第三功能介质层图案化后的第二金属层、将第五功能介质层图案化后的第三金属层，以及位于第一金属层和第二金属层之间的第二功能介质层，位于第二金属层和第三金属层之间的第四功能介质层，每一个存储层包括多个存储单元，每一个存储单元包括晶体管、与晶体管电连接的第一电容器和第二电容器；
其中，晶体管包括第一极、第二极、栅极和沟道层；第一电容器和第二电容器均包括第一电容电极、电容层和第二电容电极；第一电容器形成在第一金属层中；第二电容器形成在第二金属层中；晶体管的第二极形成在第三金属层中；晶体管的第一极至少贯穿第一金属层、第二功能介质层和第二金属层；栅极的至少部分和沟道层的至少部分形成在第四功能介质层中，沟道层环绕在栅极的外围；第一电容电极、电容层和第二电容电极沿与衬底相平行的方向堆叠，电容层环绕在第一电容电极的外围。
利用本申请实施例给出的制备方法制得三维存储阵列时，是先在衬底上堆叠多层介质层，然后在这些多层介质层上进行图案化处理，以同时制得多个存储层，而不是制得一个存储层后，再制得另一个存储层。这样的话，从工艺角度讲，可以简化制备工艺，降低制造成本，还可以避免堆叠多个存储层时，对准精度逐渐降低的现象。
下面结合附图对上述步骤S1和步骤S2所涉及的具体工艺流程进行介绍。
图22a至图22n给出了制得本申请实施例一种存储阵列的工艺过程中每一步骤完成后的工艺结构。
如图22a，在衬底上堆叠多层介质层，多层介质层包括多组功能介质层，和位于相邻两组功能介质层之间的电隔离介质层500b，每一组功能介质层包括依次堆叠的第一功能介质层500a1、第二功能介质层500a2、第三功能介质层500a3、第四功能介质层500a4和第五功能介质层500a5。
比如，图22a示出了两组功能介质层，从而，可以制得堆叠的两个存储层。
另外，相邻两层介质层可以采用不同的介质材料，上述介绍了可以选择的多种介质材料，在此不再赘述。
如图22b，开设多个开口K1，且每一个开口K1贯通多层介质层。
比如，多个开口K可以沿着与衬底相平行的X方向间隔排布。
如图22c，在每一个开口K1内填充介质材料，以将开口K1填满。
如图22d，在每相邻两个开口K1之间开设多个间隔排布的通孔61，位于相邻两个开口K1之间的多个通孔61也可以沿着与X方向垂直的Y方向排布。
并且，每一个通孔61贯通这些多层介质层。该通孔61是用于填充导电材料，形成字线WL。
如图22e，选择性刻蚀第五功能介质层500a5，以在第五介质层500a5上形成多个凹槽711，且这些多个凹槽711间隔形成在第五功能介质层500a5中。相邻两个凹槽711之间被介质层隔离开。
以及，凹槽711环绕在图22d制得的通孔61的外围，因为该凹槽711是为了形成晶体管Tr的第二极12。
如图22f，在图22e开设的凹槽711内填充金属，以制得晶体管Tr的第二极12。
除此之外，在采用沉积工艺制得图22f的第二极12时，可能会在通孔61内也沉积金属，基于此，需要将通孔61内的金属回刻掉。
如图22g，选择性刻蚀第一功能介质层500a1和第三功能介质层500a3，以在第一功能介质层500a1和第三功能介质层500a3上形成多个凹槽712，且这些多个凹槽712的位置与如图22e开设的凹槽711的位置相对应。
如图22h，在凹槽712的壁面上形成金属层8。其中，为了清楚显示局部图，图22h示出的是图22g的部分结构图。
如图22i，将凹槽712的靠近通孔61的边缘位置处的金属层回刻掉。
如图22j，填充电容材料，以在图22i制得的金属层上，以及凹槽712的靠近通孔61的边缘位置形成电容层23。
由于电容材料会形成在通孔61内，进而，需要将通孔61内的电容材料刻蚀掉。
如图22k，在凹槽712的剩余空间内填充金属材料，以形成电容器C的第一电容电极21。
类似的，需要将填充的通孔61内的金属材料刻蚀掉。
如图22l，在通孔61的内壁面上依次堆叠栅介质层15、沟道层14和金属层，该金属层形成该存储阵列的字线WL。
沿与衬底相平行的Y方向，将每一个第五功能介质层500a5上的位于相邻两个第二极12之间的介质层刻蚀掉，以使得沿与衬底相平行的Y方向的多个第二极12电连接，形成位线BL。
另外，将电隔离介质层500b刻蚀掉，以使得图22l形成的沿与衬底相垂直的，位于电隔离介质层500b中的沟道层被隔断，形成图22m所示结构。
如图22n，选择性刻蚀第一功能介质层500a1和第三功能介质层500a3，填充金属PL使得位于同一层上的电容层的第二电容电极通过板线PL互联在一起，即可形成最终的3D1T1C存储阵列。
其中，为了清楚显示局部图，图22h至图22n示出的是存储阵列形成过程中的部分结构图。
基于上述的3D 1T1C存储阵列制备方法可以看出：堆叠多层介质层后，可以利用刻蚀开口、选择性刻蚀、沉积等工艺，同时制得多个存储层。而不是制得一个存储层后，再制得另一个存储层。
若采用堆叠一层存储阵列后，再堆叠另一层存储阵列的方式制得存储器时，随着存储密度不断增加，堆叠层数也随之增加，进而对光刻对准精度要求也越来越高，如果下一层存储阵列结构与上一层存储阵列结构对准精度较低时，可能会影响读写性能。然而，采用本申请实施例提供的存储阵列制备方法，对光刻对准精度要求较低，也不会给工艺提出较高的挑战，这样的话，不仅可以简化工艺制程，降低工艺难度，还会提升产品优良率，提升存储器的读写性能，另外，也会降低该存储器的制造成本。
图23a至图23o给出了制得本申请实施例一种存储阵列的工艺过程中每一步骤完成后的工艺结构。
如图23a，在衬底上堆叠多层介质层，多层介质层包括多组功能介质层，和位于相邻两组功能介质层之间的电隔离介质层，每一组功能介质层包括依次堆叠的第一功能介质层500a1、第二功能介质层500a2、第三功能介质层500a3、第四功能介质层500a4和第五功能介质层500a5，另外还包括第六功能介质层500a6，第六功能介质层500a6堆叠在第三功能介质层500a3和第四功能介质层500a4之间。
比如，图23a示出了一组功能介质层，从而，可以制得一个存储层。
相邻两层介质层可以采用不同的介质材料，上述介绍了可以选择的多种介质材料，在此不再赘述。
如图23b，开设多个开口K1，且每一个开口K1贯通多层介质层。
比如，多个开口K可以沿着与衬底相平行的X方向和Y方向间隔排布。
如图23c，在每一个开口K1内填充介质材料，以将开口K1填满。
如图23d，开设多个间隔排布的通孔61，并且，每一个通孔61贯通这些多层介质层。该通孔61是用于填充导电材料，形成字线WL。
如图23e，选择性刻蚀第五功能介质层500a5，以在第五介质层500a5上形成多个凹槽711，且这些多个凹槽711间隔形成在第五功能介质层500a5中。相邻两个凹槽711之间被介质层隔离开。
以及，凹槽711环绕在图23d制得的通孔61的外围，因为该凹槽711是为了形成晶体管Tr的第二极12。
如图23f，在图23e开设的凹槽711内填充金属，以制得晶体管Tr的第二极12。
除此之外，在采用沉积工艺制得图23f的第二极12时，可能会在通孔61内也沉积金属，基于此，需要将通孔61内的金属回刻掉。
如图23g，选择性刻蚀第一功能介质层500a1和第三功能介质层500a3，以在第一功能介质层500a1和第三功能介质层500a3上形成多个凹槽712，且这些多个凹槽712的位置与如图23e开设的凹槽711的位置相对应。
如图23h，在凹槽712的壁面上形成金属层8。
如图23i，将凹槽712的靠近通孔61的边缘位置处的金属层回刻掉。
如图23j，填充电容材料，以在图23i制得的金属层上，以及凹槽712的靠近通孔61的边缘位置形成电容层23。
由于电容材料会形成在通孔61内，进而，需要将通孔61内的电容材料刻蚀掉。
如图23k，在凹槽712的剩余空间内填充金属材料，以形成电容器C的第一电容电极21，该第一电容电极21也可以是晶体管的第一极，且该第一极延伸至第六功能介质层500a6内。
类似的，需要将填充的通孔61内的金属材料刻蚀掉。
如图23l，在通孔61的内壁面上依次堆叠栅介质层15和金属层，该金属层形成该存储阵列的字线WL。
沿与衬底相平行的Y方向，将每一个第五功能介质层500a5上的位于相邻两个第二极12之间的介质层刻蚀掉，以使得沿与衬底相平行的Y方向的多个第二极12电连接，形成位线BL。
如图23m，开设多个通孔61，并使得通孔61贯通这些功能介质层。另外，多个通孔61可以沿着与衬底相平行的X方向布设。
如图23n，选择性刻蚀第四功能介质层500a4，以形成凹槽713，并在该凹槽713内填充半导体材料，以在凹槽713的内壁面上形成沟道层14。
如图23o，在通孔61内和凹槽713的剩余空间内填充介质材料，以将沿X方向布设的相邻两个存储单元电隔离开。
选择性刻蚀第一功能介质层500a1和第三功能介质层500a3，填充金属PL使得沿Y方向布设的多个电容器的第二电容电极通过板线PL互联在一起，即可形成最终的3D 1T1C存储阵列。
基于上述对存储阵列工艺结构、形成方法的描述，可以得知：通过对相毗邻的至少五层介质层进行图案化处理，就可以制得一个存储层。也就是可以通过堆叠的多层介质层，制备得到多个存储层，而不是制得一个存储层后，再制得另一个存储层。
本申请实施例涉及的“电容器被形成在金属层中”，可以被理解为：在工艺制程中，在与衬底相平行的一个膜层(比如，介质层)结构中，进行图案化处理，就可以形成电容器，以使得电容器处于与衬底相平行的金属层中，而不是电容器中的两个电容电极和电容层沿着与衬底相垂直的方向堆叠。
类似的，本申请实施例涉及的“晶体管的第二极被形成在第二金属层中”，可以被理解为：在工艺制程中，在与衬底相平行的一个膜层(比如，介质层)结构中，进行图案化处理，就可以形成晶体管的第二极，以使得晶体管的第二极处于与衬底相平行的第二金属层中。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (23)
1.一种存储阵列，其特征在于，包括：
衬底；
形成在所述衬底上的多个存储层，所述多个存储层沿着与所述衬底相垂直的方向堆叠；
每一个所述存储层包括多个存储单元，每一个所述存储单元包括晶体管、与所述晶体管电连接的第一电容器和第二电容器；
所述晶体管包括第一极、第二极、栅极和沟道层；
所述第一电容器和第二电容器均包括第一电容电极、电容层和第二电容电极；
所述第一电容器和所述第二电容器的所述第一电容电极均与所述第一极电连接；
每一个所述存储层包括沿与所述衬底相垂直方向堆叠的第一金属层、第二金属层和第三金属层，所述第一金属层和所述第二金属层之间被第一介质层电隔离开，以及所述第二金属层和所述第三金属层之间均被第二介质层电隔离开；
所述第一电容器形成在所述第一金属层中；
所述第二电容器形成在所述第二金属层中；
所述晶体管的所述第二极形成在所述第三金属层中；
所述晶体管的所述第一极至少贯穿所述第一金属层、所述第一介质层和所述第二金属层；
所述栅极的至少部分和所述沟道层的至少部分形成在所述第二介质层中，所述沟道层环绕在所述栅极的外围；
所述第一电容电极、所述电容层和所述第二电容电极沿与所述衬底相平行的方向堆叠，所述电容层环绕在所述第一电容电极的外围。
2.根据权利要求1所述的存储阵列，其特征在于，
所述栅极的一端贯穿所述第二金属层、所述第一介质层和所述第一金属层，所述第一极环绕在所述栅极的外围，并通过栅介质层与所述栅极电隔离开；
所述栅极的另一端贯穿所述第三金属层，所述第二极环绕在所述栅极的外围，并通过栅介质层与所述栅极电隔离开。
3.根据权利要求1或2所述的存储阵列，其特征在于，所述沟道层的一端贯穿所述第三金属层，且所述第二极环绕在所述沟道层的外围。
4.根据权利要求1-3中任一项所述的存储阵列，其特征在于，所述沟道层的另一端贯穿所述第二金属层、所述第一介质层和所述第一金属层；
所述第一极和所述第一电容电极共用同一电极；
所述第一电容电极环绕在所述沟道层的外围。
5.根据权利要求1或2所述的存储阵列，其特征在于，位于所述第二介质层中的所述沟道层包括环绕沟道、与所述环绕沟道连接的第一平面沟道和第二平面沟道，所述第一平面沟道与所述第二平面沟道相对且均平行于所述衬底；
所述环绕沟道环绕在所述栅极的外围；
所述第一平面沟道与所述第二极接触，所述第二平面沟道与所述第一极接触。
6.根据权利要求5所述的存储阵列，其特征在于，每一个所述存储层还包括第三介质层，所述第三介质层堆叠在所述第二介质层的背离所述第三金属层的一侧；
所述第一极贯穿所述第三介质层与所述第二平面沟道接触。
7.根据权利要求1-6中任一项所述的存储阵列，其特征在于，所述第一电容电极包括环绕在所述栅极外围的环绕电极，和与所述环绕电极连接且与所述衬底相平行布设的平面电极，以使得所述第一电容电极形成与所述衬底相平行的水平接触面，和与所述衬底相垂直的垂直接触面，所述水平接触面和所述垂直接触面上均形成有所述电容层，使得所述电容层形成具有缺口且所述缺口朝向所述栅极的电容结构。
8.根据权利要求7所述的存储阵列，其特征在于，每一个所述存储层还包括第一电极线，所述第一电容器的所述第二电容电极与所述第一电极线电连接；
所述第一电极线沿与所述衬底相平行的方向布设；
每一个所述存储层中，沿第一方向排布的多个所述第一电容器的所述第二电容电极，和沿第二方向排布的多个所述第一电容器的所述第二电容电极，与同一个所述第一电极线电连接；
其中，所述第一方向与所述第二方向相交，且均与所述衬底相平行。
9.根据权利要求7所述的存储阵列，其特征在于，每一个所述存储层还包括第一电极线，所述第一电容器的所述第二电容电极与所述第一电极线电连接；
所述第一电极线沿与所述衬底相平行的第一方向布设；
每一个所述存储层中，沿所述第一方向排布的多个所述第一电容器的所述第二电容电极与同一个所述第一电极线电连接。
10.根据权利要求8或9所述的存储阵列，其特征在于，每一个所述存储层还包括第二电极线和第三电极线；
所述晶体管的所述栅极与所述第二电极线电连接；
所述晶体管的所述第二极与所述第三电极线电连接。
11.根据权利要求10所述的存储阵列，其特征在于，所述第二电极线沿与所述衬底相垂直的方向延伸；
所述多个存储层中，沿与所述衬底相垂直布设的多个所述晶体管的所述栅极与同一条所述第二电极线电连接。
12.根据权利要求10或11所述的存储阵列，其特征在于，所述第三电极线沿与所述衬底相平行的所述第一方向延伸；
每一个所述存储层中，沿所述第一方向排布的多个所述晶体管的所述第二极与同一条所述第三电极线电连接。
13.根据权利要求1-12中任一项所述的存储阵列，其特征在于，所述存储阵列为DRAM存储阵列，或者，所述存储阵列为铁电存储阵列。
14.根据权利要求1-13中任一项所述的存储阵列，其特征在于，所述多个存储层采用后道工艺形成在所述衬底上。
15.一种存储器，其特征在于，包括：
如权利要求1-14中任一项所述的存储阵列；
控制器，所述控制器与所述存储阵列电连接，所述控制器用于控制所述存储阵列的读写。
16.一种电子设备，其特征在于，包括：
处理器；
如权利要求15所述的存储器，所述处理器与所述存储器电连接，所述存储器用于存储所述处理器产生的数据。
17.一种存储阵列的形成方法，其特征在于，所述形成方法包括：
在衬底上堆叠多层介质层，所述多层介质层包括多组功能介质层，和位于相邻两组所述功能介质层之间的电隔离介质层，每一组所述功能介质层包括依次堆叠的第一功能介质层、第二功能介质层、第三功能介质层、第四功能介质层和第五功能介质层；
对所述多组功能介质层进行图案化处理，以形成堆叠的多个存储层，每一个存储层包括将所述第一功能介质层图案化后的第一金属层、将所述第三功能介质层图案化后的第二金属层、将所述第五功能介质层图案化后的第三金属层，以及位于所述第一金属层和所述第二金属层之间的所述第二功能介质层，位于所述第二金属层和所述第三金属层之间的所述第四功能介质层，每一个所述存储层包括多个存储单元，每一个所述存储单元包括晶体管、与所述晶体管电连接的第一电容器和第二电容器；
其中，所述晶体管包括第一极、第二极、栅极和沟道层；
所述第一电容器和第二电容器均包括第一电容电极、电容层和第二电容电极；
所述第一电容器形成在所述第一金属层中；
所述第二电容器形成在所述第二金属层中；
所述晶体管的所述第二极形成在所述第三金属层中；
所述晶体管的所述第一极至少贯穿所述第一金属层、所述第二功能介质层和所述第二金属层；
所述栅极的至少部分和所述沟道层的至少部分形成在所述第四功能介质层中，所述沟道层环绕在所述栅极的外围；
所述第一电容电极、所述电容层和所述第二电容电极沿与所述衬底相平行的方向堆叠，所述电容层环绕在所述第一电容电极的外围。
18.根据权利要求17所述的存储阵列的形成方法，其特征在于，形成所述栅极包括：
沿与所述衬底相垂直的方向，开设贯通所述多层介质层的第一通孔，并在所述第一通孔内填充导电材料，以形成所述晶体管的所述栅极。
19.根据权利要求18所述的存储阵列的形成方法，其特征在于，所述开设贯通所述多层介质层的第一通孔之后，在所述第一通孔内填充导电材料之前，所述形成方法还包括：
在所述第一通孔内填充半导体材料，以在所述第一通孔的内壁面上形成所述晶体管的所述沟道层。
20.根据权利要求18所述的存储阵列的形成方法，其特征在于，在所述第一通孔内填充所述导电材料，形成所述栅极之后，所述形成方法还包括：
沿与所述衬底相垂直的方向，开设贯通所述多层介质层的第二通孔；
在所述第四功能介质层内开设第一凹槽，所述第一凹槽的开口朝向所述第二通孔，所述凹槽的底面贯通至所述第一通孔，在所述凹槽内壁面上形成沟道层。
21.根据权利要求18-20中任一项所述的存储阵列的形成方法，其特征在于，形成所述电容器的所述第一电容电极、所述电容层和所述第二电容电极，包括：
在所述第一通孔内填充所述导电材料，形成所述栅极之前，在所述第一功能介质层和所述第三功能介质层内均开设第二凹槽，所述第二凹槽的开口朝向所述第一通孔，在所述第二凹槽内形成所述第一电容电极、所述电容层和所述第二电容电极，以形成具有缺口且所述缺口朝向所述第一通孔的所述电容层。
22.根据权利要求21所述的存储阵列的形成方法，其特征在于，在所述第二凹槽内形成所述电容器之后，所述形成方法还包括：
去除所述第一功能介质层和所述第三功能介质层中，位于相邻两个所述电容器之间的介质层，并填充金属，形成与所述电容器的所述第二电容电极电连接的第一电极线，且沿第一方向排布的多个所述电容器的所述第二电容电极，和沿第二方向排布的多个所述电容器的所述第二电容电极，与同一个所述第一电极线电连接，所述第一方向与所述第二方向相交，且均与所述衬底相平行。
23.根据权利要求21所述的存储阵列的形成方法，其特征在于，在所述第二凹槽内形成所述电容器之后，所述形成方法还包括：
去除所述第一功能介质层和所述第三功能介质层中，沿第一方向上的位于相邻两个所述电容器之间的介质层，并填充金属，形成与所述电容器的所述第二电容电极电连接的第一电极线，且沿所述第一方向排布的多个所述电容器的所述第二电容电极与同一个所述第一电极线电连接，所述第一方向与所述衬底相平行。
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