CN114334981A - 一种半导体器件及其制备方法和三维存储器 - Google Patents

Abstract

本发明公开了提供一种半导体器件及其制备方法和三维存储器，该半导体器件包括堆叠结构、沿第一方向贯穿堆叠结构的沟道结构和分别位于沟道结构两端的源极和漏极。该沟道结构包括存储体、介电层和沟道层。存储体沿所述第一方向延伸，且具有第一侧壁、靠近所述源极的第一端和与所述漏极连接的第二端。介电层包围存储体的第一端和第一侧壁，沟道层围绕介电层且连接源极和漏极，因此介电层将存储体与沟道层和源极隔开，可以抑制无操作状态下存储体中空穴的泄露，从而提高空穴保持能力，进而提高半导体器件的存储能力。

Description

一种半导体器件及其制备方法和三维存储器

技术领域

本发明总体上涉及电子器件领域，并且更具体的，涉及一种半导体器件及其制备方法和三维存储器。

背景技术

随着半导体市场需求的不断增长，半导体存储器技术迅速发展，特别是动态随机存储器(Dynamic Random Access Memory，DRAM)技术得到了迅猛的发展，在存储器市场中，占据了最为主要的位置。常见的DRAM单元由一个晶体管(Transistor)和一个电容器(Capacitor)构成1T1C结构，通过电容器上是否存储电荷区分逻辑状态。

目前传统1T1C DRAM的尺寸微缩已接近工艺极限。如小尺寸节点下，电容制造工艺更为复杂，且漏电愈发显著，保持时间减小、静态功耗上升，操作电压裕度退化等。

为此，急需一种无电容式的DRAM来取代1T1C结构，实现DRAM尺寸的减小，但是如何提高无电容式DRAM的存储能力是目前亟待解决的问题。

发明内容

本发明实施例的目的在于提供一种半导体器件及其制备方法和三维存储器，旨在减少电荷泄露，提高存储能力。

一方面，本发明实施例提供一种半导体器件，包括：

堆叠结构，包括交替堆叠的栅极结构和层间绝缘层；

沟道结构，沿第一方向贯穿所述堆叠结构；

源极和漏极，分别位于所述沟道结构的两端；

其中，所述沟道结构包括：

沿所述第一方向延伸的存储体，具有第一侧壁、靠近所述源极的第一端和与所述漏极连接的第二端；

包围所述第一端和所述第一侧壁的介电层；以及

围绕所述介电层的沟道层，所述沟道层连接所述源极和所述漏极。

进一步，所述介电层具有与所述沟道层连接的第二侧壁，与所述源极连接的第三端，以及靠近所述漏极的第四端；所述存储体在对应于所述第四端和所述漏极之间的位置，具有未被所述介电层所包围的第一侧壁外接部；所述沟道层覆盖所述第二侧壁和所述第四端，并连接所述第一侧壁外接部。

进一步，所述栅极结构分为第一栅极结构和第二栅极结构，所述第二栅极结构位于所述第一栅极结构靠近所述源极的一侧；所述第一栅极结构的数量为至少一层，所述第二栅极结构的数量为多层，所述第二栅极结构的数量大于所述第一栅极结构的数量。

进一步，所述半导体器件还包括：

第一栅极触点，与所述第一栅极结构连接；

第二栅极触点，与所述第二栅极结构连接；

其中，所述第一栅极触点连接到字线，所述第二栅极触点连接到盘线。

进一步，所述半导体器件还包括：

漏极引出触点，与所述漏极连接；

源极引出触点，与所述源极连接；

阵列贯穿触点，与所述漏极引出触点连接。

进一步，所述半导体器件还包括：

外围电路芯片，具有多个键合触点；

其中，所述多个键合触点与所述第一栅极触点、第二栅极触点、源极引出触点和阵列贯穿触点一一对应键合连接。

进一步，所述介电层的材料为氧化硅和/或氧化铝。

另一方面，本发明实施例提供一种半导体器件的制备方法，包括：

提供衬底；

在所述衬底上形成堆叠层；

形成沿第一方向贯穿所述堆叠层、且延伸至所述衬底的沟道孔；

在所述沟道孔的底部形成漏极；

在所述沟道孔的侧壁依次形成沟道层、第一介电层和存储体，所述存储体具有第一侧壁、第一端和与所述漏极连接的第二端，所述沟道层与所述漏极连接；

形成覆盖所述存储体的所述第一端的第二介电层；

在所述第二介电层上形成源极，所述源极与所述沟道层连接。

进一步，所述在所述沟道孔的侧壁依次形成沟道层、第一介电层和存储体的步骤，包括：

在所述沟道孔的侧壁和所述漏极的上表面依次沉积所述沟道层和所述第一介电层；

对所述沟道层和所述第一介电层的底部进行冲孔，以露出所述漏极的部分上表面；

在所述第一介电层的内表面和所述漏极的上表面形成所述存储体。

进一步，所述形成沿第一方向贯穿所述堆叠层、且延伸至所述衬底的沟道孔的步骤之前，所述半导体器件的制备方法还包括：

在所述堆叠层上形成第一绝缘层，所述沟道孔还贯穿所述第一绝缘层；

所述形成覆盖所述存储体的所述第一端的第二介电层的步骤，包括：

对所述存储体的所述第一端进行氧化以形成介电材料，所述介电材料的厚度大于所述第一介电层的厚度；

去除部分所述介电材料形成第二介电层，同时去除位于所述第二介电层上方的所述第一介电层。

进一步，所述在所述第二介电层上形成源极的步骤，包括：

在所述第二介电层上和所述沟道层的侧壁沉积半导体材料；

对所述半导体材料和部分所述沟道层进行离子注入和激活工艺，以形成与所述沟道层连接的所述源极。

进一步，所述堆叠层包括交替堆叠的层间牺牲层和层间绝缘层，所述半导体器件的制备方法还包括：

沿所述第一方向形成贯穿所述堆叠层的栅线缝隙；

通过所述栅线缝隙将所述层间牺牲层置换成栅极结构，以形成堆叠结构；

在所述栅线缝隙中填充介质层；

其中，所述栅极结构分为第一栅极结构和第二栅极结构，所述第二栅极结构位于第一栅极结构靠近所述源极的一侧；所述第一栅极结构的数量为至少一层，所述第二栅极结构的数量为多层，所述第二栅极结构的数量大于所述第一栅极结构的数量。

进一步，所述半导体器件的制备方法还包括：

对所述堆叠层的边缘进行刻蚀以形成台阶结构，所述台阶结构在台阶处暴露出各层所述层间绝缘层；

形成覆盖所述台阶结构的第二绝缘层。

进一步，所述半导体器件的制备方法还包括：

形成沿所述第一方向贯穿所述第二绝缘层与所述第一栅极结构连接的第一栅极触点，以及形成沿所述第一方向贯穿所述第二绝缘层、与所述第二栅极结构连接的第二栅极触点；

形成与所述第一栅极触点连接的字线，以及形成与所述第二栅极触点连接的盘线；

形成沿所述第一方向贯穿所述第二绝缘层的阵列贯穿触点；

形成与所述源极连接的源极引出触点。

进一步，所述半导体器件的制备方法还包括：

形成外围电路芯片，所述外围电路芯片具有多个键合触点；

将所述多个键合触点与所述第一栅极触点、第二栅极触点、源极引出触点和阵列贯穿触点一一对应键合连接。

进一步，所述半导体器件的制备方法还包括：

去除所述衬底，以露出所述阵列贯穿触点和所述漏极；

形成与所述漏极连接的漏极引出触点，所述漏极引出触点与所述阵列贯穿触点通过互连层电连接。

进一步，所述第一介电层和所述第二介电层的材料为氧化硅和/或氧化铝。

再一方面，本发明实施例提供一种三维存储器，包括上述任一项所述的半导体器件。

本发明实施例的有益效果是：提供一种半导体器件及其制备方法和三维存储器，该半导体器件包括堆叠结构、沿第一方向贯穿堆叠结构的沟道结构和分别位于沟道结构两端的源极和漏极。该沟道结构包括存储体、介电层和沟道层。存储体沿所述第一方向延伸，且具有第一侧壁、靠近所述源极的第一端和与所述漏极连接的第二端。介电层包围存储体的第一端和第一侧壁，沟道层围绕介电层且连接源极和漏极，因此介电层将存储体与沟道层和源极隔开，可以抑制无操作状态下存储体中空穴的泄露，从而提高空穴保持能力，进而提高半导体器件的存储能力。

附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。

图1是本发明实施例提供的半导体器件的结构示意图；

图2是本发明实施例提供的半导体器件的制备方法的流程示意图；

图3a-3r是本发明实施例提供的半导体器件制备过程中的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。

应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。

需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。

请参阅图1，图1是本发明实施例提供的半导体器件的结构示意图，图1 中弧线两边是两个不同方向的截面(与图3l-3r的截面方向相同)。该半导体器件包括堆叠结构10和沿第一方向贯穿所述堆叠结构10的沟道结构20，堆叠结构10包括交替堆叠的栅极结构11和层间绝缘层12。其中，第一方向可以为栅极结构11和层间绝缘层12交替堆叠的方向，在图中用X表示。图1以两个沟道结构20为例，对沟道结构20的具体结构进行说明，可以理解的是，该半导体器件中沟道结构20的数量不受本实施例的限制。

该半导体器件还包括分别位于所述沟道结构20的两端的源极30和漏极40，在图1中源极30位于沟道结构20的顶部，漏极40位于沟道结构20的底部，若将图1旋转180°，则源极30和漏极40倒置。

沟道结构20包括存储体21、介电层22和沟道层23。存储体21沿所述第一方向(X)延伸，且具有第一侧壁211、靠近所述源极30的第一端212和与所述漏极40连接的第二端213。介电层22包围存储体21的第一端212和第一侧壁211，沟道层23围绕所述介电层22。介电层22的材料为氧化硅和/或氧化铝，也可以为其他绝缘材料或组合，用于电性隔离。

在一实施例中，介电层22可以完全包围存储体21的第一端212和第一侧壁211，即介电层22覆盖存储体21的第一端212和第一侧壁211的所有表面。沟道层23可以完全包围介电层22，且其底部与漏极40连接，其顶部与源极30 连接。因此介电层22可以将沟道层23和存储体21完全隔离，还将存储体21 与源极30完全隔离，这样可以减少半导体器件在无操作状态时(hold)的空穴向沟道层23和源极30泄露。

在本实施例中，如图1所示，所述介电层22具有与所述沟道层23连接的第二侧壁221，与所述源极30连接的第三端222，以及靠近所述漏极40的第四端223。存储体21在对应于所述第四端223和所述漏极40之间的位置，具有未被所述介电层22所包围的第一侧壁外接部2111。所述沟道层23覆盖介电层 22的第二侧壁221和第四端223，并连接所述第一侧壁外接部2111。因此介电层22将大部分存储体21与沟道层23隔离(几乎完全隔离)，还将存储体21 与源极30完全隔离，不仅可以在无操作状态时减少空穴向沟道层23和源极30 泄露，提高空穴的保持能力，还可以在进行写操作时，利于空穴流向存储体21 中进行存储。

在本实施例中，存储体21的材料可以为P型掺杂的半导体材料(例如多晶硅)，对应的，源极30和漏极40的材料可以为N型掺杂的半导体材料。沟道层23的材料可以为P型轻掺杂的半导体材料，也可以为不掺杂的半导体材料。在此实施例中，存储体21中可以存储空穴以实现数据的存储。

在另一实施例中，当存储体21为N型掺杂的半导体材料时，源极30和漏极40可以为P型掺杂的半导体材料。沟道层23的材料可以为N型轻掺杂的半导体材料，也可以为不掺杂的半导体材料。在此实施例中，存储体21中可以存储电子以实现数据的存储。

在一实施例中，层间绝缘层12的材料可以为氧化硅和或其他合适的绝缘材料。每个栅极结构11可以包括依次形成的电介质层111和导电层112，电介质层111将导电层112与其他结构(比如层间绝缘层12)隔离。电介质层111的材料可以包括高K介质材料(如氧化铝)“高K介质材料”指的是K值较高的材料，“K值”指的是介电常数。导电层112可以包括依次形成的第一导电层和第二导电层(未图示)，即第一导电层位于电介质层111和第二导电层之间，第一导电层的材料可以包括氮化钛，第二导电层的材料可以为钨或多晶硅。第一导电层的作用主要是防止第二导电层向电介质层111扩散以及增强第二导电层与电介质层111的粘附性。

在一实施例中，如图1所示，所有的栅极结构11可以分为第一栅极结构 1101和第二栅极结构1102，所述第二栅极结构1102位于所述第一栅极结构1101 靠近所述源极30的一侧。所述第一栅极结构1101的数量为至少一层，所述第二栅极结构1102的数量为多层，所述第二栅极结构1102的数量大于所述第一栅极结构1101的数量。通过第一栅极结构1101和第二栅极结构1102的层数选择，可以调节第一栅极结构1101和第二栅极结构1102各自的总长度。以栅极结构11的数量为64层为例，第二栅极结构1102的数量为63层，第一栅极结构1101的数量为1层，且第二栅极结构1102位于第一栅极结构1101的上方。图1中以最底层的栅极结构11作为第一栅极结构1101，其他栅极结构11作为第二栅极结构1102，第一栅极结构1101和第二栅极结构1102的主要区别是连接的电信号不同。

如图1所示，堆叠结构10包括核心区10c和与所述核心区10c相邻的阶梯区10b，堆叠结构10在所述阶梯区10b呈台阶结构，所述台阶结构暴露出各层所述层间绝缘层12的部分表面。堆叠结构10的底部可以为层间绝缘层12，且底部的层间绝缘层12的厚度可以大于其他中间层间绝缘层12的厚度。

该半导体器件还包括第一绝缘层50、第二绝缘层60、第三绝缘层70和第四绝缘层80，所述第二绝缘层60覆盖所述台阶结构，所述第一绝缘层50位于所述第二绝缘层60和堆叠结构10上。第三绝缘层70位于所述堆叠结构10远离所述第一绝缘层50的一侧，第二绝缘层60还覆盖部分所述第三绝缘层70。第四绝缘层80覆盖在所述第一绝缘层50和源极30上。其中，源极30形成在第一绝缘层50中，且多个源极30在第一绝缘层50中相互隔离，因此每个沟道结构20连接一个独立的源极30，相比于沟道结构20连接到公共源极的结构，本实施例的半导体器件中独立的源极30可以抑制操作过程中的串扰。

该半导体器件还包括沿第一方向(X)延伸的第一栅极触点1101a和第二栅极触点1102a，第一栅极触点1101a与所述第一栅极结构1101连接，第二栅极触点1102a与所述第二栅极结构1102连接。所述第一栅极触点1101a将第一栅极结构1101连接到字线(未图示)，所述第二栅极触点1102a将第二栅极结构 1102连接到盘线(未图示)。在一个沟道结构20中，第一栅极结构1101的主要作用是当通过字线对第一栅极结构1101施加一定电压时会使沟道结构20导通，即实现选通功能。在进行存储(写)操作时，通过所述盘线对第二栅极结构1102施加固定电压(小于第一栅极结构1101的电压)，能够使空穴保持在存储体21中。

具体的，在存储数据时，可以对第一栅极结构1101施加字线电压，对第二栅极结构1102施加低于所述字线电压的盘线电压，对漏极40施加相对源极30 的高压。在电场的作用下电子-空穴对产生在沟道层23对应第二栅极结构1102 和第一栅极结构1101之间的位置(即靠近沟道层23的底部)，其中电子流向漏极40，空穴从沟道层23流向存储体21进行存储以实现器件的存储功能。

在一实施例中，当介电层22将沟道层23和存储体21完全隔离时，空穴可以从沟道层23经过漏极40流向存储体21中进行存储。在图1的实施例中，当沟道层23的底部与存储体21的第一侧壁外接部2111连接时，空穴可以直接从沟道层23流向存储体21进行存储。

该半导体器件还可以包括源极引出触点31、漏极引出触点41和阵列贯穿触点61。源极引出触点31形成在第四绝缘层80中，且位于源极30上与所述源极30连接。漏极引出触点41形成在第三绝缘层70中，且位于漏极40的底部与所述漏极40连接。阵列贯穿触点61位于所述堆叠结构10的外围且沿第一方向(X)贯穿第一绝缘层50和第二绝缘层60，阵列贯穿触点61的底部通过焊盘(未图示)与漏极引出触点41电连接。

该半导体器件还可以包括外围电路芯片90，所述外围电路芯片90可以包括互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS) 和键合面91，所述键合面91具有多个键合触点92。多个键合触点92与第一栅极触点1101a、第二栅极触点1102a、源极引出触点31和阵列贯穿触点61一一对应键合连接，从而可以实现外围电路芯片90对沟道结构20的操作控制。

该半导体器件还可以包括贯穿第一绝缘层50和堆叠结构10的栅线缝隙结构A，所述栅线缝隙结构A可以包括介质层(如氧化硅)，也可以包括介质层和被所述介质层包围的导电层(如多晶硅)。

本发明实施例提供的半导体器件，在沟道结构20中增设U型的介电层22，以将存储体21与沟道层23和源极30隔开，这样在可以抑制无操作状态下存储体21中电荷的泄露，从而提高电荷保持能力，进而提高半导体器件的存储能力。

请参阅图2，图2是本发明实施例提供的半导体器件的制备方法的流程示意图。请同时参阅图3a-3r，图3a-3r是本发明实施例提供的半导体器件制备过程中的结构示意图。本实施例以制备上述半导体器件为例，对该半导体的制备方法进行说明，该半导体器件的制备方法包括以下步骤S1-S7。

请参见图2中的步骤S1-S2和图3a。

步骤S1：提供衬底101。

衬底101可以为半导体衬底，例如可以为硅(Si)、锗(Ge)、SiGe衬底、绝缘体上硅(Silicon on Insulator，SOI)或绝缘体上锗(Germanium on Insulator， GOI)等。该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为堆叠层，例如Si/SiGe等。

步骤S2：在所述衬底101上形成堆叠层10a。

可以在衬底101上交替沉积层间牺牲层11a和层间绝缘层12，具体的，可以先沉积层间绝缘层12，再依次沉积层间牺牲层11a和层间绝缘层12，底部层间绝缘层12的厚度可以大于其他层间绝缘层12的厚度。

该半导体器件的制备方法还包括：1)对所述堆叠层10a的边缘进行刻蚀以形成台阶结构，所述台阶结构在台阶处暴露出各层所述层间绝缘层12；2)形成覆盖所述台阶结构的第二绝缘层60，第二绝缘层60和堆叠层10a的上表面可以是平整的；3)在第二绝缘层60和堆叠层10a的上沉积第一绝缘层50。

请参见图2中的步骤S3和图3b。

步骤S3：形成沿第一方向(X)贯穿所述堆叠层10a、且延伸至所述衬底101 的沟道孔201。

具体的，可以对第一绝缘层50、堆叠层10a和部分衬底101依次进行刻蚀，形成贯穿第一绝缘层50、堆叠层10a和部分衬底101的沟道孔201。

请参见图2中的步骤S4和图3c。

步骤S4：在所述沟道孔201的底部形成漏极40。

在一实施例中，可以在沟道孔201与衬底101接触的表面进行硅外延生长工艺，以在沟道孔201的底部形成外延层，然后对外延层进行N型离子掺杂形成漏极40。其中，漏极40的上表面可以低于或等于或高于底部层间牺牲层11a 的下表面。

在另一实施例中，对外延层的离子掺杂的工艺可以在后续去除衬底101之后进行，降低工艺难度。

请参见图2中的步骤S5和图3d-3f。

步骤S5：在所述沟道孔201的侧壁依次形成沟道层23、第一介电层22和存储体21，所述存储体21具有第一侧壁211、第一端212和与所述漏极40连接的第二端213，所述沟道层23与所述漏极40连接。

具体的，步骤S5可以包括：1)如图3d所示，在所述沟道孔201的侧壁和所述漏极40的上表面依次沉积所述沟道层23和所述第一介电层22a，在这个过程中沟道层23和第一介电层22a还会沉积在第一绝缘层50的上表面，因此可以在沉积工艺之后进行化学机械研磨工艺去除位于第一绝缘层50上的沟道层23和第一介电层22a；2)如图3e所示，对所述沟道层23和所述第一介电层22a的底部进行冲孔，即刻蚀位于沟道孔201底部的沟道层23和第一介电层22a，以露出所述漏极40的部分上表面；3)如图3f所示，在所述第一介电层 22a的内表面和所述漏极40的上表面形成所述存储体21，具体的可以先沉积无定型半导体(例如非晶硅)，再通过结晶的方法(例如固相晶化法、金属诱发侧向结晶法或激光退火法)使非晶硅转化为多晶硅。所述存储体21具有第一侧壁211、第一端212和与所述漏极40连接的第二端213。

其中，沟道层23的材料可以为多晶硅，第一介电层22a的材料可以为二氧化硅，存储体21的材料可以为P型多晶硅。存储体21的高度可以超出堆叠层10a中最上层的层间牺牲层11a，以使层间牺牲层11a在后续工艺中被置换为栅极结构后，利于栅极结构对存储体21的操作控制。

请参见图2中的步骤S6和图3g-3h。

步骤S6：形成覆盖所述存储体21的所述第一端212的第二介电层22b。

在一实施例中，如图3g所示，可以采用氧化工艺对存储体21的第一端212 进行氧化，以形成覆盖剩下存储体21的介电材料22c(如二氧化硅)，所述介电材料22c的厚度大于所述第一介电层22a的厚度。如图3h所示，然后通过沟道孔201对第一介电层22a和部分介电材料22c进行刻蚀，以去除部分所述介电材料22c形成第二介电层22b，同时去除位于所述第二介电层22b上方的第一介电层22a，第二介电层22b和剩下的第一介电层22a组合形成U型介电层 22。

其中，介电材料22c的厚度大于第一介电层22a的厚度时，在刻蚀第一介电层22a和介电材料22c时，可以保证介电材料22c没有被完全去除而形成第二介电层22b，并且第二介电层22b上方的第一介电层22a被完全去除，以露出沟道层23。

由于步骤S4中形成的存储体21的高度可以调控，在其顶部被氧化成第二介电层22b后，剩下存储体21的高度也可以高于最上层的层间牺牲层11a。

在另一实施例中，可以采用沉积工艺在存储体21的顶部沉积介电材料22c，介电材料22c的厚度大于第一介电层22a的厚度，然后对第一介电层22a和介电材料22c进行刻蚀，以去除部分所述介电材料22c形成第二介电层22b，同时去除位于所述第二介电层22b上方的所述第一介电层22a。

请参见图2中的步骤S7和图3i-3j。

步骤S7：在所述第二介电层22b上形成源极30，所述源极30与所述沟道层23连接。

具体的，步骤S7可以包括：1)如图3i所示，在所述第二介电层22b上和所述沟道层23的侧壁沉积半导体材料30a；2)如图3j所示，对所述半导体材料30a和部分所述第二沟道层23(位于第二介电层22b上方的沟道层23)进行 N型离子注入和激活工艺，以形成与下部分沟道层23连接的所述源极30。

在步骤S7之后，请参见图3k-3o，该半导体器件的制备方法还可以包括： 1)如图3k-3l所示(图3k是俯视图，图3l左边是图3k沿C-C1处的截面，图 3l右边是图3k沿B-B1处的截面)，沿所述第一方向(X)形成贯穿所述堆叠层 10a的栅线缝隙102，栅线缝隙102沿Y方向延伸(X、Y、Z相互垂直)，触点CT是后续会在台阶上形成的接触结构，因此用虚线孔表示；2)如图3m-3n 所示，通过所述栅线缝隙102将所述层间牺牲层11a置换成栅极结构11，以形成堆叠结构10，具体的可以先去除层间牺牲层11a形成空腔(图3l)，再在空腔中依次沉积电介质层111(如氧化铝)和导电层112，导电层112可以包括依次沉积的第一导电层(如氮化钛)和第二导电层(如钨)；3)如图3o所示，在所述栅线缝隙102中填充介质层(如二氧化硅)，也可以依次填充介质层和导电层，从而形成栅线缝隙结构A。

如图3n所示，形成栅极结构11后，所有的栅极结构11可以分为第一栅极结构1101和第二栅极结构1102，所述第二栅极结构1102位于第一栅极结构1101靠近所述源极30的一侧。所述第一栅极结构1101的数量为至少一层，所述第二栅极结构1102的数量为多层，所述第二栅极结构1102的数量大于所述第一栅极结构1101的数量。

请参见图3p，该半导体器件的制备方法还可以包括：1)在第一绝缘层50 和源极30上形成第四绝缘层80；2)形成沿第一方向(X)延伸的第一栅极触点 1101a和第二栅极触点1102a，第一栅极触点1101a和第二栅极触点1102a沿所述第一方向(X)贯穿第四绝缘层80、第一绝缘层50和第二绝缘层60，第一栅极触点1101a与所述第一栅极结构1101连接，第二栅极触点1102a与所述第二栅极结构1102连接；3)形成与所述第一栅极触点1101a连接的字线(未图示)，以及形成与所述第二栅极触点1102a连接的盘线(未图示)；4)形成沿所述第一方向(X)贯穿第四绝缘层80、第一绝缘层50和第二绝缘层60的阵列贯穿触点61；5)形成贯穿第四绝缘层80的源极引出触点31，所示源极引出触点31 将源极30连接到源极线。

请参见图3q，所述半导体器件的制备方法还包括：形成外围电路芯片90，所述外围电路芯片90具有键合面91和多个键合触点92；将所述多个键合触点 92与所述第一栅极触点1101a、第二栅极触点1102a、源极引出触点31和阵列贯穿触点61一一对应键合连接。

请参见图3r和图1，所述半导体器件的制备方法还包括：1)如图3r所示，去除所述衬底101，以露出所述阵列贯穿触点61和所述漏极40；2)对漏极40 的底部进行平坦化工艺，使漏极40、栅线缝隙结构A和阵列贯穿触点61与堆叠结构10的底面齐平；3)如图1所示，形成位于堆叠结构10底部的第三绝缘层70，在第三绝缘层70中形成与所述漏极40连接的漏极引出触点41，所述漏极引出触点41与所述阵列贯穿触点61通过互连层(未图示)电连接。

本发明实施例提供的半导体器件的制备方法，形成的U型介电层22将存储体21与沟道层23和源极30隔开，以减少空穴泄露，提高空穴保持或存储能力。每个沟道结构20上形成有独立的源极30，因此可以对每个源极30独立控制，可以降低操作过程中的串扰。

该制备方法是先形成堆叠层10a，再形成沟道结构20，最后将层间牺牲层 11a置换为栅极结构11，因此实现了无电容式DRAM的制备与NAND的制备工艺的兼容。通过层数的选择，可以设定第一栅极结构1101的总长度和第二栅极结构1102的总长度。另外，去除衬底101后可以在背面对外延层进行掺杂形成漏极40，工艺难度低。而且可以在背面将漏极40引出与位线连接。该制备方法还通过键合工艺将外围电路芯片90键合在存储阵列(包括沟道结构20) 的上方，实现了存储阵列与外围电路芯片90的电学连接。

本发明实施例还提供一种三维存储器，该三维存储器包括上述任一实施例中提供的半导体器件。该三维存储器可以为无电容式DRAM存储器。

以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (18)

1.一种半导体器件，其特征在于，包括：

堆叠结构，包括交替堆叠的栅极结构和层间绝缘层；

沟道结构，沿第一方向贯穿所述堆叠结构；

源极和漏极，分别位于所述沟道结构的两端；

其中，所述沟道结构包括：

沿所述第一方向延伸的存储体，具有第一侧壁、靠近所述源极的第一端和与所述漏极连接的第二端；

包围所述第一端和所述第一侧壁的介电层；以及

围绕所述介电层的沟道层，所述沟道层连接所述源极和所述漏极。

2.根据权利要求1所述的半导体器件，其特征在于，所述介电层具有与所述沟道层连接的第二侧壁，与所述源极连接的第三端，以及靠近所述漏极的第四端；所述存储体在对应于所述第四端和所述漏极之间的位置，具有未被所述介电层所包围的第一侧壁外接部；所述沟道层覆盖所述第二侧壁和所述第四端，并连接所述第一侧壁外接部。

3.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构分为第一栅极结构和第二栅极结构，所述第二栅极结构位于所述第一栅极结构靠近所述源极的一侧；所述第一栅极结构的数量为至少一层，所述第二栅极结构的数量为多层，所述第二栅极结构的数量大于所述第一栅极结构的数量。

4.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括：

第一栅极触点，与所述第一栅极结构连接；

第二栅极触点，与所述第二栅极结构连接；

其中，所述第一栅极触点连接到字线，所述第二栅极触点连接到盘线。

5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括：

漏极引出触点，与所述漏极连接；

源极引出触点，与所述源极连接；

阵列贯穿触点，与所述漏极引出触点连接。

6.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括：

外围电路芯片，具有多个键合触点；

其中，所述多个键合触点与所述第一栅极触点、第二栅极触点、源极引出触点和阵列贯穿触点一一对应键合连接。

7.根据权利要求1所述的半导体器件，其特征在于，所述介电层的材料为氧化硅和/或氧化铝。

8.一种半导体器件的制备方法，其特征在于，包括：

提供衬底；

在所述衬底上形成堆叠层；

形成沿第一方向贯穿所述堆叠层、且延伸至所述衬底的沟道孔；

在所述沟道孔的底部形成漏极；

在所述沟道孔的侧壁依次形成沟道层、第一介电层和存储体，所述存储体具有第一侧壁、第一端和与所述漏极连接的第二端，所述沟道层与所述漏极连接；

形成覆盖所述存储体的所述第一端的第二介电层；

在所述第二介电层上形成源极，所述源极与所述沟道层连接。

9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述在所述沟道孔的侧壁依次形成沟道层、第一介电层和存储体的步骤，包括：

在所述沟道孔的侧壁和所述漏极的上表面依次沉积所述沟道层和所述第一介电层；

对所述沟道层和所述第一介电层的底部进行冲孔，以露出所述漏极的部分上表面；

在所述第一介电层的内表面和所述漏极的上表面形成所述存储体。

10.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述形成沿第一方向贯穿所述堆叠层、且延伸至所述衬底的沟道孔的步骤之前，所述半导体器件的制备方法还包括：

在所述堆叠层上形成第一绝缘层，所述沟道孔还贯穿所述第一绝缘层；

所述形成覆盖所述存储体的所述第一端的第二介电层的步骤，包括：

对所述存储体的所述第一端进行氧化以形成介电材料，所述介电材料的厚度大于所述第一介电层的厚度；

去除部分所述介电材料形成第二介电层，同时去除位于所述第二介电层上方的所述第一介电层。

11.根据权利要求10所述的半导体器件的制备方法，其特征在于，所述在所述第二介电层上形成源极的步骤，包括：

在所述第二介电层上和所述沟道层的侧壁沉积半导体材料；

对所述半导体材料和部分所述沟道层进行离子注入和激活工艺，以形成与所述沟道层连接的所述源极。

12.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述堆叠层包括交替堆叠的层间牺牲层和层间绝缘层，所述半导体器件的制备方法还包括：

沿所述第一方向形成贯穿所述堆叠层的栅线缝隙；

通过所述栅线缝隙将所述层间牺牲层置换成栅极结构，以形成堆叠结构；

在所述栅线缝隙中填充介质层；

其中，所述栅极结构分为第一栅极结构和第二栅极结构，所述第二栅极结构位于第一栅极结构靠近所述源极的一侧；所述第一栅极结构的数量为至少一层，所述第二栅极结构的数量为多层，所述第二栅极结构的数量大于所述第一栅极结构的数量。

13.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：

对所述堆叠层的边缘进行刻蚀以形成台阶结构，所述台阶结构在台阶处暴露出各层所述层间绝缘层；

形成覆盖所述台阶结构的第二绝缘层。

14.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：

形成沿所述第一方向贯穿所述第二绝缘层与所述第一栅极结构连接的第一栅极触点，以及形成沿所述第一方向贯穿所述第二绝缘层、与所述第二栅极结构连接的第二栅极触点；

形成与所述第一栅极触点连接的字线，以及形成与所述第二栅极触点连接的盘线；

形成沿所述第一方向贯穿所述第二绝缘层的阵列贯穿触点；

形成与所述源极连接的源极引出触点。

15.根据权利要求14所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：

形成外围电路芯片，所述外围电路芯片具有多个键合触点；

将所述多个键合触点与所述第一栅极触点、第二栅极触点、源极引出触点和阵列贯穿触点一一对应键合连接。

16.根据权利要求14所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：

去除所述衬底，以露出所述阵列贯穿触点和所述漏极；

形成与所述漏极连接的漏极引出触点，所述漏极引出触点与所述阵列贯穿触点通过互连层电连接。

17.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述第一介电层和所述第二介电层的材料为氧化硅和/或氧化铝。

18.一种三维存储器，其特征在于，包括权利要求1-7任一项所述的半导体器件。

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