WO2023245795A1 - 半导体结构的制备方法、半导体结构和半导体存储器 - Google Patents

半导体结构的制备方法、半导体结构和半导体存储器 Download PDF

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to, but is not limited to, a method of manufacturing a semiconductor structure, a semiconductor structure and a semiconductor memory.
  • Transistors are widely used as switching devices or driving devices in semiconductor memories.
  • DRAM Dynamic Random Access Memory
  • transistors can be used to control capacitance in memory cells.
  • semiconductor memory the pursuit is always faster speed, lower power consumption and higher storage density.
  • shrinking the size of the device it is also necessary to ensure that the storage capacity of the semiconductor memory cannot be reduced, which brings many challenges to the design of semiconductor memory.
  • Embodiments of the present disclosure provide a method for preparing a semiconductor structure, a semiconductor structure and a semiconductor memory:
  • embodiments of the present disclosure provide a method for manufacturing a semiconductor structure, which method includes:
  • the stacked structure is patterned, and the stacked structure is divided into a channel region, a first source and drain region, and a second source and drain region; wherein the channel region extends along the second direction, and the first The source and drain regions and the second source and drain regions both extend along the first direction, and the first source and drain regions and the second source and drain regions are located on the same side of the channel region;
  • first source-drain structure and a second source-drain structure Forming a first source-drain structure and a second source-drain structure extending along the first direction in the first source-drain region and the second source-drain region respectively;
  • a channel structure extending along the second direction is formed in the channel region.
  • embodiments of the present disclosure provide a semiconductor structure, including:
  • a stacked structure formed above the substrate includes a channel region, a first source and drain region, and a second source and drain region; wherein the channel region extends along a second direction, and the first source and drain region The drain region and the second source and drain region both extend along the first direction, and the first source and drain region and the second source and drain region are located on the same side of the channel region;
  • first source-drain structure formed in the first source-drain region and a second source-drain structure formed in the second source-drain region, and the first source-drain structure and the second source-drain structure All extend along the first direction;
  • a channel structure is formed in the channel region and extends along the second direction.
  • embodiments of the present disclosure provide a semiconductor memory, including the semiconductor structure described in any one of the second aspects.
  • Figure 1 is a schematic flow chart of a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 2 is a schematic structural diagram of a stacked structure provided by an embodiment of the present disclosure
  • Figure 3 is a schematic structural diagram obtained by removing part of the sacrificial layer according to an embodiment of the present disclosure
  • Figure 4 is a schematic structural diagram obtained after forming a first metal layer according to an embodiment of the present disclosure
  • Figure 6 is a schematic structural diagram obtained after forming a first mask layer according to an embodiment of the present disclosure.
  • FIG. 7 is a schematic structural diagram of a first pattern transferred to a stacked structure and a first metal layer according to an embodiment of the present disclosure
  • Figure 8 is a schematic structural diagram obtained after forming a support structure according to an embodiment of the present disclosure.
  • Figure 9 is a schematic top view of a structure obtained after forming slits according to an embodiment of the present disclosure.
  • Figure 10 is a schematic structural diagram obtained after exposing the lower electrode layer according to an embodiment of the present disclosure.
  • Figure 11 is a schematic structural diagram obtained after forming an upper electrode layer according to an embodiment of the present disclosure.
  • Figure 24 is a schematic structural diagram of a bit line formed according to an embodiment of the present disclosure.
  • Figure 26 is a schematic structural diagram of a semiconductor structure provided by an embodiment of the present disclosure.
  • Figure 28 is a partial three-dimensional structural schematic diagram of a semiconductor structure provided by an embodiment of the present disclosure.
  • Figure 30 is a schematic diagram of the arrangement of two semiconductor arrays provided by embodiments of the present disclosure.
  • first ⁇ second ⁇ third involved in the embodiments of this disclosure are only used to distinguish similar objects and do not represent a specific ordering of objects. It is understandable that "first ⁇ second ⁇ third” Where permitted, the specific order or sequence may be interchanged so that the disclosed embodiments described herein can be practiced in other sequences than illustrated or described herein.
  • a stacked structure is formed above the substrate to prepare a 3D semiconductor structure.
  • forming a stacked structure above the substrate may include:
  • forming at least one stacked layer above the substrate may include:
  • the steps of forming a stacked layer are repeated until at least one stacked layer is obtained.
  • Figure 2 is a schematic structural diagram of the stacked structure.
  • a substrate isolation layer 11 is first formed above the substrate 10 , and then at least one stack layer 12 is formed above the substrate isolation layer 11 , and at least one layer of the stack layer 12 is formed.
  • a support layer 121 is formed above, thereby obtaining a stacked structure.
  • the implementation of this method is described by taking the three-layer stacked layer 12 shown in FIG. 2 as an example.
  • the number of stacked layers 12 can be any number of layers. In the embodiment of the present disclosure There is no specific limit on this.
  • the stacked layer 12 may specifically include a support layer 121, a first isolation layer 122, a first protective layer 123, a sacrificial layer 124, a second protective layer 125 and a second isolation layer 126; wherein, the first layer stack The layer 12 is formed by: first forming the support layer 121 above the substrate isolation layer 11, then forming the first isolation layer 122 above the support layer 121, then forming the first protection layer 123 above the first isolation layer 122, and then forming the first protection layer 123 over the first isolation layer 122.
  • the material of the substrate isolation layer, the first isolation layer and the second isolation layer may include silicon dioxide; the material of the support layer may include silicon nitride; the first protective layer and the second protective layer
  • the material of the sacrificial layer may include low dielectric constant (low k) material, and the material of the sacrificial layer may include undoped polysilicon.
  • FIG. 3 is a schematic structural diagram after removing part of the sacrificial layer.
  • part of the right side of the sacrificial layer is removed, and a first groove 127 is formed in the stacked layer 12 .
  • the first groove 127 exposes part of the first protective layer 123 and part of the sacrificial layer 123 .
  • the sacrificial layer may be removed by etching.
  • the stacked structure and the first metal layer are patterned simultaneously to separate the stacked structure and the first metal layer.
  • the patterning process may be as follows: first forming a first mask layer above the stacked structure, the first mask layer having a first pattern that separates the stacked structure and the first metal layer, and then transferring the first pattern to the stacked structure. and the first metal layer, and remove the first mask layer.
  • FIG. 7 is a schematic diagram of the structure obtained after transferring the first pattern to the stacked structure and the first metal layer.
  • (d) is a schematic top view.
  • the channel region 101, the first source-drain region 102 and the second source-drain region 103 are marked, and the capacitor region 104 and the second source-drain region 103 are also marked.
  • Word line area 105 As shown in (d) of FIG. 7 , the channel region 101 extends along the second direction, the first source drain region 102 and the second source drain region 103 both extend along the first direction, and the first source drain region 102 and the second source drain region 103 extend along the first direction.
  • the two source and drain regions 103 are located on the same side of the channel region 101 (in FIG.
  • the first source and drain region 102 and the second source and drain region 103 are located on the right side of the channel region 101), and the capacitor region 104 and the first source and drain region 104 are located on the right side of the channel region 101.
  • the regions 102 are connected, the first source-drain region is located between the channel region 101 and the capacitor region 104, the capacitor region 104 also extends along the first direction, the word line region 105 is located on the side of the channel region 101 away from the capacitor region 104, and Connected to the channel region 101, the word line region 105 is located on the left side of the channel region 101 in FIG. 7 .
  • the first direction and the second direction intersect, and the included angle may be 90 degrees as shown in FIG. 7 .
  • the first pattern is transferred and the first mask layer is removed, and the trenches formed in the stacked structure are referred to as dividing trenches 14, wherein the first metal layer formed in the stacked layer 12 is also divided by the dividing trenches 14, such as As shown in (a), at the positions corresponding to the first source-drain region 102 and the capacitor region 104, the first metal layer retained in the stacked layer 12 forms a first metal pillar 129; as shown in (b), at the position corresponding to the first source-drain region 102 and the capacitor region 104, At a position corresponding to the drain region 103 , the first metal layer remaining in the stacked layer 12 forms a second metal pillar 130 .
  • the length of the first metal pillar 129 is the same as the length of the first metal layer, and the length of the second metal pillar 130 is smaller than the length of the first metal layer.
  • the first metal layer is completely removed. That is to say, while the first groove divides the stacked structure into several areas, it also divides the first metal layer into the first metal pillar 129 and the second metal pillar 130 , and the first metal pillar 129 and the second metal pillar 130 all extend along the first direction.
  • the method may further include:
  • the exposed first metal pillar forms the lower electrode layer, and the unexposed first metal pillar is located in the first source and drain region to form the first electrode structure;
  • a dielectric layer, an upper electrode layer and a filling structure are formed on the surface of the lower electrode layer.
  • FIG. 8 is a schematic structural diagram after forming the support structure.
  • (a) is a schematic cross-sectional view in the aa' direction in (d)
  • (b) is a schematic cross-sectional view in the bb' direction in (d)
  • (c) is a cc in (d) 'Direction cross-section diagram.
  • the support structure 15 completely fills the dividing trenches, and the support structure 15 can be formed by deposition. It should be noted that the support structure 15 and the support layer 121 may be made of the same material, for example, silicon nitride. In order to distinguish the two, the support layer 121 and the support structure 15 are shown with different fillings in the drawings.
  • FIG. 9 is a schematic top view of the structure after forming the slits.
  • the slits 16 may be formed by etching the support structure 15 , and the formation position is at the junction of the support structure 15 and the capacitor region 104 . That is to say, slits 16 are formed on both sides of each capacitive region 104 , and the capacitive region 104 is located between the two slits 16 .
  • FIG. 10 is a schematic diagram of the structure obtained after exposing the lower electrode layer, corresponding to the cross section along the aa' direction in the aforementioned top view. As shown in FIG. 10 , the exposed portion of the first metal pillar 129 is the portion of the first metal pillar 129 located in the capacitor region 104 and is used to form the lower electrode layer of the capacitor.
  • the unexposed portion of the first metal pillar 129 The portion of the first metal pillar 129 located in the first source-drain region 102 is used as a first electrode structure to electrically connect the lower electrode layer of the capacitor and one end of the subsequently formed transistor.
  • the second metal pillars 130 are located in the second source-drain region 103 and are used as a second electrode structure to electrically connect the subsequently formed bit line to the other end of the transistor.
  • FIG 11 is a schematic structural diagram of the structure after the upper electrode layer is formed.
  • (a) is a top view
  • (b) is a schematic cross-sectional view in the aa' direction in (a).
  • the dielectric layer 17 is first formed on the surface of the lower electrode layer.
  • the dielectric layer 17 is also formed on the surface of other parts of the exposed stack structure; then, the dielectric layer 17 is formed on the surface of the lower electrode layer.
  • An upper electrode layer 18 (also referred to as an upper electrode plate, an upper electrode plate, etc.) is formed on the surface, thereby forming multiple capacitors.
  • the method of forming the dielectric layer 17 and the upper electrode layer 18 can both be formed by deposition.
  • the material of the dielectric layer 17 can be a high dielectric constant (High k) material, such as hafnium oxide, zirconium oxide, lanthanum oxide, aluminum oxide, hafnium Silicon oxide, hafnium oxynitride, etc.; the material of the upper electrode layer 18 can be the same as the first metal layer, which will not be described again here.
  • High k high dielectric constant
  • FIG. 12 is a schematic diagram of the structure obtained after forming the filling structure, in which (a) is a top view, and (b) is a schematic cross-sectional view in the aa' direction in (a).
  • the filling structure 19 may be formed by deposition, and the material of the filling structure 19 may be polysilicon. As shown in FIG. 12 , the filling structure 19 completely fills the gap of the upper electrode layer 18 .
  • S104 Form a first source-drain structure and a second source-drain structure extending along the first direction in the first source-drain region and the second source-drain region respectively.
  • a plurality of capacitors, a plurality of first electrode structures and a plurality of second electrode structures have been formed.
  • a first source-drain structure and a second source-drain structure are formed.
  • the first source-drain structure is formed in the first source-drain region and extends along the first direction.
  • the second source-drain structure is formed in the first source-drain region. , also extends along the first direction.
  • forming the first source-drain structure and the second source-drain structure extending along the first direction in the first source-drain region and the second source-drain region respectively may include:
  • part of the initial source-drain structure connected to the first electrode structure forms a first source-drain structure
  • part of the initial source-drain structure connected to the second metal pillar forms a second source-drain structure
  • FIG. 13 is a schematic structural diagram obtained after forming the second groove, in which (a) is a schematic cross-sectional view in the aa' direction, (b) is a schematic cross-sectional view in the bb' direction, and (c) is a schematic cross-sectional view in the aa' direction. Schematic cross-section in the cc' direction. As shown in FIG. 13 , the sacrificial layer has been completely removed at this time, and the second groove 20 is formed where the original sacrificial layer was.
  • FIG. 14 is a schematic diagram of the structure obtained after forming the initial source-drain structure.
  • (a) is a schematic cross-sectional view in the aa' direction
  • (b) is a cross-section in the bb' direction.
  • (c) is a schematic cross-sectional diagram in the cc' direction.
  • the initial source-drain structure 21 is completely formed in the second groove.
  • the initial source-drain structure 21 may be formed by atomic layer deposition (ALD).
  • the material of the initial source-drain structure 21 may include at least one of the following: indium oxide (In2O3), zinc oxide (ZnO), indium zinc oxide (IZO), indium zinc oxide (IGO), indium zinc oxide (IGZO), indium zinc tin oxide (IZTO), zinc oxynitride (ZnON).
  • metal oxide materials such as IGZO as the channel material.
  • IGZO metal oxide materials
  • the characteristic of this material is that it can be converted into a conductor or an insulator at will. Since IGZO is quite sensitive to water and oxygen, a certain thickness of SiO2 (first isolation layer and second isolation layer) and SiN (support layer) can be used to help isolate oxygen and water vapor in the air.
  • Figure 15 is a schematic structural diagram obtained after forming the first source-drain structure and the second source-drain structure, in which (a) is a schematic cross-sectional view in the aa' direction, (b) is a schematic cross-sectional view in the bb' direction, and (c) It is a schematic cross-sectional view in the cc' direction mentioned above.
  • part of the initial source-drain structure is removed, and in the aa' direction, the initial source-drain structure connected to the first electrode structure (first metal pillar 129) is retained to form a first source-drain structure 22.
  • the method may further include:
  • the first protective layer 123 and the second protective layer 125 located on the surfaces of the first source-drain structure 22 and the second source-drain structure 23 are retained, and the first protective layer 123 in other positions is retained. and the second protective layer 125 is removed to form a third groove 24, and the third groove 24 exposes a portion of the first isolation layer 122 and a portion of the second isolation layer 126.
  • a channel structure is then formed in the third groove.
  • forming a channel structure extending along the second direction in the channel region may include:
  • the upper channel layer, the lower channel layer and the channel connection layer form a channel structure.
  • FIG. 16 is a schematic structural diagram obtained after forming the initial channel layer, in which (a) is a schematic cross-sectional view in the aa' direction, (b) is a schematic cross-sectional view in the bb' direction, and (c) is a schematic cross-sectional view in the aa' direction. Schematic cross-section in the cc' direction.
  • the initial channel layer consists of an initial upper channel layer 26, an initial lower channel layer 27 and a channel connection layer 28.
  • the initial channel layer is formed in the third groove, but does not completely fill the third groove. groove.
  • the initial upper channel layer 26 is formed on the surface of the second isolation layer 126
  • the initial lower channel layer 27 is formed on the surface of the first isolation layer 122
  • the channel connection layer 28 is formed on the first source-drain structure 22 and the second isolation layer 122 .
  • the surface of the source-drain structure 23 and the second isolation layer 126 is located between the initial upper channel layer 26 and the initial lower channel layer 27.
  • the initial upper channel layer 26 , the initial lower channel layer 27 and the channel connection layer 28 are deposited at the same time.
  • the channel connection layer 28 combines the initial upper channel layer 26 and the initial lower channel layer 27 When connected, the three parts form a complete initial channel layer, which is divided into three parts just for the convenience of description, so lines are added in the drawings to distinguish them. In fact, the initial channel layer is a complete whole and does not need to be Boundaries are distinguished.
  • the material of the initial channel layer, the first source-drain structure 22 and the second source-drain structure 23 may be the same, and lines are added at the connection points in the drawings just to facilitate distinction.
  • the channel structure formed by the embodiment of the present disclosure includes an upper channel layer and a lower channel layer arranged horizontally extending up and down.
  • the two form a double channel structure.
  • this double channel structure The structure can withstand higher currents, performs better, and is less susceptible to damage by high currents.
  • the method may further include:
  • channel sacrificial layer as an etching protection layer for the initial channel layer, etching the initial upper channel layer and the initial lower channel layer along the first direction to remove part of the initial upper channel layer and part of the lower channel layer ;
  • the etching protective layer 31 as protection, the initial upper channel layer 26 and the initial lower channel layer 27 are etched along the first direction until the upper channel layer 29 and the lower channel layer 30 are obtained. In this way, the initial The upper channel layer 26 and the initial lower channel layer 27 are excessively etched away to avoid adverse effects on the structure, and then the etching protection layer 31 is removed.
  • the material of the etching protective layer 31 may be a low k material.
  • the method may further include:
  • a second metal layer is formed between the third isolation layers; wherein, the second metal layer formed in the channel region forms a gate conductive layer, and the second metal layer formed in the word line region forms a word line, and the word line forms along the second direction extension.
  • the first isolation layer and the second isolation layer may also be partially removed to form the fifth groove 32.
  • the fifth groove 32 The upper channel layer and the lower channel layer are exposed, as shown specifically in FIG. 17 , where the upper channel layer 29 , the lower channel layer 30 and the channel connection layer 28 form a channel structure.
  • FIG. 19 a partial structural diagram of a semiconductor structure provided by an embodiment of the present disclosure is shown. As shown in FIG. 19 , it shows the connection relationship between the channel structure, the first source-drain structure 22 , the second source-drain structure 23 , the first electrode structure 1291 , and the second electrode structure (second metal pillar 130 ). Three-dimensional structure diagram. As shown in Figure 19, the first source-drain structure 22 extends along the first direction, one end is connected to the first electrode structure 1291, and the other end is connected to the channel structure; the second source-drain structure 23 extends along the first direction, and one end is connected to the first electrode structure 1291.
  • the two electrode structures are connected, and the other end is connected to the channel structure; the channel structure extends along the second direction.
  • the first source-drain structure 22 and the second source-drain structure 23 are respectively used to form the source electrode and the drain electrode of the transistor.
  • the first source-drain structure 22, the second source-drain structure 23 and the channel structure are in a "U" shape (viewed from a top view).
  • the two source and drain structures 23 are located on one side of the extending direction of the channel structure and are vertically connected to the channel structure.
  • This structure The "U"-shaped structure is conducive to reducing the size of the semiconductor structure and increasing the integration of the semiconductor structure.
  • FIG. 20 is a schematic structural diagram after forming the third isolation layer.
  • the third isolation layer 33 is formed on the surface of the channel structure in the fifth groove and the support layer 121 .
  • the formation method of the third isolation layer 33 can be deposition.
  • the material of the third isolation layer 33 can be is silica.
  • the third isolation layer 33 formed on the surface of the channel structure forms a gate dielectric layer (also called a gate oxide layer) of the transistor, and the third isolation layer 33 formed on the surface of the support layer 121 is used to connect the subsequently formed characters.
  • the wires are insulated.
  • FIG. 21 is a schematic structural diagram after forming the second metal layer.
  • the second metal layer 34 completely fills the gaps between the three isolation layers 33 , that is, completely fills the fifth trench.
  • a part of the second metal layer 34 formed in the channel region 101 forms the gate conductive layer of the transistor, and the other part of the second metal layer 34 formed in the word line region 105 forms a word line. That is to say, in the implementation of the present disclosure In this example, the word line and the gate conductive layer are integrally formed.
  • the word line may be a stepped word line.
  • FIG. 22 a partial structural diagram of a semiconductor structure provided by an embodiment of the present disclosure is shown.
  • FIG. 22 is a schematic structural diagram after forming a gate dielectric layer and a gate conductive layer based on FIG. 19 .
  • the first source-drain structure 22, the second source-drain structure 23, the channel structure, the gate dielectric layer, and the gate conductive layer form a lateral U-shaped transistor.
  • the gate conductive layer, gate dielectric layer and channel structure in the transistor form a seven-sided gate structure. The specific seven sides are shown as 1, 2, 3, 4, 5, 6 and 7 in the figure. . Based on this seven-sided gate structure, it is possible to reduce the size of the transistor while ensuring an effective channel length, which increases the stability and reliability of the semiconductor structure.
  • the method may further include:
  • a bit line is formed in the bit line trench, and the bit line extends along the third direction.
  • FIG. 23 is a schematic structural diagram after forming the bit line trench.
  • the bit line trench 35 exposes part of the second metal pillar 130 .
  • the bit line trench 35 may be formed by first forming a second mask layer over the structure obtained in the previous step.
  • the second mask layer has a second pattern, and the second pattern exposes the area where the bit line needs to be formed. Then the second pattern is transferred, the stacked structure and the support structure 15 located under the second pattern are removed to expose part of the second metal pillar 130, and the second mask layer is removed.
  • FIG. 24 is a schematic diagram of the structure obtained after forming the bit line. As shown in FIG. 24 , the bit line 36 is completely formed in the bit line trench, and the second metal pillar 130 (ie, the second electrode structure) electrically connects the second source-drain structure 23 and the bit line 36 .
  • the second metal pillar 130 ie, the second electrode structure
  • the bit line 36 extends along the third direction, and transistors formed in different stacked layers may share the bit line 36 .
  • the bit line 36 may be formed by deposition, and the material of the bit line 36 may include conductive materials such as titanium nitride or metal.
  • embodiments of the present disclosure can form multiple transistors at the same time.
  • the channel structure, the gate dielectric layer and the gate conductive layer constitute the gate structure of the transistor.
  • the method may further include:
  • An isolation structure is formed in the dividing trench to separate the plurality of gate structures.
  • FIG. 25 is a schematic top view of the structure obtained after forming the isolation trench. As shown in FIG. 25, isolation trenches 37 are formed between the channel regions 101, that is, between the gate structures. Along the second direction, the isolation trenches 37 and the channel region 101 are spaced apart, thereby dividing the connected gate structures formed in the channel region 101 .
  • FIG. 26 is a schematic diagram of the composition of a semiconductor structure provided by an embodiment of the present disclosure, in which (e) is a schematic top view, (a) is a schematic cross-sectional view in the aa' direction in (e), (b) is a schematic diagram in (e) A schematic cross-sectional view in the bb' direction, (c) is a schematic cross-sectional view in the cc' direction in (e), (d) is a schematic cross-sectional view in the dd' direction in (e), as shown in Figure 26, the isolation structure 38 is completely formed in the isolation trench.
  • the isolation structure 38 separates the connected channel region 101, that is, the connected gate structures formed in the channel region.
  • the isolation structure 38 can be formed by deposition, and the material can include insulating materials such as silicon dioxide, so that each gate structure can be insulated and isolated to avoid leakage.
  • the 1T1C structure is the basic memory unit.
  • the isolation structure 38 separates the gate structure, that is, each 1T1C structural unit is separated into independent Memory cells will not interfere with each other due to leakage.
  • FIG. 27 shows a schematic three-dimensional structural diagram of a semiconductor structure provided by an embodiment of the present disclosure.
  • the word line may be a stepped word line extending along the second direction, the capacitor extending along the first direction, and the bit line extending along the third direction.
  • FIG. 27 is a partial three-dimensional structure of a semiconductor structure, and the substrate, isolation structure, etc. are not shown.
  • the first direction, the second direction and the third direction may be mutually perpendicular directions, and the three directions constitute a spatial rectangular coordinate system.
  • the first direction is horizontal.
  • the second direction is the horizontal y direction
  • the third direction is the vertical z direction.
  • FIG. 28 shows a partial three-dimensional structural schematic diagram of a semiconductor structure provided by an embodiment of the present disclosure, which is a partial enlargement of a semiconductor structural unit in FIG. 27 .
  • the semiconductor structure formed by the embodiment of the present disclosure forms a U-shaped transistor, and the gate structure of the transistor is a seven-sided gate-all-around structure, and the channel structure has upper and lower double channel layers.
  • the first source-drain structure is connected to the capacitor.
  • the first source-drain structure can be used to form the drain of the transistor.
  • the second source-drain structure is connected to the bit line.
  • the second source-drain structure can be used to form the source of the transistor.
  • the gate structure is connected to the word line.
  • FIG. 29 shows a schematic top view of a semiconductor structure provided by an embodiment of the present disclosure.
  • FIG. 29 shows a schematic top view of a plurality of U-shaped transistors arranged at intervals, and the connection between the transistors. word lines, bit lines, capacitors, etc. (part of the structure is not shown).
  • aa' in the aforementioned drawings corresponds to aa' in (a), which is the cross-section at the capacitor and the first source-drain structure.
  • bb' in the aforementioned drawings corresponds to bb' in (a), which is the cross-section at the first source-drain structure.
  • (b) in Figure 29 shows the formation position of the isolation structure with a box. As shown in (b), after the isolation structure is formed, the connected channel structures will be disconnected, eventually forming multiple independent transistor structure.
  • Fig. 30 shows a schematic arrangement diagram of two semiconductor arrays. It shows two different array arrangements of the aforementioned semiconductor structural units.
  • the semiconductor structural units are arranged in sequence, and the capacitors on the left and right sides are interspersed.
  • adjacent semiconductor structure arrays are symmetrically distributed on the left and right sides of the array. Both layout arrangements can save layout area and increase the integration of semiconductor structure arrays.
  • the semiconductor structures may also be arranged in other ways, which are not specifically limited in the embodiments of the present disclosure.
  • Embodiments of the present disclosure provide a method for preparing a semiconductor structure, including: providing a substrate; forming a stacked structure above the substrate; patterning the stacked structure to divide the stacked structure into a channel region and a first source and drain region and a second source-drain region; wherein the channel region extends along the second direction, the first source-drain region and the second source-drain region both extend along the first direction, and the first source-drain region and the second source-drain region are located in the channel on the same side of the channel region; forming a first source-drain structure and a second source-drain structure extending along the first direction in the first source-drain region and the second source-drain region respectively; forming a first source-drain structure extending along the second direction in the channel region a channel structure; wherein the first source-drain structure, the second source-drain structure and the channel structure form a lateral U-shaped transistor.
  • the transistor in the stacked semiconductor structure, may be composed of a channel structure, a first source-drain structure and a second source-drain structure.
  • the channel structure extends along the first direction
  • the first source-drain structure and the second source-drain structure extend along the first direction.
  • the three form a lateral U-shaped transistor, which is beneficial to improving the integration of the semiconductor structure and reducing the area of the semiconductor structure;
  • the channel of the transistor is a dual-channel structure arranged horizontally up and down, which can also increase the transistor's Drive current intensity
  • the gate structure of the U-shaped transistor has a seven-sided gate structure, which ensures the effective channel length of the transistor and can also increase the stability and reliability of the transistor.
  • the semiconductor structure may include:
  • the first source drain structure 22 is formed in the first source drain region 102 and the second source drain structure 23 is formed in the second source drain region 103, and both the first source drain structure 22 and the second source drain structure 23 are formed along Extend in the first direction;
  • a channel structure is formed in the channel region 101 and extends along the second direction.
  • (e) is a schematic top view of the semiconductor structure
  • (a) is a schematic cross-sectional view in the aa' direction in (e)
  • (b) is a cross-section in the bb' direction in (e).
  • Schematic diagram (c) is a schematic cross-sectional view in the cc' direction in (e)
  • (d) is a schematic cross-sectional view in the dd' direction in (e); wherein, the first source-drain structure 22, the second source-drain structure 23 and The channel structure can form a lateral U-shaped transistor.
  • the stacked layer 12 in the first source and drain region 102, includes a support layer 121, a first isolation layer 122 formed above the support layer 121, a first protection layer 123 formed above the first isolation layer 122, The first source-drain structure 22 formed above the first protective layer 123, the second protective layer 125 formed above the first source-drain structure 22, and the second isolation layer 126 formed above the second protective layer 125;
  • the materials of the substrate isolation layer, the first isolation layer and the second isolation layer include silicon dioxide; the material of the support layer includes silicon nitride; the materials of the first protective layer and the second protective layer include low k materials.
  • the stacked structure also includes a capacitor region 104 and a word line region 105.
  • the capacitor region 104 extends along the first direction, and the capacitor region 104 is connected to the first source and drain region 102; the word line region 105 is located in the channel region. 101 on the side away from the capacitor region 104 , and the word line region 105 is connected to the channel region 101 .
  • the stacked layer 12 includes: a support layer 121 , a third isolation layer 33 and a word line; wherein the word line is formed between the third isolation layer 33 .
  • the semiconductor structure may further include a support structure 15; the support structure 15 divides the stacked structure into a channel region 101, a first source-drain region 102 and a second source-drain region 103.
  • the semiconductor structure further includes 36 and a second metal pillar 130; wherein,
  • the transistor is composed of a channel structure extending along the first direction, a first source-drain structure and a second source-drain structure located on the same side of the channel structure and both extending along the second direction.
  • the other forms a lateral U-shaped transistor. Based on this transistor structure, it is conducive to improving the integration of the semiconductor structure and reducing the area of the semiconductor structure.
  • Embodiments of the present disclosure provide a method for preparing a semiconductor structure, a semiconductor structure and a semiconductor memory.
  • the method includes: providing a substrate; forming a stacked structure above the substrate; patterning the stacked structure and dividing the stacked structure into trenches.
  • the transistor is composed of a channel structure extending along the first direction, a first source-drain structure and a second source-drain structure located on the same side of the channel structure and both extending along the second direction.
  • the other forms a lateral U-shaped transistor. Based on this transistor structure, it is conducive to improving the integration of the semiconductor structure and reducing the area of the semiconductor structure.

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Abstract

本公开实施例提供了一种半导体结构的制备方法、半导体结构和半导体存储器，该方法包括：提供衬底；于衬底上方形成堆叠结构；对堆叠结构进行图案化处理，将堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域；其中，沟道区域沿第二方向延伸，第一源漏区域和第二源漏区域均沿第一方向延伸，且第一源漏区域和第二源漏区域位于沟道区域的同一侧；于第一源漏区域和第二源漏区域中分别形成沿第一方向延伸的第一源漏结构和第二源漏结构；于沟道区域中形成沿第二方向延伸的沟道结构。本方法能够提高半导体结构的集成度，缩小半导体结构的面积。

Description

半导体结构的制备方法、半导体结构和半导体存储器
相关申请的交叉引用
本公开要求在2022年06月24日提交中国专利局、申请号为202210729004.8、申请名称为“半导体结构的制备方法、半导体结构和半导体存储器”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及但不限于一种半导体结构的制备方法、半导体结构和半导体存储器。
背景技术
晶体管被广泛地用作半导体存储器中的开关器件或驱动装置。例如，在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，晶体管可以用于控制存储单元中的电容。对半导体存储器而言，追求的始终是更快的速度、更低的功耗和更高的存储密度。然而，在器件尺寸缩小的前提下，还要保证半导体存储器的存储容量不能变小，这给半导体存储器的设计带来很多挑战。
发明内容
本公开实施例提供了一种半导体结构的制备方法、半导体结构和半导体存储器：
第一方面，本公开实施例提供了一种半导体结构的制备方法，该方法包括：
提供衬底；
于所述衬底上方形成堆叠结构；
对所述堆叠结构进行图案化处理，将所述堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域；其中，所述沟道区域沿第二方向延伸，所述第一源漏区域和所述第二源漏区域均沿第一方向延伸，且所述第一源漏区域和所述第二源漏区域位于所述沟道区域的同一侧；
于所述第一源漏区域和所述第二源漏区域中分别形成沿所述第一方向延伸的第一源漏结构和第二源漏结构；
于所述沟道区域中形成沿所述第二方向延伸的沟道结构。
第二方面，本公开实施例提供了一种半导体结构，包括：
衬底；
形成于所述衬底上方的堆叠结构；所述堆叠结构包括沟道区域、第一源漏区域和第二源漏区域；其中，所述沟道区域沿第二方向延伸，所述第一源漏区域和所述第二源漏区域均沿第一方向延伸，且所述第一源漏区域和所述第二源漏区域位于所述沟道区域的同一侧；
形成于所述第一源漏区域中的第一源漏结构和形成于所述第二源漏区域中的第二源漏结构，且所述第一源漏结构和所述第二源漏结构均沿所述第一方向延伸；
形成于所述沟道区域中的沟道结构，且所述沟道结构沿所述第二方向延伸。
第三方面，本公开实施例提供了一种半导体存储器，包括第二方面任一项所述的半导体结构。
附图说明
图1为本公开实施例提供的一种半导体结构的制备方法的流程示意图；
图2为本公开实施例提供的一种形成堆叠结构后所得的结构示意图；
图3为本公开实施例提供的一种去除部分牺牲层后所得的结构示意图；
图4为本公开实施例提供的一种形成第一金属层后所得的结构示意图；
图5为本公开实施例提供的一种形成第一掩膜层后所得结构的俯视示意图；
图6为本公开实施例提供的一种形成第一掩膜层后所得的结构示意图；
图7为本公开实施例提供的一种将第一图案转移至堆叠结构和第一金属层后所得的结构示意图；
图8为本公开实施例提供的一种形成支撑结构后所得的结构示意图；
图9为本公开实施例提供的一种形成狭缝后所得结构的俯视示意图；
图10为本公开实施例提供的一种暴露下电极层后所得的结构示意图；
图11为本公开实施例提供的一种形成上电极层后所得的结构示意图；
图12为本公开实施例提供的一种形成填充结构后所得的结构示意图；
图13为本公开实施例提供的一种形成第二凹槽后所得的结构示意图；
图14为本公开实施例提供的一种形成初始源漏结构后所得的结构示意图；
图15为本公开实施例提供的一种形成第一源漏结构和第二源漏结构后所得的结构示意图；
图16为本公开实施例提供的一种形成初始沟道层后所得的结构示意图；
图17为本公开实施例提供的一种形成上沟道层和下沟道层后所得的结构示意图；
图18为本公开实施例提供的一种形成刻蚀保护层后所得的结构示意图；
图19为本公开实施例提供的一种半导体结构的局部结构示意图一；
图20为本公开实施例提供的一种形成第三隔离层后所得的结构示意图；
图21为本公开实施例提供的一种形成第二金属层后所得的结构示意图；
图22为本公开实施例提供的一种半导体结构的局部结构示意图二；
图23为本公开实施例提供的一种形成位线沟槽后所得的结构示意图；
图24为本公开实施例提供的一种形成位线后所得的结构示意图；
图25为本公开实施例提供的一种形成隔离沟槽后所得结构的俯视示意图；
图26为本公开实施例提供的一种半导体结构的组成结构示意图；
图27为本公开实施例提供的一种半导体结构的立体结构示意图；
图28为本公开实施例提供的一种半导体结构的部分立体结构示意图；
图29为本公开实施例提供的一种半导体结构的俯视示意图；
图30为本公开实施例提供的两种半导体阵列的排布示意图；
图31为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
在半导体存储器的晶体管设计中，晶体管的源极和漏极通常位于栅极的水平两侧，这种结构下源极和漏极分别占用了不同的位置，使得在形成晶体管阵列时，晶体管阵列的面积较大，不利于半导体存储器的集成化。
基于此，本公开实施例提供一种半导体结构的制备方法，该方法包括：提供衬底；于衬底上方形成堆叠结构；对堆叠结构进行图案化处理，将堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域；其中，沟道区域沿第二方向延伸，第一源漏区域和第二源漏区域均沿第一方向延伸，且第一源漏区域和第二源漏区域位于沟道区域的同一侧；于第一源漏区域和第二源漏区域中分别形成沿第一方向延伸的第一源漏结构和第二源漏结构；于沟道区域中形成沿第二方向延伸的沟道结构。这样，在堆叠的半导体结构中，晶体管由沿第一方向延伸的沟道结构、位于沟道结构的同一侧且均沿第二方向延伸的第一源漏结构和第二源漏结构组成，三者形成横向U型晶体管，基于这种晶体管结构，有利于提高半导体结构的集成度，缩小半导体结构的面积。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种半导体结构的制备方法的流程示意图。如图1所示，该方法可以包括：
S101、提供衬底。
需要说明的是，本公开实施例提供的制备方法应用于制备半导体结构，该半导体结构可以为三维(three dimensional，3D)半导体结构，主要应用于DRAM等半导体存储器中。在制备该半导体结构时，首先提供一衬底。其中，衬底可以为硅衬底或者硅、锗、硅锗化合物等其它合适的衬底材料，例如掺杂或者非掺杂的单晶硅衬底、多晶硅衬底等，本公开实施例对此不作具体限定。
S102、于衬底上方形成堆叠结构。
需要说明的是，在衬底上方形成堆叠结构，用以制备3D半导体结构。
在一些实施例中，于衬底上方形成堆叠结构，可以包括：
于衬底上方形成衬底隔离层；
于衬底隔离层上方形成至少一层堆叠层；
于至少一层堆叠层上方形成支撑层；
其中，于衬底上方形成至少一层堆叠层，可以包括：
于衬底隔离层上方形成支撑层，于支撑层上方形成第一隔离层，于第一隔离层上方形成第一保护层，于第一保护层上方形成牺牲层，于牺牲层上方形成第二保护层，于第二保护层上方形成第二隔离层，形成一层堆叠层；
重复执行形成一层堆叠层的步骤，直至得到至少一层堆叠层。
需要说明的是，图2为形成堆叠结构后所得的结构示意图。如图2所示，在形成堆叠结构时，首先在衬底10上方形成衬底隔离层11，然后在衬底隔离层11上方形成至少一层堆叠层12，并在至少一层堆叠层12的上方形成一层支撑层121，从而得到堆叠结构。在本公开实施例中，以图2示出的三层堆叠层12为示例对本方法的实现进行描述，在实际生产中，堆叠层12的层数可以结合实际为任意层数，本公开实施例对此不作具体限定。
还需要说明的是，堆叠层12具体可以包括支撑层121、第一隔离层122、第一保护层123、牺牲层124、第二保护层125和第二隔离层126；其中，第一层堆叠层12的形成方式为：首先在衬底隔离层11上方形成支撑层121，然后在支撑层121上方形成第一隔离层122，然后在第一隔离层122上方形成第一保护层123，然后在第一保护层123上方形成牺牲层124，然后在牺牲层124上方形成第二保护层125，然后在第二保护层125上方形成第二隔离层126，从而得到一层堆叠层12；接着在第一层堆叠层12的上方形成第二层堆叠层12，并重复执行，直至得到所需层数的堆叠层12。
接着在至少一层堆叠层12的上方再形成一层支撑层121。基于这种结构，如图2所示，在每个牺牲层124的上下两侧都对称分布着保护层(第一保护层123和第二保护层125)、隔离层(第一隔离层122和第二隔离层126)以及支撑层121。
其中，牺牲层124所在位置用于后续形成晶体管的沟道、电容的下电极、字线等，牺牲层124的厚度可以为15-25纳米(nm)。
进一步地，在一些实施例中，衬底隔离层、第一隔离层和第二隔离层的材料可以包括二氧化硅；支撑层的材料可以包括氮化硅；第一保护层和第二保护层的材料可以包括低介电常数(low k)材料，牺牲层的材料可以包括非掺杂多晶硅。
需要说明的是，在本公开实施例中，堆叠层具体可以是从下至上依次排布的氮化硅/二氧化硅/low k/非掺杂多晶硅/low k/二氧化硅(SiN/SiO2/Low K/Un-Doped Poly/Low K/SiO2)组成的叠层，这样，在形成堆叠层时，只需要简单的沉积工艺就可以实现。在传统的叠层中，通常以外延方式形成硅/锗化硅(Si/GeSi)叠层，在堆叠过程中会遇到掺杂和应力问题，导致形成多层堆叠层的难度较大；而采用本公开实施例的这种堆叠层，则可以很好地解决掺杂和应力的问题，不仅工艺简单易实现，还可以形成较多数量的堆叠层，从而增加最终形成的一晶体管一电容器结构(1 Transistor 1 Capacitor，1T1C)的数量，得到集成度更高的半导体结构，最终能够提高存储器的性能。
还需要说明的是，本公开实施例采用非掺杂多晶硅作为牺牲层，这样，由于非掺杂多晶硅和上下层的第一保护层和第二保护层之间的刻蚀选择比较大，便于后续对牺牲层进行刻蚀。
S103、对堆叠结构进行图案化处理，将堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域。
需要说明的是，在形成堆叠结构之后，对堆叠结构进行图案化处理，从而将堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域。可以理解的是，堆叠结构会被分割为多个沟道区域、多个第一源漏区域和多个第一源漏区域，分别用于在每一层堆叠层中形成多个晶体管。本公开实施例以一组沟道区域、第一源漏区域和第二源漏区域为例进行说明。
在一些实施例中，在对堆叠结构进行图案化处理之前，该方法还可以包括：
去除部分牺牲层，在堆叠层中形成第一凹槽；
于第一凹槽中形成第一金属层；
对堆叠结构进行图案化处理，将堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域，可以包括：
对堆叠结构和第一金属层进行图案化处理，在堆叠结构中形成分割沟槽，分割沟槽将堆叠结构分割为沟道区域、第一源漏区域、第二源漏区域，分割沟槽将第一金属层分割为第一金属柱和第二金属柱，且第一金属柱和第二金属柱均沿第一方向延伸；
其中，堆叠结构中还包括电容区域和字线区域，电容区域沿第一方向延伸，且电容区域与第一源漏区域连接；字线区域位于沟道区域的远离电容区域的一侧，且字线区域与沟道区域连接。
需要说明的是，图3为去除部分牺牲层后所得的结构示意图。如图3所示，在每一堆叠层12中，将牺牲层的右侧去除部分，在堆叠层12中形成第一凹槽127，第一凹槽127暴露出部分第一保护层123和部分第二保护层125。其中，去除牺牲层的方式可以为刻蚀去除。
在第一凹槽127中形成第一金属层128，图4示出了形成第一金属层后所得的结构示意图。如图4所示，第一金属层128完全形成在第一凹槽127中，形成第一金属层128的方式可以为沉积形成。
需要说明的是，第一金属层128的材料可以包括下述至少之一：钛(Ti)、氮化钛(TiN)、钴(Co)、钼(Mo)、铂(Pt)、钯(Pd)、镍(Ni)和钨(W)。其中，第一金属层128主要用于形成电容的下电极层(也称下电极、下极板、下电极板等)。另外，第一金属层128采用纯金属材料还可以同时作为晶体管的一端(例如：漏极端Drain)与电容连接的电极，以及作为晶体管的另一端(例如：源极端Source)与位线连接的电极。
对堆叠结构和第一金属层同时进行图案化处理，以将堆叠结构和第一金属层均分割开。图案化处理的方式可以为：首先在堆叠结构上方形成第一掩膜层，第一掩膜层具有将堆叠结构和第一金属层进行分割的第一图案，然后将第一图案转移至堆叠结构和第一金属层中，并去除第一掩膜层。
具体地，图5为形成第一掩膜层后所得结构的俯视示意图。图5中的(a)和(b)分别示出了两种不同的实现方式，但是不管对于哪种实现方式，都可以划分为图5中相邻两个虚线之间示出的半导体结构单元100来实现，只是排布方式有所不同而已。如图5所示，第一掩膜层13可以具有多个呈“U”型的第一图案，第一图案暴露下方支撑层121。在后续描述中，以图5中的虚线框中示出的部分作为示例对本公开实施例的实现进行描述。
具体地，图6为形成第一掩膜层后所得的结构示意图，在图6中，(d)为俯视示意图，具体为图5中的虚线框中的部分，(a)为在(d)中的aa’方向的截面示意图，(b)为在(d)中的bb’方向的截面示意图，(c)为在(d)中的cc’方向的截面示意图。如图6所示，在aa’方向，隔离结构上方完成形成第一掩膜层13，在bb’方向，隔离结构上方部分区域形成第一掩膜层13，在cc’方向，隔离结构上方部分区域形成第一掩膜层13，而且在bb’方向形成的第一掩膜层13的长度大于在cc’方向形成的第一掩膜层13的长度。其中，第一掩膜层的材料可以为光刻胶，或者单层掩膜、复合掩膜等。形成第一掩膜层的方式可以为沉积，去除第一掩膜层的方式可以为刻蚀。
图7为将第一图案转移至堆叠结构和第一金属层后所得的结构示意图。在图7中，(d)为俯视示意图，在(d)中，将沟道区域101、第一源漏区域102和第二源漏区域103进行了标识，同时还标识出了电容区域104和字线区域105。如图7中的(d)所示，沟道区域101沿第二方向延伸，第一源漏区域102和第二源漏区域103均沿第一方向延伸，且第一源漏区域102和第二源漏区域103位于沟道区域101的同一侧(在图7中，第一源漏区域102和第二源漏区域103位于沟道区域101的右侧)，电容区域104与第一源漏区域102连接，第一源漏区域位于沟道区域101和电容区域104之间，电容区域104也沿第一方向延伸，字线区域105位于沟道区域101的远离电容区域104的一侧，且与沟道区域101连接，在图7中，字线区域105位于沟道区域101的左侧。其中，第一方向和第二方向相交，夹角可以为图7所示的90度。
在图7中，(a)为在(d)中的aa’方向的截面示意图，(b)为在(d)中的bb’方向的截面示意图，(c)为在(d)中的cc’方向的截面示意图。转移第一图案并去除第一掩膜层，将堆叠结构中形成的沟槽记作分割沟槽14，其中，形成在堆叠层12中的第一金属层也被分割沟槽14分割开，如(a)所示，在第一源漏区域102和电容区域104对应的位置，保留在堆叠层12中的第一金属层形成第一金属柱129；如(b)所示，在第二源漏区域103对应的位置，保留在堆叠层12中的第一金属层形成第二金属柱130。可以看出，第一金属柱129的长度与第一金属层的长度相同，第二金属柱130的长度则小于第一金属层的长度。如(c)所示，在cc’方向，第一金属层被全部去除。也就是说，第一凹槽在将堆叠结构分割为几个区域的同时，还将第一金属层分割为第一金属柱129和第二金属柱130，第一金属柱129和第二金属柱130均沿第一方向延伸。
在一些实施例中，该方法还可以包括：
于分割沟槽中形成支撑结构；
于支撑结构中形成狭缝；其中，狭缝形成于支撑结构与电容区域的交界处；
去除位于狭缝之间的电容区域中的衬底隔离层、支撑层、第一隔离层、第一保护层、第二保护层和第二隔离层，以暴露位于电容区域的第一金属柱，被暴露的第一金属柱形成下电极层，未暴露的第一金 属柱位于第一源漏区域，形成第一电极结构；
于下电极层的表面形成介质层、上电极层和填充结构。
需要说明的是，图8为形成支撑结构后所得的结构示意图。在图8中，(a)为在(d)中的aa’方向的截面示意图，(b)为在(d)中的bb’方向的截面示意图，(c)为在(d)中的cc’方向的截面示意图。
如图8所示，支撑结构15完全填充分割沟槽，形成支撑结构15的方式可以为沉积形成。需要说明的是，支撑结构15与支撑层121可以为相同的材料，例如均为氮化硅，为了区分两者，在附图中将支撑层121和支撑结构15以不同的填充示出。
在支撑结构中形成狭缝，以便后续刻蚀工艺的进行。图9为形成狭缝后所得结构的俯视示意图，如图9所示，狭缝16可以是对支撑结构15进行刻蚀形成的，形成位置为支撑结构15和电容区域104的交界处。也就是说，在每个电容区域104的两侧，都形成有狭缝16，电容区域104位于两个狭缝16之间。
将位于电容区域中的衬底隔离层、支撑层、第一隔离层、第一保护层和第二保护层均去除，去除方式可以为通过狭缝引入刻蚀剂或者刻蚀气体，暴露出下电极层。图10为暴露下电极层后所得的结构示意图，对应前述俯视图中aa’方向的截面。如图10所示，第一金属柱129的被暴露出来的部分就是第一金属柱129的位于电容区域104中的部分，用于形成电容的下电极层，第一金属129的未被暴露的部分就是第一金属柱129的位于第一源漏区域102中的部分，用于作为第一电极结构，将电容的下电极层和后续形成的晶体管的一端电连接。另外，第二金属柱130均位于第二源漏区域103中，用于作为第二电极结构，将后续形成的位线与晶体管的另一端电连接。
在下电极层的表面形成介质层、上电极层以得到电容，图11为形成上电极层后所得的结构示意图。在图11中，(a)为俯视图，(b)为(a)中aa’方向的截面示意图。如图11所示，在下电极层被暴露出来以后，首先在下电极层的表面形成介质层17，同时，介质层17还形成在被暴露的堆叠结构中的其它部分的表面；然后在介质层17的表面形成上电极层18(也称作上极板、上电极板等)，从而形成了多个电容。其中，形成介质层17和上电极层18的方式可以均为沉积形成，介质层17的材料可以为高介电常数(High k)材料，例如氧化铪、氧化锆、氧化镧、氧化铝、铪硅氧化物、铪氮氧化物等；上电极层18的材料可以和第一金属层相同，这里不再赘述。
在上电极层的表面形成填充结构。图12为形成填充结构后所得的结构示意图，其中，(a)为俯视图，(b)为(a)中aa’方向的截面示意图。其中，形成填充结构19的方式可以为沉积，填充结构19的材料可以为多晶硅，如图12所示，填充结构19完全填充上电极层18的间隙。
S104、于第一源漏区域和第二源漏区域中分别形成沿第一方向延伸的第一源漏结构和第二源漏结构。
需要说明的是，在前述步骤中，已经形成了多个电容、多个第一电极结构和多个第二电极结构。在本步骤中，形成第一源漏结构和第二源漏结构，第一源漏结构形成在第一源漏区域中，沿第一方向延伸，第二源漏结构形成在第一源漏区域中，也沿第一方向延伸。
在一些实施例中，于第一源漏区域和第二源漏区域中分别形成沿第一方向延伸的第一源漏结构和第二源漏结构，可以包括：
去除剩余的牺牲层，在堆叠层中形成第二凹槽，第二凹槽暴露第一电极结构和第二金属柱；
于第二凹槽中形成初始源漏结构；
去除部分初始源漏结构，保留与第一电极结构连接的部分初始源漏结构以及保留与第二金属柱连接的部分初始源漏结构，形成第一源漏结构和第二源漏结构；
其中，与第一电极结构连接的部分初始源漏结构形成第一源漏结构，与第二金属柱连接的部分初始源漏结构形成第二源漏结构。
需要说明的是，图13为形成第二凹槽后所得的结构示意图，其中，(a)为前述aa’方向的截面示意图，(b)为前述bb’方向的截面示意图，(c)为前述cc’方向的截面示意图。如图13所示，这时候牺牲层已经全部被去除，原牺牲层所在的位置形成第二凹槽20。
在第二凹槽中形成初始源漏结构，图14为形成初始源漏结构后所得的结构示意图，其中，(a)为前述aa’方向的截面示意图，(b)为前述bb’方向的截面示意图，(c)为前述cc’方向的截面示意图。如图14所示，初始源漏结构21完全形成在第二凹槽内，形成初始源漏结构21的方式可以为原子层沉积(Atimic layer Deposition，ALD)。其中，初始源漏结构21的材料可以包括下述至少之一：氧化铟(In2O3)、氧化锌(ZnO)、铟锌氧化物(IZO)、铟稼氧化物(IGO)、铟稼锌氧化物(IGZO)、铟锌锡氧化物(IZTO)、氧氮化锌(ZnON)。
需要说明的是，本公开实施例采用IGZO等金属氧化物材料作为沟道材料，这种材料的特性在于可以随意转化为导体或绝缘体。由于IGZO对水以及氧都相当敏感，一定厚度的SiO2(第一隔离层和第二隔离层)和SiN(支撑层)可以用来帮助隔离空气中的氧气和水蒸气。
去除部分初始源漏结构，形成第一源漏结构和第二源漏结构。图15为形成第一源漏结构和第二源漏结构后所得的结构示意图，其中，(a)为前述aa’方向的截面示意图，(b)为前述bb’方向的截面示意 图，(c)为前述cc’方向的截面示意图。如图15所示，将初始源漏结构去除一部分，在aa’方向，保留与第一电极结构(第一金属柱129)连接的初始源漏结构形成第一源漏结构22，在bb’方向，保留与第二电极结构(第二金属柱130)连接的初始源漏结构形成第二源漏结构23，在cc’方向，初始源漏结构均被去除。也就是说，在图15中，第一源漏结构22和第二源漏结构23是不连接的，而且第一源漏结构22和第二源漏结构23都是沿第一方向延伸的。
S105、于沟道区域中形成沿第二方向延伸的沟道结构。
在前述步骤中，在去除部分初始源漏结构以形成第一源漏结构和第二源漏结构的同时或者之后，该方法还可以包括：
去除不位于第一源漏结构和第二源漏结构的表面的第一保护层和第二保护层，形成第三凹槽，第三凹槽暴露部分第一隔离层和部分第二隔离层。
需要说明的是，如图15所示，位于第一源漏结构22和第二源漏结构23的表面的第一保护层123和第二保护层125被保留，其余位置的第一保护层123和第二保护层125被去除，形成第三凹槽24，第三凹槽24暴露出部分第一隔离层122和部分第二隔离层126。
然后在第三凹槽中形成沟道结构。在一些实施例中，于沟道区域中形成沿第二方向延伸的沟道结构，可以包括：
于第三凹槽中形成初始沟道层，且初始沟道层形成在被暴露的第一隔离层、第二隔离层、第一源漏结构、第二源漏结构、第一保护层和第二保护层的表面；其中，初始沟道层包括初始上沟道层、初始下沟道层和沟道连接层，初始上沟道层形成在第二隔离层的表面，初始下沟道层形成在第一隔离层的表面，沟道连接层形成在第一源漏结构、支撑结构和第二源漏结构的表面；
沿第一方向去除部分初始上沟道层和部分初始下沟道层，保留的初始上沟道层形成上沟道层，保留的初始下沟道层形成下沟道层；
其中，上沟道层、下沟道层和沟道连接层组成沟道结构。
需要说明的是，图16为形成初始沟道层后所得的结构示意图，其中，(a)为前述aa’方向的截面示意图，(b)为前述bb’方向的截面示意图，(c)为前述cc’方向的截面示意图。如图16所示，初始沟道层由初始上沟道层26、初始下沟道层27和沟道连接层28组成，初始沟道层形成在第三凹槽内，但是没有完全填充第三凹槽。其中，初始上沟道层26形成在第二隔离层126的表面，初始下沟道层27形成在第一隔离层122的表面，沟道连接层28形成在第一源漏结构22、第二源漏结构23和第二隔离层126的表面，且位于初始上沟道层26和初始下沟道层27之间，在初始上沟道层26和初始下沟道层27之间，形成有第四凹槽25。
还需要说明的是，初始上沟道层26、初始下沟道层27和沟道连接层28是同时沉积形成的，沟道连接层28将初始上沟道层26和初始下沟道层27连接起来，三者组成的是完整的初始沟道层，划分为三个部分只是为了便于描述，因此在附图中增加了线条进行区分，实际中的初始沟道层是一个完整的整体，无需边界进行区分。另外，初始沟道层和第一源漏结构22以及第二源漏结构23的材料可以是相同的，附图中在连接处增加了线条只是为了便于进行区分。也就是说，初始沟道层的材料也可以包括下述至少之一：氧化铟(In2O3)、氧化锌(ZnO)、铟锌氧化物(IZO)、铟稼氧化物(IGO)、铟稼锌氧化物(IGZO)、铟锌锡氧化物(IZTO)、氧氮化锌(ZnON)。
沿第一方向去除部分初始上沟道层和部分初始下沟道层，形成上沟道层和下沟道层。图17为形成上沟道层和下沟道层后所得的结构示意图，图17为前述aa’方向的截面示意图。如图17所示，沿第一方向将初始上沟道层和初始下沟道层去除部分，保留的初始上沟道层形成上沟道层29，保留的初始下沟道层形成下沟道层30。
这样，本公开实施例形成的沟道结构包括上下水平延伸排布的上沟道层和下沟道层，两者组成双沟道结构，相较于传统的沟道结构，这种双沟道结构能够承受更高的电流，性能更好，不易被高电流损坏。
在一些实施例中，在沿第一方向去除部分初始上沟道层和部分下沟道层之前，该方法还可以包括：
于第四凹槽中形成沟道牺牲层；
沿第一方向去除部分初始上沟道层和部分下沟道层，可以包括：
以沟道牺牲层作为初始沟道层的刻蚀保护层，沿第一方向对初始上沟道层和初始下沟道层进行刻蚀处理，去除部分初始上沟道层和部分下沟道层；
去除沟道牺牲层。
需要说明的是，去除部分初始上沟道层和部分初始下沟道层可以为刻蚀，为了避免初始上沟道层和初始下沟道层被去除过多，以及为了避免初始上沟道层和初始下沟道层的表面被刻蚀，在去除部分初始上沟道层和部分初始下沟道层之前，本公开实施例还可以先形成刻蚀保护层。图18为形成刻蚀保护层后所得的结构示意图。如图18所示，刻蚀保护层31完全形成在第四凹槽内。
以刻蚀保护层31作为保护，沿第一方向对初始上沟道层26和初始下沟道层27进行刻蚀，直至得到 上沟道层29和下沟道层30，这样，能够避免初始上沟道层26和初始下沟道层27被过多刻蚀掉，进而避免对结构产生不良影响，然后再将刻蚀保护层31去除。其中，刻蚀保护层31的材料可以为low k材料。
在一些实施例中，该方法还可以包括：
去除部分第一隔离层和部分第二隔离层，在支撑层之间形成第五凹槽，以暴露上沟道层和下沟道层；
于被第五凹槽暴露的沟道结构和支撑层的表面形成第三隔离层；其中，形成于沟道结构的表面的第三隔离层形成栅介质层；
于第三隔离层之间形成第二金属层；其中，形成于沟道区域中的第二金属层形成栅导电层，形成于字线区域的第二金属层形成字线，字线沿第二方向延伸。
需要说明的是，在刻蚀形成上沟道层和下沟道层的同时或者之后，还可以将第一隔离层和第二隔离层部分去除，形成第五凹槽32，第五凹槽32暴露上沟道层和下沟道层，具体如图17所示，其中，上沟道层29、下沟道层30和沟道连接层28组成沟道结构。
参见图19，其示出了本公开实施例提供的一种半导体结构的局部结构示意图一。如图19所示，其示出的是沟道结构、第一源漏结构22、第二源漏结构23、第一电极结构1291、第二电极结构(第二金属柱130)的连接关系的立体结构图。如图19所示，第一源漏结构22沿第一方向延伸，一端与第一电极结构1291连接，另一端与沟道结构连接；第二源漏结构23沿第一方向延伸，一端与第二电极结构连接，另一端与沟道结构连接；沟道结构沿第二方向延伸。第一源漏结构22和第二源漏结构23分别用于形成晶体管的源极和漏极。在这种结构中，如图19所示，第一源漏结构22、第二源漏结构23和沟道结构呈“U”型(从俯视图看)，这样，第一源漏结构22和第二源漏结构23均是位于沟道结构的延伸方向的一侧，并与沟道结构垂直连接，相较于传统的源极和漏极分别分布于沟道的左右两侧的结构，这种“U”型结构有利于缩小半导体结构的体积，增加半导体结构的集成度。
继续在沟道结构和支撑层的表面形成第三隔离层。图20为形成第三隔离层后所得的结构示意图。如图20所示，第三隔离层33形成在第五凹槽内的沟道结构和支撑层121的表面，第三隔离层33的形成方式可以为沉积形成，第三隔离层33的材料可以为二氧化硅。其中，形成在沟道结构表面的第三隔离层33形成晶体管的栅介质层(也可以称作栅氧化层)，形成在支撑层121的表面的第三隔离层33用于将后续形成的字线进行绝缘隔离。
在第三隔离层之间形成第二金属层。图21为形成第二金属层后所得的结构示意图，如图21所示，第二金属层34完全填充三隔离层33之间的空隙，即完全填充第五沟槽。这里，形成于沟道区域101中的一部分第二金属层34形成晶体管的栅导电层，形成在字线区域105的另一部分第二金属层34则形成字线，也就是说，在本公开实施例中，字线和栅导电层是一体形成的。其中，字线可以为阶梯式字线。
参见图22，其示出了本公开实施例提供的一种半导体结构的局部结构示意图二。图22为在图19的基础上，形成栅介质层和栅导电层后的结构示意图。在这种结构中，如图22所示，第一源漏结构22、第二源漏结构23、沟道结构、栅介质层、栅导电层组成横向U型晶体管。而且该晶体管中的栅导电层、栅介质层和沟道结构组成七面环栅的栅极结构，具体的七个面如图中的①、②、③、④、⑤、⑥和⑦所示。基于这种七面环栅的栅极结构，能够在缩小晶体管尺寸的同时，保证有效的沟道长度，增加了半导体结构的稳定性和可靠性。
至此，在该半导体结构中，电容、晶体管和字线均已经形成。接下来形成位线，在一些实施例中，该方法还可以包括：
对堆叠结构和支撑结构进行图案化处理，形成位线沟槽，位线沟槽暴露部分第二金属柱的远离第二源漏结构的一侧；
于位线沟槽中形成位线，位线沿第三方向延伸。
需要说明的是，图23为形成位线沟槽后所得的结构示意图。如图23所示，位线沟槽35将部分第二金属柱130暴露。形成位线沟槽35的方式可以为：首先在上一步骤所得结构的上方形成第二掩膜层，第二掩膜层具有第二图案，第二图案暴露出需要形成位线的区域。然后将第二图案进行转移，去除位于第二图案下方的堆叠结构和支撑结构15将部分第二金属柱130暴露出来，并去除第二掩膜层。
然后在位线沟槽中形成位线，图24为形成位线后所得的结构示意图。如图24所示，位线36完全形成在位线沟槽中，第二金属柱130(即第二电极结构)将第二源漏结构23和位线36进行电连接。
如图24所示，位线36沿第三方向延伸，形成于不同堆叠层中的晶体管可以共享位线36。形成位线36的方式可以为沉积，位线36的材料可以包括氮化钛或者金属等导电材料。
还需要说明的是，本公开实施例可以同时形成多个晶体管，在每个沟道区域中，沟道结构、栅介质层和栅导电层组成晶体管的栅极结构，沿第二方向，排列有多个栅极结构。这时候，多个栅极结构还连接在一起，因此还需要将多个晶体管的栅极结构分割开。在一些实施例中，该方法还可以包括：
对堆叠结构进行图案化处理，于相邻的栅极结构之间形成分割沟槽；
于分割沟槽中形成隔离结构，以将多个栅极结构分割开。
需要说明的是，图25为形成隔离沟槽后所得结构的俯视示意图。如图25所示，隔离沟槽37形成在沟道区域101之间，也就是栅极结构之间。沿第二方向，隔离沟槽37和沟道区域101间隔排列，从而将形成在沟道区域101中的连接在一起的栅极结构分割开。
进一步地，在隔离沟槽中形成隔离结构，得到本公开实施例提供的半导体结构。图26为本公开实施例提供的半导体结构的组成结构示意图，其中，(e)为俯视示意图，(a)为在(e)中aa’方向的截面示意图，(b)为在(e)中bb’方向的截面示意图，(c)为在(e)中cc’方向的截面示意图，(d)为在(e)中dd’方向的截面示意图，如图26所示，隔离结构38完全形成在隔离沟槽中。从(e)中可以明显看出，隔离结构38将连在一起的沟道区域101分割开，也就是将形成在沟道区域中的连接在一起的栅极结构分割开。隔离结构38的形成方式可以为沉积，材料可以包括二氧化硅等绝缘材料，从而能够将各栅极结构进行绝缘隔离，避免发生漏电。
还需要说明的是，以DRAM为例，1T1C结构为基本的存储单元，在图26中，隔离结构38将栅极结构分割开，也就是说，将每个1T1C结构单元分隔开成独立的存储单元，互相之间不会发生漏电干扰。
示例性地，参见图27，其示出了本公开实施例提供的一种半导体结构的立体结构示意图。如图27所示，字线可以为阶梯状字线，沿第二方向延伸，电容沿第一方向延伸，位线沿第三方向延伸。另外，图27为半导体结构的部分立体结构，衬底、隔离结构等未示出。其中，在本公开实施例中，第一方向、第二方向和第三方向可以为相互垂直的方向，三个方向组成空间直角坐标系，在该空间直角坐标系中，第一方向为水平的x方向，第二方向为水平的y方向，第三方向为垂直的z方向。
图28示出了本公开实施例提供的一种半导体结构的部分立体结构示意图，为图27中的一个半导体结构单元的局部放大。如图28所示，本公开实施例形成的半导体结构形成呈U型的晶体管，并且晶体管的栅极结构为七面环栅结构，沟道结构具有上下的双沟道层，其中，在U型晶体管中，第一源漏结构与电容连接，第一源漏结构可以用于形成晶体管的漏极，第二源漏结构与位线连接，第二源漏结构可以用于形成晶体管的源极，栅极结构与字线连接。
进一步地，图29示出了本公开实施例提供的一种半导体结构的俯视示意图，如图29所示，其示出了多个间隔排列的U型晶体管的俯视四示意图，以及与晶体管相连接的字线、位线和电容等(部分结构未示出)。前述附图中的aa’与(a)中的aa’对应，是在电容和第一源漏结构处的截面，前述附图中的bb’与(a)中的bb’对应，是在第二源漏结构和位线处的截面。图29中的(b)用方框示出了隔离结构的形成位置，如(b)所示，在形成隔离结构之后，连在一起的沟道结构就会断开，最终形成多个互相独立的晶体管结构。
进一步地，结合图29，图30示出了两种半导体阵列的排布示意图。其示出了前述的半导体结构单元的两种不同的阵列排布方式。在(a)中，在阵列的左右两侧，半导体结构单元都是依次顺序排列，且左右两侧的电容穿插设置。在(b)中，在阵列的左右两侧，相邻的半导体结构阵列呈对称分布。这两种版图排布方式均能够节省版图面积，增加了半导体就结构阵列的集成度。在实际中，半导体结构也可以以其他方式进行排列，本公开实施例对此不作具体限定。
本公开实施例提供了一种半导体结构的制备方法，包括：提供衬底；于衬底上方形成堆叠结构；对堆叠结构进行图案化处理，将堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域；其中，沟道区域沿第二方向延伸，第一源漏区域和第二源漏区域均沿第一方向延伸，且第一源漏区域和第二源漏区域位于沟道区域的同一侧；于第一源漏区域和第二源漏区域中分别形成沿第一方向延伸的第一源漏结构和第二源漏结构；于沟道区域中形成沿第二方向延伸的沟道结构；其中，第一源漏结构、第二源漏结构和沟道结构形成横向U型晶体管。这样，在堆叠的半导体结构中，晶体管可以由沟道结构、第一源漏结构和第二源漏结构组成，沟道结构沿第一方向延伸，第一源漏结构和第二源漏结构沿第二方向延伸，三者组成横向U型晶体管，有利于提高半导体结构的集成度，缩小半导体结构的面积；另外，晶体管的沟道为上下水平排布的双沟道结构，还能够增加晶体管的驱动电流强度，U型晶体管的栅极结构具有七面环栅的结构，保证了晶体管的有效沟道长度，还能够增加晶体管的稳定性和可靠性。
基于前述的半导体结构的制备方法，本公开的另一实施例中，提供了一种半导体结构，如图26所示，该半导体结构可以包括：
衬底10；
形成于衬底10上方的堆叠结构；堆叠结构包括沟道区域101、第一源漏区域102和第二源漏区域103；其中，沟道区域101沿第二方向延伸，第一源漏区域102和第二源漏区域103均沿第一方向延伸，且第一源漏区域102和第二源漏区域103位于沟道区域101的同一侧；
形成于第一源漏区域102中的第一源漏结构22和形成于第二源漏区域103中的第二源漏结构23，且第一源漏结构22和第二源漏结构23均沿第一方向延伸；
形成于沟道区域101中的沟道结构，且沟道结构沿第二方向延伸。
需要说明的是，在图26中，(e)为半导体结构的俯视示意图，(a)为在(e)中aa’方向的截面示 意图，(b)为在(e)中bb’方向的截面示意图，(c)为在(e)中cc’方向的截面示意图，(d)为在(e)中dd’方向的截面示意图；其中，第一源漏结构22、第二源漏结构23和沟道结构可以形成横向U型晶体管。
在一些实施例中，在沟道区域101，堆叠结构可以包括：
衬底隔离层11；形成于衬底隔离层11上方的至少一层堆叠层12；形成于至少一层堆叠层12上方的支撑层121；其中，堆叠层12可以包括支撑层121、第一隔离层122、栅极结构和第二隔离层126；其中，栅极结构包括沟道结构、形成于沟道结构的表面的栅介质层和形成于栅介质层的表面的栅导电层。
在一些实施例中，沟道结构、第一源漏结构和第二源漏结构的材料可以包括下述至少之一：氧化铟、氧化锌、铟锌氧化物、铟稼氧化物、铟稼锌氧化物、铟锌锡氧化物、氧氮化锌。
在一些实施例中，在第一源漏区域102，堆叠层12包括支撑层121、形成于支撑层121上方的第一隔离层122、形成于第一隔离层122上方的第一保护层123、形成于第一保护层123上方的第一源漏结构22，形成于第一源漏结构22上方的第二保护层125，形成于第二保护层125上方的第二隔离层126；
在第二源漏区域103，堆叠层12包括支撑层121、形成于支撑层121上方的第一隔离层122、形成于第一隔离层122上方的第一保护层123、形成于第一保护层123上方的第二源漏结构23，形成于第二源漏结构23上方的第二保护层125，形成于第二保护层125上方的第二隔离层126。
在一些实施例中，沟道结构包括上沟道层29、下沟道层30和沟道连接层28；其中，
沿第一方向，上沟道层29与第二保护层125连接，下沟道层30与第一保护层123连接；沟道连接层28形成在上沟道层29的与第二保护层125连接的一端和下沟道层30的与第一保护层123连接的一端之间，且沟道连接层28与第一源漏结构22的一端和第二源漏结构23的一端连接。
其中，衬底隔离层、第一隔离层、第二隔离层的材料包括二氧化硅；支撑层的材料包括氮化硅；第一保护层和第二保护层的材料包括low k材料。
在一些实施例中，堆叠结构中还包括电容区域104和字线区域105，电容区域104沿第一方向延伸，且电容区域104与第一源漏区域102连接；字线区域105位于沟道区域101的远离电容区域104的一侧，且字线区域105与沟道区域101连接。
在一些实施例中，半导体结构还包括第三隔离层33，第三隔离层33形成在沟道结构、第一隔离层122、第二隔离层126和支撑层121的表面，其中，形成在沟道区域101的第三隔离层33形成栅介质层；
在字线区域105，堆叠层12包括：支撑层121、第三隔离层33和字线；其中，字线形成在第三隔离层33之间。
需要说明的是，如图26所示，在半导体结构还包括第二金属层34，第二金属层34形成在第三隔离层33之间的间隙中，且完全填充第三隔离层33之间的间隙。其中，形成在沟道区域101中的第二金属层34作为晶体管的栅导电层，形成在字线区域105中的第二金属层作为字线。其中，字线可以为阶梯状字线，具体可以参照图27。
在一些实施例中，半导体结构还可以包括支撑结构15；支撑结构15将堆叠结构分割为沟道区域101、第一源漏区域102和第二源漏区域103。
在一些实施例中，半导体结构还包括沿第一方向延伸的第一金属柱129，第一金属柱129的一部分形成在第一源漏区域102内的第一保护层123和第二保护层125之间，形成第一电极结构，且与第一源漏结构22连接；第一金属柱129的另一部分形成在电容区域104内，形成下电极层，下电极层的表面形成有介质层17，介质层17的表面形成有上电极层18，上电极层18的间隙中形成有填充结构19。
在一些实施例中，半导体结构还包括36和第二金属柱130；其中，
位线36沿第三方向延伸；
第二金属柱130沿第一方向延伸，第二金属柱130的一部分形成在位于第二源漏区域103的第一保护层123和第二保护层125之间，且与第二源漏结构23连接，第二金属柱130的另一部分形成在位线36内。
在一些实施例中，如图26中的(e)所示，栅导电层、栅介质层和沟道结构形成栅极结构，沿第二方向，排列有多个栅极结构，半导体结构还包括分割结构38，分割结构38将栅极结构分割开。
对于本公开实施例中未披露的细节，可以参照前述实施例的描述而理解。
本公开实施例提供了一种半导体结构，包括：衬底；形成于衬底上方的堆叠结构；堆叠结构包括沟道区域、第一源漏区域和第二源漏区域；其中，沟道区域沿第二方向延伸，第一源漏区域和第二源漏区域均沿第一方向延伸，且第一源漏区域和第二源漏区域位于沟道区域的同一侧；形成于第一源漏区域中的第一源漏结构和形成于第二源漏区域中的第二源漏结构，且第一源漏结构和第二源漏结构均沿所述第一方向延伸；形成于沟道区域中的沟道结构，且沟道结构沿第二方向延伸；其中，第一源漏结构、第二源漏结构和沟道结构形成横向U型晶体管。这样，在堆叠的半导体结构中，晶体管由沿第一方向延伸的沟道结构、位于沟道结构的同一侧且均沿第二方向延伸的第一源漏结构和第二源漏结构组成，三者形成 横向U型晶体管，基于这种晶体管结构，有利于提高半导体结构的集成度，缩小半导体结构的面积。
本公开的又一实施例中，参见图31，其示出了本公开实施例提供的一种半导体存储器的组成结构示意图。如图31所示，该半导体结构300可以包括前述实施例任一项所述的半导体结构200。
在一些实施例中，该半导体存储器为3D DRAM。
需要说明的是，本公开实施例提供的半导体存储器300包括前述实施例所述的半导体结构200，属于新材料在新结构上的应用，在这种方法和材料应用下，3D DRAM的多层堆叠成为可能。
对于该半导体存储器300而言，由于其包括前述实施例所述的半导体结构，从而能够增加半导体存储器300的集成度，有利于半导体存储器的小型化。
以上所述，仅为本公开的较佳实施例，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
工业实用性
本公开实施例提供了一种半导体结构的制备方法、半导体结构和半导体存储器，该方法包括：提供衬底；于衬底上方形成堆叠结构；对堆叠结构进行图案化处理，将堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域；其中，沟道区域沿第二方向延伸，第一源漏区域和第二源漏区域均沿第一方向延伸，且第一源漏区域和第二源漏区域位于沟道区域的同一侧；于第一源漏区域和第二源漏区域中分别形成沿第一方向延伸的第一源漏结构和第二源漏结构；于沟道区域中形成沿第二方向延伸的沟道结构。这样，在堆叠的半导体结构中，晶体管由沿第一方向延伸的沟道结构、位于沟道结构的同一侧且均沿第二方向延伸的第一源漏结构和第二源漏结构组成，三者形成横向U型晶体管，基于这种晶体管结构，有利于提高半导体结构的集成度，缩小半导体结构的面积。

Claims (24)

  1. 一种半导体结构的制备方法，包括：
    提供衬底；
    于所述衬底上方形成堆叠结构；
    对所述堆叠结构进行图案化处理，将所述堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域；其中，所述沟道区域沿第二方向延伸，所述第一源漏区域和所述第二源漏区域均沿第一方向延伸，且所述第一源漏区域和所述第二源漏区域位于所述沟道区域的同一侧；
    于所述第一源漏区域和所述第二源漏区域中分别形成沿所述第一方向延伸的第一源漏结构和第二源漏结构；
    于所述沟道区域中形成沿所述第二方向延伸的沟道结构。
  2. 根据权利要求1所述的方法，其中，所述于所述衬底上方形成堆叠结构，包括：
    于所述衬底上方形成衬底隔离层；
    于所述衬底隔离层上方形成至少一层堆叠层；
    于所述至少一层堆叠层上方形成支撑层；
    其中，所述于所述衬底上方形成至少一层堆叠层，包括：
    于所述衬底隔离层上方形成所述支撑层，于所述支撑层上方形成第一隔离层，于所述第一隔离层上方形成第一保护层，于所述第一保护层上方形成牺牲层，于所述牺牲层上方形成第二保护层，于所述第二保护层上方形成第二隔离层，形成一层所述堆叠层；
    重复执行形成一层所述堆叠层的步骤，直至得到所述至少一层堆叠层。
  3. 根据权利要求2所述的方法，其中，
    所述衬底隔离层、所述第一隔离层和所述第二隔离层的材料包括二氧化硅；
    所述支撑层的材料包括氮化硅；
    所述第一保护层和所述第二保护层的材料包括low k材料，
    所述牺牲层的材料包括非掺杂多晶硅。
  4. 根据权利要求2所述的方法，其中，在所述对所述堆叠结构进行图案化处理之前，所述方法还包括：
    去除部分所述牺牲层，在所述堆叠层中形成第一凹槽；
    于所述第一凹槽中形成第一金属层；
    所述对所述堆叠结构进行图案化处理，将所述堆叠结构分割为沟道区域、第一源漏区域和第二源漏区域，包括：
    对所述堆叠结构和所述第一金属层进行图案化处理，在所述堆叠结构中形成分割沟槽，所述分割沟槽将所述堆叠结构分割为所述沟道区域、所述第一源漏区域、所述第二源漏区域，所述分割沟槽将所述第一金属层分割为第一金属柱和第二金属柱，且所述第一金属柱和所述第二金属柱均沿第一方向延伸；
    其中，所述堆叠结构中还包括电容区域和字线区域，所述电容区域沿所述第一方向延伸，且所述电容区域与所述第一源漏区域连接；所述字线区域位于所述沟道区域的远离所述电容区域的一侧，且所述字线区域与所述沟道区域连接。
  5. 根据权利要求4所述的方法，其中，所述方法还包括：
    于所述分割沟槽中形成支撑结构；
    于所述支撑结构中形成狭缝；其中，所述狭缝形成于所述支撑结构与所述电容区域的交界处；
    去除位于所述狭缝之间的电容区域中的所述衬底隔离层、所述支撑层、所述第一隔离层、所述第一保护层、所述第二保护层和所述第二隔离层，以暴露位于所述电容区域的所述第一金属柱，被暴露的所述第一金属柱形成下电极层，未暴露的所述第一金属柱位于所述第一源漏区域，形成第一电极结构；
    于所述下电极层的表面形成介质层、上电极层和填充结构。
  6. 根据权利要求5所述的方法，其中，所述于所述第一源漏区域和所述第二源漏区域中分别形成沿所述第一方向延伸的第一源漏结构和第二源漏结构，包括：
    去除剩余的所述牺牲层，在所述堆叠层中形成第二凹槽，所述第二凹槽暴露所述第一电极结构和所述第二金属柱；
    于所述第二凹槽中形成初始源漏结构；
    去除部分所述初始源漏结构，保留与所述第一电极结构连接的部分初始源漏结构以及保留与所述第二金属柱连接的部分初始源漏结构，形成所述第一源漏结构和所述第二源漏结构；
    其中，与所述第一电极结构连接的部分初始源漏结构形成第一源漏结构，与所述第二金属柱连接的 部分初始源漏结构形成第二源漏结构。
  7. 根据权利要求6所述的方法，其中，在所述去除部分所述初始源漏结构时，所述方法还包括：
    去除不位于所述第一源漏结构和所述第二源漏结构的表面的所述第一保护层和所述第二保护层，形成第三凹槽，所述第三凹槽暴露部分所述第一隔离层和部分所述第二隔离层；
    所述于所述沟道区域中形成沿所述第二方向延伸的沟道结构，包括：
    于所述第三凹槽中形成初始沟道层，且所述初始沟道层形成在被暴露的所述第一隔离层、所述第二隔离层、所述第一源漏结构、所述第二源漏结构、所述第一保护层和所述第二保护层的表面；其中，所述初始沟道层包括初始上沟道层、初始下沟道层和沟道连接层，所述初始上沟道层形成在所述第二隔离层的表面，所述初始下沟道层形成在所述第一隔离层的表面，所述沟道连接层形成在所述第一源漏结构、所述支撑结构和所述第二源漏结构的表面；
    沿所述第一方向去除部分所述初始上沟道层和部分所述初始下沟道层，保留的所述初始上沟道层形成上沟道层，保留的所述初始下沟道层形成下沟道层；
    其中，所述上沟道层、所述下沟道层和所述沟道连接层组成所述沟道结构。
  8. 根据权利要求7所述的方法，其中，所述初始源漏结构和所述初始沟道层的材料包括下述至少之一：氧化铟、氧化锌、铟锌氧化物、铟稼氧化物、铟稼锌氧化物、铟锌锡氧化物、氧氮化锌。
  9. 根据权利要求7所述的方法，其中，所述初始上沟道层和所述初始下沟道层之间形成有第四凹槽，在所述沿所述第一方向去除部分所述初始上沟道层和部分所述下沟道层之前，所述方法还包括：
    于所述第四凹槽中形成沟道牺牲层；
    所述沿所述第一方向去除部分所述初始上沟道层和部分所述下沟道层，包括：
    以所述沟道牺牲层作为所述初始沟道层的刻蚀保护层，沿所述第一方向对所述初始上沟道层和所述初始下沟道层进行刻蚀处理，去除部分所述初始上沟道层和部分所述下沟道层；
    去除所述沟道牺牲层。
  10. 根据权利要求7所述的方法，其中，所述方法还包括：
    去除部分所述第一隔离层和部分所述第二隔离层，在所述支撑层之间形成第五凹槽，所述第五凹槽暴露所述上沟道层和所述下沟道层；
    于被所述第五凹槽暴露的所述沟道结构和所述支撑层的表面形成第三隔离层；其中，形成于所述沟道结构的表面的所述第三隔离层形成栅介质层；
    于所述第三隔离层之间形成第二金属层；其中，形成于所述沟道区域的所述第二金属层形成栅导电层，形成于字线区域的所述第二金属层形成字线，所述字线沿第二方向延伸。
  11. 根据权利要求5至10任一项所述的方法，其中，所述方法还包括：
    对所述堆叠结构和所述支撑结构进行图案化处理，形成位线沟槽，所述位线沟槽暴露所述第二金属柱的远离所述第二源漏结构的一侧；
    于所述位线沟槽中形成位线，所述位线沿第三方向延伸。
  12. 根据权利要求10所述的方法，其中，所述沟道结构、所述栅介质层和所述栅导电层组成栅极结构，沿所述第二方向，排列有多个所述栅极结构，所述方法还包括：
    对所述堆叠结构进行图案化处理，于相邻的所述栅极结构之间形成分割沟槽；
    于所述分割沟槽中形成隔离结构，以将多个所述栅极结构分割开。
  13. 一种半导体结构，包括：
    衬底；
    形成于所述衬底上方的堆叠结构；所述堆叠结构包括沟道区域、第一源漏区域和第二源漏区域；其中，所述沟道区域沿第二方向延伸，所述第一源漏区域和所述第二源漏区域均沿第一方向延伸，且所述第一源漏区域和所述第二源漏区域位于所述沟道区域的同一侧；
    形成于所述第一源漏区域中的第一源漏结构和形成于所述第二源漏区域中的第二源漏结构，且所述第一源漏结构和所述第二源漏结构均沿所述第一方向延伸；
    形成于所述沟道区域中的沟道结构，且所述沟道结构沿所述第二方向延伸。
  14. 根据权利要求13所述的半导体结构，其中，
    在所述沟道区域，所述堆叠结构包括：
    衬底隔离层；
    形成于所述衬底隔离层上方的至少一层堆叠层；
    形成于所述至少一层堆叠层上方的支撑层；
    其中，所述堆叠层包括支撑层、第一隔离层、栅极结构和第二隔离层；其中，所述栅极结构包括所述沟道结构、形成于所述沟道结构的表面的栅介质层和形成于所述栅介质层的表面的栅导电层。
  15. 根据权利要求14所述的半导体结构，其中，所述沟道结构、所述第一源漏结构和所述第二源漏结 构的材料包括下述至少之一：氧化铟、氧化锌、铟锌氧化物、铟稼氧化物、铟稼锌氧化物、铟锌锡氧化物、氧氮化锌。
  16. 根据权利要求14所述的半导体结构，其中，
    在所述第一源漏区域，所述堆叠层包括所述支撑层、形成于所述支撑层上方的所述第一隔离层、形成于所述第一隔离层上方的第一保护层、形成于所述第一保护层上方的所述第一源漏结构，形成于所述第一源漏结构上方的第二保护层，形成于所述第二保护层上方的第二隔离层；
    在所述第二源漏区域，所述堆叠层包括所述支撑层、形成于所述支撑层上方的所述第一隔离层、形成于所述第一隔离层上方的第一保护层、形成于所述第一保护层上方的所述第二源漏结构，形成于所述第二源漏结构上方的第二保护层，形成于所述第二保护层上方的第二隔离层。
  17. 根据权利要求16所述的半导体结构，其中，
    所述衬底隔离层、所述第一隔离层、所述第二隔离层的材料包括二氧化硅；
    所述支撑层的材料包括氮化硅；
    所述第一保护层和所述第二保护层的材料包括low k材料。
  18. 根据权利要求16所述的半导体结构，其中，所述堆叠结构中还包括电容区域和字线区域，所述电容区域沿所述第一方向延伸，且所述电容区域与所述第一源漏区域连接；所述字线区域位于所述沟道区域的远离所述电容区域的一侧，且所述字线区域与所述沟道区域连接。
  19. 根据权利要求18所述的半导体结构，其中，所述半导体结构还包括第三隔离层，所述第三隔离层形成在所述沟道结构、所述第一隔离层、所述第二隔离层和所述支撑层的表面，其中，形成在所述沟道区域的所述第三隔离层形成所述栅介质层；
    在所述字线区域，所述堆叠层包括：
    所述支撑层、所述第三隔离层和字线；
    其中，所述字线形成在所述第三隔离层之间。
  20. 根据权利要求19所述的半导体结构，其中，所述半导体结构还包括支撑结构；所述支撑结构将所述堆叠结构分割为所述沟道区域、所述第一源漏区域和所述第二源漏区域。
  21. 根据权利要求19所述的半导体结构，其中，所述半导体结构还包括沿第一方向延伸的第一金属柱，所述第一金属柱的一部分形成在所述第一源漏区域内的所述第一保护层和所述第二保护层之间，形成第一电极结构，且与所述第一源漏结构连接；所述第一金属柱的另一部分形成在所述电容区域内，形成下电极层，所述下电极层的表面形成有介质层，所述介质层的表面形成有上电极层，所述上电极层的间隙中形成有填充结构。
  22. 根据权利要求21所述的半导体结构，其中，所述半导体结构还包括位线和第二金属柱；其中，
    所述位线沿第三方向延伸；
    所述第二金属柱沿所述第一方向延伸，所述第二金属柱的一部分形成在位于所述第二源漏区域的所述第一保护层和所述第二保护层之间，且与所述第二源漏区域连接，所述第二金属柱的另一部分形成在位线内。
  23. 根据权利要求14所述的半导体结构，其中，所述栅导电层、所述栅介质层和所述沟道结构形成栅极结构，沿所述第二方向，排列有多个所述栅极结构，所述半导体结构还包括分割结构，所述分割结构将所述栅极结构分割开。
  24. 一种半导体存储器，包括如权利要求13至23任一项所述的半导体结构。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100200913A1 (en) * 2008-01-29 2010-08-12 Unisantis Electronics (Japan) Ltd. Semiconductor storage device
CN106684089A (zh) * 2015-11-05 2017-05-17 爱思开海力士有限公司 三维半导体器件及其制造方法
CN110931558A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 双垂直沟道晶体管、集成电路存储器及其制备方法
CN110931429A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 半导体器件及其制备方法
CN113314422A (zh) * 2021-04-20 2021-08-27 芯盟科技有限公司 U型晶体管及其制造方法、半导体器件及其制造方法
CN114334981A (zh) * 2021-12-30 2022-04-12 长江存储科技有限责任公司 一种半导体器件及其制备方法和三维存储器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100200913A1 (en) * 2008-01-29 2010-08-12 Unisantis Electronics (Japan) Ltd. Semiconductor storage device
CN106684089A (zh) * 2015-11-05 2017-05-17 爱思开海力士有限公司 三维半导体器件及其制造方法
CN110931558A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 双垂直沟道晶体管、集成电路存储器及其制备方法
CN110931429A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 半导体器件及其制备方法
CN113314422A (zh) * 2021-04-20 2021-08-27 芯盟科技有限公司 U型晶体管及其制造方法、半导体器件及其制造方法
CN114334981A (zh) * 2021-12-30 2022-04-12 长江存储科技有限责任公司 一种半导体器件及其制备方法和三维存储器

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