CN113314422A - U型晶体管及其制造方法、半导体器件及其制造方法 - Google Patents

U型晶体管及其制造方法、半导体器件及其制造方法 Download PDF

Info

Publication number
CN113314422A
CN113314422A CN202110423296.8A CN202110423296A CN113314422A CN 113314422 A CN113314422 A CN 113314422A CN 202110423296 A CN202110423296 A CN 202110423296A CN 113314422 A CN113314422 A CN 113314422A
Authority
CN
China
Prior art keywords
transistor
shaped
forming
wafer
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110423296.8A
Other languages
English (en)
Other versions
CN113314422B (zh
Inventor
华文宇
王喜龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ICLeague Technology Co Ltd
Original Assignee
ICLeague Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ICLeague Technology Co Ltd filed Critical ICLeague Technology Co Ltd
Priority to CN202110423296.8A priority Critical patent/CN113314422B/zh
Publication of CN113314422A publication Critical patent/CN113314422A/zh
Application granted granted Critical
Publication of CN113314422B publication Critical patent/CN113314422B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

本申请实施例提供一种U型晶体管及其制造方法、半导体器件及其制造方法，所述U型晶体管的制造方法包括：提供一晶圆，所述晶圆具有多个晶体管形成区域，每一所述晶体管形成区域具有一晶体管柱，每一所述晶体管柱具有一裸露的U型面；在每一所述晶体管柱的所述U型面上依次形成栅极氧化层和栅极；在所述晶体管柱的第一端，形成源极；在所述晶体管柱的第二端，形成漏极，其中，所述第一端和所述第二端分别为所述晶体管柱在第一方向上相对的两端，所述第一端与所述第二端在第二方向上的尺寸不同；所述第一方向为所述晶圆的厚度方向，所述第二方向垂直于所述第一方向；所述源极与所述漏极之间的晶体管柱构成所述晶体管的沟道区。

Description

U型晶体管及其制造方法、半导体器件及其制造方法
技术领域
本申请涉及半导体技术领域，涉及但不限于一种U型晶体管及其制造方法、半导体器件及其制造方法。
背景技术
晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(Dynamic Random Access Memory，DRAM)中，用于控制每一存储单元中的电容。
相关技术中，晶体管主要包括平面晶体管和填埋式沟道晶体管，然而不论是平面晶体管还是填埋式沟道晶体管，其源极(Source，S)和漏极(Drain，D)均位于栅极(Gate，G)的水平两侧，这种结构下源极和漏极分别占用了不同的位置，使得晶体管的面积较大。另外，在存储器件中，晶体管的源极和漏极形成后会分别连接不同的结构，当源极和漏极位于栅极的水平两侧时，容易导致存储器内部的电路布线复杂，制造工艺难度大。
发明内容
有鉴于此，本申请实施例提供一种U型晶体管及其制造方法、半导体器件及其制造方法。
第一方面，本申请实施例提供一种U型晶体管的制造方法，所述方法包括：
提供一晶圆，所述晶圆具有多个晶体管形成区域，每一所述晶体管形成区域具有一晶体管柱，每一所述晶体管柱具有一裸露的U型面；
在每一所述晶体管柱的所述U型面上依次形成栅极氧化层和栅极；
在所述晶体管柱的第一端，形成源极；
在所述晶体管柱的第二端，形成漏极，其中，所述第一端和所述第二端分别为所述晶体管柱在第一方向上相对的两端，所述第一端与所述第二端在第二方向上的尺寸不同；所述第一方向为所述晶圆的厚度方向，所述第二方向垂直于所述第一方向；所述源极与所述漏极之间的晶体管柱构成所述晶体管的沟道区。
在一些实施例中，所述晶体管形成区域还包括包裹所述晶体管柱的侧壁的绝缘层；所述晶体管形成区域通过以下方式形成：
沿所述第一方向，以所述晶圆的第一面为刻蚀起点，对所述晶圆进行部分刻蚀，形成由多个硅柱组成的网格状刻蚀沟槽，其中，每一所述硅柱具有第一预设厚度，所述第一预设厚度小于所述晶圆的初始厚度；所述晶圆的第一面为所述晶圆沿所述第一方向的任意一个面；
在所述网格状刻蚀沟槽中沉积绝缘材料，形成包围每一所述硅柱的所述绝缘层；
刻蚀所述硅柱和所述绝缘层，形成具有一裸露的所述U型面的所述晶体管柱，得到所述晶体管形成区域。
在一些实施例中，所述刻蚀所述晶体管柱和所述绝缘层，形成具有一裸露的所述U型面的所述晶体管柱，包括：
沿所述第一方向，以所述硅柱的中间位置为刻蚀起点，对所述晶体管柱和所述绝缘层进行部分刻蚀处理，去除在所述第二方向上具有预设尺寸，且在所述第一方向上具有第二预设厚度的硅柱和绝缘层，形成具有所述U型面的所述晶体管柱，并形成一刻蚀凹槽；其中，所述第二预设厚度小于所述第一预设厚度，所述预设尺寸小于所述硅柱在所述第二方向上的初始尺寸。
在一些实施例中，所述U型面包括：第一竖直面、第二竖直面以及水平面，所述水平面垂直于所述第一竖直面和所述第二竖直面；
所述在每一所述晶体管柱的所述U型面上依次形成栅极氧化层和栅极，包括：
通过原位氧化的方式，在所述第一竖直面、所述第二竖直面和所述水平面上分别形成初始栅极氧化层；
在具有所述初始栅极氧化层的所述刻蚀凹槽中沉积多晶硅材料，形成多晶硅层；
在所述第一方向上，对所述初始栅极氧化层和所述多晶硅层同时进行刻蚀处理，去除所述第一方向上的部分厚度的所述初始栅极氧化层和所述多晶硅层，形成所述栅极氧化层和所述栅极。
在一些实施例中，在形成所述栅极氧化层和所述栅极之后，所述方法还包括：
在所述刻蚀凹槽中沉积形成隔离层，其中，所述隔离层位于所述晶体管柱在所述第二方向上的投影区域内，且所述隔离层在第三方向上的尺寸与所述晶体管柱在所述第三方向上的尺寸相等。
在一些实施例中，在形成所述漏极之前，所述方法还包括：
从所述晶圆的第二面开始，对所述晶圆进行减薄处理，以去除第三预设厚度的所述晶圆，暴露出所述晶体管柱的第二端；其中，所述第三预设厚度小于所述初始厚度与所述第二预设厚度之间的差值；其中，所述晶圆的第二面是与所述晶圆的第一面相对的一面。
在一些实施例中，所述在所述晶体管柱的第二端，形成漏极，包括：
对所述晶体管柱的第二端进行预设深度的离子注入，形成漏极，其中，所述预设深度小于或等于所述初始厚度与所述第二预设厚度之间的差值。
第二方面，本申请实施例提供一种U型晶体管，包括：
沟道区；
源极，位于所述沟道区的第一端；
漏极，位于所述沟道区的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端；所述第一端与所述第二端在第二方向上的尺寸不同；所述第一方向为形成所述沟道区的晶圆的厚度方向，所述第二方向垂直于所述第一方向；所述源极、所述沟道区和所述漏极形成U型结构；
栅极，位于所述沟道区的任一侧，且与所述沟道区对应；
栅极氧化层，位于所述沟道区和所述栅极之间。
第三方面，本申请实施例提供一种半导体器件的形成方法，所述方法包括：
形成至少一个存储器单元，其中，每一所述存储器单元至少包括：U型晶体管；所述U型晶体管包括：栅极、源极和漏极；所述U型晶体管通过上述U型晶体管的制造方法制造；
形成字线，所述字线与所述U型晶体管的栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述U型晶体管导通或截止；
形成位线，所述位线与所述U型晶体管的源极或者漏极连接，所述位线用于在所述U型晶体管导通时，对所述存储器单元执行读取或写入操作。
第四方面，本申请实施例提供一种半导体器件，包括：至少一个存储器单元、字线和位线，每一所述存储器单元至少包括：上述U型晶体管；所述U型晶体管至少包括：栅极、源极和漏极；
所述字线与所述U型晶体管的栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述U型晶体管导通或截止；
所述位线与所述U型晶体管的源极或者漏极连接，所述位线用于在所述U型晶体管导通时，对所述存储器单元执行读取或写入操作。
本申请实施例提供的U型晶体管及其制造方法、半导体器件及其制造方法，由于形成的U型晶体管的源极和漏极分别位于沟道区在第一方向上的第一端和第二端，而第一方向为形成沟道区的晶圆的厚度方向，如此，极大地缩小了晶体管的面积。且本申请实施例提供的U型晶体管可以用于形成存储器，由于晶体管的漏极和源极位于晶圆的不同面，如此，可以将存储器中源极和漏极所连接的不同结构分别设计在晶圆的两个面中，即分别设计在晶圆相对的两个面中，从而简化了存储器内部的电路布局，降低了存储器制造的工艺难度。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A为相关技术中平面晶体管的结构示意图；
图1B为相关技术中填埋式沟道晶体管的结构示意图；
图1C为相关技术中采用平面晶体管形成的DRAM存储单元的结构示意图；
图1D为相关技术中采用填埋式沟道晶体管形成的DRAM存储单元的结构示意图；
图2为本申请实施例提供的U型晶体管的一种可选的结构示意图；
图3A为本申请实施例提供的U型晶体管的制造方法的一个可选的流程示意图；
图3B为本申请实施例提供的网格状刻蚀沟槽沿第一方向的剖视图；
图3C为本申请实施例提供的网格状刻蚀沟槽的俯视图；
图3D为本申请实施例提供的在网格状刻蚀沟槽中形成绝缘层的俯视图；
图3E为本申请实施例提供的晶体管柱沿第一方向的剖视图；
图3F为本申请实施例提供的晶体管柱的俯视图；
图3G为本申请实施例提供的晶体管柱的一个立体图；
图3H为本申请实施例提供的形成初始栅极氧化层的结构示意图；
图3I为本申请实施例提供的形成栅极氧化层和栅极的结构示意图；
图3J为本申请实施例提供的形成隔离层的结构示意图；
图3K为本申请实施例提供的形成源极的结构示意图；
图3L为本申请实施例提供的对晶圆的第二面进行减薄后的晶体管的结构示意图；
图3M为本申请实施例提供的形成漏极的一种可选的结构示意图；
图3N为本申请实施例提供的形成漏极的一种可选的结构示意图；
图3O为本申请实施例提供的形成源极连接线的结构示意图；
图3P为本申请实施例提供的U型晶体管一种可选的结构示意图；
图3Q为本申请实施例提供的U型晶体管一种可选的结构示意图；
图3R为本申请实施例提供的形成的U型晶体管的横截面图；
图4A为本申请实施例提供的半导体器件的一种可选的结构示意图；
图4B为本申请实施例提供的DRAM存储单元的一种可选的结构示意图；
图4C为本申请实施例提供的PCM存储单元的一种可选的结构示意图；
图5为本申请实施例提供的半导体器件的形成方法的一种可选的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
相关技术中，主流存储器的晶体管包括平面晶体管(Planar)和填埋式沟道晶体管(Buried Channel Array Transistor，BCAT)，然而不论是平面晶体管还是填埋式沟道晶体管，其结构上源极和漏极均位于栅极的水平两侧。图1A为相关技术中平面晶体管的结构示意图，图1B为相关技术中填埋式沟道晶体管的结构示意图，如图1A和1B所示，相关技术中的晶体管的源极S和漏极D分别位于栅极G的水平两侧。这种结构下，源极和漏极分别占用了不同的位置，使得不论是平面晶体管还是填埋式沟道晶体管的面积都较大。
另外，由于晶体管可以制备在硅衬底上，因此，晶体管可以被用在各种存储器中，例如，DRAM。通常，DRAM是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容构成，即DRAM是1个晶体管1个电容C(1T1C)的存储单元。图1C为相关技术中采用平面晶体管形成的DRAM存储单元的结构示意图，图1D为相关技术中采用填埋式沟道晶体管形成的DRAM存储单元的结构示意图，如图1C和1D所示，DRAM存储单元中的晶体管的源极(或漏极)101与位线102连接，漏极(或源极)103与电容104连接。对于采用BCAT形成的芯片，通常使用板上芯片封装(Chips on Board，COB)的方式进行封装，以形成存储器。由于平面晶体管和填埋式沟道晶体管的源极和漏极分别位于栅极水平的两侧，因此，DRAM存储单元中的位线和电容也会位于栅极的同一侧，且后续工艺中还需要实现位线、晶体管和电容之间的连接，字线(Word line，WL)和晶体管之间连接等，从而导致DRAM存储器的存储阵列区中，电路布线较复杂，制造工艺难度较大。
基于相关技术中的存在的上述问题，本申请实施例提供一种U型晶体管及其制造方法、半导体器件及其制造方法，能够提供一种具有较小面积的晶体管结构，且通过本申请实施例提供的晶体管结构，可以简化存储器内部的电路布局，降低存储器制造的工艺难度。
图2为本申请实施例提供的U型晶体管的一种可选的结构示意图，如图2所示，所述U型晶体管20包括：沟道区201、源极202、漏极203、栅极204和栅极氧化层205。
其中，源极202位于沟道区201的第一端；漏极203位于沟道区201的第二端，所述源极、所述沟道区和所述漏极形成U型结构。其中，第一端和第二端分别为沟道区在第一方向上相对的两端。且本申请实施例中，所述第一端和所述第二端在第二方向上的尺寸不同。
这里，定义形成所述沟道区的晶圆的厚度方向为第一方向(如图2中的Z轴方向)，定义垂直于第一方向的任意一个方向为第二方向(如图2中的X轴方向)。本申请实施例中，源极202和漏极203的位置可以互换。
栅极204位于沟道区201的任意一侧，且与沟道区204对应，栅极氧化层205位于沟道区201和栅极204之间。
本申请实施例中，由于所述晶体管为U型，所述源极形成于所述沟道区第一端的两个相间隔的区域中。在形成所述晶体管后，通过连接线206将两个区域的源极进行相连，组成一个完整的源极。这里，所述连接线由导电材料组成，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
在其它实施例中，所述沟道区第一端也可以用来形成漏极，所述漏极形成于所述沟道区第一端的两个相间隔的区域中，在形成所述晶体管后，通过导电材料对两个区域的漏极进行相连，组成一个完整的漏极。
本申请实施例中，源极和漏极分别位于形成沟道区的晶圆厚度方向上的相对的两端，即本申请实施例提供的U型晶体管的源极和漏极位于晶圆的相对的两个面中，如此，极大地缩小了晶体管的面积。
本申请实施例所提供的U型晶体管可以通过下述实施例提供的U型晶体管的制造方法形成。
图3A为本申请实施例提供的U型晶体管的制造方法的一个可选的流程示意图，如图3A所示，所述U型晶体管的制造方法包括以下步骤：
步骤S301、提供一晶圆，所述晶圆具有多个晶体管形成区域，每一所述晶体管形成区域具有一晶体管柱，每一所述晶体管柱具有一裸露的U型面。
步骤S302、在每一所述晶体管柱的所述U型面上依次形成栅极氧化层和栅极。
步骤S303、在所述晶体管柱的第一端，形成源极。
步骤S304、在所述晶体管柱的第二端，形成漏极。
其中，所述第一端和所述第二端分别为所述晶体管柱在第一方向上相对的两端，所述第一端和所述第二端在第二方向上的尺寸不同；所述第一方向为所述晶圆的厚度方向，所述第二方向垂直于所述第一方向；所述源极与所述漏极之间的晶体管柱构成所述晶体管的沟道区。
接下来请参考图3B至图3O，对本申请实施例提供的U型晶体管的制造方法进行进一步地详细说明。
本申请实施例中，所述晶体管形成区域为晶圆上用于形成晶体管的区域，每一所述晶体管形成区域具有一晶体管柱，每一晶体管柱具有一裸露的U型面。所述晶体管形成区域还具有包裹所述晶体管柱侧壁的绝缘层。
首先，请参考图3B至图3G，执行步骤S301，提供一晶圆，所述晶圆具有多个晶体管形成区域，每一所述晶体管形成区域具有一晶体管柱，每一所述晶体管柱具有一裸露的U型面。在一些实施例中，所述晶体管形成区域通过以下步骤形成：
步骤S3011、沿所述第一方向，以所述晶圆的第一面为刻蚀起点，对所述晶圆进行部分刻蚀，形成由多个硅柱组成的网格状刻蚀沟槽，其中，每一所述硅柱具有第一预设厚度，所述第一预设厚度小于所述晶圆的初始厚度；所述晶圆的第一面为所述晶圆沿所述第一方向的任意一个面。
这里，定义所述晶圆的厚度方向为第一方向。在晶圆垂直于所述第一方向的顶表面或底表面中定义两彼此相交的第二方向和第三方向，基于所述第二方向和所述第三方向可以确定出晶圆垂直于所述第一方向的顶表面或者底表面。例如，所述第二方向和所述第三方向相互垂直，如此，所述第一方向、所述第二方向和所述第三方向两两相互垂直。这里，可以定义所述第一方向为Z轴方向，所述第二方向为X轴方向，所述第三方向为Y轴方向。
图3B为本申请实施例提供的网格状刻蚀沟槽沿第一方向的剖视图，图3C为本申请实施例提供的网格状刻蚀沟槽的俯视图，结合图3B和3C，可以看出，沿Z轴方向，以所述晶圆的第一面30-1为刻蚀起点，对晶圆30进行部分刻蚀，形成由多个硅柱301组成的网格状刻蚀沟槽31，其中，每一硅柱301位于网格中的交点处，任意两个相邻硅柱之间存在相等的间隙。本申请实施例中，每一所述硅柱301在Z轴方向具有第一预设厚度A，所述第一预设厚度A小于所述晶圆的初始厚度B；所述晶圆的第一面30-1为所述晶圆沿Z轴方向的任意一个面，所述晶圆还包括与所述第一面30-1相对的第二面30-2。
这里，可以采用干法刻蚀工艺对晶圆进行刻蚀，例如，等离子体刻蚀工艺或者反应离子刻蚀工艺。值得注意的是，本申请实施例中，对所述晶圆的刻蚀是在所述晶圆的厚度方向上进行的部分刻蚀，即所述刻蚀过程不会将晶圆刻穿。
步骤S3012、在所述网格状刻蚀沟槽中沉积绝缘材料，形成包围每一所述硅柱的绝缘层。
本申请实施例中，所述绝缘材料可以是二氧化硅材料或其他绝缘材料。图3D为本申请实施例提供的在网格状刻蚀沟槽中形成绝缘层的俯视图，如图3D所示，在网格状刻蚀沟槽31中沉积绝缘材料SiO2，每一硅柱301的周围都填充有绝缘材料SiO2，形成了绝缘层32。
需要说明的是，在实际沉积绝缘材料的过程中，绝缘材料SiO2会覆盖在硅柱301的表面，通常在沉积完成后，采用化学机械研磨(Chemical Mechanical Polishing，CMP)工艺，打磨去除多余的绝缘材料SiO2，以暴露出硅柱301的表面。
步骤S3013、刻蚀所述硅柱和所述绝缘层，形成具有一裸露的U型面的晶体管柱，得到所述晶体管形成区域。
在一些实施例中，所述刻蚀所述硅柱和所述绝缘层，形成具有一裸露的所述U型面的所述晶体管柱，得到所述晶体管形成区域，包括：以所述硅柱的中间位置为刻蚀起点，沿所述第一方向，对所述硅柱和所述绝缘层进行部分刻蚀处理，去除在所述第二方向上具有预设尺寸，且在所述第一方向上具有第二预设厚度的硅柱和绝缘层，形成具有所述U型面的所述晶体管柱，并形成一刻蚀凹槽；其中，所述第二预设厚度小于所述第一预设厚度，所述预设尺寸小于所述硅柱在所述第二方向上的初始尺寸。
图3E为本申请实施例提供的晶体管柱沿第一方向的剖视图，图3F为本申请实施例提供的晶体管柱的俯视图，结合图3E和图3F所示，以所述硅柱的中间位置为刻蚀起点，沿X轴方向，对所述硅柱和所述绝缘层进行刻蚀处理，去除在X轴方向具有预设尺寸C、且在Z轴方向具有第二预设厚度E的硅柱和绝缘层，形成晶体管柱302和一刻蚀凹槽303，进而形成了晶体管形成区域30'。本申请实施例中，所述预设尺寸C小于所述硅柱301在所述X轴方向上的初始尺寸D，且所述第二预设厚度E小于所述第一预设厚度A。
需要说明的是，为了便于理解，图3E中未示出填充在每一硅柱301周围的绝缘材料。
图3G为本申请实施例提供的晶体管柱的一个立体图，从图中可以看出，所述晶体管柱具有一U型面。所述U型面包括第一竖直面302-1'、第二竖直面(图中未示出)以及水平面302-2'，其中，所述水平面302-2'垂直于所述第一竖直面302-1'和所述第二竖直面。
需要说明的是，一个晶圆上会形成很多个晶体管，因此，一个晶圆中存在多个晶体管形成区域，本申请实施例中，为了便于说明，只是示例性地示出了有限个数的晶体管形成区域。
接下来请参见图3H和3I，执行步骤S302，在每一所述晶体管柱的侧壁上依次形成栅极氧化层和栅极。
在一些实施例中，所述在每一所述晶体管柱的所述U型面上依次形成栅极氧化层和栅极，包括以下步骤：
步骤S3021、通过原位氧化的方式，在所述第一竖直面、所述第二竖直面和所述水平面上分别形成初始栅极氧化层。
如图3H所示，为本申请实施例提供的形成初始栅极氧化层的结构示意图，这里，可以通过加热或者加压的方式，对所述第一竖直面302-1'、所述第二竖直面和所述水平面302-2'进行原位氧化，形成初始栅极氧化层304'。
步骤S3022、在具有所述初始栅极氧化层的所述刻蚀凹槽中沉积多晶硅材料，形成多晶硅层。
这里，可以通过化学气相沉积(Chemical Vapor Deposition，PVD)、物理气相沉积(Physical Vapour Deposition，PVD)或者原子层沉积(Atomic Layer Deposition，ALD)工艺在形成了初始栅极氧化层后的刻蚀凹槽中沉积多晶硅材料形成多晶硅层。
步骤S3023、在所述第一方向上，对所述初始栅极氧化层和所述多晶硅层同时进行刻蚀处理，去除所述第一方向上的部分厚度的所述初始栅极氧化层和所述多晶硅层，形成所述栅极氧化层和所述栅极。
图3I为本申请实施例提供的形成栅极氧化层和栅极的结构示意图，如图3I所示，沿Z轴方向，对上述形成的初始栅极氧化层和多晶硅层同时进行部分刻蚀处理，得到栅极氧化层304和栅极305。本申请实施例中，可以采用干法刻蚀技术，刻蚀所述初始栅极氧化层和所述多晶硅层。
在一些实施例中，在形成栅极氧化层和栅极之后，所述U型晶体管的制造方法还包括：
步骤S10、在所述刻蚀凹槽中沉积形成隔离层，其中，所述隔离层位于所述晶体管柱在所述第二方向上的投影区域内，且所述隔离层在第三方向上的尺寸与所述晶体管柱在所述第三方向上的尺寸相等。
本申请实施例中，所述第三方向与所述第二方向和所述第一方向两两相互垂直。需要说明的是，在其他实施例中，所述第三方向也可以不与所述第二方向垂直，所述第三方向与所述第二方向之间的夹角可以为任意角度。
这里，所述隔离层的材料包括但不限于以下任意一种：氮化硅、氮氧化硅、碳化硅或者二氧化硅。
图3J为本申请实施例提供的形成隔离层的结构示意图，如图3J所示，所述隔离层306位于晶体管柱302在X轴方向上的投影区域内，且隔离层在Y轴方向上的尺寸与晶体管柱在Y轴方向上的尺寸相等。
接下来参考图3K，执行步骤S303，在所述晶体管柱的第一端，形成源极。
这里，所述晶体管柱的第一端为晶体管柱在Z轴方向上的一端。图3K为本申请实施例提供的形成源极的结构示意图，如图3K所示，通过对晶体管柱的第一端进行离子注入，从而形成源极307。
在一些实施例中，所述源极的形状包括以下任意一种：方形、半圆形、三角形或任意多边形。
在一些实施例中，在执行步骤S304之前，所述U型晶体管的制造方法还包括：
步骤S11、从所述晶圆的第二面开始，对所述晶圆进行减薄处理，以去除第三预设厚度的所述晶圆，暴露出所述晶体管柱的第二端。
请继续参见图3K，这里，所述晶圆的第二面30-2是与所述晶圆的第一面30-1相对的一面。所述第三预设厚度小于所述晶圆的初始厚度与所述第二预设厚度之间的差值。即本申请实施例中，在对第一晶圆的第二面的硅进行减薄时，要保证刻蚀凹槽303底部要有一定厚度的硅存留。
在其它实施例中，在对晶圆的第二面进行减薄处理之前，需要先将晶圆的第一面固定在一支撑结构上，防止在对晶圆的第二面30-2进行减薄时，破坏晶体管的结构。
所述第一端和所述第二端分别为所述晶体管柱在第一方向上相对的两端。图3L为本申请实施例提供的对晶圆的第二面进行减薄后的晶体管的结构示意图，如图3L所示，对晶圆的第二面进行减薄处理，去除了第三预设厚度的所述晶圆，暴露出所述晶体管柱的第二端308'。
接下来，参考图3M，执行步骤S304，在所述晶体管柱的第二端，形成漏极。
在一些实施例中，所述在所述晶体管柱的第二端，形成漏极，包括：对所述晶体管柱的第二端进行预设深度的离子注入，形成所述漏极，其中，所述预设深度小于或等于所述初始厚度与所述第二预设厚度之间的差值。
这里，对漏极进行离子注入的深度可以是预先设置的预设深度，预设深度的最大值可以等于所述晶圆的初始厚度与所述第二预设厚度之间的差值。
本申请实施例中，当减薄去除第三预设厚度的晶圆，所述第三预设厚度为初始厚度与第一预设厚度之间的差值时，在所述晶体管柱的第二端形成漏极时的最大注入深度为第一预设厚度与第二预设厚度之间的差值。图3M为本申请实施例提供的形成漏极的一种可选的结构示意图，如图3M所示，通过对晶体管柱的第二端308'进行第一预设深度的离子注入，从而形成漏极308。这里，所述第一预设深度小于所述第一预设厚度与第二预设厚度之间的差值，同时，在源极307和漏极308之间形成了U型的沟道区309。图3N为本申请实施例提供的形成漏极的一种可选的结构示意图，如图3N所示，通过对晶体管柱的第二端308'进行第二预设深度离子注入，从而形成漏极308。这里，所述第二预设深度等于所述第一预设厚度与第二预设厚度之间的差值，同时，在源极307和漏极308之间形成了竖直的沟道区309。
在一些实施例中，所述漏极的形状包括以下任意一种：方形、半圆形、三角形或任意多边形。
在一些实施例中，由于在所述沟道区中的源极通过隔离层306被隔离成两个相互独立的部分，因此，在形成源极和漏极之后，需要在两个源极之间形成连接线，以将两个相互独立的源极连接起来，形成一个完整的源极。这里，所述连接线由任意一种合适的导电材料组成。
图3O为本申请实施例提供的形成源极连接线的结构示意图，如图3O所示，在两个相互独立的源极307之间形成了连接线310，通过连接线310将两个相互独立的源极连接形成一个完整的源极。
本申请实施例中，从整体上来看，最终形成的晶体管为U型晶体管，也就是说，晶体管的源极、漏极和沟道区共同形成U型结构。其中，所述U型晶体管的沟道区可以是U型沟道区(如图3M所示)，也可以是竖直的沟道区(如图3N所示)。
图3P和3Q为本申请实施例提供的U型晶体管一种可选的结构示意图，如3P所示，所述U型晶体管的源极和漏极的横截面形状均为半圆形，如图3Q所示，所述U型晶体管的源极和漏极的横截面形状均为三角形。
本申请实施例中，源极和漏极的位置可以互换，即可以先形成源极或者先形成漏极，且本申请实施例形成的U型晶体管源极和漏极的形状可以相同，也可以不同。
在一些实施例中，所述沟道区的第一端的水平截面是两个长方形(正方形)、半圆型、三角形、以及多边形；相对的两个面可以互相平行，并通过导电材料相连后组成一个源/漏极。所述沟道区的第二端的水平截面可以为任意形状。
在一些实施例中，所述硅柱沿垂直于所述第一方向的横截面形状可以是方向、椭圆形或者菱形。刻蚀所述硅柱形成具有一裸漏的U型面的所述晶体管柱时，可以是沿垂直于所述第一方向的任意一个方向进行的刻蚀处理。图3R为本申请实施例提供的形成的U型晶体管的横截面图，图3R中的a、d图中硅柱为长方形；图3R中的b、e图中硅柱为椭圆形，图3R中的c、f图中硅柱为菱形。其中，图3R中的a、b、c、d、e和f图分别是沿不同的方向对所述硅柱进行刻蚀处理，得到的U型晶体管的横截面图。
通过本申请实施例提供的U型晶体管制造方法所形成的U型晶体管，由于源极和漏极分别位于沟道区在第一方向上的第一端和第二端，而第一方向为形成沟道区的晶圆的厚度方向，如此，极大地缩小了晶体管的面积。
在一些实施例中，当本申请实施例提供的U型晶体管应用于存储器中时，由于U型晶体管的漏极和源极位于晶圆的不同面，如此，可以将存储器中源极和漏极所连接的不同结构分别设计在晶圆的两个面中，从而简化了存储器内部的电路布局，降低了存储器制造的工艺难度。
本申请实施例提供一种半导体器件，图4A为本申请实施例提供的半导体器件的一种可选的结构示意图，如图4A所示，所述半导体器件40包括：至少一个存储器单元、字线402和位线403。
其中，每一所述存储器单元包括至少一个U型晶体管401，所述U型晶体管401至少包括栅极G、源极S和漏极D。
所述U型晶体管401还包括沟道区，每一所述沟道晶体管的源极位于沟道区的第一端；每一所述U型晶体管的漏极位于沟道区的第二端；其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为形成所述沟道区的晶圆的厚度方向。
本申请实施例中，所述U型晶体管401的源极和漏极在第二方向上的尺寸不同，所述第二方向垂直于所述第一方向。
本申请实施例中，所述字线402与所述U型晶体管401的栅极G连接，所述字线402用于提供字线电压，并通过所述字线电压控制所述U型晶体管401导通或截止。
所述位线403与所述U型晶体管401的源极S或者漏极D连接，所述位线403用于在所述U型晶体管导通时，对所述存储器单元执行读取或写入操作。
在一些实施例中，当所述U型晶体管401的源极S连接位线403时，所述U型晶体管的漏极接地；当所述U型晶体管401的漏极连接位线403时，所述U型晶体管的源极接地。
本申请实施例提供的半导体器件包括各种类型的存储器。例如，NAND闪存(Flash)、Nor Flash、DRAM、静态随机存取存储器(Static Random Access Memory，SRAM)和相变存储器(Phase-Change Memory，PCM)。
在一些实施例中，当所述半导体器件为DRAM时，所述存储单元还包括：存储电容。
如图4B所示，为本申请实施例提供的DRAM存储单元的一种可选的结构示意图，可以看出，DRAM存储单元40'中，存储电容404的一端与所述U型晶体管401的漏极或者源极连接，所述存储电容404的另一端接地，所述存储电容404用于存储写入所述存储器单元的数据。
在一些实施例中，当所述半导体器件为PCM时，所述存储单元还包括：可调电阻。
如图4C所示，为本申请实施例提供的PCM存储单元的一种可选的结构示意图，可以看出，PCM存储单元40”中，可调电阻405连接于所述位线403和所述U型晶体管401的源极之间，或者，所述可调电阻405连接于所述位线403和所述U型晶体管401的漏极之间，所述可调电阻405用于通过所述位线提供的位线电压调节所述存储器单元中所存储的数据的状态。
在一些实施例中，当所述半导体器件包括多个所述存储器单元时，所述半导体器件为NAND Flash或Nor Flash。当多个所述存储器单元之间并联时，所述半导体器件为NorFlash；当多个所述存储器单元之间串联时，所述半导体器件为NAND Flash。
本申请实施例中，只是示例性地列举了一些常见的半导体器件，本申请的保护范围不限于此，任何包含本申请实施例提供的U型晶体管的半导体器件均属于本申请的保护范围。
本申请实施例中，通过将半导体器件的晶体管的结构设计为新型的具有竖直沟道或者U型沟道的结构，缩小了存储单元的面积，提高存储单元的存储密度。同时，本申请实施例中的U型晶体管中源极和漏极位于竖直沟道区的上下两端，如此，在半导体器件的形成过程中，位线或其他结构可以分别设置于沟道区的竖直两面。例如，对于DRAM而言，DRAM存储单元的位线和电容可以分别设置于在同一片晶圆的两个面上，如此，可简化字线、位线和电容的电路排布，降低半导体器件的制造工艺难度。
本申请实施例提供一种半导体器件的形成方法，图5为本申请实施例提供的半导体器件的形成方法的一种可选的结构示意图，如图5所示，所述方法包括以下步骤：
步骤S501、形成至少一个存储器单元，其中，每一所述存储器单元至少包括：U型晶体管；所述U型晶体管包括：栅极、源极和漏极。
步骤S502、形成字线，所述字线与所述U型晶体管的栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述U型晶体管导通或截止。
步骤S503、形成位线，所述位线与所述U型晶体管的源极或者漏极连接，所述位线用于在所述U型晶体管导通时，对所述存储器单元执行读取或写入操作。
在一些实施例中，所述存储器单元中的U型晶体管通过以下步骤形成：
步骤S5011、通过刻蚀工艺将第一晶圆的第一面部分区域的硅去除一定厚度(对应上述实施例中的第一预设厚度)，形成中间为硅柱的网格状的沟槽(对应上述实施例中的网格状刻蚀沟槽)，在沟槽中填充二氧化硅(对应上述实施例中的绝缘层)后经化学机械研磨露出硅柱的表面，最后通过刻蚀的方式将硅柱的部分去除，形成一裸露的U型面(对应上述实施例中的形成晶体管柱的过程)。
步骤S5012、在沟槽的侧壁和底部通过原位生长的方式，形成氧化硅以作为栅极氧化层(对应上述实施例中形成初始栅极氧化层)。
步骤S5013、在沟槽内填充多晶硅(对应上述实施例中形成多晶硅层)，并通过刻蚀的方式将顶部的多晶硅去除一定的深度，然后去除顶部裸漏的氧化硅(对应上述实施例中的步骤S3023)。
步骤S5014、在沟槽的顶部形成氮化硅，以作为顶部的隔离结构(对应上述实施例中的形成隔离层)；
步骤S5015、通过离子注入在步骤S5011中预留的晶体管区域(对应上述实施例中晶体管柱的第一端)中形成源极端。
步骤S5016、在第一晶圆的第一面通过各种工艺形成后续的相应结构；然后将第一晶圆与第二晶圆键合，最后将第一晶圆的背面的硅进行减薄，保证沟槽区域(对应上述实施例中的刻蚀沟槽)要有一定厚度的硅存留，露出第一晶圆的第二面(对应上述实施例中的露出晶体管柱的第二端)。
这里，所述后续相应的结构包括：形成位线、形成电阻或者形成电容等结构。所述第二晶圆中设置有各种逻辑电路和传感器等元件，所述第二晶圆与所述第一晶圆键合后共同形成存储器。
在一些实施例中，晶圆键合工艺的实现过程在背面硅减薄工艺之前，第二晶圆在减薄过程中为第一晶圆提供支撑作用，防止第一晶圆在减薄过程中的损坏。
步骤S5017、在第一晶圆的第二面，通过离子注入在步骤S5015中与源极相对的位置(对应上述晶体管柱的第二端)形成漏极。
步骤S5018、最后在第一晶圆的第二面形成后续的相应结构。
这里，所述后续相应的结构包括：形成位线、形成电阻或者形成电容等结构。
通过本申请实施例提供的半导体器件的形成方法，形成的所述U型晶体管的沟道为竖直型，U型晶体管水平截面可以是长方形(正方形)，半圆型，三角形以及任意多边形。本申请实施例中半导体器件中，U型晶体管的源极和漏极可以互换，源极和漏极可以分别在同一片晶圆的两个面进行加工处理，因此，源极和漏极的图案可以不同。
本申请实施例中，通过在预设字线位置和预设位线位置形成金属线来实现字线和位线。所述金属线包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
本申请实施例中，通过将半导体器件的晶体管的结构设计为新型的具有竖直沟道的晶体管结构，缩小了存储单元的面积，提高存储单元的存储密度。同时，本申请实施例中的U型晶体管中源极和漏极位于竖直沟道区的上下两端，结合晶圆键合和背面硅减薄技术，可以将位线或其他结构可以分别设置于晶圆的两个相对的面中。例如，对于DRAM而言，DRAM存储单元的位线和电容可以分别设置于在同一片晶圆的两个面上，如此，可简化字线、位线和电容的电路排布，降低半导体器件的制造工艺难度。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种U型晶体管的制造方法，其特征在于，所述方法包括：
提供一晶圆，所述晶圆具有多个晶体管形成区域，每一所述晶体管形成区域具有一晶体管柱，每一所述晶体管柱具有一裸露的U型面；
在每一所述晶体管柱的所述U型面上依次形成栅极氧化层和栅极；
在所述晶体管柱的第一端，形成源极；
在所述晶体管柱的第二端，形成漏极，其中，所述第一端和所述第二端分别为所述晶体管柱在第一方向上相对的两端，所述第一端与所述第二端在第二方向上的尺寸不同；所述第一方向为所述晶圆的厚度方向，所述第二方向垂直于所述第一方向；所述源极与所述漏极之间的晶体管柱构成所述晶体管的沟道区。
2.根据权利要求1所述的方法，其特征在于，所述晶体管形成区域还包括包裹所述晶体管柱的侧壁的绝缘层；所述晶体管形成区域通过以下方式形成：
沿所述第一方向，以所述晶圆的第一面为刻蚀起点，对所述晶圆进行部分刻蚀，形成由多个硅柱组成的网格状刻蚀沟槽，其中，每一所述硅柱具有第一预设厚度，所述第一预设厚度小于所述晶圆的初始厚度；所述晶圆的第一面为所述晶圆沿所述第一方向的任意一个面；
在所述网格状刻蚀沟槽中沉积绝缘材料，形成包围每一所述硅柱的所述绝缘层；
刻蚀所述硅柱和所述绝缘层，形成具有一裸露的所述U型面的所述晶体管柱，得到所述晶体管形成区域。
3.根据权利要求2所述的方法，其特征在于，所述刻蚀所述晶体管柱和所述绝缘层，形成具有一裸露的所述U型面的所述晶体管柱，包括：
沿所述第一方向，以所述硅柱的中间位置为刻蚀起点，对所述晶体管柱和所述绝缘层进行部分刻蚀处理，去除在所述第二方向上具有预设尺寸，且在所述第一方向上具有第二预设厚度的硅柱和绝缘层，形成具有所述U型面的所述晶体管柱，并形成一刻蚀凹槽；其中，所述第二预设厚度小于所述第一预设厚度，所述预设尺寸小于所述硅柱在所述第二方向上的初始尺寸。
4.根据权利要求3所述的方法，其特征在于，所述U型面包括：第一竖直面、第二竖直面以及水平面，所述水平面垂直于所述第一竖直面和所述第二竖直面；
所述在每一所述晶体管柱的所述U型面上依次形成栅极氧化层和栅极，包括：
通过原位氧化的方式，在所述第一竖直面、所述第二竖直面和所述水平面上分别形成初始栅极氧化层；
在具有所述初始栅极氧化层的所述刻蚀凹槽中沉积多晶硅材料，形成多晶硅层；
在所述第一方向上，对所述初始栅极氧化层和所述多晶硅层同时进行刻蚀处理，去除所述第一方向上的部分厚度的所述初始栅极氧化层和所述多晶硅层，形成所述栅极氧化层和所述栅极。
5.根据权利要求4所述的方法，其特征在于，在形成所述栅极氧化层和所述栅极之后，所述方法还包括：
在所述刻蚀凹槽中沉积形成隔离层，其中，所述隔离层位于所述晶体管柱在所述第二方向上的投影区域内，且所述隔离层在第三方向上的尺寸与所述晶体管柱在所述第三方向上的尺寸相等。
6.根据权利要求2所述的方法，其特征在于，在形成所述漏极之前，所述方法还包括：
从所述晶圆的第二面开始，对所述晶圆进行减薄处理，以去除第三预设厚度的所述晶圆，暴露出所述晶体管柱的第二端；其中，所述第三预设厚度小于所述初始厚度与所述第二预设厚度之间的差值；其中，所述晶圆的第二面是与所述晶圆的第一面相对的一面。
7.根据权利要求6所述的方法，其特征在于，所述在所述晶体管柱的第二端，形成漏极，包括：
对所述晶体管柱的第二端进行预设深度的离子注入，形成漏极，其中，所述预设深度小于或等于所述初始厚度与所述第二预设厚度之间的差值。
8.一种U型晶体管，其特征在于，所述晶体管包括：
沟道区；
源极，位于所述沟道区的第一端；
漏极，位于所述沟道区的第二端，其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端；所述第一端与所述第二端在第二方向上的尺寸不同；所述第一方向为形成所述沟道区的晶圆的厚度方向，所述第二方向垂直于所述第一方向；所述源极、所述沟道区和所述漏极形成U型结构；
栅极，位于所述沟道区的任一侧，且与所述沟道区对应；
栅极氧化层，位于所述沟道区和所述栅极之间。
9.一种半导体器件的形成方法，其特征在于，所述方法包括：
形成至少一个存储器单元，其中，每一所述存储器单元至少包括：U型晶体管；所述U型晶体管包括：栅极、源极和漏极；所述U型晶体管通过上述权利要求1至7任一项提供的U型晶体管的制造方法制造；
形成字线，所述字线与所述U型晶体管的栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述U型晶体管导通或截止；
形成位线，所述位线与所述U型晶体管的源极或者漏极连接，所述位线用于在所述U型晶体管导通时，对所述存储器单元执行读取或写入操作。
10.一种半导体器件，其特征在于，包括：至少一个存储器单元、字线和位线，每一所述存储器单元至少包括：如权利要求8所述的U型晶体管；所述U型晶体管至少包括：栅极、源极和漏极；
所述字线与所述U型晶体管的栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述U型晶体管导通或截止；
所述位线与所述U型晶体管的源极或者漏极连接，所述位线用于在所述U型晶体管导通时，对所述存储器单元执行读取或写入操作。
CN202110423296.8A 2021-04-20 2021-04-20 U型晶体管及其制造方法、半导体器件及其制造方法 Active CN113314422B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110423296.8A CN113314422B (zh) 2021-04-20 2021-04-20 U型晶体管及其制造方法、半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110423296.8A CN113314422B (zh) 2021-04-20 2021-04-20 U型晶体管及其制造方法、半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN113314422A true CN113314422A (zh) 2021-08-27
CN113314422B CN113314422B (zh) 2022-09-09

Family

ID=77372543

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110423296.8A Active CN113314422B (zh) 2021-04-20 2021-04-20 U型晶体管及其制造方法、半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN113314422B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023029142A1 (en) * 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming thereof
WO2023217069A1 (en) * 2022-05-10 2023-11-16 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and fabricating methods thereof
WO2023245795A1 (zh) * 2022-06-24 2023-12-28 长鑫存储技术有限公司 半导体结构的制备方法、半导体结构和半导体存储器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1491484A (zh) * 2001-02-09 2004-04-21 在使用中可编程的具有超薄垂直体晶体管的逻辑阵列
TWI260734B (en) * 2000-08-25 2006-08-21 Agere Syst Guardian Corp Architecture for circuit connection of a vertical transistor
US20090194816A1 (en) * 2008-02-01 2009-08-06 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20100200913A1 (en) * 2008-01-29 2010-08-12 Unisantis Electronics (Japan) Ltd. Semiconductor storage device
CN106684089A (zh) * 2015-11-05 2017-05-17 爱思开海力士有限公司 三维半导体器件及其制造方法
CN110931429A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 半导体器件及其制备方法
CN110931558A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 双垂直沟道晶体管、集成电路存储器及其制备方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI260734B (en) * 2000-08-25 2006-08-21 Agere Syst Guardian Corp Architecture for circuit connection of a vertical transistor
CN1491484A (zh) * 2001-02-09 2004-04-21 在使用中可编程的具有超薄垂直体晶体管的逻辑阵列
US20100200913A1 (en) * 2008-01-29 2010-08-12 Unisantis Electronics (Japan) Ltd. Semiconductor storage device
US20090194816A1 (en) * 2008-02-01 2009-08-06 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
CN106684089A (zh) * 2015-11-05 2017-05-17 爱思开海力士有限公司 三维半导体器件及其制造方法
CN110931429A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 半导体器件及其制备方法
CN110931558A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 双垂直沟道晶体管、集成电路存储器及其制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023029142A1 (en) * 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming thereof
WO2023217069A1 (en) * 2022-05-10 2023-11-16 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and fabricating methods thereof
WO2023245795A1 (zh) * 2022-06-24 2023-12-28 长鑫存储技术有限公司 半导体结构的制备方法、半导体结构和半导体存储器

Also Published As

Publication number Publication date
CN113314422B (zh) 2022-09-09

Similar Documents

Publication Publication Date Title
CN113314422B (zh) U型晶体管及其制造方法、半导体器件及其制造方法
TWI471981B (zh) 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法
US7851356B2 (en) Integrated circuit and methods of manufacturing the same
JP2002094027A (ja) 半導体記憶装置とその製造方法
CN113506736B (zh) L型晶体管及其制造方法、半导体器件及其制造方法
US8907417B2 (en) Semiconductor devices including vertical transistors, electronic systems including the same and methods of manufacturing the same
CN114373764A (zh) 晶体管阵列及其制造方法、存储器及其制造方法
US8399319B2 (en) Semiconductor device and method for manufacturing the same
EP2237315A2 (en) Memory arrays, semiconductor constructions and electronic systems; and method of forming memory arrays, semiconductor constructions and electronic systems
CN113629054A (zh) U型晶体管阵列及其形成方法、半导体器件及其形成方法
US11362031B2 (en) Integrated circuit device and method of manufacturing the same
CN113506738A (zh) T型双沟道晶体管及制造方法、半导体器件及制造方法
WO2023272880A1 (zh) 晶体管阵列及其制造方法、半导体器件及其制造方法
WO2023272881A1 (zh) 晶体管阵列及其制造方法、半导体器件及其制造方法
CN113611666A (zh) 晶体管阵列及其制造方法、半导体器件及其制造方法
CN113506737B (zh) 柱形晶体管及其制造方法、半导体器件及其制造方法
US11737274B2 (en) Curved channel 3D memory device
CN113314421B (zh) 双栅极晶体管及其制造方法、半导体器件及其制造方法
WO2022222310A1 (zh) 晶体管及其制造方法、半导体器件及其制造方法
CN117545274B (zh) 一种半导体结构及其制造方法
CN115643757B (zh) 半导体结构及其制作方法、存储器系统
US20230247819A1 (en) Semiconductor devices having shielding elements
US20230245980A1 (en) Semiconductor devices having shielding element
US20230363148A1 (en) Semiconductor device and method of forming the same
CN116322029A (zh) 半导体结构及其制作方法、存储器系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant