CN116322029A - 半导体结构及其制作方法、存储器系统 - Google Patents

Abstract

本公开实施例公开了一种半导体结构，包括：有源柱阵列，包括呈阵列排布的第一有源柱和第二有源柱，第一有源柱和第二有源柱均包括沟道区以及分别位于沟道区沿第一方向相对两端的第一有源区和第二有源区；第一有源区在第一平面的投影面积大于沟道区在第一平面的投影面积；和/或，第二有源区在第一平面的投影面积大于沟道区在第一平面的投影面积；第一存储结构，位于有源柱阵列的第一侧，与第一有源柱的第一有源区电连接；第二存储结构，位于有源柱阵列的第二侧，与第二有源柱的第二有源区电连接；第一位线，位于有源柱阵列的第二侧，与第一有源柱的第二有源区连接；第二位线，位于有源柱阵列的第一侧，与第二有源柱的第一有源区连接。

Description

半导体结构及其制作方法、存储器系统

技术领域

本公开涉及半导体技术领域，具体地，涉及一种半导体结构及其制作方法、存储器系统。

背景技术

动态随机存取存储器(DRAM，Dynamic Random Access Memory)的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1T1C的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。

随着动态随机存取存储器的尺寸不断缩小，晶体管的尺寸不断缩小。如何形成存储容量较大、尺寸较小且性能较高的动态随机存取存储器，成为亟待解决的问题。

公开内容

本公开实施例提出一种半导体结构及其制作方法、存储器系统。

根据本公开的一个方面，提供了一种半导体结构的制作方法，包括：

形成有源柱阵列，所述有源柱阵列包括呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第一方向相对两端的第一有源区和第二有源区；所述第一有源区在第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；和/或，所述第二有源区在所述第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；所述第一方向为所述沟道区延伸的方向，所述第一平面与所述第一方向垂直；

在所述有源柱阵列的第一侧分别形成第二位线以及第一存储结构；所述第二位线与所述第二有源柱的第一有源区连接，所述第一存储结构与所述第一有源柱的第一有源区电连接；

在所述有源柱阵列的第二侧分别形成第一位线以及第二存储结构；所述第一位线与所述第一有源柱的第二有源区连接，所述第二存储结构与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第一方向相对的两侧。

上述方案中，所述形成有源柱阵列，包括：

形成初始有源柱阵列，所述初始有源柱阵列包括沿第二方向和第三方向呈阵列排布的初始第一有源柱和初始第二有源柱；所述初始第一有源柱和所述初始第二有源柱均包括沿第一方向依次层叠排布的底部、中部、顶部；所述第二方向与所述第三方向相交且均与所述第一方向垂直。

上述方案中，所述形成有源柱阵列，还包括：

去除所述顶部，形成第一凹槽；

沿所述第二方向和/或所述第三方向对所述第一凹槽进行扩大处理，形成第二凹槽；

在所述第二凹槽中形成所述第一有源区。

上述方案中，所述形成有源柱阵列，还包括：

去除所述底部，形成第三凹槽；

沿所述第二方向和/或所述第三方向对所述第三凹槽做扩大处理，形成第四凹槽；

在所述第四凹槽中形成所述第二有源区。

上述方案中，所述第一有源柱和所述第二有源柱构成沿所述第二方向排布的若干列有源柱和沿所述第三方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱。

上述方案中，所述第一位线以及所述第二位线均沿所述第三方向延伸；

所述第一位线与沿第三方向排布的同一列的所述第一有源柱的第二有源区均连接；

所述第二位线与沿第三方向排布的同一列的所述第二有源柱的第一有源区均连接。

上述方案中，形成第二位线以及第一存储结构，包括：

在所述有源柱阵列的第一侧形成第二位线；

在所述第二位线上形成第一存储结构；

形成第一位线以及第二存储结构，包括：

在所述有源柱阵列的第二侧形成第一位线；

在所述第一位线上形成第二存储结构。

上述方案中，所述方法还包括：

在形成所述第一存储结构之前，在所述有源柱阵列的第一侧形成第一接触结构；所述第一接触结构用于将所述第一有源柱的第一有源区与所述第一存储结构电连接；

在形成所述第二存储结构之前，在所述有源柱阵列的第二侧形成第二接触结构；所述第二接触结构用于将所述第二有源柱的第二有源区与所述第二存储结构电连接。

根据本公开的另一个方面，提供了一种半导体结构，包括：

有源柱阵列，包括呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第一方向相对两端的第一有源区和第二有源区；所述第一有源区在第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；和/或，所述第二有源区在所述第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；所述第一方向为所述沟道区延伸的方向，所述第一平面与所述第一方向垂直；

第一存储结构，位于所述有源柱阵列的第一侧，与所述第一有源柱的第一有源区电连接；

第二存储结构，位于所述有源柱阵列的第二侧，与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第一方向相对的两侧；

第一位线，位于所述有源柱阵列的第二侧，与所述第一有源柱的第二有源区连接；

第二位线，位于所述有源柱阵列的第一侧，与所述第二有源柱的第一有源区连接。

上述方案中，所述第一有源柱和所述第二有源柱构成沿第二方向排布的若干列有源柱和沿第三方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱，所述第三方向与所述第二方向相交且均与所述第一方向垂直。

上述方案中，所述第一有源区沿所述第二方向的尺寸大于所述沟道区沿所述第二方向的尺寸；和/或，所述第一有源区沿所述第三方向的尺寸大于所述沟道区沿所述第三方向的尺寸。

上述方案中，所述第二有源区沿所述第二方向的尺寸大于所述沟道区沿所述第二方向的尺寸；和/或，所述第二有源区沿所述第三方向的尺寸大于所述沟道区沿所述第三方向的尺寸。

上述方案中，所述第一位线以及所述第二位线均沿所述第三方向延伸；

所述第一位线与沿第三方向排布的同一列的所述第一有源柱的第二有源区均连接；

所述第二位线与沿第三方向排布的同一列的所述第二有源柱的第一有源区均连接。

上述方案中，所述第一位线位于所述有源柱阵列与所述第二存储结构之间，所述第二位线位于所述有源柱阵列与所述第一存储结构之间。

上述方案中，所述半导体结构还包括：

第一接触结构，位于所述有源柱阵列与所述第一存储结构之间，用于将所述第一有源柱的第一有源区与所述第一存储结构电连接；

第二接触结构，位于所述有源柱阵列与所述第二存储结构之间，用于将所述第二有源柱的第二有源区与所述第二存储结构电连接。

上述方案中，所述半导体结构包括动态随机存取存储器，所述第一存储结构以及第二存储结构均包括存储电容。

根据本公开的再一个方面，提供了一种存储器系统，包括：一个或多个如上述方案中任一方案所述的半导体结构；以及

存储器控制器，其与所述半导体结构耦接并控制所述半导体结构。

本公开实施例提供了一种半导体结构及其制作方法、存储器系统，所述半导体结构的制作方法包括：形成有源柱阵列，所述有源柱阵列包括呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第一方向相对两端的第一有源区和第二有源区；所述第一有源区在第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；和/或，所述第二有源区在所述第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；所述第一方向为所述沟道区延伸的方向，所述第一平面与所述第一方向垂直；在所述有源柱阵列的第一侧分别形成第二位线以及第一存储结构；所述第二位线与所述第二有源柱的第一有源区连接，所述第一存储结构与所述第一有源柱的第一有源区电连接；在所述有源柱阵列的第二侧分别形成第一位线以及第二存储结构；所述第一位线与所述第一有源柱的第二有源区连接，所述第二存储结构与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第一方向相对的两侧。本公开实施例中，在有源柱阵列沿第一方向相对的两侧分别形成第一存储结构、第二存储结构，并在有源柱阵列沿第一方向相对的两侧分别形成第一位线以及第二位线，第一方面，由于第一位线以及第二位线分别设置于有源柱阵列沿第一方向相对的两侧，因此每一侧的位线数量减少，这样使得相邻的第一位线以及相邻的第二位线之间的距离均增大，使得相邻的第一位线之间的寄生电容以及相邻的第二位线之间的寄生电容均减小，从而提高存储器的性能；第二方面，由于第一存储结构和第二存储结构分别设置于沿第一方向相对的两侧，使得可用于设置第一存储结构以及第二存储结构的面积增大，从而使得在形成存储容量较大的存储结构时的工艺难度减小。另外，本公开实施例中，第一有源区在第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；和/或，所述第二有源区在所述第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；这样使得能增大第一有源区与第一存储结构以及第二位线的接触面积，和/或，增大第二有源区与第二存储结构以及第一位线的接触面积，从而使得可以减小接触电阻。

附图说明

图1a为相关技术中采用平面晶体管形成的DRAM存储单元的结构示意图；

图1b为相关技术中采用填埋式沟道晶体管形成的DRAM存储单元的结构示意图；

图1c为本公开实施例提供的一种半导体结构的立体结构示意图；

图2a为本公开实施例中提供的一种DRAM晶体管的电路连接示意图；

图2b为本公开实施例中提供的一种存储单元阵列的电路连接示意图；

图3为本公开实施例提供的一种半导体结构的制造方法的流程示意图；

图4-图26为本公开实施例提供的一种半导体结构的制造过程的剖面示意图。

具体实施方式

为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。

在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。

但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。

相关技术中，主流存储器的晶体管包括平面晶体管(Planar)和填埋式沟道晶体管(Buried Channel Array Transistor，BCAT)，然而不论是平面晶体管还是填埋式沟道晶体管，其结构上源极和漏极均位于栅极的水平两侧。图1a为包括平面晶体管的半导体结构的立体结构示意图；图1b为包括填埋式沟道晶体管的半导体结构的立体结构示意图。如图1a和图1b所示，相关技术中的晶体管的源极S和漏极D分别位于栅极G的水平两侧。这种结构下，源极和漏极分别占用了不同的位置，使得不论是平面晶体管还是填埋式沟道晶体管的面积都较大。

另外，由于晶体管可以制备在硅衬底上，因此，晶体管可以被用在各种存储器中，例如，DRAM。通常，DRAM是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容构成，即DRAM是1个晶体管(T，Transistor)和1个电容(C，Capacitor)(1T1C)的结构；其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。如图1a和图1b所示，DRAM存储单元中的晶体管的源极(或漏极)与位线连接，漏极(或源极)与电容连接。对于采用BCAT形成的芯片，通常使用板上芯片封装(Chips on Board，COB)的方式进行封装，以形成存储器。由于平面晶体管和填埋式沟道晶体管的源极和漏极分别位于栅极水平的两侧，因此，DRAM存储单元中的位线和电容也会位于栅极的同一侧，且后续工艺中还需要实现位线、晶体管和电容之间的连接，字线(Wordline，WL)和晶体管之间连接等，从而导致DRAM存储器的存储阵列区中，电路布线较复杂，制造工艺难度较大。

图1c为本公开实施例提供的一种半导体结构的立体结构示意图；如图1c所示，半导体结构包括存储单元阵列124、外围电路125以及将存储单元阵列以及外围电路连接的互连线126。

图2a为本公开实施例中提供的一种采用1T1C的架构的电路连接示意图；如图2a所示，晶体管T的漏极与位线(BL，Bit Line)电连接，晶体管T的源极与电容C的其中一个电极板电连接，电容C的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管T的栅极与字线连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。图2b为本公开实施例中提供的一种存储单元阵列的电路连接示意图，如图2b所示，DRAM配备有行访问选通(RAS)线输入和列访问选通(CAS)线输入，它们借助于存储单元的行地址和列地址来选址一个特定的存储单元，以便读和写该单元。

随着存储器的发展，动态随机存取存储器的尺寸在不断缩小，形成存储容量较大且性能较高的动态随机存取存储器的工艺难度越来越大。

基于此，为解决上述问题，本公开实施例提供了一种半导体结构的制作方法，能够形成存储容量较大、尺寸较小且性能较高的动态随机存取存储器，并且工艺难度相对较小。

本公开实施例还提供了一种半导体结构的制作方法。图3为本公开实施例提供的半导体结构的制作方法的流程示意图。如图3所示，本公开实施例提供的半导体结构的制作方法包括以下步骤：

S100：形成有源柱阵列，所述有源柱阵列包括呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第一方向相对两端的第一有源区和第二有源区；所述第一有源区在第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；和/或，所述第二有源区在所述第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；所述第一方向为所述沟道区延伸的方向，所述第一平面与所述第一方向垂直；

S200：在所述有源柱阵列的第一侧分别形成第二位线以及第一存储结构；所述第二位线与所述第二有源柱的第一有源区连接，所述第一存储结构与所述第一有源柱的第一有源区电连接；

S300：在所述有源柱阵列的第二侧分别形成第一位线以及第二存储结构；所述第一位线与所述第一有源柱的第二有源区连接，所述第二存储结构与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第一方向相对的两侧。

应当理解，图3中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图3中所示的各步骤可以根据实际需求进行顺序调整。图4至图26为本公开实施例提供的一种半导体结构的制作过程的截面示意图。需要说明的是，图4至图26为一个完整的反映半导体结构的制造方法的实现过程示意图，对于部分附图中未做标记的部分可以相互共用。下面结合图3、图4至图26，对本公开实施例提供的半导体结构的制作方法进行详细地说明。

在步骤S100中，主要是形成有源柱阵列。

在一些实施例中，所述形成有源柱阵列，包括：

形成初始有源柱阵列，所述初始有源柱阵列包括沿第二方向和第三方向呈阵列排布的初始第一有源柱和初始第二有源柱；所述初始第一有源柱和所述初始第二有源柱均包括沿第一方向依次层叠排布的底部、中部、顶部；所述第二方向与所述第三方向相交且均与所述第一方向垂直。

在一些实施例中，所述形成有源柱阵列，还包括：

去除所述顶部，形成第一凹槽；

沿所述第二方向和/或所述第三方向对所述第一凹槽进行扩大处理，形成第二凹槽；

在所述第二凹槽中形成所述第一有源区；

在一些实施例中，所述形成有源柱阵列，还包括：

去除所述底部，形成第三凹槽；

沿所述第二方向和/或所述第三方向对所述第三凹槽做扩大处理，形成第四凹槽；

在所述第四凹槽中形成所述第二有源区。

在一些实施例中，所述第一有源柱和所述第二有源柱构成沿第二方向排布的若干列有源柱和沿第三方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱。

下面结合图4至图14对形成有源柱阵列的过程进行详细介绍。

如图4以及图5所示，提供半导体层，半导体层具有在半导体层的厚度方向相对设置的第一面以及第二面，从第一面去除部分半导体层的材料，形成多个第五凹槽135以及多个第六凹槽136，所述第五凹槽135沿第二方向延伸，所述第六凹槽136沿第三方向延伸，所述第五凹槽135以及第六凹槽136将半导体层划分成多个初始有源柱。所述初始有源柱包括初始第一有源柱101和初始第二有源柱102；所述初始第一有源柱101和所述初始第二有源柱102均包括沿第一方向依次层叠排布的底部129、中部130、顶部131，且所述初始第一有源柱101和所述初始第二有源柱102呈阵列排布形成初始有源柱阵列。在初始有源柱阵列中初始第一有源柱101和初始第二有源柱102构成沿第二方向排布的若干初始列有源柱和沿第三方向排布的若干初始行有源柱，每一初始行有源柱中的初始第一有源柱101和初始第二有源柱102交替排布，每一初始列有源柱包括初始第一有源柱101或初始第二有源柱102。

这里，图5示出了在图4的AA’位置的截面图。

在一些具体示例中，所述第一方向可以理解为在图4-图26中示出的Z轴方向，可以理解的是第一方向并不限于Z轴方向。所述第二方向可以理解为在图4-图26中示出的X轴方向，可以理解的是第二方向并不限于X轴方向。所述第三方向可以理解为在图4-图26中示出的Y轴方向，可以理解的是第三方向并不限于Y轴方向。

这里，所述第二方向与所述第三方向相交可以理解为，第二方向与第三方向的夹角小于等于90度。在一些具体示例中，第二方向与第三方向的夹角等于90度。

在一些具体示例中，所述半导体层可以包括衬底，所述衬底可以包括单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)、绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。优选地，所述衬底为硅衬底。

接下来如图6所示，在第五凹槽135以及第六凹槽136中均形成第一绝缘层117。在一些具体示例中，所述第一绝缘层117的材料包括但不限于氧化硅、氮化硅。

在一些具体示例中，形成第一绝缘层117的方法包括但不限于物理气相沉积(PVD，Physical Vapor Deposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺。

接下来，如图7所示，去除部分第一绝缘层117，使得初始第一有源柱101的顶部131的侧壁以及中部130的侧壁暴露，初始第二有源柱102的顶部131的侧壁以及中部130的侧壁暴露，并形成第一填充区域127。

在一些具体示例中，去除部分第一绝缘层117的方法包括但不限于刻蚀工艺。

接下来，如图8所示，对初始第一有源柱101和初始第二有源柱102暴露的侧壁进行氧化处理，形成氧化层115；并在第一填充区域127中形成第一导电材料128。

这里，第一导电材料128包括但不限于多晶硅、导电金属或者导电合金，导电金属可包括钛、氮化钛、钼、钨或者铜等。

接下来，如图9以及图10所示，去除初始第一有源柱101的顶部131以及初始第二有源柱102的顶部131之间的第一导电材料128、初始第一有源柱101的中部130以及初始第二有源柱102的中部130之间的部分第一导电材料128，形成第二填充区域132。这里，剩余的第一导电材料128构成多条字线114，所述字线114沿第二方向延伸，且所述字线114环绕初始第一有源柱101和初始第二有源柱102。

这里，图10示出了在图9的AA’位置的截面图。

接下来，如图11所示，在第二填充区域132中形成第六绝缘层122。

在一些具体示例中，所述第六绝缘层122的材料包括但不限于氧化硅、氮化硅。

在一些具体示例中，形成第六绝缘层122的方法包括但不限于PVD、CVD、ALD。

接下来，如图12以及14所示，去除初始第一有源柱101的顶部131和初始第二有源柱102的顶部131，形成第一凹槽133。并沿第二方向和/或第三方向对第一凹槽133进行扩大处理，形成第二凹槽134，在第二凹槽134中形成第一有源区103。

在一些具体示例中，形成第一凹槽133的方法包括但不限于刻蚀工艺。

这里，沿第二方向和/或第三方向对第一凹槽133进行扩大处理是指在第一凹槽133内沿第二方向和/或第三方向去除氧化层115以及部分第六绝缘层122，从而使得形成的第二凹槽134沿第二方向和/或第三方向的尺寸大于第一凹槽133沿第二方向和/或第三方向的尺寸。这里，剩余的氧化层115构成栅极氧化层116。

这里，由于初始第一有源柱101的底部129的侧壁和初始第二有源柱102的底部129的侧壁未被氧化，因此这里的初始第一有源柱101的底部129在第一平面的投影面积大于初始第一有源柱101的中部130在第一平面的投影面积，初始第二有源柱102的底部129在第一平面的投影面积大于初始第二有源柱102的中部130在第一平面的投影面积。

在一些具体示例中，可以不再去除初始第一有源柱101的底部129以及初始第二有源柱102的底部129，使得初始第一有源柱101的底部129以及初始第二有源柱102的底部129直接构成第二有源区104，而第一有源区103以及第二有源区104之间的初始有源柱构成沟道区105。这里，初始有源柱阵列对应形成有源柱阵列，初始第一有源柱101对应形成第一有源柱112，初始第二有源柱102对应形成第二有源柱113。第一有源柱112以及第二有源柱113的第一有源区103均靠近第一侧，第一有源柱112以及第二有源柱113的第二有源区104均靠近第二侧，形成的第一有源柱112和第二有源柱113构成沿第二方向排布的若干列有源柱和沿第三方向排布的若干行有源柱，每一行有源柱中的第一有源柱112和第二有源柱113交替排布，每一列有源柱包括第一有源柱112或第二有源柱113。

需要说明的是，图14中所示的第一有源柱112和第二有源柱113在第二方向交替排布，但图14只是示例性的给出了一种第一有源柱112和第二有源柱113的排布情况，但并不用于限定本公开实施例中第一有源柱112和第二有源柱113的排布情况。

在一些具体示例中，可以在第二凹槽134中形成半导体材料，形成半导体材料的方法包括但不限于外延生长工艺、沉积工艺，再对半导体材料通过掺杂工艺或扩散工艺形成第一有源区103。

在一些具体示例中，形成的半导体结构可以为N型晶体管；也可以为P型晶体管。在N型晶体管中，第一有源区103、第二有源区104的掺杂类型均为N型掺杂；在P型晶体管中，第一有源区103、第二有源区104的掺杂类型均为P型掺杂。示例性的，当掺杂类型为P型掺杂时，P型杂质源可以是硼(B)、铝(Al)等，且P型杂质源不限于此；当掺杂类型为N型掺杂时，N型杂质源可以是磷(P)、砷(As)等，且N型杂质源不限于此。

可以理解的是，由于第二凹槽134在第一平面的投影面积大于第一凹槽133在第一平面的投影面积，而第一有源区103是在第二凹槽134中形成的，从而使得形成的第一有源区103在第一平面的投影面积大于沟道区105在第一平面的投影面积。

这里，第一有源区103可以为晶体管的源极或漏极，后续形成的第二有源区104也可以为晶体管的源极或漏极。示例性的，第一有源柱112的第一有源区103可以为源极，第一有源柱112的第二有源区104可以为漏极；第二有源柱113的第一有源区103可以为漏极，第二有源柱113的第二有源区104可以为源极。

在另一些具体示例中，还可以在后续工艺中，去除初始第一有源柱101的底部129以及初始第二有源柱102的底部129，从而形成沿第二方向和/或第三方向尺寸更大的第二有源区104。实际应用中，可以根据具体需求选择是否形成沿第二方向和/或第三方向尺寸更大的第二有源区104。

可以理解的是，本公开实施例中形成的第一有源区103和第二有源区104在第一平面的投影面积大于沟道区105在第一平面的投影面积，从而使得第一有源区103与第二位线109以及第一存储结构106的接触面积增大，第二有源区104与第二存储结构107以及第一位线108的接触面积增大，从而可以减小接触电阻。

需要说明的是，上述实施例中提供的方案由于对初始第一有源柱101的顶部131以及中部130的侧壁进行了氧化处理，并对初始第二有源柱102的顶部131以及中部130的侧壁进行了氧化处理，从而使得初始第一有源柱101的底部129在第一平面的投影面积大于初始第一有源柱101的中部130在第一平面的投影面积，初始第二有源柱102的底部129在第一平面的投影面积大于初始第二有源柱102的中部130在第一平面的投影面积。在另一些具体示例中，也可以不对初始第一有源柱101的顶部131以及中部130的侧壁进行氧化处理，且不对初始第二有源柱102的顶部131以及中部130的侧壁进行氧化处理，而是直接利用沉积工艺在初始第一有源柱101的顶部131以及中部130的侧壁形成氧化层115，并直接利用沉积工艺在初始第二有源柱102的顶部131以及中部130的侧壁形成氧化层115，在后续工艺中可以从半导体层的第二面对半导体层进行减薄处理暴露出初始第一有源柱101的底部129以及初始第二有源柱102的底部129后再去除初始第一有源柱101的底部129和初始第二有源柱102的底部129，形成沿第二方向和/或第三方向尺寸较大的第二有源区104。

需要说明的是，上述实施例中形成的字线环绕初始第一有源柱和初始第二有源柱，在另一些具体示例中，当形成的字线位于行有源柱的一侧，栅极氧化层位于第一有源柱和第二有源柱的一侧时，同样可以使得形成的第一有源区和第二有源区在第一平面的投影面积大于沟道区在第一平面的投影面积。

在步骤S200中，主要是形成第一存储结构以及第二位线。

在一些实施例中，所述第二位线沿所述第三方向延伸；

所述第二位线与沿第三方向排布的同一列的所述第二有源柱的第一有源区均连接。

在一些实施例中，形成第二位线以及第一存储结构，包括：

在所述有源柱阵列的第一侧形成第二位线；

在所述第二位线上形成第一存储结构。

在一些实施例中，所述方法还包括：

在形成所述第一存储结构之前，在所述有源柱阵列的第一侧形成第一接触结构；所述第一接触结构用于将所述第一有源柱的第一有源区与所述第一存储结构电连接。

下面结合图15至图19对形成第一存储结构以及第二位线的具体过程进行详细介绍。

如图15以及图16所示，在有源柱阵列的第一侧也就是在半导体层的第一面上形成第二位线109，第二位线109沿第三方向延伸，第二位线109与第二有源柱113的第一有源区103连接。在一些具体示例中，可以通过在预设位线位置形成金属线来形成位线。所述金属线包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。

可以理解的是，同一列有源柱中的第二有源柱113共用同一条第二位线109，且第一有源柱112和第二有源柱113在第二方向交替排布，与第一有源柱112连接的第一位线108在后续工艺中会设置在有源柱阵列的第二侧，相邻的第二位线109之间在后续工艺中会形成第一接触结构110，相邻的第二位线109之间的距离较大，从而使得相邻的第二位线109之间的寄生电容较小；同理后续工艺中形成的相邻的第一位线108之间的距离较大，从而相邻的第一位线108之间的寄生电容较小；从而可以提高存储器的性能。

这里，图16示出了在图15的AA’位置的截面图，为了更清楚的展示出第一有源柱112、第二有源柱113、字线114、第二位线109的位置关系，图15所示出的俯视图为透视图。

这里，有源柱阵列的第一侧以及下文中有源柱阵列的第二侧为有源柱阵列沿第一方向相对设置的两侧。

这里，位线BL用于在晶体管导通时，对所述晶体管及相连接的存储结构执行读取或写入操作。

接下来，如图17所示，在有源柱阵列上形成第二绝缘层118，所述第二位线109位于第二绝缘层118中，在第二绝缘层118中形成第一接触结构110，第一接触结构110用于将第一有源柱112的第一有源区103与后续工艺中形成的第一存储结构电连接。

这里的连接与电连接可以理解为，连接指两部分物理接触从而直接连接，而电连接指两部分通过其它部分实现间接连接。

在一些具体示例中，形成第一接触结构110的具体过程包括：在第二绝缘层118中形成接触孔，在接触孔中填充导电材料，从而形成第一接触结构110。

在一些具体示例中，所述第二绝缘层118的材料包括但不限于氮化硅、氧化硅。形成第二绝缘层118的方法包括但不限于PVD、CVD、ALD。

接下来，如图18以及图19所示，在第二绝缘层118上形成第三绝缘层119，并在第三绝缘层119中形成第一存储结构106，第一存储结构106通过第一接触结构110与第一有源柱112的第一有源区103电连接。

这里，图19示出了在图18的AA’位置的截面图，为了更清楚的展示出第一有源柱112、第二有源柱113、字线114、第二位线109、第一存储结构106的位置关系，图18所示出的俯视图为透视图，且省略了部分结构。

在一些具体示例中，所述第三绝缘层119的材料包括但不限于氮化硅、氧化硅。形成第三绝缘层119的方法包括但不限于PVD、CVD、ALD。

在一些具体示例中，形成第一存储结构106可以包括以下步骤：在第一接触结构110上形成存储结构孔；在存储结构孔中形成第一存储结构106，例如形成存储电容。

在一些具体示例中，存储电容可以呈现多种结构。示例性地，所述存储电容可以包括杯形电容CUP、圆筒形电容CYL、支柱形电容PIL。其中，杯形电容CUP、圆筒形电容CYL、支柱形电容PIL均包括底电极、顶电极以及位于底电极和顶电极之间的电介质层。

在一些具体示例中，底电极与所述第一有源柱112的第一有源区103电连接，所述杯形电容CUP的顶电极可以接1/2Vcc，所述杯形电容CUP的底电极可用于存储写入的数据。

需要说明的是，在杯形电容CUP、圆筒形电容CYL、支柱形PIL中所述底电极的面积相等的情况下，圆筒形电容CYL的顶电极的面积最大，杯形电容CUP和支柱形PIL的顶电极的面积次之。基于此，实际应用中，可以采用圆筒形电容CYL作为存储器的存储单元，有利于提高存储器的集成度。

可以理解的是，在有源柱阵列的第一侧形成第一存储结构106，在后续工艺中在有源柱阵列的第二侧形成第二存储结构107，第一存储结构106与第一有源柱112的第一有源区103连接，第二存储结构107与第二有源柱113的第二有源区104连接，且第一有源柱112和第二有源柱113在第二方向上交替排布，且第一有源柱112和第二有源柱113的第一有源区103均位于同一侧，第一有源柱112和第二有源柱113的第二有源区104均位于同一侧，这样使得在存储器的整体占用面积不变的前提下，第一存储结构106和第二存储结构107各自占用的面积增大，一方面，可以使得形成存储容量较大的第一存储结构106和第二存储结构107的工艺难度减小，另一方面，可以形成存储容量更大的第一存储结构106和第二存储结构107。

在步骤S300中，主要是形成第一位线以及第二存储结构。

在一些实施例中，所述第一位线沿所述第三方向延伸；

所述第一位线与沿第三方向排布的同一列的所述第一有源柱的第二有源区均连接。

在一些实施例中，形成第一位线以及第二存储结构，包括：

在所述有源柱阵列的第二侧形成第一位线；

在所述第一位线上形成第二存储结构。

在一些实施例中，所述方法还包括：

在形成所述第二存储结构之前，在所述有源柱阵列的第二侧形成第二接触结构；所述第二接触结构用于将所述第二有源柱的第二有源区与所述第二存储结构电连接。

下面结合图20至图26对第一位线108以及第二存储结构107的形成过程进行详细介绍。

在一些具体示例中，如图20所示，所述方法还包括：在第一存储结构106的第一侧键合承载层123，承载层123的材料包括但不限于氧化硅。

可以理解的是，在后续工艺中需要在有源柱阵列的第二侧也就是半导体层的第二面进行工艺操作，需要将半导体层进行翻转，使得第一存储结构106置于下方，承载层123可以对第一存储结构106、第二位线109、第一接触结构110进行保护，防止在后续工艺过程中第一存储结构106、第二位线109、第一接触结构110受到损坏。

如图21所示，对半导体层的第二面进行减薄处理，使得暴露出第一有源柱112以及第二有源柱113的第二有源区104。

在一些具体示例中，对半导体层的第二面进行减薄处理包括但不限于化学机械研磨(CMP，Chemical Mechanical Polishing)工艺、刻蚀工艺。

在一些具体示例中，在暴露出第一有源柱112以及第二有源柱113的第二有源区104后，可以对第二有源区104沿第二方向和/或第三方向再进行扩大。示例性的，可以去除这里的第二有源区104，形成第三凹槽；沿第二方向和/或第三方向对第三凹槽进行扩大处理，形成第四凹槽；在第四凹槽中填充半导体材料，从而形成沿第二方向和/或第三方向尺寸更大的第二有源区。

接下来，如图22以及图23所示，在第二面上形成第一位线108，第一位线108沿第三方向延伸，且第一位线108与第一有源柱112的第二有源区104连接。

这里，图23示出了在图22的AA’位置的截面图，为了更清楚的展示出第一有源柱112、第二有源柱113、字线114、第二位线109、第一存储结构106、第一位线108的位置关系，图22所示出的俯视图为透视图，且省略了部分结构。

接下来，如图24所示，在第二面上形成第四绝缘层120，第一位线108位于第四绝缘层120中，在第四绝缘层120中形成第二接触结构111，第二接触结构111用于将第二有源柱113的第二有源区104与后续工艺中形成的第二存储结构电连接。

在一些具体示例中，所述第四绝缘层120的材料包括但不限于氮化硅、氧化硅。形成第四绝缘层120的方法包括但不限于PVD、CVD、ALD。

接下来，如图25以及图26所示，在第四绝缘层120上形成第五绝缘层121，并在第五绝缘层121中形成第二存储结构107，第二存储结构107通过第二接触结构111与所述第二有源柱113的第二有源区104电连接。

这里，图26示出了在图25的AA’位置的截面图，为了更清楚的展示出第一有源柱112、第二有源柱113、字线114、第二位线109、第一存储结构106、第一位线108、第二存储结构107的位置关系，图25所示出的俯视图为透视图，且省略了部分结构。

在一些具体示例中，所述第五绝缘层121的材料包括但不限于氮化硅、氧化硅。形成第五绝缘层121的方法包括但不限于PVD、CVD、ALD。

第二存储结构107与第一存储结构106的结构与制造方法类似，这里不再赘述。

在一些具体示例中，所述半导体结构包括动态随机存取存储器，所述第一存储结构106以及第二存储结构107均包括存储电容。

本公开实施例提供了一种半导体结构的制作方法，包括：形成有源柱阵列，所述有源柱阵列包括呈阵列排布的第一有源柱112和第二有源柱113，所述第一有源柱112和所述第二有源柱113均包括沟道区105以及分别位于所述沟道区105沿第一方向相对两端的第一有源区103和第二有源区104；所述第一有源区103在第一平面的投影面积大于所述沟道区105在所述第一平面的投影面积；和/或，所述第二有源区104在所述第一平面的投影面积大于所述沟道区105在所述第一平面的投影面积；所述第一方向为所述沟道区105延伸的方向，所述第一平面与所述第一方向垂直；在所述有源柱阵列的第一侧分别形成第二位线109以及第一存储结构106；所述第二位线109与所述第二有源柱113的第一有源区103连接，所述第一存储结构106与所述第一有源柱112的第一有源区103电连接；在所述有源柱阵列的第二侧分别形成第一位线108以及第二存储结构107；所述第一位线108与所述第一有源柱112的第二有源区104连接，所述第二存储结构107与所述第二有源柱113的第二有源区104电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第一方向相对的两侧。本公开实施例中，在有源柱阵列沿第一方向相对的两侧分别形成第一存储结构106、第二存储结构107，并在有源柱阵列沿第一方向相对的两侧分别形成第一位线108以及第二位线109，第一方面，由于第一位线108以及第二位线109分别设置于有源柱阵列沿第一方向相对的两侧，因此每一侧的位线数量减少，这样使得相邻的第一位线108以及相邻的第二位线109之间的距离均增大，使得相邻的第一位线108之间的寄生电容以及相邻的第二位线109之间的寄生电容均减小，从而提高存储器的性能；第二方面，由于第一存储结构106和第二存储结构107分别设置于沿第一方向相对的两侧，使得可用于设置第一存储结构106以及第二存储结构107的面积增大，从而使得在形成存储容量较大的存储结构时的工艺难度减小。另外，本公开实施例中，第一有源区103在第一平面的投影面积大于所述沟道区105在所述第一平面的投影面积；和/或，所述第二有源区104在所述第一平面的投影面积大于所述沟道区105在所述第一平面的投影面积；这样使得能增大第一有源区103与第一存储结构106以及第二位线109的接触面积，和/或，增大第二有源区104与第二存储结构107以及第一位线108的接触面积，从而使得可以减小接触电阻。

根据本公开的另一方面，本公开实施例还提供了一种半导体结构，包括：有源柱阵列，包括呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第一方向相对两端的第一有源区和第二有源区；所述第一有源区在第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；和/或，所述第二有源区在所述第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；所述第一方向为所述沟道区延伸的方向，所述第一平面与所述第一方向垂直；第一存储结构，位于所述有源柱阵列的第一侧，与所述第一有源柱的第一有源区电连接；第二存储结构，位于所述有源柱阵列的第二侧，与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第一方向相对的两侧；第一位线，位于所述有源柱阵列的第二侧，与所述第一有源柱的第二有源区连接；第二位线，位于所述有源柱阵列的第一侧，与所述第二有源柱的第一有源区连接。

本公开实施例提供的半导体结构包括各种类型的存储器。例如，NAND闪存(Flash)、Nor Flash、DRAM、静态随机存取存储器(Static Random Access Memory，SRAM)和相变存储器(Phase-Change Memory，PCM)。

在一些实施例中，所述半导体结构包括动态随机存取存储器，所述第一存储结构以及第二存储结构均包括存储电容。

本公开实施例中，只是示例性地列举了一些常见的存储器，本公开的保护范围不限于此，任何包含本公开实施例提供的半导体结构的存储器均属于本发明的保护范围。

在一些实施例中，所述第一有源柱和所述第二有源柱构成沿第二方向排布的若干列有源柱和沿第三方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱，所述第三方向与所述第二方向相交且均与所述第一方向垂直。

在一些实施例中，所述第一有源区沿所述第二方向的尺寸大于所述沟道区沿所述第二方向的尺寸；和/或，所述第一有源区沿所述第三方向的尺寸大于所述沟道区沿所述第三方向的尺寸。

在一些实施例中，所述第二有源区沿所述第二方向的尺寸大于所述沟道区沿所述第二方向的尺寸；和/或，所述第二有源区沿所述第三方向的尺寸大于所述沟道区沿所述第三方向的尺寸。

在一些实施例中，所述第一位线以及所述第二位线均沿所述第三方向延伸；

所述第一位线与沿第三方向排布的同一列的所述第一有源柱的第二有源区均连接；

所述第二位线与沿第三方向排布的同一列的所述第二有源柱的第一有源区均连接。

在一些实施例中，所述第一位线位于所述有源柱阵列与所述第二存储结构之间，所述第二位线位于所述有源柱阵列与所述第一存储结构之间。

在一些实施例中，所述半导体结构还包括：

第一接触结构，位于所述有源柱阵列与所述第一存储结构之间，用于将所述第一有源柱的第一有源区与所述第一存储结构电连接；

第二接触结构，位于所述有源柱阵列与所述第二存储结构之间，用于将所述第二有源柱的第二有源区与所述第二存储结构电连接。

上述实施例中提供的半导体结构在方法侧已详细介绍，这里不再赘述。

根据本公开的再一方面，本公开实施例还提供了一种存储器系统，包括：

一个或多个如上述实施例中所述的半导体结构；以及

存储器控制器，其与所述半导体结构耦接并控制所述半导体结构。

本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器。

在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种半导体结构的制作方法，其特征在于，所述方法包括：

形成有源柱阵列，所述有源柱阵列包括呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第一方向相对两端的第一有源区和第二有源区；所述第一有源区在第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；和/或，所述第二有源区在所述第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；所述第一方向为所述沟道区延伸的方向，所述第一平面与所述第一方向垂直；

在所述有源柱阵列的第一侧分别形成第二位线以及第一存储结构；所述第二位线与所述第二有源柱的第一有源区连接，所述第一存储结构与所述第一有源柱的第一有源区电连接；

在所述有源柱阵列的第二侧分别形成第一位线以及第二存储结构；所述第一位线与所述第一有源柱的第二有源区连接，所述第二存储结构与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第一方向相对的两侧。

2.根据权利要求1所述的制作方法，其特征在于，所述形成有源柱阵列，包括：

形成初始有源柱阵列，所述初始有源柱阵列包括沿第二方向和第三方向呈阵列排布的初始第一有源柱和初始第二有源柱；所述初始第一有源柱和所述初始第二有源柱均包括沿第一方向依次层叠排布的底部、中部、顶部；所述第二方向与所述第三方向相交且均与所述第一方向垂直。

3.根据权利要求2所述的制作方法，其特征在于，所述形成有源柱阵列，还包括：

去除所述顶部，形成第一凹槽；

沿所述第二方向和/或所述第三方向对所述第一凹槽进行扩大处理，形成第二凹槽；

在所述第二凹槽中形成所述第一有源区。

4.根据权利要求2所述的制作方法，其特征在于，所述形成有源柱阵列，还包括：

去除所述底部，形成第三凹槽；

沿所述第二方向和/或所述第三方向对所述第三凹槽做扩大处理，形成第四凹槽；

在所述第四凹槽中形成所述第二有源区。

5.根据权利要求2所述的制作方法，其特征在于，所述第一有源柱和所述第二有源柱构成沿所述第二方向排布的若干列有源柱和沿所述第三方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱。

6.根据权利要求5所述的制作方法，其特征在于，所述第一位线以及所述第二位线均沿所述第三方向延伸；

所述第一位线与沿第三方向排布的同一列的所述第一有源柱的第二有源区均连接；

所述第二位线与沿第三方向排布的同一列的所述第二有源柱的第一有源区均连接。

7.根据权利要求1所述的制作方法，其特征在于，

形成第二位线以及第一存储结构，包括：

在所述有源柱阵列的第一侧形成第二位线；

在所述第二位线上形成第一存储结构；

形成第一位线以及第二存储结构，包括：

在所述有源柱阵列的第二侧形成第一位线；

在所述第一位线上形成第二存储结构。

8.根据权利要求1所述的制作方法，其特征在于，所述方法还包括：

在形成所述第一存储结构之前，在所述有源柱阵列的第一侧形成第一接触结构；所述第一接触结构用于将所述第一有源柱的第一有源区与所述第一存储结构电连接；

在形成所述第二存储结构之前，在所述有源柱阵列的第二侧形成第二接触结构；所述第二接触结构用于将所述第二有源柱的第二有源区与所述第二存储结构电连接。

9.一种半导体结构，其特征在于，包括：

有源柱阵列，包括呈阵列排布的第一有源柱和第二有源柱，所述第一有源柱和所述第二有源柱均包括沟道区以及分别位于所述沟道区沿第一方向相对两端的第一有源区和第二有源区；所述第一有源区在第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；和/或，所述第二有源区在所述第一平面的投影面积大于所述沟道区在所述第一平面的投影面积；所述第一方向为所述沟道区延伸的方向，所述第一平面与所述第一方向垂直；

第一存储结构，位于所述有源柱阵列的第一侧，与所述第一有源柱的第一有源区电连接；

第二存储结构，位于所述有源柱阵列的第二侧，与所述第二有源柱的第二有源区电连接；所述第一侧以及所述第二侧为所述有源柱阵列沿所述第一方向相对的两侧；

第一位线，位于所述有源柱阵列的第二侧，与所述第一有源柱的第二有源区连接；

第二位线，位于所述有源柱阵列的第一侧，与所述第二有源柱的第一有源区连接。

10.根据权利要求9所述的半导体结构，其特征在于，所述第一有源柱和所述第二有源柱构成沿第二方向排布的若干列有源柱和沿第三方向排布的若干行有源柱，每一行有源柱均包括交替排布的所述第一有源柱和所述第二有源柱，每一列有源柱均包括第一有源柱或第二有源柱，所述第三方向与所述第二方向相交且均与所述第一方向垂直。

11.根据权利要求10所述的半导体结构，其特征在于，所述第一有源区沿所述第二方向的尺寸大于所述沟道区沿所述第二方向的尺寸；和/或，所述第一有源区沿所述第三方向的尺寸大于所述沟道区沿所述第三方向的尺寸。

12.根据权利要求10所述的半导体结构，其特征在于，所述第二有源区沿所述第二方向的尺寸大于所述沟道区沿所述第二方向的尺寸；和/或，所述第二有源区沿所述第三方向的尺寸大于所述沟道区沿所述第三方向的尺寸。

13.根据权利要求10所述的半导体结构，其特征在于，所述第一位线以及所述第二位线均沿所述第三方向延伸；

所述第一位线与沿第三方向排布的同一列的所述第一有源柱的第二有源区均连接；

所述第二位线与沿第三方向排布的同一列的所述第二有源柱的第一有源区均连接。

14.根据权利要求9所述的半导体结构，其特征在于，所述第一位线位于所述有源柱阵列与所述第二存储结构之间，所述第二位线位于所述有源柱阵列与所述第一存储结构之间。

15.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：

第一接触结构，位于所述有源柱阵列与所述第一存储结构之间，用于将所述第一有源柱的第一有源区与所述第一存储结构电连接；

第二接触结构，位于所述有源柱阵列与所述第二存储结构之间，用于将所述第二有源柱的第二有源区与所述第二存储结构电连接。

16.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构包括动态随机存取存储器，所述第一存储结构以及第二存储结构均包括存储电容。

17.一种存储器系统，其特征在于，包括：

一个或多个如权利要求9-16中任一项所述的半导体结构；以及

存储器控制器，其与所述半导体结构耦接并控制所述半导体结构。

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