CN112259539B - 三维存储器及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件领域，公开了一种三维存储器及其制造方法。所述三维存储器包括：衬底，包括第一区域，以及第一区域外围的第二区域；阵列结构，位于衬底的第一区域上方；电容结构，位于第二区域中，且包括：介质层，位于衬底的第二区域之上；第一电极层，位于部分介质层上；绝缘层，位于第一电极层上；第一导电结构，垂直延伸于绝缘层，并与第一电极层相接触；第二导电结构，垂直延伸于绝缘层与介质层，且位于第一电极层外围，并与衬底相接触。本发明提供的三维存储器及其制造方法实现了将部分电容结构从CMOS晶圆转移到阵列晶圆上，有利于减小CMOS晶圆的尺寸。

Description

三维存储器及其制造方法
技术领域
本发明涉及半导体器件领域，具体涉及一种三维存储器及其制造方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
在3D NAND闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的CMOS电路结构，存储阵列结构和CMOS电路结构通常分别形成于两个不同的晶圆上，然后通过键合方式，将CMOS电路晶圆键合到存储阵列晶圆上方，将CMOS电路和存储阵列电路连接在一起。其中，CMOS电路所在晶圆(简称CMOS晶圆)上存在大量的电容结构。
然而随着3D NAND闪存结构不断向着高层数高密度发展，CMOS晶圆的面积越来越成为一个决定整个chip(芯片)大小的关键性因素。而电容结构在CMOS晶圆上占据了比较大的空间，限制了CMOS晶圆尺寸的进一步缩小以及后端走线的灵活性。因而如何在不影响3DNAND闪存结构性能的前提下，有效缩小CMOS晶圆的尺寸，是目前亟待解决的问题。
发明内容
本发明提供了一种三维存储器及其制造方法，实现了将部分电容结构从CMOS晶圆转移到阵列晶圆上，有利于减小CMOS晶圆的尺寸。
一方面，本发明提供了一种三维存储器，包括：
衬底，包括第一区域，以及所述第一区域外围的第二区域；
阵列结构，位于所述衬底的所述第一区域上方；
电容结构，位于所述第二区域中，且包括：
介质层，位于所述衬底的所述第二区域之上；
第一电极层，位于部分所述介质层上；
绝缘层，位于所述第一电极层上；
第一导电结构，垂直延伸于所述绝缘层，并与所述第一电极层相接触；
第二导电结构，垂直延伸于所述绝缘层与所述介质层，且位于所述第一电极层外围，并与所述衬底相接触。
优选的，所述介质层的厚度为
Figure GDA0003167322390000021
优选的，所述介质层为氧化物层，材料为氧化硅。
优选的，多个所述第二导电结构位于多个所述第一导电结构外围。
优选的，所述电容结构还包括：
位于所述第一电极层之上的至少一层ON堆叠层；以及
第三导电结构与第四导电结构，垂直延伸于所述绝缘层并与所述ON堆叠层相接触。
优选的，多个所述第三导电结构与多个所述第四导电结构交替间隔设置。
优选的，所述三维存储器还包括：
隔离结构，沿垂直方向穿过所述衬底，且位于所述第二导电结构外围，以隔离所述衬底中对应于所述电容结构的部位与其它部位。
优选的，所述第一电极层的材料包括多晶硅或钨。
另一方面，本发明还提供了一种三维存储器的制造方法，包括：
提供衬底，所述衬底包括第一区域，以及所述第一区域外围的第二区域；
在所述衬底上形成介质层；
在所述介质层上形成第一电极层；
去除对应于所述第一区域上方的所述第一电极层，保留至少部分对应于所述第二区域上方的所述第一电极层；
在所述介质层上形成阵列结构，且位于所述第一区域上方；
在所述第一电极层上形成绝缘层；
形成第一导电结构，垂直延伸于所述绝缘层，并与所述第一电极层相接触；
形成第二导电结构，垂直延伸于所述绝缘层与所述介质层，且位于所述第一电极层外围，并与所述衬底相接触，以形成电容结构。
优选的，所述介质层的厚度为
Figure GDA0003167322390000031
优选的，所述介质层为氧化物层，材料为氧化硅。
优选的，多个所述第二导电结构形成于多个所述第一导电结构外围。
优选的，所述在所述介质层上形成阵列结构，且位于所述第一区域上方的步骤，还包括：
在所述第一电极层上形成至少一层ON堆叠层。
优选的，在形成多个所述第一导电结构与多个所述第二导电结构的同时，形成第三导电结构与第四导电结构，并垂直延伸于所述绝缘层并与所述ON堆叠层相接触。
优选的，多个所述第三导电结构与多个所述第四导电结构交替间隔设置。
优选的，所述方法还包括：
形成沿垂直方向穿过所述衬底，且位于所述第二导电结构外围的隔离结构，以隔离所述衬底中对应于所述电容结构的部位与其它部位。
优选的，所述第一电极层的材料包括多晶硅或钨。
本发明提供的三维存储器及其制造方法，通过在阵列晶圆的未利用区域上，也即在衬底的第二区域中的至少部分位置上形成电容结构，即先形成一层较薄的介质层，并在介质层上沉积第一电极层，且保留对应于所述第二区域上方的至少部分，而衬底作为第二电极层，从而形成衬底+介质层+第一电极层的电容结构，实现了将部分电容结构从CMOS晶圆转移到阵列晶圆即衬底上，有利于减小CMOS晶圆的尺寸，同时增大了衬底的利用率。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为本发明实施例提供的三维存储器制造方法的流程示意图；
图2至图5为本发明实施例提供的三维存储器制造过程中的结构示意图；
图6为本发明实施例提供的在第一电极层上形成ON堆叠层的结构示意图；
图7为本发明一优选实施例所得的三维存储器的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的三维存储器中，大量的电容结构位于CMOS晶圆上，制约了CMOS晶圆尺寸的缩小以及后端走线的灵活性，进而导致芯片尺寸难以进一步缩小的问题，本发明实施例用以解决该问题。
本发明实施例提供了一种三维存储器的制造方法，如图1所示，并结合图5或图7，所述方法包括以下步骤：
S101、提供衬底100，所述衬底100包括第一区域101，以及所述第一区域101外围的第二区域102；
S102、在所述衬底100上形成介质层131；
S103、在所述介质层131上形成第一电极层132；
S104、去除对应于所述第一区域101上方的所述第一电极层132，保留至少部分对应于所述第二区域102上方的所述第一电极层132；
S105、在所述介质层131上形成阵列结构120，且位于所述第一区域101上方；
S106、在所述第一电极层132上形成绝缘层133；
S107、形成第一导电结构134，垂直延伸于所述绝缘层133，并与所述第一电极层132相接触；
S108、形成第二导电结构135，垂直延伸于所述绝缘层133与所述介质层131，且位于所述第一电极层132外围，并与所述衬底100相接触，以形成电容结构130；
S109、在所述绝缘层133上形成互连层结构(图中未示出)，并连接所述第一导电结构134与所述第二导电结构135。
在三维存储器中，所述第二区域102包括pad区域(焊垫区域)(图中未示出)与所述衬底100未利用的空白区域，根据本发明实施例提供的方法，通过在阵列晶圆的未利用区域上，也即在所述衬底100的至少部分所述第二区域102中形成电容结构，即先形成一层较薄的所述介质层131，并在部分所述介质层131上沉积所述第一电极层132，从而形成衬底+介质层+第一电极层的电容结构，所述衬底100作为所述电容结构130的第二电极层，实现了将部分电容结构从CMOS晶圆转移到阵列晶圆即所述衬底100上，有利于减小CMOS晶圆的尺寸，同时增大了所述衬底100的利用率。
具体地，同时参考图2至图5，以说明本实施例提供的方法。首先，提供衬底100，所述衬底100包括第一区域101，以及所述第一区域101外围的第二区域102。其中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如SiC，还可以为叠层结构，例如Si/SiGe等。
随后，继续在所述衬底100上形成所述介质层131。其中，所述介质层131为氧化物层，材料可以为氧化硅(SiOx)。所述介质层131的厚度越薄，越有利于增大所述电容结构130的电容值，故所述介质层131的厚度优选为
Figure GDA0003167322390000061
(埃)。
而后在所述介质层131上形成所述第一电极层132，得到如图2所示的结构。其中，所述第一电极层132的材料具体可包括多晶硅或钨。
所述衬底100的所述第一区域101对应阵列(array)结构120的形成位置，故而去除对应于所述第一区域101上方的所述第一电极层132。为了确保后续步骤中可在所述阵列结构120的至少一侧形成电容结构130，故而保留至少部分对应于所述第二区域102上方的所述第一电极层132，也即保留所述第二区域102中，除pad区域以外的所述衬底100未利用的空白区域中的至少部分所对应的所述第一电极层132，得到如图3所示的结构。
在去除对应于所述第一区域101上方的所述第一电极层132后，在所述介质层131上形成阵列结构120，且位于所述第一区域101上方。其中，所述阵列结构120可包括核心区(core)和阶梯区(stair step，ss)，核心区是包括存储单元的区域；阶梯区则是用来供存储阵列各层中的栅极层引出接触部，这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。阶梯区可位于核心区的至少一侧。如图4所示，所述阶梯区在边缘形成有阶梯结构，所述阶梯结构可包括若干层台阶。所述阵列结构120的形成方法可参照现有技术实现，在此不再赘述。
参见图4，在形成阵列结构120以后，在所述第一电极层132上形成绝缘层133。其中，所述绝缘层133亦为氧化物层，所用材料可以为TEOS(四乙氧基硅烷)或氧化硅。进一步地，所述绝缘层133覆盖所述阵列结构120与所述第一电极层132。
随后刻蚀所述绝缘层133以及所述介质层131形成接触孔(contact,CT)，并填充导电材料形成第一导电结构134与第二导电结构135。其中，所述导电材料优选钨(W)。所述第一导电结构134垂直延伸于所述绝缘层133，并与所述第一电极层132相接触；所述第二导电结构135垂直延伸于所述绝缘层133与所述介质层131，且位于所述第一电极层132外围，并与所述衬底100相接触，从而形成所述电容结构130，且多个所述第二导电结构135形成于多个所述第一导电结构134外围，所得结构如图5所示。
其中，所述第一导电结构134与所述第二导电结构135分别作为所述电容结构130的正负极，且所述第一导电结构134与所述第二导电结构135的个数可为多个，增大了电容密度，实现了将位于CMOS晶圆上的部分电容转移到阵列晶圆也即所述衬底100上，有利于缩小CMOS晶圆的尺寸，同时提高了所述衬底100的利用率。
优选的，形成多个所述第一导电结构134与多个所述第二导电结构135后，还可以包括在所述绝缘层133上形成互连层结构(图中未示出)，所述互连层结构连接多个所述第一导电结构134与多个所述第二导电结构135，实现与其他器件的导通。
在本发明一优选实施例中，在步骤S105中，还包括：在所述第一电极层132上形成至少一层ON堆叠层136。具体地，在所述介质层131上形成阵列结构120时，一并在所述第一电极层132上形成多个所述ON堆叠层136，通过阶梯刻蚀掩膜，在形成所述阵列结构120的阶梯区时，同时在所述第一电极层132上形成至少一层所述ON堆叠层136。随后在所述第一电极层132上形成所述绝缘层133后，所得结构如图6所示。
进一步地，在图6所示结构的基础上，刻蚀所述绝缘层133与所述介质层131，并填充导电材料形成多个所述第一导电结构134与多个所述第二导电结构135的同时，如图7所示，还包括形成第三导电结构137与第四导电结构138，所述第三导电结构137与所述第四导电结构138垂直延伸于所述绝缘层133并与所述ON堆叠层136相接触。其中，至少一层所述ON堆叠层136将所述第三导电结构137、所述第四导电结构138与所述第一电极层132进行电隔离。
进一步地，所述第三导电结构137与所述第四导电结构138的个数可为多个，且多个所述第三导电结构137与多个所述第四导电结构138交替间隔设置，并施以不同的电压，从而与所述绝缘层133形成MOM电容(metal-oxide-metal，金属-氧化物-金属电容)，即通过多个所述第三导电结构137+所述绝缘层133+多个所述第四导电结构138形成侧向电容，使得在较小的面积上以较为简单的工艺形成容量更大的电容，进一步提高电容密度。
为确保所述电容结构130的稳定性，本实施例提供的方法还包括：在键合工艺中形成沿垂直方向穿过所述衬底100，且位于所述第二导电结构135外围的隔离结构140，以隔离所述衬底100中对应于所述电容结构130的部位与其它部位。所述隔离结构140将所述电容结构130对应的所述衬底100与其他部位的所述衬底100进行物理隔离，以防止不同区域发生串扰。
其中，所述隔离结构140具体可以为BDTI(boundary deep trench isolation，边界深沟槽隔离结构)。所述隔离结构140的材料具体可包括氧化硅、氮化硅、氮氧化硅、碳化硅、氟化物掺杂的硅酸盐玻璃(FSG)，以及任何合适的电介质材料和/或其组合。
本发明实施例还提供了由上述方法制造的三维存储器，参见图5，所述三维存储器包括：衬底100，包括第一区域101，以及所述第一区域101外围的第二区域102；阵列结构120，位于所述衬底100的所述第一区域101上方；电容结构130，位于所述第二区域102中，且包括：介质层131，位于所述衬底100的所述第二区域102之上；第一电极层132，位于部分所述介质层131上；绝缘层133，位于所述第一电极层132上；第一导电结构134，垂直延伸于所述绝缘层133，并与所述第一电极层132相接触；第二导电结构135，垂直延伸于所述绝缘层133与所述介质层131，且位于所述第一电极层132外围，并与所述衬底100相接触。
其中，所述介质层131为氧化物层，材料可以为氧化硅(SiOx)，且所述介质层131的厚度优选为
Figure GDA0003167322390000091
进一步地，所述介质层131还可位于所述衬底100的所述第一区域101。所述第一电极层132的材料包括多晶硅或钨。所述绝缘层133亦为氧化物层，所用材料可以为TEOS或氧化硅。
在本实施例中，所述第一导电结构134与所述第二导电结构135的个数可以为多个，且多个所述第二导电结构135位于多个所述第一导电结构134的外围。
优选的，还可包括互连层结构(图中未示出)于所述绝缘层133上，以连接所述第一导电结构134与所述第二导电结构135至其他器件。多个所述第一导电结构134与多个所述第二导电结构135与所述互联层结构电连接，并施以不同的电压，使得所述第一导电结构134与所述第二导电结构135分别作为所述电容结构130的正负极，而较多个数的导电结构增大了电容密度，实现了将位于CMOS晶圆上的部分电容转移到阵列晶圆也即所述衬底100上，有利于缩小CMOS晶圆的尺寸，同时提高了所述衬底100的利用率。
优选的，如图7所示，本实施例提供的三维存储器还可以包括：位于所述第一电极层132之上的至少一层ON堆叠层136；以及第三导电结构137与第四导电结构138，所述第三导电结构137与第四导电结构138垂直延伸于所述绝缘层133并与所述ON堆叠层136相接触。
进一步地，所述第三导电结构137与第四导电结构138的个数可以为多个，且多个所述第三导电结构137与多个所述第四导电结构138交替间隔设置，从而形成导电接触墙。多个所述第三导电结构137与多个所述第四导电结构138施以不同的电压，与所述绝缘层133形成MOM电容，即通过多个所述第三导电结构137+所述绝缘层133+多个所述第四导电结构138形成侧向电容，使得在较小的面积上以较为简单的工艺形成容量更大的电容，进一步提高电容密度。
为确保所述电容结构130的稳定性，本实施例提供的三维存储器还包括隔离结构140，所述隔离结构140沿垂直方向穿过所述衬底100，且位于所述第二导电结构135外围，以隔离所述衬底100中对应于所述电容结构130的部位与其它部位。所述隔离结构140将所述电容结构130对应的所述衬底100与其他部位的所述衬底100进行物理隔离，以防止不同区域发生串扰。
其中，所述隔离结构140具体可以为BDTI。所述隔离结构140的材料具体可包括氧化硅、氮化硅、氮氧化硅、碳化硅、氟化物掺杂的硅酸盐玻璃(FSG)，以及任何合适的电介质材料和/或其组合。
以上对本发明实施例所提供的一种三维存储器及其制造方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (17)

1.一种三维存储器，其特征在于，包括：
衬底，包括第一区域，以及所述第一区域外围的第二区域；
阵列结构，位于所述衬底的所述第一区域上方；
电容结构，位于所述第二区域中，且包括：
介质层，位于所述衬底的所述第二区域之上；
第一电极层，位于部分所述介质层上；
绝缘层，位于所述第一电极层上；
第一导电结构，垂直延伸于所述绝缘层，并与所述第一电极层相接触；
第二导电结构，垂直延伸于所述绝缘层与所述介质层，且位于所述第一电极层外围，并与所述衬底相接触。
2.根据权利要求1所述的三维存储器，其特征在于，所述介质层的厚度为
Figure FDA0002719672640000011
3.根据权利要求1所述的三维存储器，其特征在于，所述介质层为氧化物层，材料为氧化硅。
4.根据权利要求1所述的三维存储器，其特征在于，多个所述第二导电结构位于多个所述第一导电结构外围。
5.根据权利要求1所述的三维存储器，其特征在于，所述电容结构还包括：
位于所述第一电极层之上的至少一层ON堆叠层；以及
第三导电结构与第四导电结构，垂直延伸于所述绝缘层并与所述ON堆叠层相接触。
6.根据权利要求5所述的三维存储器，其特征在于，多个所述第三导电结构与多个所述第四导电结构交替间隔设置。
7.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括：
隔离结构，沿垂直方向穿过所述衬底，且位于所述第二导电结构外围,以隔离所述衬底中对应于所述电容结构的部位与其它部位。
8.根据权利要求1所述的三维存储器，其特征在于，所述第一电极层的材料包括多晶硅或钨。
9.一种三维存储器的制造方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域，以及所述第一区域外围的第二区域；
在所述衬底上形成介质层；
在所述介质层上形成第一电极层；
去除对应于所述第一区域上方的所述第一电极层，保留至少部分对应于所述第二区域上方的所述第一电极层；
在所述介质层上形成阵列结构，且位于所述第一区域上方；
在所述第一电极层上形成绝缘层；
形成第一导电结构，垂直延伸于所述绝缘层，并与所述第一电极层相接触；
形成第二导电结构，垂直延伸于所述绝缘层与所述介质层，且位于所述第一电极层外围，并与所述衬底相接触，以形成电容结构。
10.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述介质层的厚度为
Figure FDA0002719672640000021
11.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述介质层为氧化物层，材料为氧化硅。
12.根据权利要求9所述的三维存储器的制造方法，其特征在于，多个所述第二导电结构形成于多个所述第一导电结构外围。
13.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述在所述介质层上形成阵列结构，且位于所述第一区域上方的步骤，还包括：
在所述第一电极层上形成至少一层ON堆叠层。
14.根据权利要求13所述的三维存储器的制造方法，其特征在于，在形成多个所述第一导电结构与多个所述第二导电结构的同时，形成第三导电结构与第四导电结构，并垂直延伸于所述绝缘层并与所述ON堆叠层相接触。
15.根据权利要求14所述的三维存储器的制造方法，其特征在于，多个所述第三导电结构与多个所述第四导电结构交替间隔设置。
16.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述方法还包括：
形成沿垂直方向穿过所述衬底，且位于所述第二导电结构外围的隔离结构，以隔离所述衬底中对应于所述电容结构的部位与其它部位。
17.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述第一电极层的材料包括多晶硅或钨。
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