CN116367539B - 半导体器件、存储器及其制备方法、电子设备 - Google Patents

Abstract

本申请涉及一种半导体器件、存储器及其制备方法、电子设备。该半导体器件包括：半导体层；具有相对的两个主表面，相对的两个主表面分别为半导体层的第一侧和第二侧，半导体层包括在第一侧间隔设置的源接触区、漏接触区以及位于源接触区与漏接触区之间的沟道区；位线，设置于半导体层的第一侧且与漏接触区相连接；位线沿第一方向延伸，第一方向垂直于衬底表面；字线，设置于半导体层的第二侧；字线沿第二方向延伸，第二方向平行于衬底表面。该半导体器件为具有三维结构的半导体器件，能够提升存储密度。

Description

半导体器件、存储器及其制备方法、电子设备

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体器件、存储器及其制备方法、电子设备。

背景技术

目前，动态随机存取存储器（Dynamic Random Access Memory，简称DRAM）的制造通常采用的是二维（2 Dimension，简称2D）或三维结构，并缩小位线、字线以及晶体管等的尺寸，以提高器件的存储密度。

发明内容

基于此，有必要针对现有技术中不足之处，提供一种半导体器件、存储器及其制备方法、电子设备。

本申请提供一种半导体器件，设置于衬底上；包括：

半导体层；具有相对的两个主表面，所述相对的两个主表面分别为所述半导体层的第一侧和第二侧，所述半导体层包括在所述第一侧间隔设置的源接触区、漏接触区以及位于所述源接触区与所述漏接触区之间的沟道区；

位线，设置于所述半导体层的所述第一侧且与所述漏接触区相连接；所述位线沿第一方向延伸，所述第一方向垂直于所述衬底表面；

字线，设置于所述半导体层的所述第二侧；所述字线沿第二方向延伸，所述第二方向平行于所述衬底表面。

在一些实施例中，所述半导体器件还包括：电容器，设置于所述半导体层的所述第一侧且与所述源接触区相连接。

在一些实施例中，所述半导体层环绕于所述字线的侧壁上，且与所述字线相绝缘；所述半导体层的所述第一侧包括上表面、下表面和侧表面，所述源接触区、所述漏接触区及所述沟道区至少位于所述侧表面。

在一些实施例中，所述电容器包括第一电极、第二电极以及位于所述第一电极及所述第二电极之间的介电层；其中，

所述第一电极，与所述源接触区相连接且具有杯状腔体；

所述第二电极，实心填充于所述第一电极的所述杯状腔体内。

在一些实施例中，所述位线与所述源接触区接触，所述第一电极与所述漏接触区接触；所述源接触区与所述漏接触区在所述第二方向上具有所述间隔。

在一些实施例中，所述半导体器件还包括：位于所述位线和所述第一电极之间的绝缘结构；所述绝缘结构将所述位线、沟道区以及所述第一电极相互间隔。

在一些实施例中，所述位线与所述第一电极在所述第一方向和所述第二方向形成的二维平面上的正投影无交叠。

本申请还提供一种存储器，包括：

衬底；

存储单元阵列，包括在第一方向上堆叠的多层存储单元；其中，位于同一层的多个所述存储单元在第二方向上排布呈列，在第三方向排布呈行；所述第一方向垂直于所述衬底表面，所述第二方向平行于所述衬底表面，所述第三方向平行于所述衬底表面且与所述第二方向相交；所述存储单元包括晶体管，所述晶体管包括半导体层；所述半导体层具有相对的两个主表面，所述相对的两个主表面分别为所述半导体层的第一侧和第二侧；所述半导体层包括在所述第一侧间隔设置的源接触区、漏接触区以及位于所述源接触区与所述漏接触区之间的沟道区；

多个位线；所述存储单元阵列同一位置的各层所述存储单元共用同一沿着第一方向延伸的所述位线；所述位线设置于对应所述半导体层的所述第一侧，且与所述半导体层的所述漏接触区相连接；

多个字线；同一层所述存储单元中位于同一列的所述存储单元共用同一沿着第二方向延伸的所述字线；所述字线设置于所述半导体层的所述第二侧。

在一些实施例中，所述存储单元还包括：电容器，设置于所述半导体层的所述第一侧且与所述源接触区相连接。

在一些实施例中，所述电容器包括第一电极、第二电极以及位于所述第一电极及所述第二电极之间的介电层；所述第一电极具有杯状腔体；所述第二电极实心填充于所述第一电极的所述杯状腔体内；其中，

所述第二电极的端部沿所述第一方向及所述第二方向延伸；

所述存储单元阵列同一位置的各层所述存储单元的所述第二电极一体连接，且同一层所述存储单元中同一列的各所述存储单元的所述第二电极一体连接。

在一些实施例中，位于同一层且在所述第二方向上相邻的两个所述存储单元中，一个所述存储单元对应的所述位线和另一个所述存储单元的所述第一电极，在所述第一方向和所述第二方向相交平面上的正投影部分重叠。

在一些实施例中，位于同一层且在所述第三方向上以相邻的两个所述存储单元为一个存储组，同一所述存储组中两个所述存储单元的所述第二电极互连，且两个所述存储单元以所述第二电极互连结构的对称中心对称设置；

所述存储器还包括：多个第一隔离结构和多个第二隔离结构；

所述第一隔离结构位于在所述第二方向上相邻的两个所述存储组之间，并至少覆盖对应所述半导体层、所述位线和所述电容器的第一电极在所述第三方向上的侧壁；

所述第二隔离结构位于在所述第三方向上相邻的两个所述存储组之间，至少覆盖对应所述字线和所述半导体层在所述第二方向上的侧壁，并与所述第一隔离结构对应连接。

在一些实施例中，所述存储器还包括：多个第三隔离结构；所述第三隔离结构位于在所述第一方向上相邻的不同层所述存储组之间；

所述第一隔离结构和所述第二隔离结构均在所述第一方向上延伸，并与所述第三隔离结构相连接。

本申请还提供一种存储器的制备方法，包括：

提供衬底；于所述衬底上形成叠层单元，所述叠层单元包括沿垂直于所述衬底表面的第一方向依次交替叠置的牺牲层和层间介质层；

回刻所述牺牲层位于第二方向上的侧壁，形成第一容置槽；于所述第一容置槽的内壁依次形成初始半导体层、栅介质层和字线；所述第二方向平行于所述衬底表面；

沿所述第一方向刻蚀所述牺牲层、所述层间介质层及所述初始半导体层，将所述初始半导体层分隔成在所述第二方向上间隔设置的多个半导体层；所述半导体层具有相对的两个主表面，所述相对的两个主表面分别为背离所述字线的第一侧和朝向所述字线的第二侧；所述半导体层包括在所述第一侧间隔设置的源接触区、漏接触区以及位于所述源接触区与所述漏接触区之间的沟道区；

于所述叠层单元的所述第一区域形成在所述第一方向上贯穿所述叠层单元并暴露出对应各层所述漏接触区的位线孔；

于所述位线孔中形成位线；

于所述叠层单元的第二区域形成在所述第一方向上贯穿所述叠层单元并沿所述第二方向延伸的刻蚀槽，所述第二区域和所述第一区域在第三方向上均具有间隔，所述第二方向和所述第三方向平行于所述衬底表面并相交；

刻蚀所述牺牲层，形成第二容置槽，并暴露出对应层的所述源接触区；所述第二容置槽和所述位线孔在所述第二方向及所述第三方向上均具有间隔；

于所述第二容置槽中形成电容器。

在一些实施例中，所述于所述叠层单元的所述第一区域形成在所述第一方向上贯穿所述叠层单元并暴露出对应各层所述漏接触区的位线孔之前，所述制备方法还包括：

于所述叠层单元的第三区域形成在所述第一方向上贯穿所述叠层单元并暴露出对应各层所述沟道区的间隔孔；所述第三区域用于定义所述位线孔和所述第二容置槽之间的所述间隔；

于所述间隔孔内形成绝缘结构；

其中，所述第二容置槽还暴露出所述绝缘结构背离所述沟道区的侧壁。

在一些实施例中，所述沿所述第一方向刻蚀所述牺牲层、所述层间介质层及所述初始半导体层，将所述初始半导体层分隔成在所述第二方向上间隔设置的多个半导体层之后，所述制备方法还包括：

于所述牺牲层、所述层间介质层及所述初始半导体层的刻蚀区域形成第一隔离结构；所述第一隔离结构位于在所述第二方向上相邻的所述半导体层之间，沿所述第三方向延伸，并具有沿所述第二方向弯折的弯折部；

其中，所述位线位于所述漏接触区、所述第一隔离结构和所述绝缘结构围成的区域内。

在一些实施例中，所述于所述衬底上形成叠层单元，包括：

沿所述第一方向依次交替叠置牺牲材料层和层间介质材料层，形成叠层结构；

沿所述第一方向刻蚀所述叠层结构，形成沿所述第二方向延伸且间隔排布的多个第一沟槽，以及沿所述第三方向位于所述第一沟槽两侧的所述叠层单元；

其中，所述于所述第一容置槽的内壁依次形成初始半导体层、栅介质层和字线，还包括：于所述第一沟槽及两侧相连通的所述第一容置槽的内壁依次形成半导体材料层、栅介质材料层和字线材料层；去除所述第一沟槽内的所述半导体材料层、栅介质材料层和字线材料层，以使保留于所述第一容置槽内的所述半导体材料层构成所述初始半导体层，保留于所述第一容置槽内的所述栅介质材料层构成所述栅介质层，保留于所述第一容置槽内的所述字线材料层构成所述字线；

所述制备方法还包括：于所述第一沟槽内形成第二隔离结构。

本申请还提供一种电子设备，包括：如前述任一实施例提供的半导体器件；或者，如前述任一实施例提供的存储器。

本申请提供的半导体器件、存储器及其制备方法、电子设备，至少具有如下有益效果：

在本申请实施例中，通过设置垂直于衬底表面的位线以及平行于衬底表面的字线，实现具有三维结构的半导体器件，从而利于提升存储密度。并且，半导体器件采用如上结构，在实现三维存储以提升存储密度的同时，还能够具有更高的读写速度及刷新速度。

此外，在本申请实施例中，多个存储单元在垂直于衬底的方向上堆叠为多层且在同一层中呈阵列排布，形成存储单元阵列。对于这些多个存储单元，其半导体层、位线和字线均可在同一步骤中同步生成。例如，可以在同一步骤中同步生成多个不同存储单元的位线。因此，采用本申请实施例中的制备方法，还能够简化存储器的制备工艺，从而提升生产效率及生产良率，以及降低工艺成本及工艺预算。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一些实施例提供的半导体器件的剖面结构示意图；图1亦为本申请一些实施例提供的存储器的剖面结构示意图；

图2为图1所示出的半导体器件在AA'方向的截面结构示意图；

图3为图1所示出的半导体器件在BB'方向的截面结构示意图；

图4为图1所示出的半导体器件在CC'方向的截面结构示意图；

图5为图1所示出的半导体器件在DD’方向的截面结构示意图；

图6为图1所示出的半导体器件在EE'方向的截面结构示意图；

图7为本申请一些实施例提供的半导体器件的等效电路图；

图8为本申请一些实施例提供的存储器的等效电路图；

图9为本申请另一些实施例提供的存储器的剖面结构示意图；

图10为本申请一些实施例提供的存储器的制备方法的流程示意图；

图11为本申请一些实施例提供的存储器的制备方法中步骤S100的流程示意图；

图12为本申请一些实施例中于衬底上形成叠层结构后所得结构的剖面结构示意图；

图13为图12所示出的所得结构在AA'方向的截面结构示意图；

图14为本申请一些实施例中形成叠层单元后所得结构的剖面结构示意图；

图15为图14所示出的所得结构在AA'方向的截面结构示意图；

图16为本申请一些实施例中形成初始半导体层后所得结构的剖面结构示意图；

图17为图16所示出的所得结构在AA'方向的截面结构示意图；

图18为本申请一些实施例中形成栅介质层及字线后所得结构的剖面结构示意图；

图19为图18所示出的所得结构在AA'方向的截面结构示意图；

图20为本申请一些实施例中形成第二隔离结构后所得结构的剖面结构示意图；

图21为图20所示出的所得结构在AA'方向的截面结构示意图；

图22为本申请一些实施例中形成第一隔离结构后所得结构的剖面结构示意图；

图23为图22所示出的所得结构在BB'方向的截面结构示意图；

图24为图22所示出的所得结构在CC'方向的截面结构示意图；

图25为本申请一些实施例中形成间隔孔后所得结构的剖面结构示意图；

图26为图25所示出的所得结构在AA'方向的截面结构示意图；

图27为本申请一些实施例中形成绝缘结构后所得结构的剖面结构示意图；

图28为图27所示出的所得结构在AA'方向的截面结构示意图；

图29为本申请一些实施例中形成位线孔后所得结构的剖面结构示意图；

图30为图29所示出的所得结构在BB'方向的截面结构示意图；

图31为本申请一些实施例中形成位线后所得结构的剖面结构示意图；

图32为图31所示出的所得结构在BB'方向的截面结构示意图；

图33为本申请一些实施例中形成刻蚀槽后所得结构的剖面结构示意图；

图34为图33所示出的所得结构在AA'方向的截面结构示意图；

图35为本申请一些实施例中形成第二容置槽后所得结构的剖面结构示意图；

图36为图35所示出的所得结构在AA'方向的截面结构示意图；

图37为本申请一些实施例中形成第一电极材料层后所得结构的剖面结构示意图；

图38为图37所示出的所得结构在AA'方向的截面结构示意图；

图39为本申请一些实施例中形成第一电极后所得结构的剖面结构示意图；

图40为图39所示出的所得结构在AA'方向的截面结构示意图。

附图标记说明：

1、存储组；11、半导体层；11A、半导体材料层；110、牺牲层；110'、牺牲材料层；12、位线；120、层间介质层；120'、层间介质材料层；13、字线；13'、字线材料层；130、硬掩膜层；131、栅介质层；131'、 栅介质材料层；14、电容器；141、第一电极；141'、第一电极材料层；142、第二电极；143、介电层；15、绝缘结构；2、衬底；3、第一隔离结构；4、第二隔离结构；5、第三隔离结构；

U'、叠层结构；U、叠层单元；T1、第一沟槽；T2、第一容置槽；T3、位线孔；T4、刻蚀槽；T5、第二容置槽；G、间隔孔。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“于...上”、“相邻的...”或“与...相连接”时，其可以直接地位于其它元件或层上、与之相邻或与之相连接，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一接触区称为第二接触区，且类似地，可以将第二接触区称为第一接触区；第一接触区与第二接触区为不同的接触区。

空间关系术语例如“于...上”，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“于...上”的元件或特征将取向为在其它元件或特征“下”。因此，示例性术语“于...上”可包括上和下两个取向。此外，器件也可以包括另外地取向（譬如，旋转90度或其它取向），并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本申请的理想实施例（和中间结构）的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。

鉴于前述现有技术中的不足之处，本申请提供一种半导体器件、存储器及其制备方法、电子设备，其详细内容将在后续实施例中得以阐述。

本申请实施例提供一种新的3D堆叠的晶体管或存储器架构，以及新结构设计，新的工艺流程。当然该设计也适用于二维平面的存储阵列。

本申请根据一些实施例，提供一种半导体器件。该半导体器件可以但不仅限于设置于衬底上；例如，半导体器件可以理解为逻辑电路上的半导体器件。

所述的半导体器件可以是晶体管，或含有晶体管的存储单元，或含有晶体管的存储器，或含有所述晶体管的3D存储器或半导体芯片等产品。

例如图1至图6所示出的半导体器件，半导体器件设置于衬底2上，半导体器件具体可以包括半导体层11、位线12和字线13。所述半导体层用作晶体管的沟道。

半导体层11为膜层状，可以具有相对的两个主表面，可以理解为所述相对的两个主表面分别作为半导体层第一侧和第二侧。半导体层11可以包括在第一侧间隔设置的源接触区、漏接触区以及位于源接触区与漏接触区之间的沟道区。

位线12设置于半导体层11的第一侧且与漏接触区相连接，位线12沿第一方向延伸。在本申请实施例中，第一方向垂直于衬底2表面，例如Z方向。所述位线可以与所述漏接触区直接连接或通过其他材料的导电层连接。一种实施方式中，位线直接与所述半导体层11的漏接触区接触，有利于器件微缩。位线12沿第一方向延伸，一种实施方式中，位线可以在垂直衬底的通孔中填充并延伸，该通孔可以是垂直孔。

字线13设置于半导体层11的第二侧且沿第二方向延伸。在本申请实施例中，第二方向平行于衬底2表面，例如平行衬底的二维平面中的Y方向。

需要说明的是，图1为图2所示结构在PP'方向上的剖面结构示意图。且半导体层的源接触区与其他器件连接，该其他器件的类型取决于该晶体管或半导体器件的应用场景，比如，上述半导体器件用于1T1C存储单元场景中时，该源接触区与电容器的一个电极连接，若用于2T0C场景中，该半导体器件可以用作写晶体管，该写晶体管的源接触区与读晶体管连接。

上述实施例提供的半导体器件若应用于1T1C存储单元场景中，该1T1C半导体器件的等效电路图可以如图7所示。在上述实施例提供的半导体器件中，通过设置垂直于衬底2表面的位线12以及平行于衬底2表面的字线13，实现具有三维结构的半导体器件，从而利于提升存储密度。并且，半导体器件采用如上结构，在实现三维存储以提升存储密度的同时，还能够具有更高的读写速度及刷新速度。

本申请对于半导体层11的材质并不做具体限定。作为示例，半导体层11可以采用多晶硅、非晶硅、铟镓锌氧化物（IGZO）、铟锌氧化物（IZO）、铟锡氧化物（ITO）、氧化锌（ZnO）或者它们的材料种类的任意组合构成。或者，半导体层11还可以是例如石墨烯（Graphene）、二硫化钼（MoS₂）等二维材料。

采用IGZO作为半导体层11，可以降低半导体器件的漏电流，并确保半导体器件的器件可靠性，还可以使半导体器件具有读写时间短及刷新时间短等优势。

请继续参阅图1、图2、图4及图5，在一些实施例中，该半导体器件还可以包括电容器14。

电容器14可以设置于半导体层11的第一侧，且与源接触区相连接。

在上述实施例提供的半导体器件中，通过将电容器14设置于半导体层11的第一侧，使电容器14与位线12均位于半导体层11的同一侧，以实现具有三维结构的1T1C的半导体器件。

请继续参阅图2、图3及图5，在一些实施例中，半导体层11环绕于字线13的侧壁上，且与字线13相绝缘。在本实施例中，半导体层11的第一侧可以包括上表面、下表面和侧表面，源接触区、漏接触区及沟道区则至少位于侧表面。所述上表面和下表面沿着平行衬底的方向延伸，侧表面沿着垂直衬底的方向延伸，上表面、侧表面和下表面依次相连构成一个连续的面。

可以理解，在上述实施例提供的半导体器件中，半导体层11的第二侧朝向字线13。

本申请实施例对于位线12的构成材料并不做具体限定。作为示例，位线12的构成材料可以包括但不限于含有钛（Ti）或钨（W）元素。本申请实施例对于字线13的构成材料亦不做具体限定。作为示例，作为示例，字线13的构成材料可以包括金属元素；金属例如钨或铜（Cu）。

请继续参阅图1至图6，在一些实施例中，半导体器件还可以包括环绕设置于字线13侧壁上的栅介质层131。

所述半导体层和栅极绝缘层环绕于整个字线的侧壁的至少三个面，形状与栅极或字线的形状相适应。或者，半导体层和栅极绝缘层和字线依次形成在沟槽内，该沟槽沿着平行衬底的方向延伸。该沟槽为纵向延伸的沟槽的侧壁上沿着横向继续刻蚀形成的沟槽。

作为示例，栅介质层131的构成材料可以包括二氧化硅（SiO₂）、氮氧化硅（SiON）、氮化硅、氧化铝（Al₂O₃）、氮氧化铝（AlON）等；可以是高k介质材料（介电系数大于或等于3.9的介电材料）、或低k介质材料（介电系数为大于或等于2.5且小于3.9）、超低k介质材料（介电系数小于2.5）、铁电材料、抗铁电材料、碳化硅（SiC）或者它们的任意组合。

请继续参阅图1、图2、图4及图5，在一些实施例中，电容器14可以包括第一电极141、第二电极142以及位于第一电极141与第二电极142之间的介电层143。该介电层143也可以是高k介质材料。

其中，第一电极 141可以与源接触区相连接，且具有杯状腔体；第二电极142则可以实心填充于第一电极 141的杯状腔体内。第二电极142横向（平行衬底的方向）延伸，杯状腔体包裹于所述第二电极外壁。第一电极和第二电极可以形成在一个横向延伸的腔体内，腔体开口远离源接触区，腔体露出半导体层的源接触区并与位线绝缘，腔体的底部靠近源接触区，侧壁具有四个面，上下表面与衬底平行，侧壁均为绝缘层，侧壁和底部沉积导电层，比如，ALD方式沉积，继续沉积电容介电层143，腔体内继续填充导体材料形成第二电极142。

如图7所示，在上述实施例提供的半导体器件中，第一电极141可以通过与源接触区相接触连接，作为存储节点（Storage Node，简称SN）。第二电极142则可以连接至参考电压VREF。

请继续参阅图1及图2，在一些实施例中，位线12与源接触区接触，第一电极 141与漏接触区接触，源接触区与漏接触区在第二方向（例如Y方向）依次排列上具有间隔。

请继续参阅图1及图2，在一些实施例中，半导体器件还可以包括：位于位线12和第一电极 141之间的绝缘结构15。绝缘结构15可以将位线12、沟道区以及第一电极141相互间隔。绝缘结构15可以是该位置形成垂直衬底的通孔，通孔内填充有绝缘介质作为所述绝缘结构。

作为示例，绝缘结构15可以沟道区接触，并沿第一方向（例如Z方向）延伸。

本申请实施例对于绝缘结构15的构成材料并不做具体限定。作为示例，绝缘结构15可以采用介电（dielectric）材料构成。示例的，介电材料可以包括氮化硅、二氧化硅等等。

请继续参阅图1，位线12与第一电极 141在第一方向（例如Z方向）和第二方向（例如Y方向）形成的二维平面上的正投影无交叠。如此，有利于减少位线12与第一电极 141之间的寄生电容，减少信号传输过程中能量损失导致信号失真，提升半导体器件的电学性能。

本申请还根据一些实施例，提供一种存储器，包含上述半导体器件。

请继续参阅图1至图6，在一些实施例中，该存储器可以包括衬底2、多个位线12、多个字线13以及存储单元阵列。存储单元阵列在二维平面排列，具有一层或多层。

一些实施例中，存储单元阵列包括在第一方向上堆叠的多层存储单元，位于同一层的多个存储单元在第二方向上排布呈列，在第三方向排布呈行。其中，第一方向垂直于衬底2表面，例如Z方向；第二方向平行于衬底2表面，例如Y方向；第三方向平行于衬底2表面且与第二方向相交，例如X方向。

存储单元可以包括晶体管。晶体管可以包括半导体层11。其中，半导体层11具有相对的两个主表面，相对的两个主表面分别为第一侧和第二侧。半导体层11可以包括在第一侧间隔设置的源接触区、漏接触区以及位于源接触区与漏接触区之间的沟道区。

存储单元阵列同一位置的各层存储单元共用同一沿着第一方向（例如Z方向）延伸的位线12，位线12设置于对应半导体层11的第一侧，且与半导体层11的漏接触区相连接。同一层存储单元中位于同一列的存储单元共用同一沿着第二方向（例如X方向）延伸的字线13，字线13设置于半导体层11的第二侧。

上述实施例提供的存储器的等效电路图可以如图8所示，多个存储单元在垂直于衬底2的方向上堆叠为多层且在同一层中呈阵列排布，形成存储单元阵列，如此结构占用面积较小，空间利用效率较高，有利于提升存储器的存储密度。

需要说明的是，在本申请实施例提供的存储器中，存储单元所包括的晶体管可以是前述任一实施例提供的半导体器件，其等效电路图可以参照图7。

请继续参阅图1、图2、图4及图5，在一些实施例提供的存储器中，存储单元中的晶体管还可以包括电容器14。

电容器14可以设置于半导体层11的第一侧且与源接触区相连接。

请继续参阅图1、图2、图4及图5，在一些实施例中，电容器14具体可以包括第一电极 141、第二电极142以及位于第一电极 141及第二电极142之间的介电层143。其中，第一电极 141可以具有杯状腔体，第二电极142则可以填充于第一电极 141的杯状腔体内。第二电极可以是腔体结构或实心结构。

如图1、图2、图4及图5所示，第二电极142的端部沿第一方向（例如Z方向）及第二方向（例如Y方向）延伸。存储单元阵列同一位置的各层存储单元的第二电极142一体连接，且同一层存储单元中同一列的各存储单元的第二电极142一体连接。

在上述实施例提供的存储器中，作为示例，第一电极141可以通过与源接触区相连接，作为存储节点，第二电极142则可以连接至参考电压VREF。

在一些实施例中，位于同一层且在第二方向（例如Y方向）上相邻的两个存储单元中，一个存储单元对应的位线12和另一个存储单元的第一电极 141，在第一方向（例如Z方向）和第二方向（例如Y方向）相交平面上的正投影部分重叠。如此，有利于使存储器尺寸进一步微缩。

为了便于描述，请参阅图9，以下以位于同一层且在第三方向（例如Y方向）上相邻的两个存储单元为一个存储组1为例，对本申请一些实施例提供的存储器进行更详细的说明。同一存储组1中两个存储单元的第二电极142互连，且两个存储单元以第二电极142互连结构的对称中心对称设置。需要说明的是，与图1类似的，图9亦为图2所示结构在PP'方向上的剖面结构示意图。

如图9所示，在一些实施例中，该存储器还可以包括多个第一隔离结构3及多个第二隔离结构4。

第一隔离结构3位于第二方向（例如Y方向）上相邻的两个存储组1之间，并至少覆盖对应半导体层11、位线12和电容器14的第一电极 141在第三方向（例如X方向）上的侧壁。第二隔离结构4位于在第三方向（例如X方向）上相邻的两个存储组1之间，至少覆盖对应字线13和半导体层11在第二方向（例如Y方向）上的侧壁，并与第一隔离结构3对应连接。

作为示例，第一隔离结构3的构成材料可以包括但不限于氧化物、氮化物和氮氧化物、碳化物中的一种或多种。示例的，氧化物可以包括二氧化硅；氮化物可以包括氮化硅；氮氧化物可以包括氮氧化硅，碳化物包括碳化硅。第二隔离结构4的构成材料可以与第一隔离结构3的构成材料相同或不同。

请继续参阅图2至图6，在一些实施例中，该存储器还可以包括多个第三隔离结构5，设置于在第一方向（例如Z方向）上相邻的不同层存储组1之间。

在上述实施例提供的存储器中，第一隔离结构3和第二隔离结构4均在第一方向（例如Z方向）上延伸，并与第三隔离结构5相连接。

本申请还根据一些实施例，提供一种存储器的制备方法。该存储器的制备方法可以用于制备前述任一实施例提供的存储器；例如图1至图9所示出的任一存储器。因此，二者的技术特征在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本申请的技术内容。

请参阅图10，在一些实施例中，该存储器的制备方法具体可以包括如下的步骤：

S100：提供衬底；于衬底上形成多个叠层单元，每个叠层单元包括沿垂直于衬底表面的第一方向依次交替叠置的牺牲层和层间介质层；相邻叠层单元之间具有沟槽，沟槽露出牺牲层和层间介质层的端面；

S200：回刻牺牲层位于第二方向上的侧壁，可以理解为回刻蚀牺牲层的所述端面，形成第一容置槽；仅于第一容置槽内壁依次形成初始半导体层、栅介质层和字线；第二方向平行于衬底表面；

S300：沿第一方向刻蚀牺牲层、层间介质层及初始半导体层，将初始半导体层分隔成在第二方向上间隔设置的多个半导体层；半导体层具有相对的两个主表面，相对的两个主表面分别为背离字线的第一侧和朝向字线的第二侧；半导体层包括在第一侧间隔设置的源接触区、漏接触区以及位于源接触区与漏接触区之间的沟道区；

S400：于叠层单元的第一区域形成在第一方向上贯穿叠层单元并暴露出对应各层漏接触区的位线孔；

S500：于位线孔中形成位线；

S600：于叠层单元的第二区域形成在第一方向上贯穿叠层单元并沿第二方向延伸的刻蚀槽，第二区域和第一区域在第三方向上均具有间隔，第二方向和第三方向平行于衬底表面并相交；

S700：刻蚀牺牲层，形成第二容置槽，并暴露出对应层的源接触区；第二容置槽和位线孔在第二方向及第三方向上均具有间隔；

S800：于第二容置槽中形成电容器。

在上述实施例提供的存储器的制备方法中，不仅能够形成在垂直于衬底的方向上堆叠为多层且在同一层中呈阵列排布的多个存储单元，对于这些多个存储单元，其半导体层、位线、字线和电容器均可在同一步骤中同步生成。例如，可以在同一步骤中同步生成多个不同存储单元的位线。因此，采用本申请实施例中的制备方法，还能够简化存储器的制备工艺，从而提升生产效率及生产良率，以及降低工艺成本及工艺预算。

请参阅图11，在一些实施例中，步骤S100中于衬底上形成叠层单元，具体可以包括如下的步骤：

S110：沿第一方向依次交替叠置牺牲材料层和层间介质材料层，形成叠层结构；

S120：沿第一方向刻蚀叠层结构，形成沿第二方向延伸且间隔排布的多个第一沟槽，以及沿第三方向位于第一沟槽两侧的叠层单元。

应该理解的是，虽然图10及图11的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图10中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

为了更清楚的说明上述一些实施例中的存储器的制备方法，以下请结合图1至图9，以及图12至图40理解本申请的一些实施例。

在步骤S100中，请参阅图12至图15，提供衬底2；

于衬底2上形成多个叠层单元U。其中，叠层单元U可以包括沿垂直于所述衬底2表面的第一方向依次交替叠置的牺牲层110和层间介质层120。

具体地，于衬底2上沉积多个用作牺牲层的膜层和用作层间介质层的膜层，形成堆叠层，对堆叠层进行图案化处理形成多个在衬底上间隔分布的相互独立的叠层单元U。具体地，通过在堆叠层上形成多个列方向延伸行方向间隔的沟槽，每个沟槽贯通堆叠层。相邻两个沟槽之间的堆叠层为一个叠层单元U。

在一些实施例中，步骤S100中于衬底2上形成叠层单元U，具体可以有如下理解，包括如下的步骤S110~S120：

在步骤S110中，如图12至图13所示，沿第一方向（例如Z方向）依次交替叠置覆盖整个衬底的牺牲材料层110'和层间介质材料层120'，形成图案化前的叠层结构U'。需要说明的是，图12为图13所示结构在SS'方向上的剖面结构示意图。

在步骤S120中，如图14至图15所示，沿第一方向（例如Z方向）刻蚀叠层结构U'，形成沿第二方向（例如Y方向）延伸且X方向间隔排布的多个贯通到衬底的第一沟槽T1，以及沿第三方向（例如X方向）位于第一沟槽T1两侧的叠层单元U。需要说明的是，图14为图15所示结构在SS'方向上的剖面结构示意图。图14为图15示意出三个叠层单元U，中间的是完整的叠层单元U，另外两个仅仅用于体现出与完整的叠层单元U之前形成沟槽，并没有体现出完整的叠层单元U。

需要说明的是，在本申请实施例中，叠层单元U中的层间介质层120可以作为前述实施例中的第三隔离结构5。

在本申请实施例中，可以根据所需存储器中存储单元在第一方向（例如Z方向）上堆叠的层数设置牺牲层110的层数，每层牺牲层110中可以形成一层存储单元。以下以叠层单元U的顶部为层间介质层120且底部为牺牲层110进行示例性说明。一层存储单元含有至少一个晶体管，一些实施例中，还可以包含电容器。

作为示例，牺牲层110可以采用多晶硅（poly-Si）材料或非晶硅（a-Si）材料构成。作为示例，层间介质层120可以采用氧化硅等类似材料。

在步骤S200中，如图14及图15所示，回刻第一沟槽T1侧壁露出的各牺牲层110，可以理解为横向刻蚀牺牲层110位于第二方向（例如Y方向）上的侧壁各区域，形成位于任意相邻两个层间介质层之间的多个第一容置槽T2；各第一容置槽T2开口朝向第一沟槽T1，整个槽沿着列方向延伸。

如图16至图19所示，于第一容置槽T2的内壁依次形成初始半导体层、栅介质层131和字线13。各第一容置槽T2内的各初始半导体层间隔并不连续，但位于一个第一容置槽T2内的初始半导体层连续分布于容置槽各区域。

需要说明的是，图16为图17所示结构在SS'方向上的剖面结构示意图，图18为图19所示结构在SS'方向上的剖面结构示意图。

在一些实施例中，如图16至图19所示，步骤S200中于第一容置槽T2的内壁依次形成初始半导体层、栅介质层131和字线13，具体可以表现为如下的步骤，比如：

如图16及图17所示，于第一沟槽T1及两侧相连通的第一容置槽T2的内壁依次形成半导体材料层11A、栅介质材料层131'和字线材料层13'。此后，去除第一沟槽T1内的半导体材料层11A、栅介质材料层131'和字线材料层13'，以使保留于各第一容置槽T2内的半导体材料层11A之间断开，每个半导体材料层11A构成初始半导体层；如图18及图19所示，保留于各第一容置槽T2内的栅介质材料层131'构成相互独立的栅介质层131，保留于第一容置槽T2内的字线材料层13'构成在垂直衬底方向相互独立的字线13。

在步骤S300中，需要断开环绕在同一条字线上的半导体层，消除寄生MOS。具体地，在堆叠结构上垂直衬底方向挖槽，槽贯通各堆叠层，沿着行方向延伸，整体上与第一沟槽T1垂直，一根字线的相邻两个x方向延伸的沟槽之间设置有一个存储单元，x方向延伸的沟槽断开牺牲层110、层间介质层120及初始半导体层，环绕同一条字线的各初始半导体层背断开形成对应每个晶体管的半导体层。该沟槽没有将字线和断开或没有将字线和栅极绝缘层断开。在该沟槽内填充介质层形成下面所述的第一隔离结构3。

上面内容还可以理解为， x方向延伸y方向间隔的多个区域，每个区域沿第一方向（例如Z方向）刻蚀牺牲层110、层间介质层120及初始半导体层，将初始半导体层分隔成在第二方向（例如Y方向）上间隔设置的多个半导体层11。

半导体层11具有相对的两个主表面，相对的两个主表面分别为背离字线13的第一侧和朝向字线13的第二侧。半导体层11可以包括在第一侧间隔设置的源接触区、漏接触区以及位于源接触区与漏接触区之间的沟道区。如图19所示，半导体层11中沟道区在第三方向（例如X方向）上的尺寸为W，半导体层11中沟道区在第一方向（例如Z方向）上的尺寸为t，可以理解，半导体层11中沟道区的尺寸为2*W+t。

在一些实施例中，如图20及图21所示，在步骤S300之后，该存储器的制备方法还可以包括如下的步骤：于第一沟槽T1内填充第二隔离结构4。需要说明的是，图20为图21所示结构在SS'方向上的剖面结构示意图。

作为示例，可以采用平坦化（Planarization）工艺使第二隔离结构4的顶面与硬掩膜层130的顶面平齐，以利于减少缺陷密度，从而提高存储器的生产良率及使用可靠性。示例的，平坦化工艺可以包括化学机械抛光（Chemical-Mechanical Polishing，简称CMP）工艺。

请参阅图22至图24，在一些实施例中，在步骤S300之后，该存储器的制备方法还可以包括如下的步骤：于牺牲层110、层间介质层120及初始半导体层11的刻蚀区域，也就是用于断开一个字线上的不同区域的半导体层的沟槽内形成第一隔离结构3。需要说明的是，图22为图24所示结构在SS'方向上的剖面结构示意图。第一隔离结构3为填充沟槽的绝缘层，该第一隔离层的形状与沟槽的形状相适应，多个沟槽沿着x方向延伸，第一隔离结构3为多个绝缘层，绝缘层沿着垂直衬底方向延伸，同时沿着x方向延伸，但是横截面不一定是直线型，可能有局部弯曲。

第一隔离结构3位于在第二方向（例如Y方向）上相邻的半导体层11之间，沿第三方向（例如X方向）延伸，并具有沿第二方向（例如Y方向）弯折的弯折部。

在上述实施例提供的存储器的制备方法中，一个晶体管的半导体层位于相邻两个第一隔离结构3之间，自然地，该晶体管的源接触区、漏接触区和沟道区以及位线，均位于相邻两个第一隔离结构3之间。

在1T1C结构中，为了制备相邻两个第一隔离结构3之间的电容器，通过刻蚀牺牲层确定电容器电极的形貌，因此，需要在相邻两个第一隔离结构3之间的区域形成贯通各层的过孔，过孔内形成绝缘结构15，该绝缘结构15为刻蚀阻挡层。通过刻蚀牺牲层停止在刻蚀阻挡层确定电容器第一电极的腔体形貌。

作为示例，位线12位于漏接触区、第一隔离结构3和绝缘结构15围成的区域内。

作为示例，可以采用平坦化工艺使第一隔离结构3的顶面与硬掩膜层130的顶面平齐，以利于减少缺陷密度，从而提高存储器的生产良率及使用可靠性。示例的，平坦化工艺可以包括化学机械抛光工艺。

请参阅图25及图26，在步骤S400之前，该存储器的制备方法还可以包括如下的步骤：

如图25及图26所示，于叠层单元U的第三区域形成在第一方向（例如Z方向）上贯穿叠层单元U并暴露出对应各层沟道区的间隔孔G。此后，如图27及图28所示，于间隔孔G内填充介质层，形成绝缘结构15。该绝缘结构和牺牲层的材料具有刻蚀选择比。需要说明的是，图25为图26所示结构在SS'方向上的剖面结构示意图，图27为图28所示结构在SS'方向上的剖面结构示意图。

在上述实施例提供的制备方法中，S700和S800形成第二容置槽T5，第二容置槽T5包含通过层间介质层间隔的多层，每层中，任意相邻两个第一隔离结构3之间形成一个。

第二容置槽T5是通过横向刻蚀各层牺牲层得到的，从一个叠层单元U的列方向中间区域设置隔离槽，露出牺牲层和层间介质层的端部。回刻牺牲层，在牺牲层刻蚀到暴露出相邻两个第一隔离结构3、绝缘结构15，以及半导体的源接触区，形成的腔体用于形成电容器，具体可以使用ALD方法形成电容器的第一电极，介电层和第二电极。

在步骤S400中，如图29至图30所示，于叠层单元U的第一区域形成在第一方向（例如Z方向）上贯穿叠层单元，并暴露出对应各层漏接触区的位线孔T3。需要说明的是，图29为图30所示结构在SS'方向上的剖面结构示意图。

在一些实施例中，第三区域可用于定义位线孔T3和第二容置槽T5之间的间隔。

作为示例，第三区域可以与第一区域相邻，且第三区域在第三方向（例如X方向）上的尺寸可以大于第一区域在第三方向（例如X方向）上的尺寸。

请参阅图31及图32，在步骤S500中，于位线孔T3中形成位线12。需要说明的是，图31为图32所示结构在SS'方向上的剖面结构示意图。

请参阅图33及图34，在步骤S600中，于叠层单元U的第二区域形成在第一方向（例如Z方向）上贯穿叠层单元U且沿第二方向（例如Y方向）延伸的刻蚀槽T4。

需要说明的是，图33为图34所示结构在SS'方向上的剖面结构示意图；第二区域和第一区域在第三方向（例如X方向）上均具有间隔。

需要说明的是，图35为图36所示结构在SS'方向上的剖面结构示意图；第二容置槽T5和位线孔T3在第二方向（例如Y方向）及第三方向（例如X方向）上均具有间隔。

请参阅图37至图40，在步骤S800中，于第二容置槽T5中形成电容器14。

在一些实施例中，步骤S800具体可以表现为如下的步骤：

如图37及图38所示，于第二容置槽T5及刻蚀槽T4的侧壁上随形覆盖形成第一电极材料层141'；如图39及图40所示，去除形成于刻蚀槽T4侧壁的第一电极材料层141'，保留随形覆盖于第二容置槽T5侧壁的第一电极材料层141'作为第一电极141；此后，于第二容置槽T5的侧壁及第一电极141的内壁随形覆盖介电层143，并于第二容置槽T5及刻蚀槽T4内实心填充第二电极142。第一电极141、第二电极142以及位于第一电极141与第二电极142之间的介电层143共同构成电容器14，所得电容器14可以参照图1、图2、图4、图5及图9。

需要说明的是，图37为图38所示结构在SS'方向上的剖面结构示意图，图39为图40所示结构在SS'方向上的剖面结构示意图。

作为示例，可以采用但不仅限于原子层沉积（Atomic Layer Deposition，简称ALD）工艺于第二容置槽T5及刻蚀槽T4的侧壁上随形覆盖第一电极材料层141'。

本申请还根据一些实施例，提供一种电子设备，例如数据存储设备、影印机、网络设备、家用电器、仪器仪表、手机、电脑等具备数据存储功能的设备。

该电子设备可以包括前述任一实施例提供的半导体器件；或者，还可以包括前述任一实施例提供的存储器。可以理解，半导体器件及存储器的结构可以参阅上述一些实施例中的相关描述。此外，该电子设备中还可以包括其他必要的的元件或部件，本申请对此就不作具体限定。

上述实施例提供的电子设备包括前述实施例提供的半导体器件或前述实施例提供的存储器，因此，前述实施例提供的半导体器件或前述实施例提供的存储器能够实现的技术效果，上述存储器也均能实现，这里就不再赘述。采用前述实施例提供的半导体器件或前述实施例提供的存储器，不仅能够实现三维存储以提升存储密度，还具有更高的读写速度及刷新速度，因此具有较佳的性能及使用可靠性。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体器件，其特征在于，设置于衬底上；包括：

半导体层；具有相对的两个主表面，所述相对的两个主表面分别为所述半导体层的第一侧和第二侧，所述半导体层包括在所述第一侧间隔设置的源接触区、漏接触区以及位于所述源接触区与所述漏接触区之间的沟道区；

位线，设置于所述半导体层的所述第一侧且与所述源接触区和所述漏接触区中的一者相连接；所述位线沿第一方向延伸，所述第一方向垂直于所述衬底表面；

字线，设置于所述半导体层的所述第二侧；所述字线沿第二方向延伸，所述第二方向平行于所述衬底表面；

电容器，设置于所述半导体层的所述第一侧且与所述源接触区和所述漏接触区中的另一者相连接。

2.根据权利要求1所述的半导体器件，其特征在于，所述半导体层环绕于所述字线的侧壁上，且与所述字线相绝缘；所述半导体层的所述第一侧包括上表面、下表面和侧表面，所述源接触区、所述漏接触区及所述沟道区至少位于所述侧表面。

3.根据权利要求1所述的半导体器件，其特征在于，所述位线与所述漏接触区相连接，且所述电容器与所述源接触区相连接；

所述电容器包括第一电极、第二电极以及位于所述第一电极及所述第二电极之间的介电层；其中，

所述第一电极，与所述源接触区相连接且具有杯状腔体；

所述第二电极，实心填充于所述第一电极的所述杯状腔体内。

4.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述位线和所述第一电极之间的绝缘结构；所述绝缘结构将所述位线、所述沟道区以及所述第一电极相互间隔。

5.根据权利要求3所述的半导体器件，其特征在于，所述位线与所述第一电极在所述第一方向和所述第二方向形成的二维平面上的正投影无交叠。

6.一种存储器，其特征在于，包括：

衬底；

存储单元阵列，包括在第一方向上堆叠的多层存储单元；其中，位于同一层的多个所述存储单元在第二方向上排布呈列，在第三方向排布呈行；所述第一方向垂直于所述衬底表面，所述第二方向平行于所述衬底表面，所述第三方向平行于所述衬底表面且与所述第二方向相交；所述存储单元包括晶体管，所述晶体管包括半导体层；所述半导体层具有相对的两个主表面，所述相对的两个主表面分别为所述半导体层的第一侧和第二侧；所述半导体层包括在所述第一侧间隔设置的源接触区、漏接触区以及位于所述源接触区与所述漏接触区之间的沟道区；

多个位线；所述存储单元阵列同一位置的各层所述存储单元共用同一沿着第一方向延伸的所述位线；所述位线设置于对应所述半导体层的所述第一侧，且与所述半导体层的所述源接触区和所述漏接触区中的一者相连接；

多个字线；同一层所述存储单元中位于同一列的所述存储单元共用同一沿着第二方向延伸的所述字线；所述字线设置于所述半导体层的所述第二侧；

电容器，设置于所述半导体层的所述第一侧且与所述源接触区和所述漏接触区中的另一者相连接。

7.根据权利要求6所述的存储器，其特征在于，所述电容器包括第一电极、第二电极以及位于所述第一电极及所述第二电极之间的介电层；所述第一电极具有杯状腔体；所述第二电极实心填充于所述第一电极的所述杯状腔体内；其中，

所述第二电极的端部沿所述第一方向及所述第二方向延伸；

所述存储单元阵列同一位置的各层所述存储单元的所述第二电极一体连接，且同一层所述存储单元中同一列的各所述存储单元的所述第二电极一体连接。

8.根据权利要求7所述的存储器，其特征在于，位于同一层且在所述第二方向上相邻的两个所述存储单元中，一个所述存储单元对应的所述位线和另一个所述存储单元的所述第一电极在所述第一方向和所述第二方向相交平面上的正投影部分重叠。

9.根据权利要求7或8所述的存储器，其特征在于，

位于同一层且在所述第三方向上以相邻的两个所述存储单元为一个存储组，同一所述存储组中两个所述存储单元的所述第二电极互连，且两个所述存储单元以所述第二电极互连结构的对称中心对称设置；

所述存储器还包括：多个第一隔离结构和多个第二隔离结构；

所述第一隔离结构位于在所述第二方向上相邻的两个所述存储组之间，并至少覆盖对应所述半导体层、所述位线和所述电容器的第一电极在所述第三方向上的侧壁；

所述第二隔离结构位于在所述第三方向上相邻的两个所述存储组之间，至少覆盖对应所述字线和所述半导体层在所述第二方向上的侧壁，并与所述第一隔离结构对应连接。

10.根据权利要求9所述的存储器，其特征在于，所述存储器还包括：多个第三隔离结构；所述第三隔离结构位于在所述第一方向上相邻的不同层所述存储组之间；

所述第一隔离结构和所述第二隔离结构均在所述第一方向上延伸，并与所述第三隔离结构相连接。

11.一种存储器的制备方法，其特征在于，包括：

提供衬底；于所述衬底上形成叠层单元，所述叠层单元包括沿垂直于所述衬底表面的第一方向依次交替叠置的牺牲层和层间介质层；

回刻所述牺牲层位于第二方向上的侧壁，形成第一容置槽；于所述第一容置槽的内壁依次形成初始半导体层、栅介质层和字线；所述第二方向平行于所述衬底表面；

沿所述第一方向刻蚀所述牺牲层、所述层间介质层及所述初始半导体层，将所述初始半导体层分隔成在所述第二方向上间隔设置的多个半导体层；所述半导体层具有相对的两个主表面，所述相对的两个主表面分别为背离所述字线的第一侧和朝向所述字线的第二侧；所述半导体层包括在所述第一侧间隔设置的源接触区、漏接触区以及位于所述源接触区与所述漏接触区之间的沟道区；

于所述叠层单元的第一区域形成在所述第一方向上贯穿所述叠层单元并暴露出对应各层所述漏接触区的位线孔；

于所述位线孔中形成位线；

于所述叠层单元的第二区域形成在所述第一方向上贯穿所述叠层单元并沿所述第二方向延伸的刻蚀槽，所述第二区域和所述第一区域在第三方向上均具有间隔，所述第二方向和所述第三方向平行于所述衬底表面并相交；

刻蚀所述牺牲层，形成第二容置槽，并暴露出对应层的所述源接触区；所述第二容置槽和所述位线孔在所述第二方向及所述第三方向上均具有间隔；

于所述第二容置槽中形成电容器。

12.根据权利要求11所述的存储器的制备方法，其特征在于，所述于所述叠层单元的所述第一区域形成在所述第一方向上贯穿所述叠层单元并暴露出对应各层所述漏接触区的位线孔之前，所述制备方法还包括：

于所述叠层单元的第三区域形成在所述第一方向上贯穿所述叠层单元并暴露出对应各层所述沟道区的间隔孔；所述第三区域用于定义所述位线孔和所述第二容置槽之间的所述间隔；

于所述间隔孔内形成绝缘结构；

其中，所述第二容置槽还暴露出所述绝缘结构背离所述沟道区的侧壁。

13.根据权利要求12所述的存储器的制备方法，其特征在于，所述沿所述第一方向刻蚀所述牺牲层、所述层间介质层及所述初始半导体层，将所述初始半导体层分隔成在所述第二方向上间隔设置的多个半导体层之后，所述制备方法还包括：

于所述牺牲层、所述层间介质层及所述初始半导体层的刻蚀区域形成第一隔离结构；所述第一隔离结构位于在所述第二方向上相邻的所述半导体层之间，沿所述第三方向延伸，并具有沿所述第二方向弯折的弯折部；

其中，所述位线位于所述漏接触区、所述第一隔离结构和所述绝缘结构围成的区域内。

14.根据权利要求11所述的存储器的制备方法，其特征在于，所述于所述衬底上形成叠层单元，包括：

沿所述第一方向依次交替叠置牺牲材料层和层间介质材料层，形成叠层结构；

沿所述第一方向刻蚀所述叠层结构，形成沿所述第二方向延伸且间隔排布的多个第一沟槽，以及沿所述第三方向位于所述第一沟槽两侧的所述叠层单元；

其中，所述于所述第一容置槽的内壁依次形成初始半导体层、栅介质层和字线，还包括：于所述第一沟槽及两侧相连通的所述第一容置槽的内壁依次形成半导体材料层、栅介质材料层和字线材料层；去除所述第一沟槽内的所述半导体材料层、栅介质材料层和字线材料层，以使保留于所述第一容置槽内的所述半导体材料层构成所述初始半导体层，保留于所述第一容置槽内的所述栅介质材料层构成所述栅介质层，保留于所述第一容置槽内的所述字线材料层构成所述字线；

所述制备方法还包括：于所述第一沟槽内形成第二隔离结构。

15.一种电子设备，其特征在于，包括：如权利要求1至5中任一项所述的半导体器件；或者，如权利要求6至10中任一项所述的存储器。