CN114023703A - 半导体器件的形成方法及半导体器件 - Google Patents
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Abstract
本申请实施例提供一种半导体器件的形成方法及半导体器件；其中，方法包括：提供基底和覆盖基底的叠层结构；其中，叠层结构包括交替堆叠的介电层和牺牲层；在叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层；其中，第一方向垂直于基底表面，第二方向垂直于第一方向；在每相邻的两个隔离层之间形成一个位线，并去除牺牲层；在去除牺牲层后形成的介电结构的空位上，沿第三方向形成电容器通孔；其中，第三方向与第一方向和第二方向两两垂直；基于位线，在电容器通孔中依次形成晶体管和电容器，电容器平行于基底表面；在每相邻的两个晶体管之间，形成一个沿第二方向延伸的字线，以形成半导体器件。
Description
技术领域
本申请实施例涉及半导体技术领域，涉及但不限于一种半导体器件的形成方法及半导体器件。
背景技术
随着半导体行业的发展，动态随机存取存储器（Dynamic Random Access Memory，DRAM）器件的关键尺寸不断减小。
但随着半导体制程工艺中刻蚀分辨率的限制，相关技术在形成半导体器件时，器件的关键尺寸无法无限的进行缩小。因此，如何实现半导体器件的堆叠是半导体领域急需解决的问题。
发明内容
有鉴于此，本申请实施例提供一种半导体器件的形成方法及半导体器件。
第一方面，本申请实施例提供一种半导体器件的形成方法，所述方法包括：
提供基底和覆盖所述基底的叠层结构；其中，所述叠层结构包括交替堆叠的介电层和牺牲层；
在所述叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层；其中，所述第一方向垂直于所述基底表面，所述第二方向垂直于所述第一方向；
在每相邻的两个所述隔离层之间形成一个位线，并去除所述牺牲层；
在去除所述牺牲层后形成的介电结构的空位上，沿第三方向形成电容器通孔；其中，所述第三方向与所述第一方向和所述第二方向两两垂直；
基于所述位线，在所述电容器通孔中依次形成晶体管和电容器，所述电容器平行于所述基底表面；
在每相邻的两个所述晶体管之间，形成一个沿所述第二方向延伸的字线，以形成所述半导体器件。
在一些实施例中，在所述叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层，包括：
沿所述第一方向刻蚀所述叠层结构，形成沿所述第二方向等间距排布的多个隔离沟槽；
在所述隔离沟槽中填充隔离材料，形成沿所述第二方向等间距排布的多个所述隔离层。
在一些实施例中，在去除所述牺牲层之后，形成所述介电结构；
其中，所述介电结构在第三方向的投影形状为网格状，所述介电结构中的所述空位构成了所述晶体管和所述电容器的生长区域。
在一些实施例中，在每相邻的两个所述隔离层之间形成一个位线，包括：
在每相邻的两个所述隔离层之间形成一个位线通孔；其中，所述位线通孔的直径大于或等于相邻的两个所述隔离层之间的间距；
在每一位线通孔中形成位线；其中，在所述第一方向上，所述位线的顶表面与所述叠层结构的顶表面平齐。
在一些实施例中，在每相邻的两个所述隔离层之间形成一个位线通孔，包括：
在每相邻的两个所述隔离层之间，沿所述第一方向刻蚀所述叠层结构，直至暴露出所述基底为止，以对应形成一个所述位线通孔。
在一些实施例中，基于所述位线，在所述电容器通孔中依次形成晶体管和电容器，包括：
在所述第三方向上，基于所述位线，通过外延生长工艺，在所述电容器通孔中形成晶体管，所述晶体管的源极与所述位线连接；
在所述电容器通孔的内壁和所述晶体管在所述第三方向上的表面上形成第一电极层；
依次形成覆盖所述第一电极层的介质层和覆盖所述介质层的第二电极层，以形成所述电容器。
在一些实施例中，在每相邻的两个所述晶体管之间，形成一个沿所述第二方向延伸的字线，包括：
在每一所述介电层中对应于相邻两个所述晶体管之间的位置，形成沿所述第二方向延伸的字线通孔；
在所述第一方向上，形成覆盖每一所述字线通孔下表面的栅氧化层；
填充具有所述栅氧化层的每一字线通孔，形成第一初始字线；其中，在所述第三方向上，所述字线与所述位线之间具有第一厚度的所述介电层；
对每一所述第一初始字线进行回刻，以形成在所述第一方向上两端呈阶梯状排布的字线组合，其中所述字线组合中包括至少两条字线。
在一些实施例中，对每一所述第一初始字线进行回刻，包括：
在每一所述第一初始字线的两端，分别对所述第一初始字线进行至少一次回刻。
在一些实施例中，在每相邻的两个所述晶体管之间，形成一个沿所述第二方向延伸的字线，包括：
在每一所述介电层中对应于相邻两个所述晶体管之间的位置，形成沿所述第二方向延伸的字线通孔；
向每一所述字线通孔中填充部分深度的第一填充材料，其中，剩余深度的多个字线通孔形成多个阶梯字线通孔，所述多个阶梯字线通孔的一端在所述第一方向上呈阶梯状排布；
对每一所述阶梯字线通孔进行填充，形成一端呈阶梯状排布的第二初始字线组合，其中所述第二初始字线组合中包括至少两条第二初始字线；
对每一所述第二初始字线进行回刻，以形成在所述第一方向上两端呈阶梯状排布的字线组合，其中所述字线组合中包括至少两条字线。
在一些实施例中，在形成所述字线后，所述方法还包括：
在进行所述回刻后所剩余的剩余孔中填充第二填充材料，其中，所述第二填充材料的上表面与所述介电结构的外表面平齐。
在一些实施例中，在形成所述字线之后，所述方法还包括：
对应于每一所述字线两端的位置，沿所述第一方向刻蚀所述介电结构，形成至少一个连接通孔，所述连接通孔显露每一所述字线；
对所述连接通孔进行填充，形成连接线，每一所述字线与两个连接线连接。
在一些实施例中，在提供所述叠层结构之后，所述方法还包括：
形成覆盖所述叠层结构的氧化层，所述氧化层与所述叠层结构中最上层的牺牲层连接；
对应的，在所述叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层，包括：
在所述叠层结构和所述氧化层中形成沿所述第一方向延伸，且沿所述第二方向等间距排布的多个隔离层。
第二方面，本申请实施例提供一种半导体器件，其特征在于，所述半导体器件包括；
基底；
介电结构，所述介电结构包括平行于所述基底的多个介电层和垂直于所述基底的多个隔离层，所述介电结构在第三方向的投影形状为网格状；
位线，垂直于所述基底，位于所述介电结构中；
晶体管，平行于所述基底，与所述位线连接，位于所述介电结构的空位中并沿所述第三方向延伸；
电容器，平行于所述基底，与所述晶体管连接，位于所述介电结构中并沿所述第三方向延伸；
字线，平行于所述基底，位于每一介电层中并沿第二方向延伸，其中，所述第二方向与所述第三方向垂直。
在一些实施例中，所述电容器至少包括：
第一电极层，所述第一电极层与所述晶体管接触，位于所述介电结构中；
介质层，覆盖所述第一电极层的表面；
第二电极层，覆盖所述介质层的表面。
在一些实施例中，至少一个所述字线形成的字线组合的两端呈阶梯状。
在一些实施例中，在所述介电结构中，所述位线在所述第三方向上的两侧均连接晶体管。
在一些实施例中，所述半导体器件还包括：连接线，用于连接外围电路和所述字线，以实现对所述字线进行供电。
根据本申请实施例提供的半导体器件的形成方法及半导体器件，通过在交替堆叠的介电层和牺牲层形成的叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层，在每相邻的两个隔离层之间形成一个位线，基于位线，次形成晶体管和电容器，电容器平行于基底表面，在每相邻的两个晶体管之间，形成字线，以形成三维堆叠半导体器件。如此，本申请实施例通过垂直于基底的位线，使得两个晶体管共用位线，并形成了平行于基底，且位于位线两侧的电容器，使得本申请实施例在实现三维堆叠的同时，通过共用位线能够缩小关键器件的尺寸，提高了半导体器件的性能。
附图说明
在附图（其不一定是按比例绘制的）中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A至图1C是本申请实施例提供的半导体器件的局部结构示意图；
图2是本申请实施例提供的半导体器件的形成方法的流程示意图；
图3A至3L是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图；
附图标记：
101-基底；102-介电结构；1021-介电层；1022-隔离层；103-位线；104-晶体管；105-电容器；106-字线；107-连接线；301-基底；302-叠层结构；3021-介电层；3022-牺牲层；3023-氧化层；303-隔离沟槽；304-隔离层；305-位线通孔；306-位线；307-介电结构；308-晶体管；309-电容器；310-字线通孔；311-字线；312-连接线。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
基于相关技术中存在的问题，本申请实施例提供一种半导体器件，如图1A和图1B所示，图1A至图1C是本申请实施例提供的半导体器件的局部结构示意图。本申请实施例提供的半导体器件10包括基底101、介电结构102、位线103、晶体管104（图1A中未示出）、电容器105和字线106。其中，介电结构102包括平行于基底101的多个介电层1021和垂直于基底102的多个隔离层1022，介电结构102在第三方向的投影形状为网格状；位线103垂直于基底101，位于介电结构102中；晶体管104平行于基底101，与位线103连接，位于介电结构102的空位中并沿第三方向延伸，如图1B所示；电容器105平行于基底101，与晶体管104连接，位于介电结构102中并沿第三方向延伸；字线106平行于基底101，位于每一介电层1021中并沿第二方向延伸，其中，第二方向与第三方向垂直。
在本申请实施例中，图1A中Z方向为第一方向，Y方向为第二方向，X方向为第三方向。
在一些实施例中，本申请实施例提供的半导体器件10还包括连接线107，用于连接外围电路和字线106，以实现对字线106进行供电，如图1C所示。
本申请实施例通过在交替堆叠的介电层和牺牲层形成的叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层，在每相邻的两个隔离层之间形成一个位线，基于位线，次形成晶体管和电容器，电容器平行于基底表面，在每相邻的两个晶体管之间，形成字线，以形成三维堆叠半导体器件。如此，本申请实施例通过垂直于基底的位线，使得两个晶体管共用位线，并形成了平行于基底，且位于位线两侧的电容器，使得本申请实施例在实现三维堆叠的同时，通过共用位线能够缩小关键器件的尺寸，提高了半导体器件的性能。
基于前述实施例提供的半导体器件，本申请实施例再提供一种半导体器件的形成方法，图2是本申请实施例提供的半导体器件的形成方法的流程示意图，如图2所示，半导体器件可以通过以下步骤形成：
步骤S201、提供基底和覆盖基底的叠层结构；其中，叠层结构包括交替堆叠的介电层和牺牲层。
步骤S202、在叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层；其中，第一方向垂直于基底表面，第二方向垂直于第一方向。
步骤S203、在每相邻的两个隔离层之间形成一个位线，并去除牺牲层。
步骤S204、在去除牺牲层后形成的介电结构的空位上，沿第三方向形成电容器通孔；其中，第三方向与第一方向和第二方向两两垂直。
步骤S205、基于位线，在电容器通孔中依次形成晶体管和电容器，电容器平行于基底表面。
步骤S206、在每相邻的两个所晶体管之间，形成一个沿第二方向延伸的字线，以形成半导体器件。
接下来请参照图3A至3L，对本申请实施例提供的半导体器件的形成方法进行进一步地详细说明，图3A至3L是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图。
如图3A所示，执行步骤S201，提供基底301和覆盖基底301的叠层结构302；其中，叠层结构302包括交替堆叠的介电层3021和牺牲层3022。
在一些实施例中，基底301的材料可以是硅基底、氮化硅基底或氮化镓基底。介电层3021可以是氮化硅、氮碳化硅或氮硼化硅等氮化物，牺牲层3022可以是氧化硅等氧化物。
在一些实施例中，如图3B所示，在形成叠层结构302之后，还可以在叠层结构302的表面形成氧化层3023，氧化层3023表示叠层结构302到此终止，氧化层3023可以是氮氧化硅。
接下来请参照图3C和图3D，执行步骤S202。本申请实施例形成隔离层可以通过以下步骤来实现：
步骤S2021、沿第一方向刻蚀叠层结构，形成沿第二方向等间距排布的多个隔离沟槽。
步骤S2022、在隔离沟槽中填充隔离材料，形成沿第二方向等间距排布的多个隔离层。
请参照图3C和图3D，可以通过湿法刻蚀或干法刻蚀的方法在叠层结构302中形成沿第二方向（即Y方向）等间距排布的多个隔离沟槽303，再通过物理气相沉积（PhysicalVapor Deposition，PVD）、化学气相沉积（Chemical Vapor Deposition，CVD）或原子层沉积（atomiclayer deposition，ALD）的方式在隔离沟槽303中填充隔离材料，形成沿第二方向等间距排布的多个隔离层304。
在一些实施例中，隔离层304的材质可以是氧化物或氮化物，隔离层304的材质与介电层3021的材质可以相同或不同。
接下来请参照图3E至图3G，执行步骤S203，在每相邻的两个隔离层之间形成一个位线，并去除牺牲层3022。
在一些实施例中，形成位线可以通过以下步骤实现：
步骤S2031、在每相邻的两个隔离层之间形成一个位线通孔；其中，位线通孔的直径大于或等于相邻的两个隔离层之间的间距。
步骤S2032、在每一位线通孔中形成位线；其中，在第一方向上，位线的顶表面与叠层结构的顶表面平齐。
在一些实施例中，可以通过湿法刻蚀或干法刻蚀在每相邻的两个隔离层304之间，沿第一方向（即Z方向）刻蚀叠层结构，直至暴露出基底301为止，以对应形成一个位线通孔305，如图3E所示。
在一些实施例中，位线通孔305的直径A大于或等于相邻的两个隔离层304之间的间距B，如此，后续在叠层结构中，沿第三方向在位线两侧形成晶体管时，两侧的晶体管不会互相连接，导致晶体管失效。
在一些实施例中，在形成位线通孔305之后，通过物理气相沉积、化学气相沉积、原子层沉积或外延生长的方式在位线通孔305中形成位线306，直至位线306的顶表面与叠层结构的顶表面平齐，如图3F所示。
在本申请实施例中，外延生长的方式在位线通孔305中形成位线306时，可以在硅基底301的基础上进行外延生长，在外延生长的过程中进行原位掺杂，以得到位线306。位线306的材料包括钨（W）、钴（Co）、铜（Cu）、铝（Al）、多晶硅、掺杂硅、硅化物或其任何组合。
在一些实施例中，在形成位线306之后或去除牺牲层3022之后，可以通过湿法刻蚀去除叠层结构302中的牺牲层3022，叠层结构和隔离层304形成介电结构307，叠层结构在第三方向（即X方向）的投影形状为网格状，介电结构307中的空位构成了晶体管和电容器的生长区域。
接下来执行步骤S204，在去除牺牲层3022后形成的介电结构307的空位上，沿第三方向形成电容器通孔，该电容器通孔的侧壁由介电层3021和隔离层304组成。
请参考图3H和图3I，执行步骤S205，在电容器通孔中依次形成晶体管308和电容器309可以通过以下步骤形成：
步骤S2051、在第三方向上，基于位线，通过外延生长工艺，在电容器通孔中形成晶体管，晶体管的源极与位线连接。
请参考图3H，由于是在电容器通孔中基于位线306形成晶体管308，因此，图3H去掉了叠层结构，仅展示了位线306和晶体管308。本申请实施例可以通过物理气相沉积、化学气相沉积、原子层沉积或外延生长的方式在电容器通孔中形成与位线连接的晶体管308，当通过外延生长形成晶体管308时，可以在外延生长的过程中进行原位掺杂，以形成晶体管308。
在本申请实施例中，在形成晶体管308之后，晶体管308与位线306接触的位置为晶体管308的源极或漏极，本申请实施例及附图均未示出。
如图3H所示，本申请实施例在位线两侧均形成晶体管，多个晶体管共用位线的半导体器件结构使得半导体器件的尺寸缩小，提高了半导体器件的性能。
步骤S2052、在电容器通孔的内壁和晶体管在第三方向上的表面上形成第一电极层。
步骤S2053、依次形成覆盖第一电极层的介质层和覆盖介质层的第二电极层，以形成电容器。
接下来请参考图3I，在形成晶体管308之后，在电容器通孔的晶体管308表面形成第一电极层（图中未示出），并依次形成覆盖第一电极层的介质层（图中未示出）和覆盖介质层的第二电极层（图中未示出），以形成电容器309。
在本申请实施例中，当晶体管308的源极与位线306连接时，电容器的第一电极层与晶体管308的漏极连接；当晶体管308的漏极与位线306连接时，电容器的第一电极层与晶体管308的源极连接。
在本申请实施例中，第一电极层的材料包括：金属氮化物或金属硅化物；第二电极层的材料包括：金属氮化物或金属硅化物；介质层的材料包括以下至少之一：氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑或氧化铝。
本申请实施例，通过垂直于基底的位线，形成了平行于基底，且位于位线两侧的电容器，使得电容器能够在垂直于基底的方向上无限叠加，提高了半导体器件的存储性能。
接下来请参照图3J和3L，执行步骤S206，在每相邻的两个所晶体管308之间，形成一个沿第二方向延伸的字线。在一些实施例中，字线与晶体管308的栅极连接，在本申请实施例中，形成字线可以通过以下步骤形成：
步骤S2061、在每一介电层中对应于相邻两个晶体管之间的位置，形成沿第二方向延伸的字线通孔。
本申请实施例中给出的附图均为半导体器件的局部示意图，在附图给出的结构之外，介电结构依旧存在或者介电结构302之外具有隔离层，这些结构在本申请实施例提供的附图中未示出。
请参照图3J，通过干法刻蚀或湿法刻蚀在介电结构的每一介电层3021中对应于相邻两个晶体管308（图中未示出）之间的位置，在位线306两侧均形成沿第二方向（即Y方向）延伸的字线通孔310。其中，字线通孔310显露晶体管308的栅极（图中未示出）。
步骤S2062、在第一方向上，形成覆盖每一字线通孔下表面的栅氧化层。
在一些实施例中，在形成字线之前，在字线通孔310中暴露栅极的位置，通过物理气相沉积、化学气相沉积、原子层沉积或外延生长的方式在栅极表面形成栅氧化层（图中未示出），栅氧化层可以是二氧化硅等材料。
步骤S2063、填充具有栅氧化层的每一字线通孔，形成第一初始字线；其中，在第三方向上，初始字线与位线之间具有第一厚度的介电层。
本申请实施例可以通过物理气相沉积、化学气相沉积、原子层沉积或外延生长的方式在具有栅氧化层的每一字线通孔，形成第一初始字线，其中，第一初始字线与位线306之间具有第一厚度C的介电层（图中未示出），图3K中为了展示第一初始字线与晶体管之间的位置关系，去掉了介电结构，因此，第一初始字线与位线306之间的介电层图中未显示。
步骤S2064、对每一第一初始字线进行回刻，以形成在第一方向上两端呈阶梯状排布的字线组合，其中字线组合中包括至少两条字线。
在本申请实施例中，图3K中未显示第一初始字线，在本申请实施例附图未显示的位置，第一初始字线沿第二方向延伸，直至未形成位线306的位置。
在一些实施例中，为了实现每一字线与外围电路之间的连接，需要形成连接线实现字线与外围电路之间的连接，因此，本申请实施例在每一第一初始字线的两端，分别对第一初始字线进行至少一次回刻，以形成在第一方向上两端呈阶梯状排布的字线组合，其中字线组合中包括至少两条字线311，如图3K所示。
在一些实施例中，在形成字线311还可以通过以下步骤实现：
步骤S2065、在每一介电层中对应于相邻两个晶体管之间的位置，形成沿第二方向延伸的字线通孔。
步骤S2066、在第一方向上，形成覆盖每一字线通孔下表面的栅氧化层。
步骤S2067、向具有栅氧化层每一字线通孔中填充部分深度的第一填充材料，其中，剩余深度的多个字线通孔形成多个阶梯字线通孔，多个阶梯字线通孔的一端在第一方向上呈阶梯状排布。
步骤S2068、对每一阶梯字线通孔进行填充，形成一端呈阶梯状排布的第二初始字线组合，其中第二初始字线组合中包括至少两条第二初始字线。
步骤S2069、对每一第二初始字线进行回刻，以形成在第一方向上两端呈阶梯状排布的字线组合，其中字线组合中包括至少两条字线。
本申请实施例在形成沿第二方向延伸的字线通孔后，可以对字线通孔进行填充，形成一侧为阶梯状的阶梯字线通孔，然后进行填充，形成第二初始字线组合，这是的第二初始字线组合为一侧为阶梯状，一侧为与字线通孔的开口平齐，此时，对第二初始字线组合平齐的一侧进行回刻，形成在第一方向上两端呈阶梯状排布的字线组合，以形成阶梯状字线。
在一些实施例中，字线311的材料包括钨（W）、钴（Co）、铜（Cu）、铝（Al）、多晶硅、掺杂硅、硅化物或其任何组合。
在一些实施例中，在形成字线311之后，还可以包括以下步骤：
步骤S10、在进行回刻后所剩余的剩余孔中填充第二填充材料，其中，第二填充材料的上表面与介电结构的外表面平齐。
在一些实施例中，回刻后所剩余的剩余孔是指对字线进行回刻后再次暴露的字线通孔，对该剩余孔进行填充，形成第二填充材料，直至第二填充材料的上表面与介电结构的外表面平齐。
在一些实施例中，在形成字线311之后，为了实现字线与外围电路之间的连接，需要形成连接线来连接字线和外围电路，因此，本申请实施例还可以具有以下步骤:
步骤S20、对应于每一字线两端的位置，沿第一方向刻蚀介电结构，形成至少一个连接通孔，连接通孔显露每一字线。
步骤S30、对连接通孔进行填充，形成连接线，每一字线与连接线连接。
在本申请实施例中，在介电结构对应每一字线两端的位置形成连接通孔，该连接通孔显露字线表面。由于字线两端层阶梯状，因此，连接通孔在介电结构中有序排列。
在一些实施例中，在形成连接通孔之后，对连接通孔进行填充，形成连接线312，每一字线311与连接线312连接，如图3L所示，图3L中为了清晰的显示连接线312与字线311之间的位置关系，隐藏了部分介电结构。
在一些实施例中，在形成连接线312后，通过连接线312可以实现字线311与外围电路之间的连接关系，以实现对字线311进行供电。
本申请实施例通过在交替堆叠的介电层和牺牲层形成的叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层，在每相邻的两个隔离层之间形成一个位线，基于位线，次形成晶体管和电容器，电容器平行于基底表面，在每相邻的两个晶体管之间，形成字线，以形成三维堆叠半导体器件。如此，本申请实施例通过垂直于基底的位线，使得两个晶体管共用位线，并形成了平行于基底，且位于位线两侧的电容器，使得本申请实施例在实现三维堆叠的同时，通过共用位线能够缩小关键器件的尺寸，提高了半导体器件的性能。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (17)
1.半导体器件的形成方法，其特征在于，所述方法包括：
提供基底和覆盖所述基底的叠层结构；其中，所述叠层结构包括交替堆叠的介电层和牺牲层；
在所述叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层；其中，所述第一方向垂直于所述基底表面，所述第二方向垂直于所述第一方向；
在每相邻的两个所述隔离层之间形成一个位线，并去除所述牺牲层；
在去除所述牺牲层后形成的介电结构的空位上，沿第三方向形成电容器通孔；其中，所述第三方向与所述第一方向和所述第二方向两两垂直；
基于所述位线，在所述电容器通孔中依次形成晶体管和电容器，所述电容器平行于所述基底表面；
在每相邻的两个所述晶体管之间，形成一个沿所述第二方向延伸的字线，以形成所述半导体器件。
2.根据权利要求1所述的方法，其特征在于，在所述叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层，包括：
沿所述第一方向刻蚀所述叠层结构，形成沿所述第二方向等间距排布的多个隔离沟槽；
在所述隔离沟槽中填充隔离材料，形成沿所述第二方向等间距排布的多个所述隔离层。
3.根据权利要求1所述的方法，其特征在于，在去除所述牺牲层之后，形成所述介电结构；
其中，所述介电结构在第三方向的投影形状为网格状，所述介电结构中的所述空位构成了所述晶体管和所述电容器的生长区域。
4.根据权利要求1所述的方法，其特征在于，在每相邻的两个所述隔离层之间形成一个位线，包括：
在每相邻的两个所述隔离层之间形成一个位线通孔；其中，所述位线通孔的直径大于或等于相邻的两个所述隔离层之间的间距；
在每一位线通孔中形成位线；其中，在所述第一方向上，所述位线的顶表面与所述叠层结构的顶表面平齐。
5.根据权利要求4所述的方法，其特征在于，在每相邻的两个所述隔离层之间形成一个位线通孔，包括：
在每相邻的两个所述隔离层之间，沿所述第一方向刻蚀所述叠层结构，直至暴露出所述基底为止，以对应形成一个所述位线通孔。
6.根据权利要求1所述的方法，其特征在于，基于所述位线，在所述电容器通孔中依次形成晶体管和电容器，包括：
在所述第三方向上，基于所述位线，通过外延生长工艺，在所述电容器通孔中形成晶体管，所述晶体管的源极与所述位线连接；
在所述电容器通孔的内壁和所述晶体管在所述第三方向上的表面上形成第一电极层；
依次形成覆盖所述第一电极层的介质层和覆盖所述介质层的第二电极层，以形成所述电容器。
7.根据权利要求1所述的方法，其特征在于，在每相邻的两个所述晶体管之间，形成一个沿所述第二方向延伸的字线，包括：
在每一所述介电层中对应于相邻两个所述晶体管之间的位置，形成沿所述第二方向延伸的字线通孔；
在所述第一方向上，形成覆盖每一所述字线通孔下表面的栅氧化层；
填充具有所述栅氧化层的每一字线通孔，形成第一初始字线；其中，在所述第三方向上，所述第一初始字线与所述位线之间具有第一厚度的所述介电层；
对每一所述第一初始字线进行回刻，以形成在所述第一方向上两端呈阶梯状排布的字线组合，其中所述字线组合中包括至少两条字线。
8.根据权利要求7所述的方法，其特征在于，对每一所述第一初始字线进行回刻，包括：
在每一所述第一初始字线的两端，分别对所述第一初始字线进行至少一次回刻。
9.根据权利要求1所述的方法，其特征在于，在每相邻的两个所述晶体管之间，形成一个沿所述第二方向延伸的字线，包括：
在每一所述介电层中对应于相邻两个所述晶体管之间的位置，形成沿所述第二方向延伸的字线通孔；
在所述第一方向上，形成覆盖每一所述字线通孔下表面的栅氧化层；
向具有所述栅氧化层的每一字线通孔中填充部分深度的第一填充材料，其中，剩余深度的多个字线通孔形成多个阶梯字线通孔，所述多个阶梯字线通孔的一端在所述第一方向上呈阶梯状排布；
对每一所述阶梯字线通孔进行填充，形成一端呈阶梯状排布的第二初始字线组合，其中所述第二初始字线组合中包括至少两条第二初始字线；
对每一所述第二初始字线进行回刻，以形成在所述第一方向上两端呈阶梯状排布的字线组合，其中所述字线组合中包括至少两条字线。
10.根据权利要求7或9所述的方法，其特征在于，在形成所述字线后，所述方法还包括：
在进行所述回刻后所剩余的剩余孔中填充第二填充材料，其中，所述第二填充材料的上表面与所述介电结构的外表面平齐。
11.根据权利要求1所述的方法，其特征在于，在形成所述字线之后，所述方法还包括：
对应于每一所述字线两端的位置，沿所述第一方向刻蚀所述介电结构，形成至少一个连接通孔，所述连接通孔显露每一所述字线；
对所述连接通孔进行填充，形成连接线，每一所述字线与两个连接线连接。
12.根据权利要求1所述的方法，其特征在于，在提供所述叠层结构之后，所述方法还包括：
形成覆盖所述叠层结构的氧化层，所述氧化层与所述叠层结构中最上层的牺牲层连接；
对应的，在所述叠层结构中形成沿第一方向延伸，且沿第二方向排布的多个隔离层，包括：
在所述叠层结构和所述氧化层中形成沿所述第一方向延伸，且沿所述第二方向等间距排布的多个隔离层。
13.一种半导体器件，其特征在于，所述半导体器件包括；
基底；
介电结构，所述介电结构包括平行于所述基底的多个介电层和垂直于所述基底的多个隔离层，所述介电结构在第三方向的投影形状为网格状；
位线，垂直于所述基底，位于所述介电结构中；
晶体管，平行于所述基底，与所述位线连接，位于所述介电结构的空位中并沿所述第三方向延伸；
电容器，平行于所述基底，与所述晶体管连接，位于所述介电结构中并沿所述第三方向延伸；
字线，平行于所述基底，位于每一介电层中并沿第二方向延伸，其中，所述第二方向与所述第三方向垂直。
14.根据权利要求13所述的半导体器件，其特征在于，所述电容器至少包括：
第一电极层，所述第一电极层与所述晶体管接触，位于所述介电结构中；
介质层，覆盖所述第一电极层的表面；
第二电极层，覆盖所述介质层的表面。
15.根据权利要求13所述的半导体器件，其特征在于，至少一个所述字线形成的字线组合的两端呈阶梯状。
16.根据权利要求13所述的半导体器件，其特征在于，在所述介电结构中，所述位线在所述第三方向上的两侧均连接晶体管。
17.根据权利要求13所述的半导体器件，其特征在于，所述半导体器件还包括：
连接线，用于连接外围电路和所述字线，以实现对所述字线进行供电。
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