CN112216696A - 竖直存储器件 - Google Patents

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Abstract

公开了一种竖直层叠的3D存储器件，并且该存储器件可以包括：位线，其从衬底竖直地延伸，包括第一竖直部分和第二竖直部分；竖直有源层，其被配置为围绕位线的第一竖直部分和第二竖直部分；字线，其被配置为围绕竖直有源层和位线的第一竖直部分；以及电容器，其与字线在竖直方向上间隔开，并被配置为围绕竖直有源层和位线的第二竖直部分。

Description

竖直存储器件
相关申请的交叉引用
本申请要求2019年7月12日提交的申请号为10-2019-0084686的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明的各种实施例涉及一种半导体器件，并且更具体地，涉及一种竖直存储器件。
背景技术
最近，为了增加存储器件的净裸片(net die)，存储单元的尺寸不断减小。
随着存储单元的尺寸变小，应减小寄生电容(Cb)并增大电容。然而，由于存储单元的各种结构限制，使用常规解决方案增加净裸片变得越来越困难。
发明内容
本发明的各种实施例针对一种高集成度的竖直存储单元以及包括该集成单元的竖直存储器件。该存储单元允许增加竖直存储器件的净裸片。
根据一个实施例，一种存储器件可以包括：位线，其从所述衬底竖直地延伸，并且包括第一竖直部分和第二竖直部分；竖直有源层，其被配置为围绕所述位线的第一竖直部分和第二竖直部分；字线，其被配置为围绕所述竖直有源层和所述位线的第一竖直部分；电容器，其与所述字线在竖直方向上间隔开，并被配置为围绕所述竖直有源层和所述位线的第二竖直部分；以及板线，其从所述衬底竖直地延伸并耦接到所述电容器。
根据另一实施例，一种存储器件可以包括：衬底；位线，其从所述衬底竖直地延伸，并包括多个第一竖直部分和多个第二竖直部分；板线，其从所述衬底竖直地取向；以及多个存储单元，其从所述衬底的表面开始在所述位线与所述板线之间竖直地层叠，其中，每个存储单元包括：竖直有源层，其被配置为围绕所述位线的第一竖直部分和第二竖直部分；字线，其被配置为围绕所述竖直有源层和所述位线的第一竖直部分；以及电容器，其与所述字线在竖直方向上间隔开，并且被配置为围绕所述竖直有源层和所述位线的第二竖直部分。
根据又一实施例，一种用于制造存储器件的方法可以包括：形成从衬底竖直地延伸的位线；形成围绕所述位线的电容器；形成晶体管，其包括从所述电容器的第一侧竖直地延伸的竖直有源层和围绕所述竖直有源层的字线；形成板线，其耦接到所述电容器第二侧并从所述衬底竖直地延伸。
通过以下结合附图的详细描述，本发明的这些和其他特征以及优点对于本领域的技术人员将变得显而易见。
附图说明
图1A是示出根据本发明实施例的存储器件的示意性配置的截面图。
图1B是示出沿图1A所示的I-I'线截取的存储器件的平面图。
图1C是图1A所示的存储单元MC的分解透视图。
图2A是示出存储器件的示例的截面图。
图2B是示出沿图2A所示的A-A'线截取的存储器件的平面图。
图2C是示出沿图2A所示的B-B'线截取的存储器件的平面图。
图2D是图2A所示的存储单元MC的分解透视图。
图3至图25是示出图2A所示的存储器件200的制造方法的截面图。
图26和图27是示出根据本发明实施例的存储器件的制造方法的截面图。
图28至图30是示出根据本发明实施例的存储器件的制造方法的截面图。
图31至图40是示出根据本发明实施例的存储器件的制造方法的截面图。
具体实施方式
在本文中，本发明的各种示例和实施例参考作为本发明的理想示意图的截面图、平面图和框图来描述。因此，可以根据制造技术和/或公差来修改图示的形状。因此，本发明的实施例不限于所示的特定形式，而是还包括根据制造工艺产生的形状的变化。图中示出的区域具有示意性属性，并且图中示出的区域的形状旨在示出用于所述元件的区域的特定类型，而不旨在限制本发明的范围。
同样，应当理解，附图是所描述的设备的简化示意图，并且可能不包括众所周知的细节，以避免使本发明的特征模糊不清。
还应注意，在不脱离本发明的范围的情况下，存在于一个实施例中的特征可以与另一实施例的一个或更多个特征一起使用。
以下描述的实施例提出了利用氮化物、硅与氧化物的交替层叠所形成的三维DRAM存储单元。
可以通过使该交替层叠中的氧化物凹陷来确保均匀性，并且可以通过氧化工艺来执行组件之间的隔离。另外，可以通过减小该交替层叠的高度来提高集成度。
根据实施例的存储器件可以包括单字线(WL)、竖直位线(BL)和竖直板线(PL)。另外，存储单元可以包括水平电容器。
图1A是示出根据本发明实施例的存储器件100的示意性配置的截面图。图1B是示出沿图1A所示的I-I'线截取的存储器件100的平面图。图1C是图1A所示的存储单元MC的分解透视图。
参考图1A至图1C，存储器件100可以包括存储单元阵列MCA。存储单元阵列MCA可以包括多个电容器CAP、多个位线BL，多个晶体管Tr和多个板线PL。位线BL可以具有沿第一方向D1竖直地延伸的柱形状。电容器CAP可以具有围绕位线BL的环形形状。电容器CAP可以沿着第二方向D2和第三方向D3水平地布置。电容器CAP也可以沿着第一方向D1竖直地布置。板线PL可以沿着第三方向D3延伸同时耦接到电容器CAP。
每个电容器CAP可以包括储存节点SN、电介质层DE和板节点PN。储存节点SN、电介质层DE和板节点PN可以具有围绕位线BL的环形形状。
每个晶体管Tr可以包括字线WL和竖直有源层VA。竖直有源层VA可以具有围绕位线BL的环形形状。每个竖直有源层VA可以包括第一源极/漏极层SD1、竖直沟道层VC和第二源极/漏极层SD2。第一源极/漏极层SD1、竖直沟道层VC和第二源极/漏极层SD2可以具有围绕位线BL的环形形状。第一源极/漏极层SD1可以耦接到电容器CAP，并且第二源极/漏极层SD2可以耦接到位线BL。竖直沟道层VC可以位于第一源极/漏极层SD1和第二源极/漏极层SD2之间。字线WL可以水平地位于竖直沟道层VC的第一侧上。晶体管Tr可以是竖直沟道晶体管。
字线WL可以具有平板形状。字线WL可以沿着第一方向D1与电容器CAP竖直地重叠。字线WL可以具有围绕位线BL的形状。换言之，位线BL可以穿透字线WL。多个字线WL1、WL2、WL3和WL4可以沿着第一方向D1竖直地布置。多个字线WL1、WL2、WL3和WL4以及电容器CAP可以沿第一方向D1以交替的方式布置，而不彼此直接接触。
如上所述，晶体管Tr和电容器CAP可以具有围绕位线BL的环形形状。
图2A是示出存储器件200的示例的截面图。图2B是示出沿图2A所示的A-A'线截取的存储器件200的平面图。图2C是示出沿图2A所示的B-B'线截取的存储器件200的平面图。图2D是图2A所示的存储单元MC的分解透视图。
参考图2A至图2D，存储器件200可以包括外围电路部分100L和存储单元阵列MCA。存储单元阵列MCA可以在第一方向D1上位于外围电路部分100L的上方。蚀刻停止层101可以位于存储单元阵列MCA与外围电路部分100L之间。硬掩模层105可以形成在存储单元阵列MCA上。
存储单元阵列MCA可以包括多个存储单元MC。存储单元阵列MCA是其中存储单元MC沿第一方向D1在外围电路部分100L上竖直地层叠的结构的示例。层叠在外围电路部分100L上的存储单元MC的数量可以是“n”，其中“n”是等于或大于1的整数。另外，存储单元MC可以沿着第二方向D2水平地布置。
外围电路部分100L可以是适用于半导体工艺的材料。外围电路部分100L可以包括半导体衬底，例如，由适用于半导体工艺的材料构成的衬底。例如，外围电路部分100L可以包括硅衬底、单晶硅衬底、多晶硅衬底、非晶硅衬底、锗硅衬底、单晶锗硅衬底、多晶锗硅衬底、碳掺杂的硅衬底、它们的组合或多层。外围电路部分100L可以包括另一半导体材料，例如锗。外围电路部分100L可以包括III/V族半导体衬底，例如，诸如砷化镓(GaAs)的化合物半导体衬底。外围电路部分100L可以包括绝缘体上硅(SOI)衬底。外围电路部分100L可以具有半导体衬底与电介质材料的层叠结构。
在本实施例中，存储器件200可以具有Peri Under Cell(PUC)结构。换言之，存储单元阵列MCA可以位于外围电路部分100L的上方。外围电路部分100L可以包括一个或更多个控制电路，其用于在诸如例如读取操作或写入操作的操作期间驱动存储单元阵列MCA。外围电路部分100L的控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或它们的组合。外围电路部分100L的控制电路可以包括地址解码器电路、读取电路和写入电路等。外围电路部分100L的控制电路可以包括平面沟道晶体管、凹陷沟道晶体管、掩埋栅极晶体管、鳍式沟道晶体管(FinFET)等。
例如，外围电路部分100L可以包括感测放大器SA，并且感测放大器SA可以耦接到存储单元阵列MCA。存储单元阵列MCA和感测放大器SA可以通过多层金属布线MLM彼此互连。
尽管未示出，但是在一些实施例中，存储器件200可以包括第一半导体衬底和与第一半导体衬底接合的第二半导体衬底。存储单元阵列MCA可以形成在第一半导体衬底上，并且外围电路部分100L可以形成在第二半导体衬底上。第一半导体衬底和第二半导体衬底中的每一个可以包括导电接合焊盘，并且第一半导体衬底和第二半导体衬底可以通过导电接合焊盘彼此接合。因此，存储单元阵列MCA和外围电路部分100L可以彼此电耦接。
在一些实施例中，存储器件200可以具有Peri over Cell(POC)结构。具体地，外围电路部分100L可以位于存储单元阵列MCA的上方。
存储单元MC可以垂直于外围电路部分100L而沿着第一方向D1层叠，并沿着与第一方向D1相交的第二方向D2和第三方向D3位于横向布置(参考附图标记“LA”)中。第一方向D1可以垂直于外围电路部分100L的表面，第二方向D2和第三方向D3可以平行于外围电路部分100L的表面。第二方向D2和第三方向D3可以彼此相交，并且第一方向D1可以与第二方向D2和第三方向D3相交。
在本实施例中，外围电路部分100L的最上表面可以包含电介质材料、导电材料或它们的组合。
存储单元阵列MCA可以包括多个字线128、多个位线120和多个存储单元MC。然而，字线128、位线120和存储单元MC的数量仅是示例，并且本实施例可以不限于此。
位线120可以垂直于外围电路部分100L的表面而在第一方向D1上延伸。换言之，位线120可以从外围电路部分100L开始竖直地取向。位线120可以接触外围电路部分100L的多层金属布线MLM。位线120可以被称为“竖直位线(VBL)”。位线120可以沿着第二方向D3和第三方向D3彼此间隔开地布置。位线120可以独立地沿着第二方向D2和第三方向D3水平地布置。
例如，参见位线120之一，一个存储单元MC可以耦接到一个位线120，并且沿着第一方向D1竖直地布置的多个存储单元MC可以耦接到一个位线120。沿着第一方向D1竖直地层叠的存储单元MC可以共享一个位线120。
多个字线128可以平行于外围电路部分100L的表面。字线128可以沿着第一方向D1竖直地层叠。字线128可以被称为“横向字线”。字线128的顶部、底部和第一侧表面可以被栅极电介质层127覆盖。字线128的第二侧可以被字线覆盖层129覆盖。栅极电介质层127可以由选择性氧化物构成。选择性氧化物是指通过选择性氧化工艺形成的氧化物。栅极电介质层127可以由硅氧化物、硅氮化物、硅氮氧化物、高k材料或它们的组合构成。每个字线128可以由金属或基于金属的材料构成。例如，金属或基于金属的材料可以包括氮化钛、钨或氮化钛与钨的层叠。例如，字线覆盖层129可以由氧化硅构成。一个字线128可以在多个存储单元MC之间共享。例如，一个字线128可以在两个存储单元MC之间共享。字线128可以具有沿着第二方向D2和第三方向D3延伸的平板形状。
位线120可以穿透相应的字线128。多个位线120可以穿透每个字线128。字线128可以沿着第三方向D3延伸。字线128的一端可以是字线接触区域。
沿着第一方向D1层叠的存储单元MC可以共享一个板线PL。沿着第二方向D2布置的存储单元MC可以共享不同的板线PL。每个板线PL可以从外围电路部分100L的表面开始沿着第一方向D1竖直地延伸。每个板线PL可以直接接触外围电路部分100L的表面。在本实施例中，每个板线PL可以沿着垂直于外围电路部分100L的表面的第一方向D1取向，并且在与第一方向D1相交的第三方向D3上延伸。每个板线PL可以从外围电路部分100L开始竖直地取向，并且也可以被称为“竖直板线VPL”。板线PL可以是具有线性形状的柱，其沿着第一方向D1竖直地延伸并且沿着第三方向D3水平地延伸。
位线120和板线PL可以被定位为彼此间隔开。位线120和板线PL可以从外围电路部分100L开始在第一方向D1上竖直地取向，并且彼此间隔开。多个位线120(例如，如图2A所示的两个位线)可以设置在两个板线PL之间。
每个存储单元MC可以位于位线120和与位线120相邻的板线PL之间。存储单元MC可以沿着垂直于外围电路部分100L的第一方向D1位于竖直布置中，并沿着平行于外围电路部分100L的第二方向D2和第三方向D3位于横向布置(LA)中。
每个存储单元MC可以耦接到位线120之一、字线128之一和板线PL之一。
参见任何一个存储单元MC，一个存储单元MC可以耦接到一个板线PL。沿第一方向D1竖直地布置的多个存储单元MC可以设置在板线PL和与板线PL相邻的位线120之间。沿着第一方向D1竖直地布置的多个存储单元MC可以耦接到相邻的板线PL和相邻的位线120。
每个存储单元MC可以包括字线128和电容器。字线128和电容器可以具有围绕位线120的环形形状。电容器的一部分可以耦接到板线PL。
参见任何一个存储单元MC，字线128和电容器可以沿着第一方向D1竖直地层叠。
电容器可以包括储存节点114、电介质层113和板节点112。储存节点114、电介质层113和板节点112可以位于平行于外围电路部分100L的横向布置中。储存节点114可以具有围绕位线120的形状。电介质层113可以具有围绕储存节点114的形状。板节点112可以具有围绕电介质层113的形状。如图2B中更好地示出的，储存节点114、电介质层113和板节点112可以具有围绕位线120的环形形状。
硅衬里111可以形成为部分地围绕板节点112。硅衬里111可以具有环形形状，其围绕板节点112的外壁，即，上表面和下表面(相对于第一方向D1)。氧化物覆盖层111A可以形成在硅衬里111的第一侧上。硅衬里111可以被第一氧化物衬里110覆盖。第一氧化物衬里110可以用作字线128与板节点112之间的隔离层。第二氧化物衬里123可以形成在第一氧化物衬里110的第一侧上。
板节点112可以电耦接到板线PL。
板线PL可以包括硅线124和金属线130。硅线124可以形成在板节点112与金属线130之间。硅线124可以与字线128竖直地重叠，但是在第二方向上字线128可以比硅线124更长，因此字线128也可以在对应的电容器CAP的板节点112和储存节点114下方延伸。电容器的板节点112可以在第二方向D2上在硅线111内部延伸。电容器的板节点112可以大体上具有“[”括号的形状，其上水平线和下水平线至少等于竖直线或长于竖直线。括号形的板节点112的开放侧可以指向位线120，而封闭侧可以指向硅线124。板节点112的竖直线可以位于硅线124的侧表面内部。换言之，板节点112可以穿透到硅线124的侧表面的内部。可以用硅衬里111覆盖板节点的上水平线和下水平线的大部分，除了其位于硅线124的侧表面内部的小边缘之外。因此，板节点112的上水平线和下水平线的外表面任何与硅线124不接触的部分可以与硅衬里111接触。括号形板节点112的内表面可以被电介质层113覆盖。括号形板节点112的上水平线和下水平线可以各自在其开放端形成台阶，从而导致在第一方向D1上板节点的开放端大于封闭端。该台阶可以是如图2A所示的竖直台阶。电介质层113和储存节点114两者也可以具有相同的台阶，使得整个电容器结构(114，113，112)可以相对于平行于第二方向延伸并穿过该电容器结构(114，113，112)的中心点的对称轴对称。金属线130可以覆盖硅线124的第一侧。金属线130可以从外围电路部分100L开始竖直地延伸。硅线124可以由多晶硅构成。金属线130可以由氮化钛、氮化钨或钨制成。单元隔离环108可以耦接到板节点112的第一侧。单元隔离环108可以具有部分地围绕板节点112的外壁的形状。单元隔离环108可以包含氮化钛。
可以形成与储存节点114耦接的竖直有源层。竖直有源层可以包括第一源极/漏极层115、竖直沟道层118和第二源极/漏极层119。可以竖直地布置第一源极/漏极层115、竖直沟道层118和第二源极/漏极层119。竖直沟道层118可以位于第一源极/漏极层115与第二源极/漏极层119之间。第二源极/漏极层119可以耦接到位线120。竖直有源层可以具有围绕位线120的环形形状。第一源极/漏极层115、沟道层118和第二源极/漏极层119可以具有围绕位线120的环形形状。位线120可以包括沿第一方向D1竖直地布置的第一竖直部分BV1和第二竖直部分BV2。第一竖直部分BV1可以耦接到第二源极/漏极层119，并且第二源极/漏极层119可以具有围绕第一竖直部分BV1的环形形状。第一源极/漏极层115可以具有围绕第二竖直部分BV2的环形形状。通过字线128可以在竖直沟道层118中形成竖直沟道。
可以通过覆盖层116来保护第一源极/漏极层115。覆盖层116可以具有围绕位线120的第二竖直部分BV2的环形形状。覆盖层116可以形成在第一源极/漏极层115与位线120的第二竖直部分BV2之间。
单元隔离层103R可以形成在水平布置的存储单元MC之间。
如上所述，储存节点114可以具有围绕位线120的环形形状，并且电介质层113可以具有围绕储存节点114的环形形状。板节点112可以具有围绕电介质层113的形状。位线120可以具有穿透电容器的中心的柱形状。
图3至图25是示出图2A所示的存储器件200的制造方法的截面图。
如图3所示，可以在外围电路部分100L上方形成蚀刻停止层101、多层层叠100M和硬掩模层105。多层层叠100M可以包括第一材料102、第二材料103和第三材料104。在蚀刻阻挡层101与硬掩模层105之间，多层层叠100M可以具有交替的层叠，其中交替地层叠有第一材料102、第二材料103和第三材料104。多层层叠100M可以包括多个第一材料102、多个第二材料103和多个第三材料104。多层层叠100M的最下层可以是第一材料102，并且多层层叠100M的最上层可以是第三材料104。第一材料102、第二材料103和第三材料104可以具有不同的蚀刻选择性。第一材料102、第二材料103与第三材料104的层叠可以是在后续工艺中形成电容器和字线的空间，并且将被称为“单元层叠”。
适用于第一材料102的材料可以包含硅氮化物，适用于第二材料103的材料例如可以由硅氧化物形成，并且适用于第三材料104的材料可以包括多晶硅。第一材料102、第二材料103与第三材料104的层叠可以被称为“氮化物-氧化物-多晶硅(NOP)层叠”，并且多层层叠100M可以包括一个或更多个NOP层叠。可以将NOP层叠的数量设置为与存储单元的数量相对应。在本实施例中，将以两次沉积NOP层叠的情况为例进行描述。
蚀刻停止层101和硬掩模层105可以是与第一材料102、第二材料103和第三材料104不同的材料。
外围电路部分100L可以包括多个控制电路。至少一个控制电路可以包括感测放大器SA。多层金属布线MLM可以位于外围电路部分100L的最高水平处，并且多层金属布线MLM可以耦接到感测放大器SA。多层金属布线MLM可以耦接到随后的位线120。
随后，可以利用掩模(未示出)来蚀刻硬掩模层105。连续地，可以使用硬掩模层105作为蚀刻阻挡层来蚀刻多层层叠100M，从而暴露出蚀刻停止层101。因此，可以形成穿透多层层叠100M的多个开口106。可以对多层层叠100M进行干法蚀刻以形成开口106。用于形成开口106的蚀刻工艺可以停止在蚀刻停止层101处。
作为竖直开口的开口106可以暴露出外围电路部分100L的顶表面，即多层金属布线MLM的顶表面。开口106的侧壁可以具有竖直轮廓。开口106可以彼此间隔开预定的间隙。开口106是在后续工艺中形成位线120的空间。开口106可以从外围电路部分100L开始竖直地取向。
如图4所示，可以通过开口106选择性地使第二材料103凹陷。可以使用湿法蚀刻工艺使第二材料103凹陷。当第二材料103包含氧化硅时，可以使用氢氟酸(HF)使氧化硅凹陷。通过第二材料103的凹陷可以形成水平凹部107，并且第二材料103可以保留在水平凹部107的第一侧上。在下文中，剩余的第二材料103可以简称为“单元隔离层103R”。单元隔离层103R可以形成在水平方向上彼此相邻的水平凹部107之间。水平凹部107可以具有围绕每个开口106的形状。第一材料102和第三材料104可以保留在竖直方向上彼此相邻的水平凹部107之间。
从顶视图来看，多个水平凹部107可以彼此间隔开，并且每个水平凹部107可以具有圆形的形状。水平凹部107是在后续工艺中形成电容器的空间。相邻的水平凹部107可以通过单元隔离层103R彼此隔离。
水平凹部107(其是形成随后的电容器的空间)可以被称为“电容器凹部”。
如图5所示，可以在单元隔离层103R的侧壁上形成单元隔离环108。单元隔离环108可以相对于单元隔离层103R具有蚀刻选择性。在一个实施例中，单元隔离环108可以由包括例如氮化钛的金属氮化物形成。
为了形成单元隔离环108，可以在包括水平凹部107的所得结构的表面上沉积氮化钛，然后可以执行回蚀工艺。
从顶视图看，单元隔离环108可以具有环形形状，并且可以被形成为接触水平凹部107的侧壁。从顶视图看，单元隔离环108可以具有围绕开口106和水平凹部107的环形形状。
如图6所示，可以在单元隔离环108上形成衬里层109。衬里层109可以形成在水平凹部107中。为了形成衬里层109，可以将衬里材料共形地沉积在包括水平凹部107的所得结构的表面上，然后可以使衬里材料凹陷。衬里层109可以与第三材料104相同。衬里层109可以包含多晶硅。衬里层109可以部分地覆盖水平凹部107中的第三材料104。衬里层109可以覆盖单元隔离环108的所有侧壁。
衬里层109可以具有覆盖水平凹部107的最里面部分的形状。衬里层109可以具有
Figure BDA0002316512930000091
形状。从顶视图看，衬里层109可以具有围绕开口106和水平凹部107的形状。衬里层109可以直接接触单元隔离环108。衬里层109可以具有括号“[”的形状，其具有竖直部分以及上水平部分和下水平部分。衬里层109的竖直部分可以与单元隔离层108直接接触。衬里层109的上水平部分可以与第三材料104的一部分直接接触。衬里层109的下水平部分可以与第二材料102的一部分直接接触。
如图7所示，可以执行湿法氧化工艺。可以通过湿法氧化工艺来选择性地氧化衬里层109和第三材料104的一部分。因此，可以形成第一氧化物衬里110。衬里层109可以被完全氧化，并且第三材料104可以被部分氧化。第一氧化物衬里110可以覆盖单元隔离环108的所有侧壁。第一氧化物衬里110可以部分地覆盖水平凹部107中的第一材料102。例如，第一氧化物衬里110可以部分地覆盖下部的第一材料102，并完全覆盖上部的第一材料102。因此，下部的第一材料102的表面可以被第一氧化物衬里110部分暴露出来。通过第一氧化物衬里110暴露出的下部的第一材料102的表面用附图标记102E表示。
未被氧化而保留的第三材料104用附图标记104R表示。
如图8所示，可以沉积衬里多晶硅层111'。衬里多晶硅层111'可以共形地形成在包括第一氧化物衬里110的整个结构上。衬里多晶硅层111'可以共形地覆盖开口106和水平凹部107。
如图9所示，可以在衬里多晶硅层111'上形成电容器的板节点112。板节点112可以由金属或基于金属的材料形成，所述基于金属的材料包括例如金属氮化物。板节点112可以包含金属、金属氮化物、金属碳化物、导电金属氮化物、导电金属氧化物或它们的组合。板节点112可以包含钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、碳氮化钛(TiCN)、碳氮化钽(TaCN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌(RuO2)、氧化铱(IrO2)或它们的组合。
随后，板节点112可以被回蚀刻以保留在每个水平凹部107中。这被称为“板节点隔离工艺”。可以通过板节点112暴露出每个水平凹部107中的衬里多晶硅层111'的与开口106相邻的一部分。
板节点112可以形成在各个水平凹部107中。水平方向上彼此相邻的板节点112可以通过单元隔离层103R彼此隔离。每个板节点112的中央部分可以具有开口106穿过板节点112的形状。形成在每个水平凹部107中的每个板节点112可以具有关于贯穿通过开口106的中心竖直轴的竖直平面对称的左部分和右部分。每个板节点112的每个左部分和右部分可以分别具有左括号“[”和右括号“]”的形状，它们各自的开放侧指向开口106，并且它们的水平部分在它们各自的开放侧附近形成有台阶，该台阶加宽了它们各自的开放侧。
如图10所示，可以在板节点112上形成电介质层113。电介质层113可以共形地形成在板节点112上。电介质层113可以与板节点112直接接触。可以在电介质层113上形成储存节点114。储存节点114可以在电介质层113上填充通过电介质层113设置的板节点112的内部空间。储存节点114可以与电介质层113直接接触。靠近开口106的储存节点114的竖直侧表面可以是平坦的，并且相对于电介质层113略微凹陷。储存节点114可以由金属、基于金属的材料或它们的组合形成。储存节点114可以包括金属、金属氮化物、导电金属氧化物或它们的组合。例如，储存节点114可以包括钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌(RuO2)、氧化铱(IrO2)或它们的组合。
电介质层113和储存节点114可以形成在水平凹部107中。因此，水平方向上彼此相邻的电介质层113可以通过单元隔离层103R彼此隔离。水平方向上彼此相邻的储存节点114可以通过单元隔离层103R彼此隔离。
为了形成电介质层113，可以将电介质材料共形地沉积在包括板节点112的整个结构上，随后进行回蚀刻。电介质层113可以被形成为单层材料、多层材料、叠层材料、混合(intermixing)材料或它们的组合。电介质层113可以由高k材料形成。电介质层113可以具有比氧化硅(SiO2)高的介电常数。氧化硅可以具有约3.9的介电常数，并且电介质层113可以由具有4或更大的介电常数的材料形成。高k材料可以具有约20或更大的介电常数。例如，高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)或它们的组合。电介质层113可以通过原子层沉积(ALD)形成。在一个实施例中，电介质层113可以由基于锆的氧化物形成。电介质层113可以具有包括氧化锆(ZrO2)的层叠结构。在一个实施例中，所述层叠结构可以包括ZA(ZrO2/Al2O3)或ZAZ(ZrO2/Al2O3/ZrO2)结构。ZA结构可以是其中氧化铝(Al2O3)层叠在氧化锆(ZrO2)上的结构。ZAZ结构可以是其中顺序层叠有氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)的结构。氧化锆(ZrO2)、ZA结构和ZAZ结构中的每一个可以被称为“基于氧化锆的层”。在某些实施例中，电介质层113可以由基于铪的氧化物形成。电介质层113可以具有包含氧化铪(HfO2)的层叠结构。在一个实施例中，包含氧化铪(HfO2)的层叠结构可以包括HA(HfO2/Al2O3)或HAH(HfO2/Al2O3/HfO2)结构。HA结构可以是其中氧化铝(Al2O3)层叠在氧化铪(HfO2)上的结构。HAH结构可以具有其中顺序层叠有氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)的结构。氧化铪(HfO2)、HA结构和HAH结构中的每一个可以被称为“基于氧化铪的层”。在ZA、ZAZ、HA和HAH结构中，氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)高的带隙。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)低的介电常数。因此，电介质层113可以包括高k材料与带隙能比高k材料高的高带隙材料的层叠。除氧化铝(Al2O3)之外，电介质层113还可以由例如作为另一种高带隙材料的氧化硅(SiO2)形成。包括高带隙材料的电介质层113可以抑制泄漏电流。高带隙材料可以非常薄。高带隙材料可以具有比高k材料小的厚度。高带隙材料的厚度可以为
Figure BDA0002316512930000111
或更小。
在一些实施例中，电介质层113可以包括其中交替层叠有高k材料和高带隙材料的叠层结构。例如，电介质层113可以包括ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)、HAHA(HfO2/Al2O3/HfO2/Al2O3)或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)结构。在如上所述的叠层结构中，氧化铝(Al2O3)可以非常薄。
形成储存节点114的步骤可以包括：在包括电介质层113的整个结构上沉积储存节点材料，并且随后回蚀刻所沉积的储存节点材料。这可以被称为“储存节点隔离工艺”。
储存节点114的中央部分可以具有开口106穿过储存节点114的形状。
电容器可以通过如上所述的一系列工艺形成在水平凹部107中，并且可以包括板节点112、电介质层113和储存节点114。开口106可以穿透具有环形形状的电容器的中心部分。电容器可以部分地填充水平凹部107。
如图11所示，可以使衬里多晶硅层111'凹陷以形成硅衬里111。具体地，可以去除衬里多晶硅层111'的覆盖硬掩模层105的竖直侧面、硬掩模层105的顶侧以及靠近开口106的硬掩模层105的底侧的一小部分的部分，以形成硅衬里111。随后，可以选择性地氧化开口106附近的硅衬里111的端部，以在硅衬里111的端部形成氧化物覆盖层111A。氧化物覆盖层111A可以直接接触第一氧化物衬里110。硅衬里111可以具有围绕板节点112的环形形状。
硅衬里111和板节点112可以由第一氧化物衬里110、氧化物覆盖层111A和电介质层113密封。储存节点114的表面可以被暴露于开口106。
如图12所示，可以形成第一源极/漏极层115。第一源极/漏极层115可以形成在储存节点114的第一侧上。第一源极/漏极层115可以形成在每个水平凹部107中。第一源极/漏极层115可以直接接触储存节点114的竖直侧表面、电介质层113的暴露的表面、氧化物覆盖层111A的暴露的表面以及第一氧化物衬里110的被部分暴露的底表面。为了形成第一源极/漏极层115，可以将掺杂材料沉积在包括氧化物覆盖层111A和储存节点114的整个结构上，随后进行回蚀刻。第一源极/漏极层115可以由掺杂有杂质的多晶硅形成。第一源极/漏极层115可以包括掺杂有N型杂质的多晶硅。第一源极/漏极层115可以包括掺杂有磷或砷的多晶硅。第一源极/漏极层115可以被称为“N型源极/漏极层”。
可以在第一源极/漏极层115的暴露的侧面上形成覆盖层116。覆盖层116可以用于保护第一源极/漏极层115。覆盖层116可以包含电介质材料。覆盖层116可以由例如硅氧化物形成。多个覆盖层116可以覆盖各个第一源极/漏极层115。为了形成覆盖层116，可以在包括第一源极/漏极层115的整个结构上沉积覆盖材料，随后进行回蚀刻。因此，多个覆盖层116可以形成在各个水平凹部107中，同时覆盖各个第一源极/漏极层115。
当覆盖层116已形成时，水平凹部107可以被填充而没有空的空间。水平凹部107可以填充有单元隔离环108、第一氧化物衬里110、硅衬里111、氧化物覆盖层111A、板节点112、电介质层113、储存节点114、第一源极/漏极层115和覆盖层116。
如图13所示，可以通过开口106选择性地使第一材料102凹陷。因此，可以形成多个窄凹部117。为了形成窄凹部117，可以通过湿法蚀刻工艺去除第一材料102的一部分。例如，当第一材料102是氮化硅时，可以使用磷酸溶液。
当窄凹部117形成时，第一源极/漏极层115的一部分可以被暴露出来。例如，第一源极/漏极层115的未被氧化物覆盖层111A覆盖的底表面可以通过窄凹部117暴露出来。
如图14所示，可以形成沟道层118以填充每个窄凹部117。沟道层118可以包含多晶硅。沟道层118可以由掺杂有杂质的多晶硅形成。沟道层118可以耦接到第一源极/漏极层115。沟道层118可以与第一源极/漏极层115直接接触。沟道层118可以由掺杂有P型杂质的多晶硅形成。
如图15所示，可以在沟道层118的第一侧上形成第二源极/漏极层119。为了形成第二源极/漏极层119，可以用杂质掺杂沟道层118的第一侧。可以执行倾斜注入或等离子体掺杂以形成第二源极/漏极层119。在一些实施例中，可以使沟道层118的第一侧凹陷，然后可以在其上沉积掺杂材料，随后进行回蚀刻。第二源极/漏极层119可以由掺杂有杂质的多晶硅形成。第二源极/漏极层119可以包含掺杂有N型杂质的多晶硅。第二源极/漏极层119可以包括掺杂有磷或砷的多晶硅。第二源极/漏极层119可以被称为“N型源极/漏极层”。在一些实施例中，可以通过外延生长来形成第二源极/漏极层119。
如图16所示，可以蚀刻开口106下方的蚀刻停止层101。结果，多层金属布线MLM可以被暴露出来。
随后，可以形成位线120以填充开口106。位线120可以从外围电路部分100L开始竖直地延伸。位线120可以耦接到多个第二源极/漏极层119。位线120可以与多个第二源极/漏极层119直接接触。可替代地，尽管未示出，但是可以在位线120形成之前在第二源极/漏极层119的表面上形成欧姆接触层。欧姆接触层可以包括金属硅化物层。
位线120可以具有柱状结构，并且板节点112、电介质层113和储存节点114可以具有围绕位线120的环形形状。这样，位线120可以竖直地穿透环形电容器。
位线120可以由金属或基于金属的材料形成。例如，位线120可以包含钨。例如，钨层可以被沉积为填充开口106以形成位线120，然后将其平坦化以暴露出硬掩模层105的顶表面。
位线120的底表面可以耦接到外围电路部分100L的多层金属布线MLM。位线120的底表面可以与外围电路部分100L的多层金属布线MLM直接接触。结果，位线120可以电耦接到感测放大器SA。
如图17所示，可以形成多个竖直开口121。可以通过蚀刻硬掩模层105的一部分、多层层叠100M的一部分和蚀刻停止层101的一部分来形成竖直开口121。从顶视图看，竖直开口121可以具有在一个方向上(例如在第三方向D3上)延伸的线形状。
如图18所示，可以通过竖直开口121使单元隔离层103R凹陷。因此，可以形成宽凹部122。单元隔离环108可以被宽凹部122部分地暴露。宽凹部122是填充随后的板线的空间，可以被称为“板凹部”。
如图19所示，可以通过回蚀工艺去除单元隔离环108的一部分。当单元隔离环108的一部分被去除时，第一氧化物衬里110的一部分可以在宽凹部122中暴露出来。
随后，可以使第一氧化物衬里110凹陷。因此，硅衬里111的一部分可以在宽凹部122中暴露出来。
如图20所示，硅衬里111和剩余的第三材料104R可以被部分地氧化。因此，可以形成第二氧化物衬里123。第二氧化物衬里123可以接触第一氧化物衬里110，并且覆盖板节点112的一部分。
如图21所示，可以使第二氧化物衬里123凹陷。因此，板节点112的一部分可以被暴露出来。当第二氧化物衬里123已凹陷时，硅衬里111和第一氧化物衬里110的一部分也可以暴露出来。
如图22所示，可以形成硅线124。硅线124可以电耦接到板节点112和硅衬里111。硅线124可以填充宽凹部122。硅线124可以由掺杂有杂质的多晶硅形成。
可以在硅线124的侧壁上形成牺牲氧化物125。可以通过选择性地氧化硅线124的侧壁来形成牺牲氧化物125。
如上所述，宽凹部122可以被硅线124和牺牲氧化物125填充。
如图23所示，可以完全去除第一材料102。因此，可以形成栅极凹部126。栅极凹部126可以位于竖直方向上彼此相邻的硅线124之间。栅极凹部126的一端可以暴露出沟道层118的第一侧。栅极凹部126可以在平行于外围电路部分100L的表面的方向上延伸。从顶视图看，栅极凹部126可以具有围绕位线120的形状。例如，栅极凹部126可以具有平板形状。
如图24所示，可以在栅极凹部126中形成字线结构。该字线结构可以包括栅极电介质层127、字线128和字线覆盖层129。栅极电介质层127可以由例如硅氧化物、硅氮化物、硅氮氧化物、高k材料或它们的组合形成。字线128可以包括金属或基于金属的材料。字线128可以包括氮化钛、钨或氮化钛与钨的层叠。
例如，可以将硅氧化物共形地沉积在栅极凹部126上以形成栅极电介质层127。
为了形成字线128，可以在栅极电介质层127上沉积导电材料以填充栅极凹部126，然后可以执行回蚀工艺。字线128的一端可以具有由回蚀工艺导致的凹陷形状。字线128可以包括阻挡材料与低电阻金属的层叠。字线128可以包括氮化钛与钨的层叠。
可以形成字线覆盖层129以覆盖字线128的端部。字线覆盖层129可以由例如硅氧化物形成。为了形成字线覆盖层129，可以执行硅氧化物的沉积和回蚀工艺。
这样，字线128可以位于电容器上方，并且字线128和电容器可以以直角交替层叠。字线128可以具有平板形状。位线120可以具有穿透字线128的形状。
如图25所示，可以去除牺牲氧化物125，然后可以形成与硅线124耦接的金属线130。金属线130可以与硅线124直接接触。金属线130可以垂直于外围电路部分100L而延伸。金属线130与硅线124可以是板线PL。竖直方向上彼此相邻的电容器可以共享金属线130与硅线124(即板线PL)的层叠。第一氧化物衬里110可以用作字线128与电容器之间的第一保护层。覆盖层116可以用作位线120与电容器之间的第二保护层。
图26和图27是示出根据本发明实施例的存储器件的制造方法的截面图。图26和图27所示的方法可以类似于图3至图25所示的方法。图26和图27示出了在形成图23所示的栅极凹部之后的存储器件的制造方法。
如图23所示，可以形成栅极凹部126。
随后，如图26所示，可以执行选择性氧化工艺。因此，可以氧化沟道层118的侧壁，然后可以形成栅极电介质层127'。在选择性氧化工艺期间，可以选择性地氧化硅线124的暴露表面以及硅衬里111的暴露表面。换言之，可以在硅线124和硅衬里111的表面上形成选择性氧化物141。在一些实施例中，选择性氧化物141可以具有比栅极电介质层127'更大的厚度。
如图27所示，可以形成字线128'。字线128'可以填充其中形成有选择性氧化物141和栅极电介质层127'的栅极凹部126。为了形成字线128'，可以在栅极电介质层127'和选择性氧化物141上沉积导电材料以填充栅极凹部126，然后可以执行回蚀工艺。通过该回蚀工艺，字线128'的端部可以具有凹陷的形状。字线128'可以包括阻挡材料和低电阻金属的层叠。例如，字线128'可以包括氮化钛与钨的层叠。
可以形成字线覆盖层129以覆盖字线128'的端部。字线覆盖层129可以由例如硅氧化物形成。为了形成字线覆盖层129，可以执行硅氧化物的沉积和回蚀工艺。字线128'可以被形成为具有非共形的形状。
这样，字线128'和电容器可以以直角交替层叠。选择性氧化物141可以防止字线128'与硅线124之间的桥接以及字线128'与硅衬里111之间的桥接。
随后，如图25所示，可以去除牺牲氧化物125，然后可以形成金属线130。
图28至图30是示出根据本发明实施例的存储器件的制造方法的截面图。图28至图30所示的方法可以类似于图3至图25所示的方法。图28至图30示出了在形成位线之后的根据另一实施例的存储器件的制造方法。
如图28所示，可以使第一材料102部分地凹陷。因此，可以形成部分栅极凹部126'。可以形成局部栅极凹部126'以暴露出硅线124。硅衬里111和沟道层118可以不暴露出来，并且可以被剩余的第一材料102'覆盖。
如图29所示，可以执行选择性氧化工艺。因此，可以选择性地氧化硅线124的暴露表面。可以在硅线124上形成选择性氧化物141。
如图30所示，可以将剩余的第一材料102'全部去除。结果，局部栅极凹部126'可以被延伸以形成栅极凹部126。当剩余的第一材料102'被去除时，选择性氧化物141可以保留而不被去除。
随后，可以在沟道层118的侧壁上形成栅极电介质层127”。可以执行选择性氧化工艺或沉积工艺以形成栅极电介质层127”。当执行选择性氧化工艺时，硅衬里111的表面可以被氧化。栅电介质层127”可以具有小于选择性氧化物141的厚度。在一些实施例中，栅电介质层127”和选择性氧化物141可以具有相同的厚度。
随后，如图27所示，可以形成字线128'。
随后，如图25所示，可以去除牺牲氧化物125，然后可以形成金属线130。
图31至图40是示出根据本发明实施例的存储器件的制造方法的截面图。图31至图40所示的方法可以类似于图3至图25所示的方法。图31至图40示出了在形成图13所示的窄凹部之后的存储器件的制造方法。
如图13所示，可以形成窄凹部117。
随后，如图31所示，可以形成沟道层118'以部分地填充窄凹部117。可以通过在第一源极/漏极层115的表面上的外延生长来形成沟道层118'。沟道层118'可以包括外延硅层。在沟道层118'的外延生长期间可以原位掺杂杂质。沟道层118'可以掺杂有P型杂质。沟道层118'可以电耦接到第一源极/漏极层115。沟道层118'可以与第一源极/漏极层115直接接触。沟道层118'可以被称为鳍型沟道层。
如图32所示，可以用间隙填充材料151填充其中形成有沟道层118'的窄凹部117。间隙填充材料151可以包含硅氮化物。间隙填充材料151可以被形成为共形地覆盖开口106。
如图33所示，可以对间隙填充材料151执行修整工艺。结果，沟道层118'的一部分可以被暴露出来，并且经修整的间隙填充材料151'可以保留在窄凹部117中。经修整的间隙填充材料151'可以具有朝向开口106的弯曲表面。经修整的间隙填充材料151'可以具有朝向开口106的凹形弯曲表面。间隙填充材料151'的凹形表面的距沟道层118'最远的一端可以在第一方向D1上与覆盖层116的限定开口106的竖直侧面竖直地对齐。可以使间隙填充材料151'的凹形表面的邻近沟道层118'的一端相对于暴露于开口106的沟道层118'的侧表面稍微地凹陷。换言之，间隙填充材料151'在第二方向上的厚度从其紧邻沟道层118'的最窄点向其紧邻蚀刻停止层101的最宽点变化。间隙填充材料151'在第二方向上的、在其紧邻沟道层118'的最窄点处的厚度可以小于沟道层118'的厚度。
如图34所示，第二源极/漏极层119'可以形成在沟道层118'的暴露表面上。第二源极/漏极层119'可以通过外延生长来形成。第二源极/漏极层119'可以包括外延硅层。第二源极/漏极层119'可以掺杂有N型杂质，并且该N型杂质可以在所述外延生长期间原位掺杂。第二源极/漏极层119'可以从沟道层118'的表面开始水平地生长。第二源极/漏极层119'可以被生长为具有在开口106内部延伸的突起。第二源极/漏极层119'可以是未被掺杂杂质的未掺杂外延硅层。
如图35所示，可以在开口106内部形成附加覆盖层152以覆盖第二源极/漏极层119'。
如图36所示，可以使附加覆盖层152凹陷以暴露出第二源极/漏极层119'的竖直表面。已凹陷的覆盖层152可以具有凹形表面，并且可以在紧邻第二源极/漏极层119'处以及还在开口106的顶部处在第二方向D2上最宽。
如图37所示，可以形成牺牲掺杂层153以覆盖剩余的已凹陷的附加覆盖层152和暴露出的第二源极/漏极层119'。牺牲掺杂层153可以包含杂质。牺牲掺杂层153可以包含N型杂质。牺牲掺杂层153可以是掺杂有磷或砷的多晶硅层。牺牲掺杂层153可以具有暴露于开口106的平坦表面。
随后，可以执行热处理工艺。通过热处理工艺可以使N型杂质从牺牲掺杂层153扩散。例如，可以使N型杂质扩散到第二源极/漏极层119'中。
通过对牺牲掺杂层153所执行的沉积和热处理工艺，第二源极/漏极层119'可以被掺杂高浓度的N型杂质。
由于第二源极/漏极层119'通过对牺牲掺杂层153所执行的沉积和热处理工艺来形成，因此可以容易地调整阈值电压Vt和单元晶体管的导通电流。另外，可以改善截止泄漏电流。
由于沟道层118'是通过外延生长形成的，所以短沟道裕度可以被改善。即，可以通过外延生长来增大沟道层118'的线宽。另外，可以通过沟道层118'形成3D鳍式沟道。
如图38所示，可以去除牺牲掺杂层153。由于去除了牺牲掺杂层153，所以第二源极/漏极层119'的表面可以被暴露出来。
随后，可以在第二源极/漏极层119'的表面上形成金属硅化物层154。金属硅化物层154可以包括钴硅化物层。金属硅化物层154可以是欧姆接触层，并且可以改善第二源极/漏极层119'与位线120'之间的接触电阻。
如图39所示，可以蚀刻蚀刻停止层101，然后可以形成位线120'以填充开口106。位线120'可以从外围电路部分100L开始竖直地延伸。位线120'可以通过金属硅化物层154耦接到第二源极/漏极层119'。
随后，可以执行图17至图25所示的一系列工艺。
因此，如图40所示，可以形成字线128。字线128可以具有围绕沟道层118'的形状。字线128可以覆盖沟道层118'的侧表面和底表面。因此，沟道层118'可以被称为“鳍型沟道层”。因此，在图31至图40中，FinFET可以用作晶体管。
随后，可以形成包括硅线124和金属线130的板线PL。
根据所描述的实施例，存储单元在竖直方向上彼此层叠以形成三维结构，从而增大了单元密度并减小了寄生电容。
根据所描述的实施例，由于形成了竖直的位线，因此可以减小位线电阻。
根据所描述的实施例，由于存储单元在外围电路部分上方在竖直方向上彼此层叠，因此可以在有限的区域中实现高度集成的存储器件。
尽管已经针对特定实施例描述了本发明，但是应当注意，这些实施例是用于描述而不是限制本发明。此外，应当注意，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以通过替换、改变和修改以各种方式来实现本发明。

Claims (35)

1.一种存储器件，包括：
位线，其从衬底竖直地延伸，所述位线包括第一竖直部分和第二竖直部分；
竖直有源层，其被配置为围绕所述位线的第一竖直部分和第二竖直部分；
字线，其被配置为围绕所述竖直有源层和所述位线的第一竖直部分；
电容器，其与所述字线在竖直方向上间隔开，所述电容器被配置为围绕所述竖直有源层和所述位线的第二竖直部分；和
板线，其从所述衬底竖直地延伸并耦接到所述电容器。
2.根据权利要求1所述的存储器件，其中，所述竖直有源层包括：
第一源极/漏极层，其被配置为围绕所述位线的第二竖直部分；
第二源极/漏极层，其耦接到所述位线的第一竖直部分，所述第二源极/漏极层被配置为围绕所述位线的第一竖直部分；和
竖直沟道层，其竖直地位于所述第一源极/漏极层与所述第二源极/漏极层之间，所述竖直沟道层被配置为围绕所述位线的第一竖直部分。
3.根据权利要求1所述的存储器件，其中，所述电容器包括：
储存节点，其具有围绕所述位线的第二竖直部分的环形形状；
电介质层，其具有围绕所述储存节点的环形形状；和
板节点，其具有围绕所述电介质层的环形形状，
其中，所述储存节点、所述电介质层和所述板节点水平地布置在所述位线与所述板线之间。
4.根据权利要求3所述的存储器件，其中，所述电容器的板节点包括：
金属板节点，其具有围绕所述位线的第二竖直部分和所述电介质层的环形形状；和
硅衬里，其具有围绕所述位线的第二竖直部分和所述金属板节点的环形形状。
5.根据权利要求1所述的存储器件，其中，所述电容器具有环形形状。
6.根据权利要求1所述的存储器件，其中，所述字线具有平板形状。
7.根据权利要求1所述的存储器件，其中，所述板线包括：
硅线，其水平地接触所述电容器，并与所述字线竖直地重叠；和
金属线，其耦接到所述硅线并与所述字线的侧壁水平地重叠。
8.根据权利要求1所述的存储器件，其还包括：在所述位线与所述电容器之间的保护层，
其中，所述保护层被延伸以位于所述电容器与所述字线之间。
9.根据权利要求1所述的存储器件，其还包括：在所述字线与所述电容器之间的隔离层。
10.根据权利要求1所述的存储器件，还包括：位于所述字线与所述板线之间的字线覆盖层。
11.根据权利要求1所述的存储器件，其中，所述竖直有源层包括：
第一源极/漏极层，其被配置为围绕所述位线的第二竖直部分；
鳍型沟道层，其从所述第一源极/漏极层竖直地外延生长而成，所述鳍型沟道层被配置为围绕所述位线的第一竖直部分；和
第二源极/漏极层，其从所述鳍型沟道层水平地外延生长而成，所述第二源极/漏极层被配置为围绕所述位线的第一竖直部分。
12.根据权利要求11所述的存储器件，其还包括：欧姆接触层，其形成在所述位线的第一竖直部分与所述第二源极/漏极层之间。
13.根据权利要求1所述的存储器件，其中，所述衬底包括外围电路部分。
14.根据权利要求13所述的存储器件，其中，所述外围电路部分包括一个或更多个用于控制所述字线和所述位线的控制电路。
15.一种存储器件，包括：
衬底；
位线，其从所述衬底竖直地延伸，并包括多个第一竖直部分和多个第二竖直部分；
板线，其从所述衬底竖直地取向；和
多个存储单元，其从所述衬底的表面开始在所述位线与所述板线之间竖直地层叠，
其中，所述存储单元各自包括：
竖直有源层，其被配置为围绕所述位线的第一竖直部分和第二竖直部分；
字线，其被配置为围绕所述竖直有源层和所述位线的第一竖直部分；和
电容器，其与所述字线在竖直方向上间隔开，所述电容器被配置为围绕所述竖直有源层和所述位线的第二竖直部分。
16.根据权利要求15所述的存储器件，其中，所述竖直有源层包括：
第一源极/漏极层，其被配置为围绕所述位线的第二竖直部分；
第二源极/漏极层，其耦接到所述位线的第一竖直部分，所述第二源极/漏极层被配置为围绕所述位线的第一竖直部分；和
竖直沟道层，其竖直地位于所述第一源极/漏极层与所述第二源极/漏极层之间，所述竖直沟道层被配置为围绕所述位线的第一竖直部分。
17.根据权利要求15所述的存储器件，其中，所述电容器包括：
储存节点，其具有围绕所述位线的第二竖直部分的环形形状；
电介质层，其具有围绕所述储存节点的环形形状；和
板节点，其具有围绕所述电介质层的环形形状，
其中，所述储存节点、所述电介质层和所述板节点水平地设置在所述位线与所述板线之间。
18.根据权利要求17所述的存储器件，其中，所述电容器的板节点包括：
金属板节点，其具有围绕所述位线的第二竖直部分和所述电介质层的环形形状；和
硅衬里，其具有围绕所述位线的第二竖直部分和所述金属板节点的环形形状。
19.根据权利要求15所述的存储器件，其中，所述电容器具有环形形状，并且所述字线具有平板形状。
20.根据权利要求15所述的存储器件，其中，所述板线包括：
硅线，其水平地接触所述电容器，并与所述字线竖直地重叠；和
金属线，其耦接到所述硅线并与所述字线的侧壁水平地重叠。
21.根据权利要求15所述的存储器件，其中，所述竖直有源层包括：
第一源极/漏极层，其被配置为围绕所述位线的第二竖直部分；
鳍型沟道层，其从所述第一源极/漏极层竖直地外延生长而成，所述鳍型沟道层被配置为围绕所述位线的第一竖直部分；和
第二源极/漏极层，其从所述鳍型沟道层水平地外延生长而成，所述第二源极/漏极层被配置为围绕所述位线的第一竖直部分。
22.根据权利要求15所述的存储器件，其中，所述衬底包括用于控制所述字线和所述位线的一个或更多个控制电路。
23.一种用于制造存储器件的方法，包括：
形成从衬底竖直地延伸的位线；
形成围绕所述位线的电容器；
形成晶体管，所述晶体管包括：从所述电容器的第一侧竖直地延伸的竖直有源层和围绕所述竖直有源层的字线；以及
形成板线，其耦接到所述电容器的第二侧并从所述衬底竖直地延伸。
24.根据权利要求23所述的方法，其中，所述形成晶体管的步骤包括：
形成第一源极/漏极层，其与所述电容器的所述第一侧耦接；
形成竖直沟道层，其从所述第一源极/漏极层竖直地延伸；以及
形成第二源极/漏极层，所述第二源极/漏极层从所述竖直沟道层水平地延伸并耦接到所述位线。
25.根据权利要求24所述的方法，其中，所述形成第二源极/漏极层的步骤包括：通过向所述竖直沟道层的表面掺杂杂质来形成所述第二源极/漏极层。
26.根据权利要求23所述的方法，其中，所述电容器的形成包括：
在所述衬底上方形成多层层叠，所述层叠中交替层叠有第一材料、第二材料和第三材料；
通过蚀刻所述多层层叠而形成从所述衬底竖直地取向的开口；
通过使所述多层层叠中的第二材料凹陷而形成电容器凹部；以及
在所述电容器凹部中形成包括板节点、电介质层和储存节点的电容器。
27.根据权利要求26所述的方法，其中，所述形成晶体管的步骤包括：
形成所述竖直有源层，所述竖直有源层耦接到所述电容器的所述第一侧，并包括第一源极/漏极层、竖直沟道层和第二源极/漏极层；
通过使所述多层层叠中的第一材料凹陷而形成栅极凹部；
在所述栅极凹部中形成栅极电介质层；以及
在所述栅极电介质层上填充字线，所述字线填充所述栅极凹部。
28.根据权利要求26所述的方法，其中，所述形成板线的步骤包括：
通过去除所述多层层叠中的所有第二材料以暴露出所述电容器的所述第二侧来形成板凹部；
形成硅线，所述硅线与所述电容器的所述第二侧耦接，并填充所述板凹部；以及
形成金属线，所述金属线与所述硅线耦接，并从所述衬底竖直地延伸。
29.根据权利要求23所述的方法，还包括：在所述板线与所述字线之间形成隔离层。
30.根据权利要求23所述的方法，还包括：在所述电容器与所述字线之间形成保护层，
其中，所述保护层被延伸以位于所述电容器与所述位线之间。
31.根据权利要求23所述的方法，其中，所述电容器与所述字线沿所述位线的延伸方向彼此交替地层叠。
32.根据权利要求23所述的方法，其中，所述形成晶体管的步骤包括：
形成第一源极/漏极层，所述第一源极/漏极层与所述电容器的所述第一侧耦接；
形成竖直沟道层，所述竖直沟道层从所述第一源极/漏极层竖直地外延生长而成；以及
形成第二源极/漏极层，所述第二源极/漏极层从所述竖直沟道层水平地外延生长而成并耦接到所述位线。
33.根据权利要求32所述的方法，其中，所述形成第二源极/漏极层的步骤包括：
形成外延硅层，所述外延硅层从所述竖直沟道层水平地外延生长而成；
在所述外延硅层上形成包含杂质的牺牲掺杂层；
进行热处理工艺以使来自所述牺牲掺杂层的杂质扩散；以及
去除所述牺牲掺杂层。
34.根据权利要求32所述的方法，还包括：在所述形成第二源极/漏极层的步骤之后，在所述第二源极/漏极层的表面上形成金属硅化物层。
35.根据权利要求23所述的方法，其中，所述衬底包括一个或更多个用于控制所述字线和所述位线的控制电路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023703A (zh) * 2022-01-07 2022-02-08 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件
CN114023744A (zh) * 2022-01-10 2022-02-08 长鑫存储技术有限公司 一种半导体结构、半导体结构的制备方法和半导体存储器
TWI785673B (zh) * 2021-03-23 2022-12-01 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210056778A (ko) * 2019-11-11 2021-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11411005B2 (en) * 2020-03-20 2022-08-09 SK Hynix Inc. Semiconductor device and method for fabricating the same
KR20220043981A (ko) * 2020-09-28 2022-04-06 삼성전자주식회사 반도체 메모리 장치
KR20220050615A (ko) * 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20220156718A (ko) * 2021-05-18 2022-11-28 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
CN117296464A (zh) * 2021-07-21 2023-12-26 华为技术有限公司 一种包含垂直晶体管的芯片及其制备方法、终端
TW202318576A (zh) * 2021-08-03 2023-05-01 美商應用材料股份有限公司 用於三維dram的選擇性矽化物沉積
CN113725222B (zh) * 2021-08-30 2023-07-25 长江存储科技有限责任公司 半导体结构的制作方法以及半导体结构
CN113745232B (zh) * 2021-09-02 2022-12-02 上海积塔半导体有限公司 H形电容结构的垂直型存储器及其制备方法
US11877436B2 (en) * 2021-09-27 2024-01-16 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US20230101155A1 (en) * 2021-09-27 2023-03-30 Applied Materials, Inc. Three dimensional memory device and method of fabrication
KR20230070106A (ko) * 2021-11-12 2023-05-22 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
US20230180454A1 (en) * 2021-12-07 2023-06-08 John Bennett 3d dram with single crystal access transistors
CN116997176A (zh) * 2022-04-21 2023-11-03 长鑫存储技术有限公司 半导体结构及其形成方法
US20230380145A1 (en) * 2022-05-18 2023-11-23 Applied Materials, Inc. Self-aligned vertical bitline for three-dimensional (3d) dynamic random-access memory (dram) devices
US20240074152A1 (en) * 2022-08-24 2024-02-29 Nanya Technology Corporation Semiconductor structure and manufacturing method therof
CN115394784A (zh) * 2022-08-26 2022-11-25 中国科学院微电子研究所 存储器件及其制造方法及包括存储器件的电子设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1893082A (zh) * 2005-06-15 2007-01-10 秦蒙达股份公司 存储单元阵列及其形成方法
US20150263074A1 (en) * 2014-03-12 2015-09-17 Sandisk 3D Llc Transistor device and method of making thereof
CN107230675A (zh) * 2017-04-28 2017-10-03 睿力集成电路有限公司 一种存储单元及存储器
WO2018058926A1 (zh) * 2016-09-30 2018-04-05 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US20180323200A1 (en) * 2017-05-08 2018-11-08 Micron Technology, Inc. Memory Arrays
US10134739B1 (en) * 2017-07-27 2018-11-20 Globalfoundries Inc. Memory array with buried bitlines below vertical field effect transistors of memory cells and a method of forming the memory array
CN109285838A (zh) * 2018-08-28 2019-01-29 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
US20190074363A1 (en) * 2017-09-06 2019-03-07 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor memory device, method of manufacturing the same, and electronic device including the same
CN109461756A (zh) * 2017-09-06 2019-03-12 中国科学院微电子研究所 Mram及其制造方法及包括mram的电子设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573137B1 (en) * 2000-06-23 2003-06-03 International Business Machines Corporation Single sided buried strap
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
KR102400951B1 (ko) * 2017-05-08 2022-05-23 마이크론 테크놀로지, 인크 메모리 어레이
CN110800107B (zh) * 2017-06-29 2023-09-22 美光科技公司 包括绝缘材料及存储器单元的垂直交替层的存储器阵列以及形成包括个别包括晶体管及电容器的存储器单元的存储器阵列的方法
KR20210105594A (ko) * 2020-02-19 2021-08-27 에스케이하이닉스 주식회사 메모리 장치
KR20220050615A (ko) * 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1893082A (zh) * 2005-06-15 2007-01-10 秦蒙达股份公司 存储单元阵列及其形成方法
US20150263074A1 (en) * 2014-03-12 2015-09-17 Sandisk 3D Llc Transistor device and method of making thereof
WO2018058926A1 (zh) * 2016-09-30 2018-04-05 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN107230675A (zh) * 2017-04-28 2017-10-03 睿力集成电路有限公司 一种存储单元及存储器
US20180323200A1 (en) * 2017-05-08 2018-11-08 Micron Technology, Inc. Memory Arrays
US10134739B1 (en) * 2017-07-27 2018-11-20 Globalfoundries Inc. Memory array with buried bitlines below vertical field effect transistors of memory cells and a method of forming the memory array
US20190074363A1 (en) * 2017-09-06 2019-03-07 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor memory device, method of manufacturing the same, and electronic device including the same
CN109461756A (zh) * 2017-09-06 2019-03-12 中国科学院微电子研究所 Mram及其制造方法及包括mram的电子设备
CN109285838A (zh) * 2018-08-28 2019-01-29 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785673B (zh) * 2021-03-23 2022-12-01 日商鎧俠股份有限公司 半導體記憶裝置
CN114023703A (zh) * 2022-01-07 2022-02-08 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件
CN114023744A (zh) * 2022-01-10 2022-02-08 长鑫存储技术有限公司 一种半导体结构、半导体结构的制备方法和半导体存储器
CN114023744B (zh) * 2022-01-10 2022-03-25 长鑫存储技术有限公司 一种半导体结构、半导体结构的制备方法和半导体存储器

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