CN113745232B - H形电容结构的垂直型存储器及其制备方法 - Google Patents

H形电容结构的垂直型存储器及其制备方法 Download PDF

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CN113745232B CN202111026531.4A CN202111026531A CN113745232B CN 113745232 B CN113745232 B CN 113745232B CN 202111026531 A CN202111026531 A CN 202111026531A CN 113745232 B CN113745232 B CN 113745232B
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Abstract

本发明提供一种H形电容结构的垂直型存储器及其制备方法，通过在第一逻辑单元的漏极区及第二逻辑单元的漏极区的外周形成电容器存储单元，且第一逻辑单元漏极区外周的电容器存储单元与第二逻辑单元漏极区外周的电容器上下结合使整个电容器存储单元呈H形圆筒结构，有效增大了电容器的面积，提高电容器的电荷存储能力，可有效提高存储器读取精确度和电荷保存时间。通过第一逻辑单元及第二逻辑单元控制电容器存储结构的读写，电容器存储单元负责存储电荷，第一逻辑单元及第二逻辑单元可独立或者联合的向电容器存储结构存储或读取数据。

Description

H形电容结构的垂直型存储器及其制备方法
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种H形电容结构的垂直型存储器及其制备方法。
背景技术
随着科技的发展及人们对小型化、多功能器件的追求，集成电路器件的尺寸不断的收缩，但局限于制备工艺的限制及基本物理定律的限制，器件的关键尺寸微缩变得越来越困难，集成电路器件的物理尺寸接近达到极限。
近年来，垂直型存储器因其结构优势备受关注，其中，存储器中的存储单元的尺寸制约着整个存储器的尺寸。所以如何在既定的尺寸范围内增大存储器中电容面积目前还具有比较大的挑战。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种H形电容结构的垂直型存储器及其制备方法，用于解决现有技术中垂直型存储器的电容面积较小等的问题。
为实现上述目的及其他相关目的，本发明提供一种H形电容结构的垂直型存储器的制备方法，所述制备方法包括以下步骤：
提供基底；
于所述基底上形成第一逻辑单元叠层结构，所述第一逻辑单元叠层结构包括自下而上依次堆叠的第一源极区、第一沟道区及第一漏极区；
于所述第一逻辑单元叠层结构上形成牺牲层；
于所述牺牲层上形成第二逻辑单元叠层结构，所述第二逻辑单元叠层结构包括自下而上依次堆叠的第二漏极区、第二沟道区及第二源极区；
图形化所述第二逻辑单元叠层结构、所述牺牲层及部分厚度的所述第一漏极区，形成第三叠层结构；
去除所述第三叠层结构中的所述牺牲层，以于所述第一漏极区及所述第二漏极区之间形成间隙；
于所述第三叠层结构的表面依次沉积第一极板层、电介质层及第二极板层，其中，所述第一极板层、所述电介质层及所述第二极板层填充满所述间隙；
图形化剩余厚度的所述第一漏极区、所述第一沟道区及所述第一源极区，形成第四叠层结构；
于所述第四叠层结构中的所述第一沟道区的外周依次形成环绕其的第一栅介质层及第一栅金属层，得到第一逻辑单元环栅结构；
去除所述第四叠层结构中所述第二源极区及所述第二沟道区周侧的所述第一极板层、所述电介质层及所述第二极板层，剩余的所述第一极板层、所述电介质层及所述第二极板层形成H形圆筒结构的电容器存储单元；
于所述第四叠层结构中的所述第二沟道区的外周依次形成环绕其的第二栅介质层及第二栅金属层，得到第二逻辑单元环栅结构；
形成金属连接部，所述金属连接部与所述第一栅金属层、所述第二栅金属层、所述第一源极区及所述第二源极区电连接。
可选地，去除所述第三叠层结构中的所述牺牲层的步骤包括：
于所述第三叠层结构的周围形成第一绝缘层；
基于所述第一绝缘层图形化所述第三叠层结构，以在垂直方向上形成公共区域；
于所述公共区域沉积支撑层，以使所述支撑层与所述第三叠层结构连接在一起；
去除剩余的所述第一绝缘层；
去除所述牺牲层。
进一步地，形成所述第一极板层、所述电介质层及所述第二极板层后还包括去除所述支撑层的步骤。
可选地，形成所述第一逻辑单元环栅结构的步骤包括：
于所述基底表面沉积第二绝缘层；
于所述第四叠层结构的侧壁沉积所述第一栅介质层；
于所述第四叠层结构中的所述第一沟道区的侧壁沉积所述第一栅金属层。
本发明还提供一种H形电容结构的垂直型存储器，所述垂直型存储器包括：
基底；
位于所述基底上的第一逻辑单元叠层结构，包括自下而上依次堆叠的第一源极区、第一沟道区及第一漏极区；
位于所述第一逻辑单元叠层结构上的第二逻辑单元叠层结构，包括自下而上依次堆叠的第二漏极区、第二沟道区及第二源极区；
电容器存储单元，包括第一极板层、电介质层及第二极板层，所述第一极板层分别与所述第一漏极区及所述第二漏极区相接触，所述第二极板层位于所述第一极板层的外周，且部分所述第一极板层、部分所述第二极板层及部分所述电介质层填充于所述第一漏极区及所述第二漏极区之间，为H形圆筒结构的电容器存储单元；
第一逻辑单元环栅结构，包括环绕于所述第一沟道区外周的第一栅介质层及第一栅金属层；
第二逻辑单元环栅结构，包括环绕于所述第二沟道区外周的第二栅介质层及第二栅金属层；
金属连接部，与所述第一栅金属层、所述第二栅金属层、所述第一源极区及所述第二源极区电连接。
可选地，所述第一逻辑单元叠层结构包括NNN型逻辑单元叠层结构、PPP型逻辑单元叠层结构、NPN型逻辑单元叠层结构及PNP型逻辑单元叠层结构中的一种；所述第二逻辑单元叠层结构包括NNN型逻辑单元叠层结构、PPP型逻辑单元叠层结构、NPN型逻辑单元叠层结构及PNP型逻辑单元叠层结构中的一种。
可选地，所述电介质层为高K层、绝缘层及所述高K层的叠层结构，且所述高K层的材料为ZrO2或HfO2，所述绝缘层的材料为Al2O3或SiO2，所述第一极板层及所述第二极板层为TiN层。
可选地，所述第一栅金属层与所述第二栅金属层之间具有夹角θ，所述夹角θ的取值范围包括30°≤θ≤180°。
可选地，所述基底为SOI基底，所述第一源极区、所述第一漏极区、所述第二源极区及所述第二漏极区的材料为SiC或Si，所述第一沟道区及所述第二沟道区的材料为Si或Ge。
可选地，所述第一栅介质层包括氧化硅层、氧化铝层、氧化铪层及氧化锆层中的一种或组合；所述第二栅介质层包括氧化硅层、氧化铝层、氧化铪层及氧化锆层中的一种或组合；所述第一栅金属层包括TiN层、Ti层、TaN层及Ta层中的一种或组合；所述第二栅金属层包括TiN层、Ti层、TaN层及Ta层中的一种或组合。
如上所述，本发明的H形电容结构的垂直型存储器及其制备方法，通过在第一逻辑单元的漏极区及第二逻辑单元的漏极区的外周形成电容器存储单元，且第一逻辑单元漏极区外周的电容器存储单元与第二逻辑单元漏极区外周的电容器上下结合使整个电容器存储单元呈H形圆筒结构，有效增大了电容器的面积，提高电容器的电荷存储能力，可有效提高存储器读取精确度和电荷保存时间。通过第一逻辑单元及第二逻辑单元控制电容器存储结构的读写，电容器存储单元负责存储电荷，第一逻辑单元及第二逻辑单元可独立或者联合的向电容器存储结构存储或读取数据。
附图说明
图1显示为本发明实施例一的H形电容结构的垂直型存储器的制备方法的工艺流程示意图。
图2至图33显示为本发明实施例一的H形电容结构的垂直型存储器的制备方法中各步骤所呈现的结构示意图；其中，图8、图9、图11及图13为沿图7中AA位置剖切线剖切后的截面结构示意图，图10、图12及图14为沿图7中BB位置剖切线剖切后的截面结构示意图，图31为沿图30中CC位置剖切线剖切后的截面结构示意图，图32为沿图30中DD位置剖切线剖切后的截面结构示意图，图33为图30的侧面结构示意图。
元件标号说明
100 基底
101 底层硅
102 埋氧层
103 顶层硅
210 第一逻辑单元叠层结构
211 第一源极区
212 第一沟道区
213 第一漏极区
213a 部分厚度的第一漏极区
213b 剩余厚度的第一漏极区
220 第二逻辑单元叠层结构
221 第二漏极区
222 第二沟道区
223 第二源极区
230 牺牲层
231 第一绝缘层
232 支撑层
233 间隙
240 第三叠层结构
250 第一极板层
251 电介质层
252 第二极板层
260 第四叠层结构
270 第一逻辑单元环栅结构
271 第一栅介质层
272 第一栅金属层
280 第二逻辑单元环栅结构
281 第二栅介质层
282 第二栅金属层
290 金属连接部
291 扩散阻挡层
292 金属层
293 金属连接孔
301 第二绝缘层
302 第三绝缘层
303 第四绝缘层
304 第五绝缘层
305 欧姆接触层
S1～S12 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
请参阅图1至图33。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可根据实际需要进行改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所示，本实施例提供一种H形电容结构的垂直型存储器的制备方法，所述制备方法包括以下步骤：
提供基底；
于所述基底上形成第一逻辑单元叠层结构，所述第一逻辑单元叠层结构包括自下而上依次堆叠的第一源极区、第一沟道区及第一漏极区；
于所述第一逻辑单元叠层结构上形成牺牲层；
于所述牺牲层上形成第二逻辑单元叠层结构，所述第二逻辑单元叠层结构包括自下而上依次堆叠的第二漏极区、第二沟道区及第二源极区；
图形化所述第二逻辑单元叠层结构、所述牺牲层及部分厚度的所述第一漏极区，形成第三叠层结构；
去除所述第三叠层结构中的所述牺牲层，以于所述第一漏极区及所述第二漏极区之间形成间隙；
于所述第三叠层结构的表面依次沉积第一极板层、电介质层及第二极板层，其中，所述第一极板层、所述电介质层及所述第二极板层填充满所述间隙；
图形化剩余厚度的所述第一漏极区、所述第一沟道区及所述第一源极区，形成第四叠层结构；
于所述第四叠层结构中的所述第一沟道区的外周依次形成环绕其的第一栅介质层及第一栅金属层，得到第一逻辑单元环栅结构；
去除所述第四叠层结构中所述第二源极区及所述第二沟道区周侧的所述第一极板层、所述电介质层及所述第二极板层，剩余的所述第一极板层、所述电介质层及所述第二极板层形成H形圆筒结构的电容器存储单元；
于所述第四叠层结构中的所述第二沟道区的外周依次形成环绕其的第二栅介质层及第二栅金属层，得到第二逻辑单元环栅结构；
形成金属连接部，所述金属连接部与所述第一栅金属层、所述第二栅金属层、所述第一源极区及所述第二源极区电连接。
本实施例，通过在第一逻辑单元的漏极区及第二逻辑单元的漏极区的外周形成电容器存储单元，且第一逻辑单元漏极区外周的电容器存储单元与第二逻辑单元漏极区外周的电容器上下结合使整个电容器存储单元呈H形圆筒结构，有效增大了电容器的面积，提高电容器的电荷存储能力，可有效提高存储器读取精确度和电荷保存时间。通过第一逻辑单元及第二逻辑单元控制电容器存储结构的读写，电容器存储单元负责存储电荷，第一逻辑单元及第二逻辑单元可独立或者联合的向电容器存储结构存储或读取数据。
具体的，参阅图2～图33示意了在制备所述H形电容结构的垂直型存储器时各步骤所呈现的结果示意图。需要说明书的是，本实施例中仅示意了1个2T1C(即2个逻辑单元1个存储单元)的单元结构，本领域技术人员可以理解，所述垂直型存储器中可包括多个叠加的所述2T1C的单元结构。
具体的，如图1及图2所示，首先进行步骤S1，提供基底100。
本实施例中，所述基底100采用SOI基底，即包括底层硅101、埋氧层102及顶层硅103，但所述基底100的选择并非局限于此，具体可根据需要进行选择，如所述基底100还可采用硅基底、蓝宝石基底及碳化硅基底等，此处不作过分限制。
如图1及图3所示，然后进行步骤S2，于所述基底100上形成第一逻辑单元叠层结构210，所述第一逻辑单元叠层结构210包括自下而上依次堆叠的第一源极区211、第一沟道区212及第一漏极区213。
作为示例，所述第一逻辑单元叠层结构210可包括NNN型逻辑单元叠层结构、PPP型逻辑单元叠层结构、NPN型逻辑单元叠层结构及PNP型逻辑单元叠层结构中的一种或组合。
具体的，形成所述第一逻辑单元叠层结构210的方法可采用EPI法，但并非局限于此。本实施例中，所述第一逻辑单元叠层结构210采用N型逻辑单元，即为NPN型逻辑单元叠层结构，且在所述第一逻辑单元叠层结构210中，所述第一源极区211及所述第一漏极区213的材质均采用SiC，所述第一沟道区212的材质采用Si，且所述第一逻辑单元叠层结构210的掺杂，可在进行EPI生长的过程中进行。当然根据需要，所述第一逻辑单元叠层结构210也可采用具有NNN型逻辑单元叠层结构的N型逻辑单元，或所述第一逻辑单元叠层结构210还可设计为P型逻辑单元，如PNP型逻辑单元叠层结构或PPP型逻辑单元叠层结构，有关所述第一逻辑单元叠层结构210的材质及种类的选择，并非局限于此，具体可根据需要进行选择，例如，所述第一源极区211及所述第一漏极区213的材质均采用Si，所述第一沟道区212的材质采用Ge，此处不作过分限制。
如图1及图4所示，接着进行步骤S3，于所述第一逻辑单元叠层结构210上形成牺牲层230。
作为示例，所述牺牲层230包括采用EPI法制备的SiGe层，但并非局限于此，也可以选择其他刻蚀选择比较高的材料。
如图1及图5所示，接着进行步骤S4，于所述牺牲层230上形成第二逻辑单元叠层结构220，所述第二逻辑单元叠层结构220包括自下而上依次堆叠的第二漏极区221、第二沟道区222及第二源极区223。
具体的，形成所述第二逻辑单元叠层结构220的方法可采用EPI法，但并非局限于此。本实施例中，所述第二逻辑单元叠层结构220采用N型逻辑单元，即为与所述第一逻辑单元叠层结构210相同的NPN型逻辑单元叠层结构，且在所述第二逻辑单元叠层结构220中，所述第二漏极区221及所述第二源极区223的材质均采用SiC，所述第二沟道区222的材质采用Si，且所述第二逻辑单元叠层结构220的掺杂，可在进行EPI生长的过程中进行。当然根据需要，所述第二逻辑单元叠层结构220也可采用具有NNN型逻辑单元叠层结构的N型逻辑单元，或所述第二逻辑单元叠层结构220还可设计为P型逻辑单元，如PNP型逻辑单元叠层结构或PPP型逻辑单元叠层结构，有关所述第二逻辑单元叠层结构220的材质及种类的选择，并非局限于此，具体可根据需要进行选择，例如，所述第二漏极区221及所述第二源极区223的材质均采用Si，所述第二沟道区222的材质采用Ge，此处不作过分限制。
如图1及图6所示，接着进行步骤S5，图形化所述第二逻辑单元叠层结构220、所述牺牲层230及部分厚度的所述第一漏极区213a，形成第三叠层结构240。
作为示例，可采用干法刻蚀工艺形成所述第三叠层结构240。本步骤中选择对所述第一漏极区213进行部分厚度的刻蚀，目的是为了使后续在第一漏极区213外周形成的电容器存储单元与所述第一沟道区212之间形成物理隔离。
如图1及图15所示，接着进行步骤S6，去除所述第三叠层结构240中的所述牺牲层230，以于所述第一漏极区213及所述第二漏极区221之间形成间隙233。
作为一具体示例，去除所述第三叠层结构240中的所述牺牲层230的步骤包括：
如图7所示，首先，于所述第三叠层结构240的周围形成第一绝缘层231；
如图9及图10所示，然后，基于所述第一绝缘层231图形化所述第三叠层结构240，以在垂直方向上形成公共区域。该公共区域后续作为形成支撑该第三叠层结构240的支撑层的区域；
如图11至图14所示，接着于所述公共区域沉积支撑层232，以使所述支撑层232与所述第三叠层结构240连接在一起；具体地，如图11及图12所示，先于所述第一绝缘层的侧壁形成支撑层232，如图13及图14所示，然后去除所述公共区域之外的所述支撑层232，仅保留所述公共区域的支撑层232；
如图13及图14所示，接着去除剩余的所述第一绝缘层231；
如图15所示，最后去除所述牺牲层230，形成所述间隙233。可采用湿法刻蚀去除所述牺牲层230，刻蚀液可包括HF溶液，但并非局限于此，具体可根据所述牺牲层230的种类进行选择。
采用该方法去除所述牺牲层230，可使所述第二逻辑单元叠层结构220被支撑而不倒塌。所以图15中，所述第二逻辑单元叠层结构220并非悬空设置，而是通过所述支撑层232被支撑。本实施例中选择所述支撑层232的材料为氧化硅，所述第一绝缘层的材料为TEOS，但也不限于此，根据需要也可适应性变换，此处不作过分限制。
如图1及图16所示，接着进行步骤S7，于所述第三叠层结构240的表面依次沉积第一极板层250、电介质层251及第二极板层252，其中，所述第一极板层250、所述电介质层251及所述第二极板层252填充满所述间隙233。
该步骤中所述第一极板层250、所述电介质层251及所述第二极板层252围成的电容器存储单元图形呈H形圆筒结构，包括正圆圆筒结果或椭圆圆筒结构，也可理解为该电容器存储单元包括上部电容器存储单元及下部电容器存储单元，且该两个电容器存储单元在所述间隙233中共用所述第二电极板层252。
作为示例，所述第一极板层250及所述第二极板层252可采用ALD法形成，且材质可采用TiN。
作为示例，所述电介质层251可采用ALD法形成。所述电介质层251可以为采用绝缘材料的单层，也可以为采用绝缘材料与高K电介质材料的叠层结构，例如本实施例中所述电介质层251由内到外依次为高K层、绝缘层及所述高K层的叠层结构，且所述高K层的材料为ZrO2或HfO2，所述绝缘层的材料为Al2O3或SiO2。
作为示例，形成所述第一极板层250、所述电介质层251及所述第二极板层252后还包括去除所述支撑层232的步骤。
如图1及图18所示，接着进行步骤S8，图形化剩余厚度的所述第一漏极区213b、所述第一沟道区212及所述第一源极区211，形成第四叠层结构260。
如图17及图18所示，作为示例，可采用干法刻蚀工艺形成所述第四叠层结构260。具体地，如图17所示，先于所述第三叠层结构240的周围形成第二绝缘层301，所述第二绝缘层301的材料为TEOS，但也不限于此，根据需要也可适应性变换，此处不作过分限制；如图18所示，然后基于所述第二绝缘层301光刻刻蚀剩余厚度的所述第一漏极区213b、所述第一沟道区212及所述第一源极区211，形成第四叠层结构260。
如图1及图22所示，接着进行步骤S9，于所述第四叠层结构260中的所述第一沟道区212的外周依次形成环绕其的第一栅介质层271及第一栅金属层272，得到第一逻辑单元环栅结构270。
作为示例，所述第一栅介质层271包括氧化硅层、氧化铝层、氧化铪层及氧化锆层中的一种或组合，所述第一栅金属层272包括TiN层、Ti层、TaN层及Ta层中的一种或组合。本实施例中选择所述第一栅介质层271为氧化硅层与氧化铪层的叠层，所述第一栅金属层272为TiN层。
如图19至图22所示，作为示例，形成所述第一逻辑单元环栅结构270的方法包括：如19所示，首先于所述基底100表面沉积第三绝缘层302，所述第三绝缘层302的材料为TEOS，但也不限于此，根据需要也可适应性变换，此处不作过分限制；如图20所示，然后于所述第四叠层结构260的侧壁ALD沉积所述第一栅介质层271；如图21所示，接着于所述第一沟道区212的外周PVD沉积所述第一栅金属层272；如图22所示，最后采用干法刻蚀图形化所述第一栅金属层272，以便于后续的电性引出。这里需要说明的是所述第一栅介质层271也可以形成于所述第一沟道区212之外的区域，但只要满足所述第一栅介质层271环绕所述第一沟道区212即可。
如图1及图25所示，接着进行步骤S10，去除所述第四叠层结构260中所述第二源极区223及所述第二沟道区222周侧的所述第一极板层250、所述电介质层251及所述第二极板层252，剩余的所述第一极板层250、所述电介质层251及所述第二极板层252形成H形圆筒结构的电容器存储单元。
如图23至图25所示，作为示例，可采用干法刻蚀工艺去除所述第二源极区223及所述第二沟道区222周侧的所述第一极板层250、所述电介质层251及所述第二极板层252。具体地，如图23所示，先于所述第四叠层结构260的周围形成第四绝缘层303，所述第四绝缘层303的材料为TEOS，但也不限于此，根据需要也可适应性变换，此处不作过分限制；如图24及图25所示，然后基于所述第四绝缘层303光刻刻蚀所述第二源极区223及所述第二沟道区222周侧的所述第一极板层250、所述电介质层251及所述第二极板层252。
如图1及图26所示，接着进行步骤S11，于所述第四叠层结构260中的所述第二沟道区222的外周依次形成环绕其的第二栅介质层281及第二栅金属层282，得到第二逻辑单元环栅结构280。
作为示例，所述第二栅介质层281包括氧化硅层、氧化铝层、氧化铪层及氧化锆层中的一种或组合，所述第二栅金属层282包括TiN层、Ti层、TaN层及Ta层中的一种或组合。本实施例中选择所述第一栅介质层281为氧化硅层与氧化铪层的叠层，所述第一栅金属层282为TiN层。这里需要说明的是所述第二栅介质层281也可以形成于所述第二沟道区222之外的区域，但只要满足所述第二栅介质层281环绕所述第二沟道区222即可。
如图1及图30至图33所示，最后进行步骤S12，形成金属连接部290，所述金属连接部290与所述第一栅金属层272、所述第二栅金属层282、所述第一源极区211及所述第二源极区223电连接。
如图27至图33所示，作为示例，形成所述金属连接部290的具体方法包括：
如图27所示，首先于所述第二逻辑单元环栅结构280周围沉积第五绝缘层304，所述第四绝缘层303的材料为TEOS，但也不限于此，根据需要也可适应性变换，此处不作过分限制；如图28所示，然后刻蚀所述第三绝缘层302、第四绝缘层303及第五绝缘层304，形成金属连接孔293，所述金属连接孔293分别连通所述第一栅金属层272、第二栅金属层282、第一源极区211及第二源极区223；如图29所示，接着于所述第一源极区211及第二源极区223上形成欧姆接触层305，所述欧姆接触层305优选采用金属硅化物，以通过所述金属硅化物作为所述金属连接部290与硅材质之间的欧姆接触，以降低电阻，提高器件的电性能，所述金属硅化物的具体种类此处不作过分限制；如图30所示，接着于所述金属连接孔293的内壁ALD沉积扩散阻挡层291，所述扩散阻挡层291可为Ti/TiN扩散阻挡层，但所述扩散阻挡层291的种类及形成方法并非局限于此；如图30所示，最后于所述金属连接孔293内MOCVD填充满金属层292。
进一步的，为便于理解本实施例中形成的所述垂直型存储器的结构，图33示意了图30的侧面结构示意图，图31及图32则分别示意了形成的所述垂直型存储器的截面结构示意图，其中，图31显示为图30中沿CC形成的截面结构示意图，图32显示为图30中沿DD形成的截面结构示意图。
作为示例，所述第一栅金属层272与所述第二栅金属层282之间具有夹角θ，所述夹角θ的取值范围包括30°≤θ≤180°。
具体的，参阅图30至图33，本实施例中，优选所述第一栅金属层272与所述第二栅金属层282之间的所述夹角θ为90°，但并非局限于此，所述夹角θ的取值还可包括20°、50°、80°、110°、140°、180°等，具体可根据需要进行选择，此处不作过分限制。
实施例二
本实施例提供一种H形电容结构的垂直型存储器，该垂直型存储器可采用上述实施例一的方法制备，但也不限于此，只要能实现本实施例的垂直型存储器的制备方法均可。本实施例的垂直型存储器所能达到的有益效果可请参见实施例一，在此不再赘述。需要说明书的是，本实施例中仅示意了1个2T1C的单元结构，本领域技术人员可以理解，所述垂直型存储器中可包括多个叠加的所述2T1C的单元结构。
如图30至图33所示，所述垂直型存储器包括：
基底100；
位于所述基底100上的第一逻辑单元叠层结构210，包括自下而上依次堆叠的第一源极区211、第一沟道区212及第一漏极区213；
位于所述第一逻辑单元叠层结构210上的第二逻辑单元叠层结构220，包括自下而上依次堆叠的第二漏极区221、第二沟道区222及第二源极区223；
电容器存储单元，包括第一极板层250、电介质层251及第二极板层252，所述第一极板层250分别与所述第一漏极区213及所述第二漏极区221相接触，所述第二极板层252位于所述第一极板层250的外周，且部分所述第一极板层250、部分所述第二极板层252及部分所述电介质层251填充于所述第一漏极区213及所述第二漏极区221之间，为H形圆筒结构的电容器存储单元；
第一逻辑单元环栅结构270，包括环绕于所述第一沟道区212外周的第一栅介质层271及第一栅金属层272；
第二逻辑单元环栅结构280，包括环绕于所述第二沟道区222外周的第二栅介质层281及第二栅金属层282；
金属连接部290，与所述第一栅金属层272、所述第二栅金属层282、所述第一源极区211及所述第二源极区223电连接。
作为示例，所述基底100包括SOI基底、硅基底、蓝宝石基底及碳化硅基底中的一种。
具体的，本实施例中，所述基底100采用SOI基底，即包括底层硅101、埋氧层102及顶层硅103，但所述基底100的选择并非局限于此，具体可根据需要进行选择，如所述基底100还可采用硅基底、蓝宝石基底及碳化硅基底等，此处不作过分限制。
作为示例，所述第一逻辑单元叠层结构210可包括NNN型逻辑单元叠层结构、PPP型逻辑单元叠层结构、NPN型逻辑单元叠层结构及PNP型逻辑单元叠层结构中的一种或组合。
具体的，所述第一逻辑单元叠层结构210包括自下而上依次堆叠的第一源极区211、第一沟道区212及第一漏极区213。本实施例中，所述第一逻辑单元叠层结构210采用N型逻辑单元，即为NPN型逻辑单元叠层结构，且在所述第一逻辑单元叠层结构210中，所述第一源极区211及所述第一漏极区213的材质均采用SiC，所述第一沟道区212的材质采用Si，且所述第一逻辑单元叠层结构210的掺杂，可在进行EPI生长的过程中进行。当然根据需要，所述第一逻辑单元叠层结构210也可采用具有NNN型逻辑单元叠层结构的N型逻辑单元，或所述第一逻辑单元叠层结构210还可设计为P型逻辑单元，如PNP型逻辑单元叠层结构或PPP型逻辑单元叠层结构，有关所述第一逻辑单元叠层结构210的材质及种类的选择，并非局限于此，具体可根据需要进行选择，例如，所述第一源极区211及所述第一漏极区213的材质均采用Si，所述第一沟道区212的材质采用Ge，此处不作过分限制。
作为示例，所述第二逻辑单元叠层结构220包括NNN型逻辑单元叠层结构、PPP型逻辑单元叠层结构、NPN型逻辑单元叠层结构及PNP型逻辑单元叠层结构中的一种。
具体的，所述第二逻辑单元叠层结构220包括自下而上依次堆叠的第二漏极区221、第二沟道区222及第二源极区223。本实施例中，所述第二逻辑单元叠层结构220采用N型逻辑单元，即为与所述第一逻辑单元叠层结构210相同的NPN型逻辑单元叠层结构，且在所述第二逻辑单元叠层结构220中，所述第二漏极区221及所述第二源极区223的材质均采用SiC，所述第二沟道区222的材质采用Si，且所述第二逻辑单元叠层结构220的掺杂，可在进行EPI生长的过程中进行。当然根据需要，所述第二逻辑单元叠层结构220也可采用具有NNN型逻辑单元叠层结构的N型逻辑单元，或所述第二逻辑单元叠层结构220还可设计为P型逻辑单元，如PNP型逻辑单元叠层结构或PPP型逻辑单元叠层结构，有关所述第二逻辑单元叠层结构220的材质及种类的选择，并非局限于此，具体可根据需要进行选择，例如，所述第二漏极区221及所述第二源极区223的材质均采用Si，所述第二沟道区222的材质采用Ge，此处不作过分限制。
作为示例，所述电介质层251可以为采用绝缘材料的单层，也可以为采用绝缘材料与高K电介质材料的叠层结构，例如本实施例中所述电介质层251由内到外依次为高K层、绝缘层及所述高K层的叠层结构，且所述高K层的材料为ZrO2或HfO2，所述绝缘层的材料为Al2O3或SiO2。
作为示例，所述第一极板层250及所述第二极板层252可选择为TiN层。
作为示例，所述第一栅介质层271包括氧化硅层、氧化铝层、氧化铪层及氧化锆层中的一种或组合，所述第一栅金属层272包括TiN层、Ti层、TaN层及Ta层中的一种或组合。本实施例中选择所述第一栅介质层271为氧化硅层与氧化铪层的叠层，所述第一栅金属层272为TiN层。
作为示例，所述第二栅介质层281包括氧化硅层、氧化铝层、氧化铪层及氧化锆层中的一种或组合，所述第二栅金属层282包括TiN层、Ti层、TaN层及Ta层中的一种或组合。本实施例中选择所述第一栅介质层281为氧化硅层与氧化铪层的叠层，所述第一栅金属层282为TiN层。
作为示例，所述第一源极区211及第二源极区223上的所述金属连接部290底部形成有欧姆接触层305，所述欧姆接触层305优选采用金属硅化物，以通过所述金属硅化物作为所述金属连接部290与硅材质之间的欧姆接触，以降低电阻，提高器件的电性能，所述金属硅化物的具体种类此处不作过分限制。
作为示例，所述金属连接部290包括扩散阻挡层291及金属层292。
具体的，所述扩散阻挡层291可包括Ti/TiN扩散阻挡层，但并非局限于此，通过所述扩散阻挡层291可避免所述金属层292的扩散，以提高器件的电性能。
作为示例，所述第一栅金属层272与所述第二栅金属层282之间具有夹角θ，所述夹角θ的取值范围包括30°≤θ≤180°。
具体的，参阅图30至图33，本实施例中，优选所述第一栅金属层272与所述第二栅金属层282之间的所述夹角θ为90°，但并非局限于此，所述夹角θ的取值还可包括20°、50°、80°、110°、140°、180°等，具体可根据需要进行选择，此处不作过分限制。
综上所述，本发明提供一种H形电容结构的垂直型存储器及其制备方法，通过在第一逻辑单元的漏极区及第二逻辑单元的漏极区的外周形成电容器存储单元，且第一逻辑单元漏极区外周的电容器存储单元与第二逻辑单元漏极区外周的电容器上下结合使整个电容器存储单元呈H形圆筒结构，有效增大了电容器的面积，提高电容器的电荷存储能力，可有效提高存储器读取精确度和电荷保存时间。通过第一逻辑单元及第二逻辑单元控制电容器存储结构的读写，电容器存储单元负责存储电荷，第一逻辑单元及第二逻辑单元可独立或者联合的向电容器存储结构存储或读取数据。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种H形电容结构的垂直型存储器的制备方法，其特征在于，所述制备方法包括以下步骤：
提供基底；
于所述基底上形成第一逻辑单元叠层结构，所述第一逻辑单元叠层结构包括自下而上依次堆叠的第一源极区、第一沟道区及第一漏极区；
于所述第一逻辑单元叠层结构上形成牺牲层；
于所述牺牲层上形成第二逻辑单元叠层结构，所述第二逻辑单元叠层结构包括自下而上依次堆叠的第二漏极区、第二沟道区及第二源极区；
图形化所述第二逻辑单元叠层结构、所述牺牲层及部分厚度的所述第一漏极区，形成第三叠层结构；
去除所述第三叠层结构中的所述牺牲层，以于所述第一漏极区及所述第二漏极区之间形成间隙；
于所述第三叠层结构的表面依次沉积第一极板层、电介质层及第二极板层，其中，所述第一极板层、所述电介质层及所述第二极板层填充满所述间隙；
图形化剩余厚度的所述第一漏极区、所述第一沟道区及所述第一源极区，形成第四叠层结构；
于所述第四叠层结构中的所述第一沟道区的外周依次形成环绕其的第一栅介质层及第一栅金属层，得到第一逻辑单元环栅结构；
去除所述第四叠层结构中所述第二源极区及所述第二沟道区周侧的所述第一极板层、所述电介质层及所述第二极板层，剩余的所述第一极板层、所述电介质层及所述第二极板层形成H形圆筒结构的电容器存储单元；
于所述第四叠层结构中的所述第二沟道区的外周依次形成环绕其的第二栅介质层及第二栅金属层，得到第二逻辑单元环栅结构；
形成金属连接部，所述金属连接部与所述第一栅金属层、所述第二栅金属层、所述第一源极区及所述第二源极区电连接。
2.根据权利要求1所述的H形电容结构的垂直型存储器的制备方法，其特征在于，去除所述第三叠层结构中的所述牺牲层的步骤包括：
于所述第三叠层结构的周围形成第一绝缘层；
基于所述第一绝缘层图形化所述第三叠层结构，以在垂直方向上形成公共区域；
于所述公共区域沉积支撑层，以使所述支撑层与所述第三叠层结构连接在一起；
去除剩余的所述第一绝缘层；
去除所述牺牲层。
3.根据权利要求2所述的H形电容结构的垂直型存储器的制备方法，其特征在于，形成所述第一极板层、所述电介质层及所述第二极板层后还包括去除所述支撑层的步骤。
4.根据权利要求1所述的H形电容结构的垂直型存储器的制备方法，其特征在于，形成所述第一逻辑单元环栅结构的步骤包括：
于所述基底表面沉积第二绝缘层；
于所述第四叠层结构的侧壁沉积所述第一栅介质层；
于所述第四叠层结构中的所述第一沟道区的侧壁沉积所述第一栅金属层。
5.一种H形电容结构的垂直型存储器，其特征在于，所述垂直型存储器包括：
基底；
位于所述基底上的第一逻辑单元叠层结构，包括自下而上依次堆叠的第一源极区、第一沟道区及第一漏极区；
位于所述第一逻辑单元叠层结构上的第二逻辑单元叠层结构，包括自下而上依次堆叠的第二漏极区、第二沟道区及第二源极区；
电容器存储单元，包括第一极板层、电介质层及第二极板层，所述第一极板层分别与所述第一漏极区及所述第二漏极区相接触，所述第二极板层位于所述第一极板层的外周，且部分所述第一极板层、部分所述第二极板层及部分所述电介质层填充于所述第一漏极区及所述第二漏极区之间，为H形圆筒结构的电容器存储单元；
第一逻辑单元环栅结构，包括环绕于所述第一沟道区外周的第一栅介质层及第一栅金属层；
第二逻辑单元环栅结构，包括环绕于所述第二沟道区外周的第二栅介质层及第二栅金属层；
金属连接部，与所述第一栅金属层、所述第二栅金属层、所述第一源极区及所述第二源极区电连接。
6.根据权利要求5所述的H形电容结构的垂直型存储器，其特征在于：所述第一逻辑单元叠层结构包括NNN型逻辑单元叠层结构、PPP型逻辑单元叠层结构、NPN型逻辑单元叠层结构及PNP型逻辑单元叠层结构中的一种；所述第二逻辑单元叠层结构包括NNN型逻辑单元叠层结构、PPP型逻辑单元叠层结构、NPN型逻辑单元叠层结构及PNP型逻辑单元叠层结构中的一种。
7.根据权利要求5所述的H形电容结构的垂直型存储器，其特征在于：所述电介质层为高K层、绝缘层及所述高K层的叠层结构，且所述高K层的材料为ZrO2或HfO2，所述绝缘层的材料为Al2O3或SiO2，所述第一极板层及所述第二极板层为TiN层。
8.根据权利要求5所述的H形电容结构的垂直型存储器，其特征在于：所述第一栅金属层与所述第二栅金属层之间具有夹角θ，所述夹角θ的取值范围包括30°≤θ≤180°。
9.根据权利要求5所述的H形电容结构的垂直型存储器，其特征在于：所述基底为SOI基底，所述第一源极区、所述第一漏极区、所述第二源极区及所述第二漏极区的材料为SiC或Si，所述第一沟道区及所述第二沟道区的材料为Si或Ge。
10.根据权利要求5所述的H形电容结构的垂直型存储器，其特征在于：所述第一栅介质层包括氧化硅层、氧化铝层、氧化铪层及氧化锆层中的一种或组合；所述第二栅介质层包括氧化硅层、氧化铝层、氧化铪层及氧化锆层中的一种或组合；所述第一栅金属层包括TiN层、Ti层、TaN层及Ta层中的一种或组合；所述第二栅金属层包括TiN层、Ti层、TaN层及Ta层中的一种或组合。
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