CN109801971A - 半导体器件 - Google Patents

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Abstract

公开了一种半导体器件。该半导体器件可以包括：基板，包括第一有源图案，第一有源图案从基板的顶表面垂直地突出；第一源极/漏极图案，填充形成在第一有源图案的上部分中的第一凹陷；第一金属硅化物层，在第一源极/漏极图案上，第一金属硅化物层包括位于第一源极/漏极图案的第一表面上的第一部分和第二部分；以及第一接触，与第一金属硅化物层的第二部分接触。第一部分的厚度可以不同于第二部分的厚度。

Description

半导体器件
技术领域
本公开涉及一种半导体器件，具体地，涉及包括场效应晶体管的半导体器件。
背景技术
由于半导体器件的小尺寸、多功能和/或低成本特性，半导体器件正被认为是电子产业中的重要元件。半导体器件可以分为用于存储数据的存储器件、用于处理数据的逻辑器件以及包括存储元件和逻辑元件两者的混合器件。为了满足对具有更快速度和/或更低功耗的电子器件的增加的需求，实现具有更高的可靠性、更高的性能和/或多功能的半导体器件是有益的。为了满足这些技术要求，半导体器件的复杂性和/或集成密度正在增加。
发明内容
本发明构思的一些示例实施方式提供一种具有改善的电特性和/或提高的操作速度的半导体器件。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：基板，包括第一有源图案，第一有源图案从基板的顶表面垂直地突出；第一源极/漏极图案，填充形成在第一有源图案的上部分中的第一凹陷；第一金属硅化物层，在第一源极/漏极图案上，第一金属硅化物层包括位于第一源极/漏极图案的第一表面上的第一部分和第二部分；以及第一接触，与第一金属硅化物层的第二部分接触。第一部分的厚度可以不同于第二部分的厚度。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：基板，包括第一有源图案，第一有源图案从基板的顶表面垂直地突出；第一源极/漏极图案，填充形成在第一有源图案的上部分中的第一凹陷；第一金属硅化物层，在第一源极/漏极图案上；第一接触，通过第一金属硅化物层电连接到第一源极/漏极图案；以及蚀刻停止层，覆盖第一金属硅化物层的第一部分。第一接触可以覆盖第一金属硅化物层的第二部分，并且第一部分的厚度可以不同于第二部分的厚度。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：基板，具有PMOSFET区域和NMOSFET区域；第一有源图案和第二有源图案，分别提供在PMOSFET区域和NMOSFET区域上；第一源极/漏极图案和第二源极/漏极图案，分别提供在第一有源图案的上部分和第二有源图案的上部分中；第一金属硅化物层和第二金属硅化物层，分别提供在第一源极/漏极图案和第二源极/漏极图案上；以及第一接触和第二接触，分别与第一金属硅化物层和第二金属硅化物层接触。第一金属硅化物层的插置在第一接触与第一源极/漏极图案之间的第一部分的厚度可以不同于第二金属硅化物层的插置在第二接触与第二源极/漏极图案之间的第一部分的厚度。
附图说明
从以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图描绘了如这里描述的非限制性的示例实施方式。
图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。
图2A至图2C是分别沿着图1的线A-A'、B-B'和C-C'截取的剖视图。
图3是图2B的部分“M”的放大剖视图。
图4和图5是放大剖视图，其每个示出根据本发明构思的一些示例实施方式的半导体器件的一部分(例如对应于图2B的部分“M”)。
图6A和图6B是分别沿着图1的线A-A'、B-B'和C-C'截取的剖视图，用于示出根据本发明构思的一些示例实施方式的半导体器件。
图7是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。
图8A至图8C是分别沿着图7的线A-A'、B-B'和C-C'截取的剖视图。
图9、图11、图13、图15、图17和图19是示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的平面图。
图10A、图12A、图14A、图16A、图18A和图20A是分别沿着图9、图11、图13、图15、图17和图19的线A-A'截取的剖视图。
图10B、图12B、图14B、图16B、图18B和图20B是分别沿着图9、图11、图13、图15、图17和图19的线B-B'截取的剖视图。
图12C、图14C、图16C、图18C和图20C是分别沿着图11、图13、图15、图17和图19的线C-C'线截取的剖视图。
图21和图22是沿着图7的线B-B'截取的剖视图，用于示出根据本发明构思的一些示例实施方式的半导体器件。
应当注意，这些附图旨在示出某些示例实施方式中使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些附图没有按比例，可能没有精确地反映任何给出的实施方式的精确结构或性能特性，并且不应被解释为限定或限制由示例实施方式涵盖的值或性质的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
图1是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。图2A至图2C是分别沿着图1的线A-A'、B-B'和C-C'截取的剖视图。图3是图2B的部分“M”的放大剖视图。
参照图1、图2A至图2C和图3，可以提供具有第一区域RG1的基板100。基板100可以是基于IV族元素的半导体基板(例如硅、锗或硅锗的半导体基板)或化合物半导体基板。作为示例，基板100可以是硅晶片。
第一区域RG1可以是其上集成有构成半导体器件的逻辑电路的逻辑晶体管的逻辑单元区域的一部分。作为示例，构成处理器核心或I/O端子的逻辑晶体管可以提供在基板100的逻辑单元区域上。第一区域RG1可以包括逻辑晶体管中的至少一个。
在某些示例实施方式中，第一区域RG1可以是用于存储数据的存储单元区域的一部分。作为示例，构成多个SRAM单元的存储单元晶体管可以提供在基板100的存储单元区域上。第一区域RG1可以包括存储单元晶体管中的至少一个。然而，本发明构思不限于此。
在第二方向D2上延伸的有源图案AP可以提供在第一区域RG1上。有源图案AP可以是基板100的一部分(例如从基板100的顶表面突出)。器件隔离层ST可以提供在基板100的上部分中。器件隔离层ST可以被提供来限定有源图案AP。器件隔离层ST可以被提供为直接覆盖有源图案AP的下部侧表面。器件隔离层ST可以由绝缘材料(例如硅氧化物)中的至少一种形成，或包括绝缘材料(例如硅氧化物)中的至少一种。
有源图案AP的上部分可以位于比器件隔离层ST的顶表面的水平面高的水平面处。有源图案AP的上部分可以在垂直方向上延伸，从而具有相对于器件隔离层ST的突出形状。有源图案AP的上部分可以是穿过器件隔离层ST的鳍形部分。
沟道区CH和源极/漏极图案SD可以提供在有源图案AP的上部分中。凹陷RS可以形成在有源图案AP的上部分中。凹陷RS可以垂直地凹入以位于沟道区CH下面。源极/漏极图案SD可以被提供来填充凹陷RS。每个源极/漏极图案SD可以覆盖凹陷RS的内侧表面。作为示例，源极/漏极图案SD可以是p型杂质区域。作为另一示例，源极/漏极图案SD可以是n型杂质区域。沟道区CH可以插置在一对源极/漏极图案SD之间。
源极/漏极图案SD可以是使用选择性外延生长工艺形成的外延图案。源极/漏极图案SD可以具有位于与沟道区CH的顶表面的水平面相等或比沟道区CH的顶表面的水平面高的水平面处的顶表面。源极/漏极图案SD可以包括与基板100的半导体材料不同的半导体材料。作为示例，源极/漏极图案SD可以由其晶格常数大于基板100的晶格常数的半导体材料形成，或者可以包括其晶格常数大于基板100的晶格常数的半导体材料。在示例实施方式中，源极/漏极图案SD可以向沟道区CH施加压应力。作为另一示例，源极/漏极图案SD可以由与基板100的半导体材料相同的半导体材料形成，或包括与基板100的半导体材料相同的半导体材料。
栅电极GE可以被提供为与有源图案AP交叉并在第一方向D1上延伸。当在平面图中看时，栅电极GE可以与沟道区CH重叠。栅电极GE可以被提供为面对沟道区CH的顶表面和两个相反的侧表面(例如见图2C)。作为示例，栅电极GE可以由导电的金属氮化物(例如钛氮化物和钽氮化物)和金属材料(例如钛、钽、钨、铜和铝)中的至少一种形成，或者可以包括导电的金属氮化物(例如钛氮化物和钽氮化物)和金属材料(例如钛、钽、钨、铜和铝)中的至少一种。
一对栅极间隔物GS可以提供在栅电极GE的两个相反的侧表面上。栅极间隔物GS可以沿着栅电极GE或在第一方向D1上延伸。栅极间隔物GS的顶表面可以高于栅电极GE的顶表面。栅极间隔物GS的顶表面可以与将在下面描述的第一层间绝缘层110的顶表面共平面。栅极间隔物GS可以由SiCN、SiCON和SiN中的至少一种形成，或者包括SiCN、SiCON和SiN中的至少一种。作为另一示例，每个栅极间隔物GS可以被提供为具有包括SiCN、SiCON和SiN中的至少两种的多层结构。
栅极电介质图案GI可以插置在栅电极GE和有源图案AP之间。栅极电介质图案GI可以沿着栅电极GE的底表面延伸。栅极电介质图案GI可以被提供为覆盖沟道区CH的顶表面和两个相反的侧表面。栅极电介质图案GI可以由高k电介质材料中的至少一种形成，或者包括高k电介质材料中的至少一种。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种。
栅极覆盖图案GP可以提供在栅电极GE上。栅极覆盖图案GP可以沿着栅电极GE或在第一方向D1上延伸。栅极覆盖图案GP可以包括相对于将在下面描述的第一层间绝缘层110具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或者包括SiON、SiCN、SiCON和SiN中的至少一种。
第一层间绝缘层110可以提供在基板100上。第一层间绝缘层110可以被提供为覆盖栅极间隔物GS和源极/漏极图案SD。第一层间绝缘层110可以具有与栅极覆盖图案GP的顶表面和栅极间隔物GS的顶表面基本上共平面的顶表面。蚀刻停止层ESL可以插置在栅极间隔物GS和第一层间绝缘层110之间。蚀刻停止层ESL可以被提供为部分地覆盖在源极/漏极图案SD上的金属硅化物层MSL。第二层间绝缘层120可以提供在第一层间绝缘层110上以覆盖栅极覆盖图案GP。作为示例，第一层间绝缘层110和第二层间绝缘层120可以由硅氧化物形成或包括硅氧化物。蚀刻停止层ESL可以由硅氮化物形成或包括硅氮化物。
接触AC可以提供在栅电极GE的两侧以穿过第一层间绝缘层110和第二层间绝缘层120并电连接到源极/漏极图案SD。作为示例，接触AC中的至少一个可以连接到源极/漏极图案SD中的相应一个。
每个接触AC可以包括导电柱165和围绕导电柱165的阻挡层160。阻挡层160可以被提供为覆盖导电柱165的侧表面和底表面。导电柱165可以由金属材料(例如铝、铜、钨、钼和钴)中的至少一种形成，或者包括金属材料(例如铝、铜、钨、钼和钴)中的至少一种。阻挡层160可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成，或者包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以由钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、镍氮化物(NiN)、钴氮化物(CoN)和铂氮化物(PtN)中的至少一种形成，或者可以包括钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、镍氮化物(NiN)、钴氮化物(CoN)和铂氮化物(PtN)中的至少一种。
金属硅化物层MSL可以插置在每个源极/漏极图案SD和接触AC中的相应一个之间。接触AC可以通过金属硅化物层MSL电连接到源极/漏极图案SD。金属硅化物层MSL可以由金属硅化物(例如钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物)中的至少一种形成，或可以包括金属硅化物(例如钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物)中的至少一种。
将参照图2B和图3更详细地描述源极/漏极图案SD和在源极/漏极图案SD上的金属硅化物层MSL。源极/漏极图案SD的侧表面可以包括第一表面FA1和第二表面FA2。第一表面FA1与源极/漏极图案SD的中心之间的距离可以在远离基板100的方向上(例如在第三方向D3上)减小。第二表面FA2与源极/漏极图案SD的中心之间的距离可以在远离基板100的方向上或在第三方向D3上增大。
源极/漏极图案SD的顶点SE可以由第一表面FA1和第二表面FA2限定。顶点SE可以在远离源极/漏极图案SD的中心的方向上横向地突出。例如，顶点SE可以在第一方向D1上突出。
金属硅化物层MSL可以被提供为覆盖源极/漏极图案SD。金属硅化物层MSL可以包括覆盖源极/漏极图案SD的第一表面FA1的上部分UP和覆盖源极/漏极图案SD的第二表面FA2的下部分LP。尽管没有示出，但是在示例实施方式中，可以省略金属硅化物层MSL的下部分LP。
金属硅化物层MSL的上部分UP可以包括第一部分PA1和第二部分PA2。第一部分PA1可以是上部分UP的被蚀刻停止层ESL覆盖的区域。换句话说，第一部分PA1可以用绝缘材料覆盖。第二部分PA2可以是上部分UP的被接触AC覆盖的另一区域。第一部分PA1可以与接触AC间隔开。第一部分PA1可以不与接触AC垂直地重叠。第二部分PA2可以与蚀刻停止层ESL间隔开。第二部分PA2可以与接触AC垂直地重叠。
第一部分PA1在垂直于第一表面FA1的方向上的厚度可以是第一厚度T1。第二部分PA2在垂直于第一表面FA1的方向上的厚度可以是第二厚度T2。第一厚度T1和第二厚度T2可以彼此不同。作为示例，第一厚度T1可以小于第二厚度T2。由于第一部分PA1和第二部分PA2的厚度彼此不同，所以第一表面FA1可以在第一部分PA1和第二部分PA2之间的界面处具有阶梯式轮廓STP。
当在垂直于第二表面FA2的方向上测量时，金属硅化物层MSL的下部分LP可以具有第三厚度T3。第三厚度T3可以等于第一厚度T1或与第一厚度T1不同。
在根据本发明构思的一些示例实施方式的半导体器件中，金属硅化物层MSL可以包括插置在接触AC与源极/漏极图案SD之间的部分(例如上部分UP的第二部分PA2)以及不与接触AC接触的部分(例如上部分UP的第一部分PA1和下部分LP)。金属硅化物层MSL可以允许接触AC和源极/漏极图案SD以增大的接触面积和/或减小的电阻彼此连接。这可以改善半导体器件的电特性(例如操作速度)。
图4和图5是放大剖视图，其每个示出根据本发明构思的一些示例实施方式的半导体器件的一部分(例如对应于图2B的部分“M”)。为了简明的描述，之前参照图1、图2A至图2C和图3描述的元件可以用相同的附图标记表示，而不重复其描述。
参照图1、图2A至图2C和图4，第一部分PA1在垂直于第一表面FA1的方向上的厚度可以是第一厚度T1。第二部分PA2在垂直于第一表面FA1的方向上的厚度可以是第二厚度T2。第一厚度T1和第二厚度T2可以彼此不同。作为示例，第一厚度T1可以大于第二厚度T2。由于第一部分PA1和第二部分PA2的厚度彼此不同，所以第一表面FA1可以在第一部分PA1和第二部分PA2之间的界面处具有阶梯式轮廓STP。
参照图1、图2A至图2C和图5，金属硅化物层MSL可以包括第一硅化物图案MS1和第二硅化物图案MS2。第二硅化物图案MS2可以提供在金属硅化物层MSL的上部分UP的第二部分PA2中。第二硅化物图案MS2可以提供在第一硅化物图案MS1上。第二硅化物图案MS2可以与接触AC直接接触。第一硅化物图案MS1可以插置在源极/漏极图案SD与接触AC之间。
第二硅化物图案MS2可以包含与第一硅化物图案MS1的金属元素相同或不同的金属元素。作为示例，第一硅化物图案MS1和第二硅化物图案MS2可以每个独立地由钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种形成，或每个独立地包括钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种。由于金属硅化物层MSL的第二部分PA2包括第二硅化物图案MS2，所以第二部分PA2中的金属元素可以与第一部分PA1中的金属元素不同。
图6A和图6B是分别沿着图1的线A-A'、B-B'和C-C'截取的剖视图，用于示出根据本发明构思的一些示例实施方式的半导体器件。为了简明的描述，之前参照图1、图2A至图2C和图3描述的元件可以用相同的附图标记表示，而不重复其描述。
参照图1、图2B、图6A和图6B，有源图案AP的沟道区CH可以包括多个垂直堆叠的半导体图案SP。半导体图案SP可以在垂直于基板100的顶表面的第三方向D3上彼此间隔开。当在平面图中看时，半导体图案SP可以彼此重叠。源极/漏极图案SD可以与半导体图案SP的侧表面直接接触。换句话说，半导体图案SP可以被提供为将相邻的一对源极/漏极图案SD彼此连接。尽管示出三个半导体图案SP，但是本发明构思不限于半导体图案SP的特定数量。在一些示例实施方式中，半导体图案SP可以具有相同的厚度，但是在示例实施方式中，半导体图案SP可以被提供为具有至少两种不同的厚度。
半导体图案SP可以包括基本上相同的半导体材料。作为示例，半导体图案SP可以由硅、锗和硅锗中的至少一种形成，或包括硅、锗和硅锗中的至少一种。
有源图案AP上的栅电极GE可以被提供为围绕半导体图案SP中的至少一个(例如见图6B)。例如，有源图案AP上的栅电极GE可以被提供为面对半导体图案SP中的至少一个的顶表面、底表面和两个相反的侧表面。也就是，根据一些示例实施方式的晶体管可以是环绕栅极场效应晶体管。栅极电介质图案GI可以插置在栅电极GE和半导体图案SP之间。
绝缘图案IP可以插置在源极/漏极图案SD和栅电极GE之间。绝缘图案IP可以插置在彼此垂直地间隔开的半导体图案SP之间以及在最下面的半导体图案SP与基板100之间。绝缘图案IP可以用于使栅电极GE与源极/漏极图案SD电断开。作为示例，绝缘图案IP可以由硅氮化物形成或包括硅氮化物。
根据一些示例实施方式的源极/漏极图案SD可以被提供为具有与参照图1、图2A至图2C和图3描述的那些基本上相同的形状和特征。
图7是示出根据本发明构思的一些示例实施方式的半导体器件的平面图。图8A至图8C是分别沿着图7的线A-A'、B-B'和C-C'截取的剖视图。为了简明的描述，之前参照图1、图2A至图2C和图3描述的元件可以用相同的附图标记表示，而不重复其描述。
参照图7和图8A至图8C，器件隔离层ST可以提供在基板100的上部分中。基板100可以包括PMOSFET区域PR和NMOSFET区域NR。PMOSFET区域PR和NMOSFET区域NR可以在平行于基板100的顶表面的第一方向D1上彼此间隔开，并且器件隔离层ST可以插置在PMOSFET区域PR和NMOSFET区域NR之间。PMOSFET区域PR和NMOSFET区域NR可以在与第一方向D1交叉的第二方向D2上延伸。虽然没有示出，但是PMOSFET区域PR和NMOSFET区域NR之间的器件隔离层ST的底部水平面可以比有源图案(AP1或AP2)之间的器件隔离层ST的底部水平面深。作为示例，PMOSFET区域PR和NMOSFET区域NR可以是逻辑单元区，其上集成有构成半导体器件的逻辑电路的逻辑晶体管。
在第二方向D2上延伸的多个有源图案(AP1和AP2)可以提供在PMOSFET区域PR和NMOSFET区域NR上。该多个有源图案(AP1和AP2)可以包括PMOSFET区域PR上的第一有源图案AP1和NMOSFET区域NR上的第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以是基板100的部分并可以具有突出的形状。第一有源图案AP1和第二有源图案AP2可以布置在第一方向D1上。
第一沟槽TR1可以被限定在相邻的第一有源图案AP1之间，第二沟槽TR2可以被限定在相邻的第二有源图案AP2之间。器件隔离层ST可以被提供为填充第一沟槽TR1和第二沟槽TR2。如附图所示，三个第一有源图案AP1可以提供在PMOSFET区域PR上，并且三个第二有源图案AP2可以提供在NMOSFET区域NR上，但是本发明构思不限于此。
第一沟道区CH1和第一源极/漏极图案SD1可以提供在第一有源图案AP1的上部分中。第一源极/漏极图案SD1可以是p型杂质区。每个第一沟道区CH1可以插置在一对第一源极/漏极图案SD1之间。第二沟道区CH2和第二源极/漏极图案SD2可以提供在第二有源图案AP2的上部分中。第二源极/漏极图案SD2可以是n型杂质区。每个第二沟道区CH2可以插置在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是使用选择性外延生长工艺形成的外延图案。作为示例，第一源极/漏极图案SD1可以由其晶格常数大于基板100的晶格常数的半导体材料形成，或可以包括其晶格常数大于基板100的晶格常数的半导体材料。作为示例，第二源极/漏极图案SD2可以包括具有等于或小于基板100的晶格常数的晶格常数的半导体材料。第一源极/漏极图案SD1和第二源极/漏极图案SD2可以被提供为包含彼此不同的半导体材料。第一源极/漏极图案SD1和第二源极/漏极图案SD2可以具有彼此不同的截面形状(例如见图8B)。
栅电极GE可以被提供为与第一有源图案AP1和第二有源图案AP2交叉并在第一方向D1上延伸。栅电极GE可以在第二方向D2上彼此间隔开。当在平面图中看时，每个栅电极GE可以与第一沟道区CH1和第二沟道区CH2重叠。一对栅极间隔物GS可以分别提供在每个栅电极GE的相反的两个侧表面上。栅极电介质图案GI可以插置在栅电极GE与第一有源图案AP1之间以及在栅电极GE和第二有源图案AP2之间。栅极覆盖图案GP可以提供在每个栅电极GE上。
此外，至少一个接触AC可以提供在一对栅电极GE之间以穿过第一层间绝缘层110和第二层间绝缘层120并电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。
返回参照图8B，在第一方向D1上彼此相邻设置的三个第一源极/漏极图案SD1可以合并以构成单个第一源极/漏极图案SD1。在第一方向D1上彼此相邻设置的三个第二源极/漏极图案SD2可以合并以构成单个第二源极/漏极图案SD2。
第一金属硅化物层MSL1可以被提供为覆盖第一源极/漏极图案SD1。第二金属硅化物层MSL2可以被提供为覆盖第二源极/漏极图案SD2。第一金属硅化物层MSL1和第二金属硅化物层MSL2中的每个可以包括被蚀刻停止层ESL覆盖的第一部分PA1和被接触AC覆盖的第二部分PA2。第一源极/漏极图案SD1的第一表面FA1上的第一部分PA1的厚度可以与第一表面FA1上的第二部分PA2的厚度不同。第二源极/漏极图案SD2的第一表面FA1上的第一部分PA1的厚度可以与第一表面FA1上的第二部分PA2的厚度不同。
第一金属硅化物层MSL1的厚度可以与第二金属硅化物层MSL2的厚度相等或不同。例如，第一金属硅化物层MSL1的第二部分PA2的厚度可以是第三厚度T3，第二金属硅化物层MSL2的第二部分PA2的厚度可以是第四厚度T4，第四厚度T4等于第三厚度T3或者不同于第三厚度T3。
第二金属硅化物层MSL2可以包含与第一金属硅化物层MSL1的金属元素相同或不同的金属元素。作为示例，第一金属硅化物层MSL1和第二金属硅化物层MSL2可以每个独立地由钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种形成，或者可以每个独立地包括钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种。
在一些示例实施方式中，第一金属硅化物层MSL1和第二金属硅化物层MSL2中的每个还可以包括第一部分PA1，第一部分PA1从第二部分PA2延伸以覆盖第一源极/漏极图案SD1或第二源极/漏极图案SD2。因此，第一金属硅化物层MSL1和第二金属硅化物层MSL2中的每个可以允许接触AC和第一源极/漏极图案SD1或第二源极/漏极图案SD2以增大的接触面积和/或减小的电阻彼此连接。这可以改善半导体器件的电特性(例如操作速度)。
图9、图11、图13、图15、图17和图19是示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的平面图。图10A、图12A、图14A、图16A、图18A和图20A是分别沿着图9、图11、图13、图15、图17和图19的线A-A'截取的剖视图。图10B、图12B、图14B、图16B、图18B和图20B是分别沿着图9、图11、图13、图15、图17和图19的线B-B'截取的剖视图。图12C、图14C、图16C、图18C和图20C是分别沿着图11、图13、图15、图17和图19的线C-C'截取的剖视图。
参照图9、图10A和图10B，基板100可以被图案化以形成第一有源图案AP1和第二有源图案AP2。例如，第一有源图案AP1和第二有源图案AP2的形成可以包括在基板100上形成掩模图案以及使用该掩模图案作为蚀刻掩模来各向异性地蚀刻基板100。第一沟槽TR1可以形成在第一有源图案AP1之间。第二沟槽TR2可以形成在第二有源图案AP2之间。基板100可以是基于IV族元素的半导体基板(例如为硅、锗或硅锗)或化合物半导体基板。作为示例，基板100可以是硅晶片。
可以形成器件隔离层ST以填充第一沟槽TR1和第二沟槽TR2。例如，可以形成绝缘层(例如硅氧化物层)以填充所有的第一沟槽TR1和第二沟槽TR2。此后，可以使该绝缘层凹陷以暴露第一有源图案AP1的上部分和第二有源图案AP2的上部分。第一有源图案AP1可以构成PMOSFET区域PR，第二有源图案AP2可以构成NMOSFET区域NR。
参照图11和图12A至图12C，牺牲图案PP可以形成为与第一有源图案AP1和第二有源图案AP2交叉。每个牺牲图案PP可以是在第一方向D1上延伸的线状或条状结构。例如，牺牲图案PP的形成可以包括：在基板100上形成牺牲层、在牺牲层上形成硬掩模图案145、以及使用硬掩模图案145作为蚀刻掩模来图案化该牺牲层。牺牲层可以由多晶硅层形成或包括多晶硅层。
一对栅极间隔物GS可以形成在每个牺牲图案PP的两个相反的侧表面上。栅极间隔物GS的形成可以包括在基板100上共形地形成间隔物层以及各向异性地蚀刻该间隔物层。间隔物层可以由SiCN、SiCON和SiN中的至少一种形成，或者可以包括SiCN、SiCON和SiN中的至少一种。在某些实施方式中，间隔物层可以是包括SiCN、SiCON和SiN中的至少两种的多层结构。
参照图13和图14A至图14C，第一源极/漏极图案SD1可以形成在PMOSFET区域PR上的每个牺牲图案PP的两侧。具体地，凹陷RS可以通过使用硬掩模图案145和栅极间隔物GS作为蚀刻掩模来蚀刻第一有源图案AP1的上部分来形成。可以执行选择性外延生长工艺以形成第一源极/漏极图案SD1，并且第一有源图案AP1的凹陷RS的内侧表面可以用作选择性外延生长工艺中的籽晶层。作为形成第一源极/漏极图案SD1的结果，第一沟道区CH1可以被限定在一对第一源极/漏极图案SD1之间。在选择性外延生长工艺期间，在第一方向D1上彼此相邻地设置的三个第一源极/漏极图案SD1可以合并以构成单个第一源极/漏极图案SD1。作为示例，选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
每个第一源极/漏极图案SD1可以由其晶格常数大于基板100的第一半导体材料的晶格常数的第二半导体材料形成，或者可以包括所述第二半导体材料。例如，第一半导体材料可以是硅，第二半导体材料可以是锗。每个第一源极/漏极图案SD1可以是包括多个半导体层的多层结构。
第二源极/漏极图案SD2可以形成在NMOSFET区域NR上的每个牺牲图案PP的两侧。在示例实施方式中，凹陷可以通过使用硬掩模图案145和栅极间隔物GS作为蚀刻掩模来蚀刻第二有源图案AP2的上部分来形成。可以执行选择性外延生长工艺以形成第二源极/漏极图案SD2，并且第二有源图案AP2的凹陷的内侧表面可以用作选择性外延生长工艺中的籽晶层。作为形成第二源极/漏极图案SD2的结果，第二沟道区CH2可以被限定在一对第二源极/漏极图案SD2之间。在选择性外延生长工艺期间，在第一方向D1上彼此相邻设置的三个第二源极/漏极图案SD2可以合并以构成单个第二源极/漏极图案SD2。作为示例，第二源极/漏极图案SD2可以由硅形成或包括硅。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以通过不同的工艺顺序地形成。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以不被同时地形成。
参照图15和图16A至图16C，可以形成绝缘层ILD以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案145和栅极间隔物GS。作为示例，绝缘层ILD可以由硅氧化物形成或包括硅氧化物。
此后，绝缘层ILD可以被平坦化以暴露牺牲图案PP的顶表面。绝缘层ILD的平坦化可以使用回蚀刻或化学机械抛光(CMP)工艺来执行。在平坦化工艺期间，可以去除所有的硬掩模图案145。结果，绝缘层ILD可以具有与牺牲图案PP的顶表面和栅极间隔物GS的顶表面基本上共平面的顶表面。
暴露的牺牲图案PP可以用栅电极GE替代。
用栅电极GE替代牺牲图案PP的工艺可以包括选择性地去除暴露的牺牲图案PP以形成空的空间以及在每个空的空间中依次形成栅极电介质图案GI、栅电极GE和栅极覆盖图案GP。
栅极电介质图案GI可以通过原子层沉积(ALD)工艺或化学氧化工艺共形地形成。作为示例，栅极电介质图案GI可以由高k电介质材料中的至少一种形成，或可以包括高k电介质材料中的至少一种。例如，高k电介质材料可以由铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种形成，或者可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种。
栅电极GE的形成可以包括：形成栅电极层以填充从其去除牺牲图案PP的空的空间以及平坦化该栅电极层。作为示例，栅电极层可以由导电的金属氮化物(例如钛氮化物和钽氮化物)和金属材料(例如钛、钽、钨、铜和铝)中的至少一种形成，或可以包括导电的金属氮化物(例如钛氮化物和钽氮化物)和金属材料(例如钛、钽、钨、铜和铝)中的至少一种。
栅电极GE的上部分可以凹入。栅极覆盖图案GP可以形成在栅电极GE上。栅极覆盖图案GP可以形成为完全填充通过使栅电极GE凹入而形成的区域。栅极覆盖图案GP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或者可以包括SiON、SiCN、SiCON和SiN中的至少一种。
参照图17和图18A至图18C，绝缘层ILD可以被选择性地去除，因此，可以暴露第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一金属硅化物层MSL1可以通过对暴露的第一源极/漏极图案SD1执行硅化工艺而形成。第一金属硅化物层MSL1可以形成为在第一源极/漏极图案SD1的第一表面FA1上具有均匀的厚度。第二金属硅化物层MSL2可以通过对暴露的第二源极/漏极图案SD2执行硅化工艺而形成。第二金属硅化物层MSL2可以形成为在第二源极/漏极图案SD2的第一表面FA1上具有均匀的厚度。
在一些示例实施方式中，第一金属硅化物层MSL1和第二金属硅化物层MSL2可以通过相同的硅化工艺被同时形成。在一些示例实施方式中，第一金属硅化物层MSL1和第二金属硅化物层MSL2可以通过不同的硅化工艺顺序地形成。
第一源极/漏极图案SD1的第一表面FA1上的第一金属硅化物层MSL1的厚度可以等于或不同于第二源极/漏极图案SD2的第一表面FA1上的第二金属硅化物层MSL2的厚度。第一金属硅化物层MSL1和第二金属硅化物层MSL2可以使用相同的金属元素或不同的金属元素形成。作为示例，第一金属硅化物层MSL1和第二金属硅化物层MSL2可以每个独立地由钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种形成，或者可以每个独立地包括钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种。
蚀刻停止层ESL可以共形地形成在基板100上。蚀刻停止层ESL可以形成为直接覆盖第一金属硅化物层MSL1和第二金属硅化物层MSL2。蚀刻停止层ESL可以由硅氮化物形成或包括硅氮化物。
参照图19和图20A至图20C，可以形成第一层间绝缘层110以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2以及第一金属硅化物层MSL1和第二金属硅化物层MSL2。第二层间绝缘层120可以形成在第一层间绝缘层110上。作为示例，第一层间绝缘层110和第二层间绝缘层120可以由硅氧化物形成或包括硅氧化物。
接触孔ACH可以形成为穿过第二层间绝缘层120和第一层间绝缘层110并暴露第一源极/漏极图案SD1和第二源极/漏极图案SD2。接触孔ACH的形成可以使用选择性蚀刻第一层间绝缘层110和第二层间绝缘层120的蚀刻工艺来执行。蚀刻停止层ESL可以用于保护第一源极/漏极图案SD1和第二源极/漏极图案SD2以及第一金属硅化物层MSL1和第二金属硅化物层MSL2免受蚀刻工艺影响。覆盖第一金属硅化物层MSL1和第二金属硅化物层MSL2的蚀刻停止层ESL可以在蚀刻工艺期间或之后被去除。
第一金属硅化物层MSL1的第一部分PA1可以用蚀刻停止层ESL覆盖，而作为去除蚀刻停止层ESL的结果，第一金属硅化物层MSL1的第二部分PA2可以暴露到接触孔ACH。可以对第一金属硅化物层MSL1的第二部分PA2执行表面处理工艺，结果，第一金属硅化物层MSL1的第二部分PA2可以具有与第一部分PA1的厚度不同的厚度。
在一些示例实施方式中，表面处理工艺可以包括热处理工艺。在表面处理工艺是热处理工艺的情况下，第一金属硅化物层MSL1的第二部分PA2的厚度可以大于第一部分PA1的厚度(例如见图3)。在一些示例实施方式中，表面处理工艺可以包括蚀刻工艺。在表面处理工艺包括蚀刻工艺的情况下，第一金属硅化物层MSL1的第二部分PA2的厚度可以小于第一部分PA1的厚度。在一些示例实施方式中，表面处理工艺可以包括另外的硅化工艺。与用于第一金属硅化物层MSL1的金属元素不同的金属元素可以用于该另外的硅化工艺。在这种情况下，第一金属硅化物层MSL1的第二部分PA2可以形成为具有双层结构(例如见图5)。
第二金属硅化物层MSL2的第一部分PA1可以用蚀刻停止层ESL覆盖，而作为去除蚀刻停止层ESL的结果，第二金属硅化物层MSL2的第二部分PA2可以暴露到接触孔ACH。可以对第二金属硅化物层MSL2的第二部分PA2执行表面处理工艺，结果，第二金属硅化物层MSL2的第二部分PA2可以具有与第一部分PA1的厚度不同的厚度。对第二金属硅化物层MSL2的表面处理工艺可以以与上述对第一金属硅化物层MSL1的表面处理工艺基本上相同的方式进行。
在一些示例实施方式中，对第一金属硅化物层MSL1的表面处理工艺可以与对第二金属硅化物层MSL2的表面处理工艺同时地进行。在一些示例实施方式中，对第一金属硅化物层MSL1和第二金属硅化物层MSL2的表面处理工艺可以通过不同的方法顺序地执行。例如，对第一金属硅化物层MSL1的表面处理工艺可以是热处理工艺，对第二金属硅化物层MSL2的表面处理工艺可以是蚀刻工艺。
返回参照图7和图8A至图8C，接触AC可以形成在接触孔ACH中以分别与第一源极/漏极图案SD1和第二源极/漏极图案SD2接触。接触AC的形成可以包括形成阻挡层160以部分地填充每个接触孔ACH以及形成导电柱165以完全填充提供有阻挡层160的每个接触孔ACH。
在一些示例实施方式中，由于对第一金属硅化物层MSL1和第二金属硅化物层MSL2中的每个的第二部分PA2执行表面处理工艺，所以可以减小接触AC与第一金属硅化物层MSL1之间和接触AC与第二金属硅化物层MSL2之间的电阻。
图21和图22是沿着图7的线B-B'截取的剖视图，用于示出根据本发明构思的一些示例实施方式的半导体器件。为了简明的描述，之前参照图7和图8A至图8C描述的元件可以通过相同的附图标记标识，而不重复其描述。
参照图7、图8A、图8C和图21，接触AC可以被提供为电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个。第一源极/漏极图案SD1下面的三个第一有源图案AP1中的至少一个可以不与连接到第一源极/漏极图案SD1的接触AC垂直地重叠。例如，第一有源图案AP1中的第三个可以不与连接到第一源极/漏极图案SD1的接触AC垂直地重叠。
第二源极/漏极图案SD2下面的三个第二有源图案AP2中的至少一个可以不与连接到第二源极/漏极图案SD2的接触AC垂直地重叠。例如，第二有源图案AP2中的第三个可以不与连接到第二源极/漏极图案SD2的接触AC垂直地重叠。
第一金属硅化物层MSL1的第一部分PA1可以被提供为覆盖位于第一有源图案AP1中的第三个上的第一源极/漏极图案SD1。第二金属硅化物层MSL2的第一部分PA1可以被提供为覆盖位于第二有源图案AP2中的第三个上的第二源极/漏极图案SD2。
在一些示例实施方式中，与图8B的之前实施方式相比，可以减小接触AC与第一金属硅化物层MSL1或第二金属硅化物层MSL2之间的接触面积。然而，第一金属硅化物层MSL1或第二金属硅化物层MSL2的第一部分PA1可以覆盖第一源极/漏极图案SD1或第二源极/漏极图案SD2的不与接触AC重叠的部分。这可以减小接触AC与第一源极/漏极图案SD1或第二源极/漏极图案SD2之间的电阻。
参照图7、图8A、图8C和图22，在第一方向D1上彼此相邻地布置的第一源极/漏极图案SD1可以不合并，并可以彼此分离。在第一方向D1上彼此相邻地布置的第二源极/漏极图案SD2可以不合并，并可以彼此分离。
第一金属硅化物层MSL1可以提供在每个第一源极/漏极图案SD1上，第二金属硅化物层MSL2可以提供在每个第二源极/漏极图案SD2上。每个第一金属硅化物层MSL1可以包括被蚀刻停止层ESL覆盖的第一部分PA1和被接触AC覆盖的第二部分PA2。每个第二金属硅化物层MSL2可以包括被蚀刻停止层ESL覆盖的第一部分PA1和被接触AC覆盖的第二部分PA2。
根据本发明构思的一些示例实施方式，半导体器件可以包括金属硅化物层，允许接触和源极/漏极图案以增大的接触面积和/或减小的电阻彼此连接。因此，半导体器件可以具有改善的电特性(例如操作速度)。
尽管已经具体示出和描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化，而没有脱离权利要求书的精神和范围。
本申请要求于2017年11月17日在韩国知识产权局提交的韩国专利申请第10-2017-0154283号的优先权，其全部内容通过引用结合于此。

Claims (21)

1.一种半导体器件，包括：
基板，包括第一有源图案，所述第一有源图案从所述基板的顶表面垂直地突出；
第一源极/漏极图案，填充所述第一有源图案的上部分中的第一凹陷；
第一金属硅化物层，在所述第一源极/漏极图案上，所述第一金属硅化物层包括在所述第一源极/漏极图案的第一表面上的第一部分和第二部分；以及第一接触，与所述第一金属硅化物层的所述第二部分接触，
其中所述第一部分的厚度不同于所述第二部分的厚度。
2.根据权利要求1所述的半导体器件，其中所述第二部分与所述第一接触垂直地重叠，并且
所述第一部分与所述第一接触间隔开。
3.根据权利要求1所述的半导体器件，其中所述第一表面与所述第一源极/漏极图案的中心之间的距离在远离所述基板的方向上减小。
4.根据权利要求1所述的半导体器件，其中所述第一金属硅化物层包括覆盖所述第一源极/漏极图案的第二表面的下部分。
5.根据权利要求1所述的半导体器件，其中所述第一部分的厚度小于所述第二部分的厚度。
6.根据权利要求1所述的半导体器件，其中所述第二部分包括第一硅化物图案和在所述第一硅化物图案上的第二硅化物图案。
7.根据权利要求1所述的半导体器件，其中所述第一部分中的金属元素与所述第二部分中的金属元素不同。
8.根据权利要求1所述的半导体器件，还包括：
第二有源图案，从所述基板的顶表面垂直地突出；
第二源极/漏极图案，填充所述第二有源图案的上部分中的第二凹陷；
第二接触，电连接到所述第二源极/漏极图案；以及
第二金属硅化物层，在所述第二源极/漏极图案和所述第二接触之间，
其中所述第一源极/漏极图案和所述第二源极/漏极图案具有彼此不同的导电类型，并且
与所述第二接触接触的所述第二金属硅化物层的厚度不同于所述第二部分的厚度。
9.根据权利要求8所述的半导体器件，其中所述第一金属硅化物层中的金属元素不同于所述第二金属硅化物层中的金属元素。
10.根据权利要求1所述的半导体器件，还包括从所述基板的顶表面垂直地突出的第二有源图案，
其中所述第一源极/漏极图案从所述第一有源图案延伸到所述第二有源图案并填充形成在所述第二有源图案的上部分中的第二凹陷，
所述第一金属硅化物层的所述第一部分覆盖所述第二有源图案上的所述第一源极/漏极图案，并且
当在平面图中看时，所述第二有源图案不与所述第一接触重叠。
11.一种半导体器件，包括：
基板，包括第一有源图案，所述第一有源图案从所述基板的顶表面垂直地突出；
第一源极/漏极图案，填充所述第一有源图案的上部分中的第一凹陷；
第一金属硅化物层，在所述第一源极/漏极图案上；
第一接触，通过所述第一金属硅化物层电连接到所述第一源极/漏极图案；以及
蚀刻停止层，覆盖所述第一金属硅化物层的第一部分，
其中所述第一接触覆盖所述第一金属硅化物层的第二部分，并且
所述第一部分的厚度不同于所述第二部分的厚度。
12.根据权利要求11所述的半导体器件，其中所述第一部分和所述第二部分在所述第一源极/漏极图案的第一表面上。
13.根据权利要求11所述的半导体器件，其中所述第一部分的厚度小于所述第二部分的厚度。
14.根据权利要求11所述的半导体器件，其中所述第一部分中的金属元素与所述第二部分中的金属元素不同。
15.根据权利要求11所述的半导体器件，还包括：
第二有源图案，从所述基板的所述顶表面垂直地突出；
第二源极/漏极图案，填充所述第二有源图案的上部分中的第二凹陷；
第二金属硅化物层，在所述第二源极/漏极图案上；以及
第二接触，通过所述第二金属硅化物层电连接到所述第二源极/漏极图案，
其中所述第一源极/漏极图案和所述第二源极/漏极图案具有彼此不同的导电类型，并且
与所述第二接触垂直地重叠的所述第二金属硅化物层的厚度不同于所述第一金属硅化物层的所述第二部分的厚度。
16.根据权利要求15所述的半导体器件，其中所述第一金属硅化物层中的金属元素与所述第二金属硅化物层中的金属元素不同。
17.一种半导体器件，包括：
基板，具有PMOSFET区域和NMOSFET区域；
第一有源图案和第二有源图案，分别在所述PMOSFET区域和所述NMOSFET区域上；
第一源极/漏极图案和第二源极/漏极图案，分别在所述第一有源图案的上部分和所述第二有源图案的上部分中；
第一金属硅化物层和第二金属硅化物层，分别在所述第一源极/漏极图案和所述第二源极/漏极图案上；以及
第一接触和第二接触，分别与所述第一金属硅化物层和所述第二金属硅化物层接触，
其中所述第一金属硅化物层的在所述第一接触与所述第一源极/漏极图案之间的第一部分的厚度不同于所述第二金属硅化物层的在所述第二接触与所述第二源极/漏极图案之间的第一部分的厚度。
18.根据权利要求17所述的半导体器件，其中所述第一金属硅化物层还包括覆盖有绝缘材料的第二部分，并且
所述第一金属硅化物层的所述第二部分的厚度不同于所述第一金属硅化物层的所述第一部分的厚度。
19.根据权利要求18所述的半导体器件，其中所述第一金属硅化物层的所述第一部分和所述第二部分在所述第一源极/漏极图案的第一表面上。
20.根据权利要求18所述的半导体器件，其中所述第一金属硅化物层的所述第二部分的厚度小于所述第一金属硅化物层的所述第一部分的厚度。
21.根据权利要求17所述的半导体器件，其中所述第一金属硅化物层的所述第一部分中的金属元素与所述第二金属硅化物层的所述第一部分中的金属元素不同。
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