DE102020130150A1 - Halbleitervorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung - Google Patents

Halbleitervorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung Download PDF

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drain
silicide
layer
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Kuo-Cheng Chiang
Shi Ning Ju
Kuan-Lun Cheng
Chih-Hao Wang
Cheng-Chi Chuang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Halbleiterstruktur umfasst ein Source-Merkmal, ein Drain-Merkmal, eine oder mehrere Kanalschichten, die das Source-Merkmal und das Drain-Merkmal verbinden, und eine Gate-Struktur zwischen dem Source-Merkmal und dem Drain-Merkmal. Die Gate-Struktur nimmt jede der einen oder der mehreren Kanalschichten in Eingriff. Die Halbleiterstruktur umfasst des Weiteren ein erstes Source-Silicid-Merkmal über dem Source-Merkmal, einen Source-Kontakt über dem ersten Source-Silicid-Merkmal, ein zweites Source-Silicid-Merkmal unter dem Source-Merkmal, eine Durchkontaktierung unter dem zweiten Source-Silicid-Merkmal, und eine Stromschiene unter der Durchkontaktierung. Das erste und das zweite Source-Silicid-Merkmal umgeben das Source-Merkmal in einer Querschnittsansicht vollständig. Die Stromschiene ist eine rückseitige Stromschiene.

Description

  • PRIORITÄT
  • Dieses Dokument beansprucht die Priorität der vorläufigen US-Patentanmeldung mit der Seriennummer 63/002,776, eingereicht am 31. März 2020, deren gesamte Offenbarung hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Herkömmlicherweise werden integrierte Schaltkreise (IC) in einer gestapelten Weise aufgebaut, mit Transistoren auf der untersten Ebene und Interconnect-Verbindungen (Durchkontaktierungen und Drähte) auf den Transistoren, um den Transistoren Konnektivität zu verleihen. Stromschienen (zum Beispiel Metallleitungen für Spannungsquellen und Erdungsebenen) befinden sich ebenfalls oberhalb der Transistoren und können Teil der Interconnect-Verbindung sein. In dem Maße, wie die integrierten Schaltkreise immer kleiner skaliert werden, werden auch die Stromschienen immer kleiner skaliert. Dies führt unweigerlich zu einem erhöhten Spannungsabfall an den Stromschienen sowie zu einem erhöhten Stromverbrauch der integrierten Schaltkreise. Daher waren die bestehenden Ansätze in der Halbleiterfertigung zwar im Allgemeinen für ihre vorgesehenen Zwecke ausreichend, doch sie sind nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein veranschaulichenden Zwecken dienen. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1A, 1B und 1C zeigen ein Flussdiagramm eines Verfahrens zum Bilden einer Halbleitervorrichtung mit rückseitigen Stromschienen und rückseitigen selbstjustierenden Durchkontaktierungen gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 und 3 veranschaulichen Querschnittsansichten eines Abschnitts einer Halbleitervorrichtung gemäß einigen Ausführungsformen in Zwischenschritten der Fertigung gemäß einer Ausführungsform des Verfahrens der 1A-1C.
    • 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A und 22A veranschaulichen Draufsichten eines Abschnitts einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 4B, 5B, 5C, 5D, 5E, 5F, 5G, 6B, 7B, 7C, 7D, 7E, 8B, 8C, 8D, 8E, 9B, 9C, 9D, 9E, 10B, 10C, 10D, 10E, 11B, 11C, 11D, 11E, 12B, 12C, 12D, 12E, 13B, 13C, 13D, 13E, 14B, 14C, 14D, 14E, 15B, 15C, 15D, 15E, 16B, 16C, 16D, 16E, 17B, 17C, 17D, 17E, 18B, 18C, 18D, 18E, 19B, 19C, 19D, 19E, 20B, 20C, 20D, 20E, 21B, 21C, 21D, 21E und 22B veranschaulichen Querschnittsansichten eines Abschnitts einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Wenn des Weiteren eine Zahl oder ein Zahlenbereich mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, so umfasst der Begriff Zahlen, die - gemäß den Kenntnissen des Fachmanns im Hinblick auf die im vorliegenden Text offenbarte spezielle Technologie - innerhalb bestimmter Variationen (wie zum Beispiel ± 10 % oder anderer Variationen) der beschriebenen Zahl liegen, sofern nichts anderes angegeben ist. Zum Beispiel kann der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm, 4,0 nm bis 5,0 nm usw. umfassen.
  • Diese Anmeldung betrifft allgemein Halbleiterstrukturen und Fertigungsprozesse, und betrifft insbesondere Halbleitervorrichtungen mit rückseitigen Stromschienen und rückseitigen selbstjustierenden Durchkontaktierungen. Wie oben besprochen, bedürfen Stromschienen in ICs der weiteren Verbesserung, um die erforderliche Leistungssteigerung zu erzielen und den Stromverbrauch zu senken. Eine Aufgabe der vorliegenden Offenbarung ist die Bereitstellung von Stromschienen (oder Stromroutungen) auf einer Rückseite einer Struktur, die Transistoren (wie zum Beispiel Gate-All-Around-Transistoren (GAA-Transistoren) und/oder FinFET-Transistoren) aufweist, zusätzlich zu einer Interconnect-Struktur (die ebenfalls Stromversorgungsschienen aufweisen kann) auf einer Vorderseite der Struktur. Dadurch erhöht sich die Anzahl der in der Struktur verfügbaren Metallbahnen für das direkte Verbinden mit Source/Drain-Kontakten und Durchkontaktierungen. Es erhöht auch die Gate-Dichte für eine größere Vorrichtungsintegration als bei bestehenden Strukturen ohne die rückseitigen Stromschienen. Die rückseitigen Stromschienen können breiter dimensioniert sein als die Metallbahnen der ersten Ebene (Mo) auf der Vorderseite der Struktur, was vorteilhaft den Stromschienenwiderstand reduziert. Die vorliegende Offenbarung stellt außerdem Strukturen und Verfahren zum Isolieren der rückseitigen Stromschienen von nahegelegenen Leitern, wie zum Beispiel Metall-Gates, bereit und stellt Strukturen und Verfahren zum Verringern des Widerstands zwischen den rückseitigen Stromschienen und Source/Drain-Merkmalen (S/D-Merkmalen) bereit. Die Details der Struktur und der Fertigungsverfahren der vorliegenden Offenbarung werden im Folgenden in Verbindung mit den beiliegenden Zeichnungen beschrieben, die einen Prozess der Herstellung einer GAA-Vorrichtung gemäß einigen Ausführungsformen veranschaulichen. Eine GAA-Vorrichtung bezieht sich auf eine Vorrichtung mit vertikal gestapelten, horizontal ausgerichteten Mehrkanaltransistoren, wie zum Beispiel Nanodrahttransistoren und Nanolagentransistoren. GAA-Vorrichtungen sind vielversprechende Kandidaten, um CMOS auf die nächste Stufe der geplanten Weiterentwicklungen zu heben, was ihrer besseren Gate-Steuerfähigkeit, ihrem geringeren Leckstrom und ihrer vollen Kompatibilität mit FinFET-Vorrichtungs-Layouts zu verdanken ist. Die vorliegende Offenlegung kann auch zur Herstellung von FinFET-Vorrichtungen mit rückseitiger Stromschiene und rückseitigen selbstjustierenden Durchkontaktierungen verwendet werden. Der Einfachheit halber verwendet die vorliegende Offenbarung GAA-Vorrichtungen als ein Beispiel und stellt bestimmte Unterschiede in den Prozessen zwischen GAA- und FinFET-Ausführungen heraus. Dem Durchschnittsfachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen.
  • 1A, 1B und 1C sind ein Flussdiagramm eines Verfahrens 100 zur Fertigung einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Eine weitere Verarbeitung wird durch die vorliegende Offenbarung ebenfalls in Betracht gezogen. Es können zusätzliche Operationen vor, während und nach dem Verfahren 100 vorgesehen werden, und einige der beschriebenen Operationen können verschoben, ersetzt oder weggelassen werden, um zusätzliche Ausführungsformen des Verfahrens 100 zu erhalten.
  • Das Verfahren 100 wird im Folgenden in Verbindung mit den 2 bis 22B beschrieben, die verschiedene Draufsichten und Querschnittsansichten einer Halbleitervorrichtung (oder einer Halbleiterstruktur) 200 bei verschiedenen Fertigungsschritten gemäß dem Verfahren 100 gemäß einigen Ausführungsformen veranschaulichen. In einigen Ausführungsformen ist die Vorrichtung 200 ein Abschnitt von einem IC-Chip, einem System-on-Chip (SoC) oder einem Abschnitt davon, der verschiedene passive und aktive mikroelektronische Bauelemente aufweist, wie zum Beispiel Widerstände, Kondensatoren, Induktivitäten, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), FinFET, Nanolagen-FETs, Nanodraht-FETs, andere Arten von Multi-Gate-FETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJTs), lateral diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, Speichervorrichtungen, andere geeignete Komponenten, oder Kombinationen davon. 2 bis 22B wurden in Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. In der Vorrichtung 200 können zusätzliche Merkmale hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen der Vorrichtung 200 ersetzt, modifiziert oder weggelassen werden.
  • In Operation 102 bildet das Verfahren 100 (1A) einen Stapel 205 aus ersten und zweiten Halbleiterschichten über einem Substrat 201. Die resultierende Struktur ist in den 2 und 3 gemäß einer Ausführungsform gezeigt. Insbesondere veranschaulicht 2 das Substrat 201 in einer Ausführungsform, und 3 veranschaulicht einen Stapel 205 von Halbleiterschichten 210 und 215 in einer Ausführungsform. In der dargestellten Ausführungsform ist das Substrat 201 ein Halbleiter-auf-Isolator-Substrat, wie zum Beispiel ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Silizium-Germanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat). In der dargestellten Ausführungsform enthält das Substrat 201 eine Halbleiterschicht 204, einen Isolator 203 und einen Träger 202. In Ausführungsformen kann die Halbleiterschicht 204 Silizium, Silizium-Germanium, Germanium oder ein anderer geeigneter Halbleiter sein; der Träger 202 kann Teil eines Siliziumwafers sein; und der Isolator 203 kann Siliziumoxid sein. Halbleiter-auf-Isolator-Substrate können unter Verwendung von Trennung durch Implantierung von Sauerstoff (Separation through Implantation of Oxygen, SIMOX), Waferbondung und/oder andere geeignete Verfahren hergestellt werden. In einer alternativen Ausführungsform ist das Substrat 201 ein Volumensiliziumsubstrat (das heißt, einschließlich einkristallines Volumensilizium). Das Substrat 201 kann in verschiedenen Ausführungsformen auch andere Halbleitermaterialien enthalten, wie zum Beispiel Germanium, Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, oder Kombinationen davon.
  • In einigen Ausführungsformen kann die Halbleiterschicht 204 in Abhängigkeit von Designanforderungen der Vorrichtung 200 verschiedene dotierte Regionen aufweisen. Zum Beispiel können N-dotierte Regionen durch Dotieren mit n-Dotanden, wie zum Beispiel Phosphor, Arsen, anderen n-Dotanden, oder Kombinationen davon, gebildet werden; und P-dotierte Regionen können durch Dotieren mit p-Dotanden, wie zum Beispiel Bor, Indium, anderen p-Dotanden, oder Kombinationen davon, gebildet werden. In einigen Ausführungsformen weist die Halbleiterschicht 204 dotierte Regionen auf, die mit einer Kombination von p-Dotanden und n-Dotanden gebildet werden. In einigen Ausführungsformen ist die Halbleiterschicht 204 undotiert oder unbeabsichtigt mit einer sehr geringen Anzahl von Dotanden dotiert.
  • Der Halbleiterschichtstapel 205 wird über dem Substrat 201 gebildet und enthält Halbleiterschichten 210 und Halbleiterschichten 215, die vertikal (zum Beispiel entlang der z-Richtung) in einer verschachtelten oder abwechselnden Konfiguration von einer Oberfläche des Substrats 201 aus gestapelt sind. In einigen Ausführungsformen werden die Halbleiterschichten 210 und die Halbleiterschichten 215 in der gezeigten verschachtelten und abwechselnden Konfiguration epitaxial gezüchtet. Zum Beispiel wird eine erste der Halbleiterschichten 210 epitaxial auf dem Substrat gezüchtet, eine erste der Halbleiterschichten 215 wird epitaxial auf der ersten der Halbleiterschichten 215 gezüchtet, eine zweite der Halbleiterschichten 210 wird epitaxial auf der ersten der Halbleiterschichten 215 gezüchtet, und so weiter, bis der Halbleiterschichtenstapel 205 eine gewünschte Anzahl von Halbleiterschichten 210 und Halbleiterschichten 215 aufweist. In solchen Ausführungsformen können die Halbleiterschichten 210 und die Halbleiterschichten 215 als epitaxiale Schichten bezeichnet werden. In einigen Ausführungsformen wird das epitaxiale Wachstum der Halbleiterschichten 210 und der Halbleiterschichten 215 durch einen Molekularstrahlepitaxie-Prozess (MBE-Prozess), einen chemischen Aufdampfungsprozess (CVD-Prozess), einen metallorganischen chemischen Aufdampfungsprozess (MOCVD-Prozess), andere geeignete epitaxiale Wachstumsprozesse, oder Kombinationen davon erreicht.
  • Eine Zusammensetzung der Halbleiterschichten 210 unterscheidet sich von einer Zusammensetzung der Halbleiterschichten 215, um Ätzselektivität und/oder unterschiedliche Oxidationsraten während der anschließenden Verarbeitung zu erreichen. In einigen Ausführungsformen haben die Halbleiterschichten 210 eine erste Ätzrate bei einem Ätzmittel, und die Halbleiterschichten 215 haben eine zweite Ätzrate bei dem Ätzmittel, wobei die zweite Ätzrate geringer ist als die erste Ätzrate. In einigen Ausführungsformen haben die Halbleiterschichten 210 eine erste Oxidationsrate, und die Halbleiterschichten 215 haben eine zweite Oxidationsrate, wobei die zweite Oxidationsrate geringer ist als die erste Oxidationsrate. In der gezeigten Ausführungsform enthalten die Halbleiterschichten 210 und die Halbleiterschichten 215 unterschiedliche Materialien, Atomprozentanteile, Gewichtsprozentanteile, Dicken und/oder Eigenschaften, um eine gewünschte Ätzselektivität während eines Ätzprozesses zu erreichen, wie zum Beispiel eines Ätzprozesses, der zum Bilden suspendierter Kanalschichten in Kanalregionen der Vorrichtung 200 implementiert wird. Wenn zum Beispiel die Halbleiterschichten 210 Silizium-Germanium enthalten und die Halbleiterschichten 215 Silizium enthalten, dann ist eine Silizium-Ätzrate der Halbleiterschichten 215 geringer als eine Silizium-Germanium-Ätzrate der Halbleiterschichten 210. In einigen Ausführungsformen können die Halbleiterschichten 210 und die Halbleiterschichten 215 das gleiche Material enthalten, aber mit unterschiedlichen Atomprozenten der Bestandteile, um die Ätzselektivität und/oder unterschiedliche Oxidationsraten zu erreichen. Zum Beispiel können die Halbleiterschichten 210 und die Halbleiterschichten 215 Silizium-Germanium enthalten, wobei die Halbleiterschichten 210 einen ersten Silizium-Atomprozentsatz und/oder einen ersten Germanium-Atomprozentsatz aufweisen und die Halbleiterschichten 215 einen zweiten, anderen Silizium-Atomprozentsatz und/oder einen zweiten, anderen Germanium-Atomprozentsatz aufweisen. Die vorliegende Offenbarung zieht in Betracht, dass die Halbleiterschichten 210 und die Halbleiterschichten 215 eine beliebige Kombination von Halbleitermaterialien enthalten, die eine gewünschte Ätzselektivität, gewünschte Oxidationsratenunterschiede und/oder gewünschte Leistungseigenschaften (zum Beispiel Materialien, die den Stromfluss maximieren) bereitstellen können, einschließlich beliebiger der im vorliegenden Text offenbarten Halbleitermaterialien.
  • Wie weiter unten noch beschrieben wird, bilden die Halbleiterschichten 215 oder Abschnitte davon Kanalregionen der Vorrichtung 200. In der gezeigten Ausführungsform weist der Halbleiterschichtstapel 205 drei Halbleiterschichten 210 und drei Halbleiterschichten 215 auf, die so konfiguriert sind, dass sie drei Halbleiterschichtpaare bilden, die über dem Substrat 201 angeordnet sind, wobei jedes Halbleiterschichtpaar eine jeweilige erste Halbleiterschicht 210 und eine jeweilige zweite Halbleiterschicht 215 aufweist. Nach einer anschließenden Verarbeitung führt eine solche Konfiguration dazu, dass die Vorrichtung 200 drei Kanäle aufweist. Die vorliegende Offenbarung zieht jedoch auch Ausführungsformen in Betracht, bei denen der Halbleiterschichtstapel 205 mehr oder weniger Halbleiterschichten aufweist, zum Beispiel in Abhängigkeit von einer für die Vorrichtung 200 (zum Beispiel ein GAA-Transistor) gewünschten Anzahl von Kanälen und/oder Designanforderungen der Vorrichtung 200. Zum Beispiel kann der Halbleiterschichtstapel 205 zwei bis zehn Halbleiterschichten 210 und zwei bis zehn Halbleiterschichten 215 aufweisen. In einer alternativen Ausführungsform, bei der die Vorrichtung 200 eine FinFET-Vorrichtung ist, ist der Stapel 205 einfach eine einzige Schicht eines Halbleitermaterials, zum Beispiel eine Schicht aus Si. Wie noch besprochen wird, verarbeitet das Verfahren 100 Schichten auf beiden Seiten des Substrats 201. In der vorliegenden Offenbarung wird die Seite des Substrats 201, auf der sich der Stapel 205 befindet, als die Vorderseite bezeichnet, und die der Vorderseite gegenüberliegende Seite wird als die Rückseite bezeichnet.
  • In Operation 104 bildet das Verfahren 100 (1A) Finnen 218 durch Strukturieren des Stapels 205 und des Substrats 201. 4A veranschaulicht eine Draufsicht der Vorrichtung 200 mit den entlang der „x“-Richtung ausgerichteten Finnen 218. 4B veranschaulicht eine Querschnittsansicht der Vorrichtung 200 im Ausschnitt entlang der Linie A-A in 4A. Wie in 4B veranschaulicht, umfassen die Finnen 218 den strukturierten Stapel 205 (mit Schichten 210 und 215), strukturierte Regionen 204 und eine oder mehrere strukturierte Hartmaskenschichten 206. Die Finnen 218 können mit jedem geeigneten Verfahren strukturiert werden. So kann beispielsweise die Finne 218 mittels eines oder mehrerer Photolithografieprozesse, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstjustierende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. In einer Ausführungsform wird zum Beispiel eine Opferschicht über dem Stapel 205 gebildet und mittels eines Photolithografieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht mittels eines selbstjustierenden Prozesses strukturiert. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, können dann als ein Maskierungselement für das Strukturieren der Finnen 218 verwendet werden. Zum Beispiel kann das Maskierungselement zum Ätzen von Aussparungen in den Stapel 205 und das Substrat 201 verwendet werden, wobei die Finnen 218 auf dem Substrat 201 verbleiben. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE), und/oder andere geeignete Prozesse enthalten. Zum Beispiel kann ein Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (zum Beispiel HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren. Der Nassätzprozess kann zum Beispiel Ätzen in verdünnter Flusssäure (DHF), Kaliumhydroxidlösung (KOH-Lösung), Ammoniak, einer Lösung, die Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält, oder ein anderes geeignetes Nassätzmittel umfassen. Zahlreiche andere Ausführungsformen von Verfahren zum Bilden der Finnen 218 können geeignet sein.
  • In Operation 106 bildet das Verfahren 100 (1A) verschiedene Isolationsstrukturen über dem Substrat 201 und isoliert die Finnen 218, wovon eine Ausführungsform in den 5A-5G veranschaulicht ist. 5A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 5B-5G veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie A-A in 5A bei verschiedenen Schritten der Operation 106.
  • Unter Bezug auf 5B werden ein oder mehrere Isolationsmerkmale 230 über und/oder in dem Substrat 201 ausgebildet, um verschiedene Regionen der Vorrichtung 200 zu isolieren. Zum Beispiel umgeben die Isolationsmerkmale 230 einen unteren Abschnitt der Finnen 218, um die Finnen 218 voneinander zu trennen und zu isolieren. Die Isolationsmerkmale 230 enthalten Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, anderes geeignetes Isolationsmaterial (einschließlich beispielsweise Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete Isolationsbestandteile), oder Kombinationen davon. Die Isolationsmerkmale 230 können verschiedene Strukturen aufweisen, wie zum Beispiel Flachgrabenisolationsstrukturen (STI-Strukturen) und/oder Tiefgrabenisolationsstrukturen (DTI-Strukturen). In einer Ausführungsform können die Isolationsmerkmale 230 gebildet werden, indem die Gräben zwischen den Finnen 218 mit Isolatormaterial (zum Beispiel unter Verwendung eines CVD-Prozesses oder eines Spin-on-Glass-Prozesses) gefüllt werden, ein chemisch-mechanischer Polierprozess (CMP-Prozess) durchgeführt wird, um überschüssiges Isolatormaterial zu entfernen und/oder eine Oberseite der Isolatormaterialschicht zu planarisieren, und die Isolatormaterialschicht zurückgeätzt wird, um Isolationsmerkmale 230 zu bilden. In einigen Ausführungsformen weisen die Isolationsmerkmale 230 eine mehrschichtige Struktur auf, wie zum Beispiel eine Siliziumnitridschicht, die über einer thermischen Oxidauskleidungsschicht angeordnet ist.
  • Unter Bezug auf 5C wird eine Plattierungsschicht 231 auf der Oberseite und an Seitenwandflächen der Finnen 218 und über den Isolationsmerkmalen 230 abgeschieden. In einer Ausführungsform enthält die Plattierungsschicht 231 SiGe. Die Plattierungsschicht 231 kann durch CVD, physikalische Aufdampfung (PVD), Atomschichtabscheidung (ALD), hochdichte Plasma-CVD (HDPCVD), metallorganische CVD (MOCVD), räumlich abgesetzte Plasma-CVD (RPCVD), plasmaverstärkte CVD (PECVD), Niederdruck-CVD (LPCVD), Atomschicht-CVD (ALCVD), Atmosphärendruck-CVD (APCVD), andere geeignete Verfahren, oder Kombinationen davon abgeschieden werden. Nachdem die Plattierungsschicht 231 abgeschieden wurde, führt Operation 106 - zum Beispiel mittels eines Plasma-Trockenätzprozesses - einen Ätzprozess aus, um den Abschnitt der Plattierungsschicht 231 oberhalb der Isolationsmerkmale 230 zu entfernen.
  • Unter Bezug auf 5D wird eine dielektrische Auskleidung 232 über der Plattierungsschicht 231 und auf Oberseiten der Isolationsmerkmale 230 abgeschieden, dann wird eine dielektrische Füllschicht 233 über der dielektrischen Auskleidung 232 abgeschieden und füllt die Lücken zwischen den Finnen 218. In einer Ausführungsform enthält die dielektrische Auskleidung 232 ein dielektrisches Material mit niedrigem k-Wert, wie zum Beispiel ein dielektrisches Material, das Si, O, N und C enthält. Zu beispielhaften dielektrischen Materialien mit niedrigem k-Wert gehören FSG, kohlenstoffdotiertes Siliziumoxid, Black Diamond® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher fluorierter Kohlenstoff, Parylen, BCB, SiLK (Dow Chemical, Midland, Michigan), Polyimid, oder Kombinationen davon. „Dielektrisches Material mit niedrigem k-Wert“ bezieht sich allgemein auf dielektrische Materialien, die eine niedrige Dielektrizitätskonstante haben, zum Beispiel niedriger als die von Siliziumoxid (k etwa 3,9). Die dielektrische Auskleidung 232 kann durch CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren, oder Kombinationen davon abgeschieden werden. In einer Ausführungsform enthält die dielektrische Füllschicht 233 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-gebildetes Oxid, PSG, BPSG, dielektrisches Material mit niedrigem k-Wert, anderes geeignetes dielektrisches Material, oder Kombinationen davon. Die dielektrische Füllschicht 233 kann unter Verwendung eines fließfähigen CVD (FCVD)-Prozesses abgeschieden werden, das zum Beispiel das Abscheiden eines fließfähigen Materials (zum Beispiel einer flüssigen Verbindung) über der Vorrichtung 200 und das Umwandeln des fließfähigen Materials in ein festes Material durch eine geeignete Technik, wie zum Beispiel thermisches Tempern und/oder Behandeln mit ultravioletter Strahlung, umfasst. Die dielektrische Füllschicht 233 kann auch unter Verwendung anderer Arten von Verfahren abgeschieden werden. Nachdem die Schichten 232 und 233 abgeschieden wurden, kann die Operation 106 einen CMP-Prozess durchführen, um die Oberseite der Vorrichtung 200 zu planarisieren und die Plattierungsschicht 231 freizulegen.
  • Unter Bezug auf 5E wird eine dielektrische Kappe 234 über den dielektrischen Schichten 232 und 233 und zwischen der Plattierungsschicht 231 an gegenüberliegenden Seitenwänden der Finnen 218 abgeschieden. In einer Ausführungsform enthält der dielektrische Kappe 234 ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), anderes geeignetes dielektrisches Material mit hohem k-Wert, oder Kombinationen davon. „Dielektrisches Material mit hohem k-Wert“ bezieht sich allgemein auf dielektrische Materialien, die eine hohe Dielektrizitätskonstante haben, zum Beispiel größer als die von Siliziumoxid (k etwa 3,9). Die dielektrische Kappe 234 wird durch beliebige der hier beschriebenen Prozesse gebildet, wie zum Beispiel ALD, CVD, PVD, oxidationsbasierte Abscheidungsprozesse, andere geeignete Prozesse, oder Kombinationen davon. In einer Ausführungsform umfasst die Operation 106 das Aussparen der dielektrischen Schichten 232 und 233 unter Verwendung eines selektiven Ätzprozesses, der die dielektrischen Schichten 232 und 233 mit allenfalls minimalem Ätzen der Hartmaske 206 und der Plattierungsschicht 231 ätzt. Dann scheidet die Operation 106 ein oder mehrere dielektrische Materialien in die Aussparungen hinein ab und führt einen CMP-Prozess an dem einen oder den mehreren dielektrischen Materialien durch, um die dielektrische Kappe 234 zu bilden.
  • Unter Bezug auf 5F spart Operation 106 die Finnen 218 (wobei insbesondere die Hartmaskenschichten 206 entfernt werden) und die Plattierungsschicht 231, die zwischen der dielektrischen Kappe 234 angeordnet sind, aus. Die Operation 106 kann einen oder mehrere Ätzprozesse anwenden, die für die Hartmaskenschichten 206 und die Plattierungsschicht 231 selektiv sind und wobei die dielektrische Kappe 234 allenfalls minimal geätzt wird. Die selektiven Ätzprozesse können Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere geeignete Ätzprozess sein.
  • Unter Bezug auf 5G scheidet die Operation 106 eine dielektrische Schicht 235 über den Oberflächen der Finnen 218 und über der dielektrischen Kappe 234 ab. In der vorliegenden Ausführungsform ist die dielektrische Schicht 235 eine Dummy-Gate-Dielektrikumschicht (oder Opfer-Gate-Dielektrikumschicht). Das Dummy-Gate-Dielektrikum 235 enthält ein dielektrisches Material, zum Beispiel Siliziumoxid, ein dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon, und kann unter Verwendung eines der hier beschriebenen Prozesse abgeschieden werden, wie zum Beispiel ALD, CVD, PVD, einem anderen geeigneten Prozess, oder Kombinationen davon.
  • In Operation 108 bildet das Verfahren 100 (1A) Gate-Stapel 240 über dem Dummy-Gate-Dielektrikum 235. Die resultierende Struktur ist in den 6A-6B gemäß einigen Ausführungsformen gezeigt. 6A veranschaulicht eine Draufsicht der Vorrichtung 200, und 6B veranschaulichen eine Querschnittsansicht der Vorrichtung 200 in einem Ausschnitt entlang der Linie B-B Fig. in 6A. In einer Draufsicht sind die Gate-Stapel 240 längs allgemein entlang der „y“-Richtung senkrecht zur „x“-Richtung ausgerichtet. In der vorliegenden Ausführungsform sind die Gate-Stapel 240 Dummy-Gate-Stapel (oder Opfer-Gate-Stapel) und werden durch funktionale Gate-Stapel 240' ersetzt. Dummy-Gate-Stapel 240 werden durch Abscheidungsprozesse, Lithografieprozesse, Ätzprozesse, andere geeignete Prozesse, oder Kombinationen davon gebildet. Zum Beispiel wird ein Abscheidungsprozess durchgeführt, um eine Dummy-Gate-Elektrodenschicht 245 über der dielektrischen Dummy-Gate-Schicht 235 zu bilden. In einigen Ausführungsformen werden eine oder mehrere Hartmaskenschichten 246 über der Dummy-Gate-Elektrodenschicht 245 abgeschieden. In einigen Ausführungsformen enthält die Dummy-Gate-Elektrodenschicht 245 Polysilizium oder ein anderes geeignetes Material, und die eine oder die mehreren Hartmaskenschichten 246 enthalten Siliziumoxid, Siliziumnitrid oder andere geeignete Materialien. Der Abscheidungsprozess kann CVD, physikalische Aufdampfung (PVD), Atomschichtabscheidung (ALD), hochdichte Plasma-CVD (HDPCVD), metallorganische CVD (MOCVD), räumlich abgesetzte Plasma-CVD (RPCVD), plasmaverstärkte CVD (PECVD), Niederdruck-CVD (LPCVD), Atomschicht-CVD (ALCVD), Atmosphärendruck-CVD (APCVD), andere geeignete Verfahren, oder Kombinationen davon umfassen. Anschließend wird ein lithografischer Strukturierungs- und Ätzprozess durchgeführt, um die eine oder die mehreren Hartmaskenschichten 246, die Dummy-Gate-Elektrodenschicht 245 und die dielektrische Dummy-Gate-Elektrodenschicht 235 zu strukturieren, um Dummy-Gate-Stapel 240 zu bilden, wie in 6B gezeigt. Die lithografischen Strukturierungsprozesse umfassen Resistbeschichtung (zum Beispiel Aufschleuderbeschichtung), weiches Brennen, Maskenausrichtung, Belichtung, Brennen nach der Belichtung, Entwickeln des Resists, Spülen, Trocknen (zum Beispiel hartes Brennen), andere geeignete lithografische Prozesse, oder Kombinationen davon. Die Ätzprozesse enthalten Trockenätzprozesse, Nassätzprozesse, andere Ätzverfahren, oder Kombinationen davon.
  • Die Operation 108 kann des Weiteren Gate-Abstandshalter 247 an Seitenwänden der Dummy-Gate-Stapel 240 bilden (wie in 7B gezeigt). Die Gate-Abstandshalter 247 werden durch jeden beliebigen geeigneten Prozess ausgebildet und enthalten ein dielektrisches Material. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material, oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumcarbid, Siliziumkohlenstoffnitrid (SiCN), Siliziumoxycarbid (SiOC), Siliziumoxycarbonitrid (SiOCN)) enthalten. Zum Beispiel kann eine dielektrische Schicht, die Silizium und Stickstoff enthält, wie zum Beispiel eine Siliziumnitridschicht, über Dummy-Gate-Stapeln 240 abgeschieden und anschließend geätzt (zum Beispiel anisotrop geätzt) werden, um Gate-Abstandshalter 247 zu bilden. In einigen Implementierungen weisen die Gate-Abstandshalter 247 eine Mehrschichtstruktur auf, wie zum Beispiel eine erste dielektrische Schicht, die Siliziumnitrid enthält, und eine zweite dielektrische Schicht, die Siliziumoxid enthält. In einigen Ausführungsformen wird mehr als ein Satz Abstandshalter, wie zum Beispiel Dichtungsabstandshalter, Versatz-Abstandshalter, Opferabstandshalter, Dummy-Abstandshalter und/oder Hauptabstandshalter, neben den Dummy-Gate-Stapeln 240 gebildet. In solchen Implementierungen können die verschiedenen Sätze von Abstandshaltern Materialien enthalten, die verschiedene Ätzraten haben. Zum Beispiel kann eine erste dielektrische Schicht, die Silizium und Sauerstoff (zum Beispiel Siliziumoxid) enthält, abgeschieden und geätzt werden, um einen ersten Abstandshaltersatz neben den Dummy-Gate-Stapeln 240 zu bilden, und eine zweite dielektrische Schicht, die Silizium und Stickstoff (zum Beispiel Siliziumnitrid) enthält, kann abgeschieden und geätzt werden, um einen zweiten Abstandshaltersatz neben dem ersten Abstandshaltersatz zu bilden.
  • Bei Operation 110 bildet das Verfahren 100 (1A) Source/Drain-Gräben (S/D-Gräben) 250 durch Ätzen der Finnen 218 neben den Gate-Abstandshaltern 247. Die resultierende Struktur ist in den 7A-7E gemäß einigen Ausführungsformen gezeigt. 7A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 7B, 7C, 7D und 7E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 7A. Genauer gesagt, ist die Linie D-D in die Source-Regionen der Transistoren geschnitten und verläuft parallel zu den Gate-Stapeln 240, und die Linie E-E ist in die Drain-Regionen der Transistoren geschnitten und verläuft parallel zu den Gate-Stapeln 240. Die Linien D-D und die Linien E-E in den 8A bis 21A sind ähnlich konfiguriert.
  • In der gezeigten Ausführungsform entfernt ein Ätzprozess vollständig den Halbleiterschichtstapel 205 in den Source/Drain-Regionen der Finnen 218, wodurch der Substratabschnitt 204 der Finnen 218 in den Source/Drain-Regionen freigelegt wird. Source/Drain-Gräben 250 haben somit Seitenwände, die durch verbleibende Abschnitte des Halbleiterschichtstapels 205 definiert werden, die in Kanalregionen unter den Gate-Stapeln 240 angeordnet sind, und Böden, die durch das Substrat 201 definiert werden. In einigen Ausführungsformen entfernt der Ätzprozess (nur) einen Teil des Halbleiterschichtstapel 205, dergestalt, dass die Source/Drain-Gräben 250 Böden haben, die durch die Halbleiterschicht 210 oder die Halbleiterschicht 215 in den Source/Drain-Regionen definiert werden. In einigen Ausführungsformen entfernt der Ätzprozess außerdem (nur) einen Teil des Substratabschnitts der Finnen 218, dergestalt, dass sich die Source/Drain-Gräben 250 unter einer obersten Fläche des Substrats 201 erstrecken. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess, oder Kombinationen davon umfassen. In einigen Ausführungsformen ist der Ätzprozess ein mehrstufiger Ätzprozess. Zum Beispiel kann der Ätzprozess Ätzmittel abwechselnd verwenden, um die Halbleiterschichten 210 und die Halbleiterschichten 215 getrennt und abwechselnd zu entfernen. In einigen Ausführungsformen sind werden Parameter des Ätzprozesses so konfiguriert, dass der Halbleiterschichtenstapel selektiv geätzt wird, wobei die Gatestapel 240 und/oder die Isolationsmerkmale 230 allenfalls minimal geätzt werden. In einigen Ausführungsformen wird ein Lithografieprozess, wie zum Beispiel jene, die im vorliegenden Text beschrieben sind, durchgeführt, um eine strukturierte Maskenschicht zu bilden, die Gate-Stapel 240 und/oder Isolationsmerkmale 230 bedeckt, und der Ätzprozess verwendet die strukturierte Maskenschicht als eine Ätzmaske.
  • Die Operation 110 bildet des Weiteren innere Abstandshalter 255 (siehe 7B) entlang Seitenwänden der Halbleiterschichten 210 innerhalb der S/D-Gräben 250. Zum Beispiel wird ein erster Ätzprozess durchgeführt, der durch die Source/Drain-Gräben 250 freigelegte Halbleiterschichten 210 selektiv ätzt, wobei die Halbleiterschichten 215 allenfalls minimal geätzt werden, dergestalt, dass zwischen Halbleiterschichten 215 und zwischen Halbleiterschichten 215 und der Halbleiterschicht 204 unter Gate-Abstandshaltern 247 Lücken gebildet werden. Abschnitte (Ränder) der Halbleiterschichten 215 werden somit in den Kanalregionen unter Gate-Abstandshaltern 247 suspendiert. In einigen Ausführungsformen erstrecken sich die Lücken teilweise unter Dummy-Gate-Stapeln 240. Der erste Ätzprozess ist so konfiguriert, dass er die Halbleiterschichten 210 seitlich (zum Beispiel entlang der „x“-Richtung) ätzt, wodurch eine Länge der Halbleiterschichten 210 entlang der „x“-Richtung reduziert wird. Der erste Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess, oder eine Kombination davon. Ein Abscheidungsprozess bildet dann eine Abstandshalterschicht über Gate-Strukturen 240 und über Merkmalen, die Source/Drain-Gräben 250 definieren (zum Beispiel Halbleiterschichten 215, Halbleiterschichten 210 und Halbleiterschicht 204), wie zum Beispiel CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren, oder Kombinationen davon. Die Abstandshalterschicht füllt teilweise (und in einigen Ausführungsformen vollständig) die Source/Drain-Gräben 250. Der Abscheidungsprozess ist dafür konfiguriert sicherzustellen, dass die Abstandshalterschicht die Lücken zwischen Halbleiterschichten 215 und zwischen Halbleiterschichten 215 und dem Substrat 201 unter den Gate-Abstandshaltern 247 füllt. Dann wird ein zweiter Ätzprozess durchgeführt, der die Abstandshalterschicht selektiv ätzt, um innere Abstandshalter 255 zu bilden, wie in 7B gezeigt, wobei die Halbleiterschichten 215, die Dummy-Gate-Stapel 240 und die Gate-Abstandshalter 247 allenfalls minimal geätzt werden. In einigen Ausführungsformen wird die Abstandshalterschicht von Seitenwänden der Gate-Abstandshalter 247, Seitenwänden der Halbleiterschichten 215, Dummy-Gate-Stapeln 240 und dem Substrat 201 her entfernt. Die Abstandshalterschicht (und damit die inneren Abstandshalter 255) enthält ein Material, das sich von einem Material der Halbleiterschichten 215 und einem Material der Gate-Abstandshalter 247 unterscheidet, um eine gewünschte Ätzselektivität während des zweiten Ätzprozesses zu erreichen. In einigen Ausführungsformen enthält die Abstandshalterschicht 255 ein dielektrisches Material, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material, oder Kombinationen davon enthält (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid oder Siliziumoxicarbonitrid). In einigen Ausführungsformen enthält die innere Abstandshalterschicht 255 ein dielektrisches Material mit niedrigem k-Wert, wie zum Beispiel die im vorliegenden Text beschriebenen. In Ausführungsformen, bei denen die Vorrichtung 200 ein FinFET ist, wird der innere Abstandshalter 255 weggelassen.
  • Bei Operation 112 führt das Verfahren 100 (1A) ein zusätzliches Ätzen der Source-Region der Vorrichtung 200 durch. Die resultierende Struktur ist in den 8A-8E gemäß einigen Ausführungsformen gezeigt. 8A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 8B, 8C, 8D und 8E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 8A.
  • In der gezeigten Ausführungsform bildet die Operation 112 eine Ätzmaske 241, die eine strukturierte Hartmaske 236 und einen strukturierten Resist 237 enthält. Die Ätzmaske 241 bedeckt die Vorrichtung 200 mit Ausnahme der Source-Regionen, die durch Öffnungen 238 in der Ätzmaske 241 hindurch frei liegen. Dann ätzt die Operation 112 die Source-Regionen tief in das Substrat 201 hinein, bis nur noch eine dünne Schicht 204 in dem Source-Graben 250 verbleibt, wodurch der Source-Graben 250 in das Substrat 201 hinein verlängert wird. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen oder ein sonstiges geeignetes Ätzen umfassen. Der Ätzprozess ist in dieser Ausführungsform im Wesentlichen anisotrop (das heißt, im Wesentlichen vertikal). Außerdem wird der Ätzprozess selektiv auf das Material der Halbleiterschicht 204 und mit allenfalls minimalem Ätzen der Gate-Abstandshalter 247 und Gate-Hartmaskenschichten 246 abgestimmt. Der Ätzprozess in Operation 112 kann dem Ätzprozess in Operation 110 ähneln. Nachdem der Ätzprozess beendet ist, entfernt die Operation 112 den strukturierten Resist 237 zum Beispiel durch einen Abziehprozess.
  • In Operation 114 bildet das Verfahren 100 (1A) eine Halbleiterschicht 239 in den Source-Gräben 250. Die resultierende Struktur ist in den 9A-9E gemäß einigen Ausführungsformen gezeigt. 9A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 9B, 9C, 9D und 9E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 9A.
  • Die Halbleiterschicht 239 kann mittels eines epitaxialen Wachstumsprozesses oder durch andere geeignete Prozesse abgeschieden werden. In einigen Ausführungsformen wird das epitaxiale Wachstum der Halbleiterschichten 239 durch einen Molekularstrahlepitaxie-Prozess (MBE-Prozess), einen chemischen Aufdampfungsprozess (CVD-Prozess), einen metallorganischen chemischen Aufdampfungsprozess (MOCVD-Prozess), andere geeignete epitaxiale Wachstumsprozesse, oder Kombinationen davon erreicht. Die Halbleiterschicht 239 enthält ein Halbleitermaterial, das sich von dem in der Halbleiterschicht 204 enthaltenen Halbleitermaterial unterscheidet, um bei der anschließenden Verarbeitung Ätzselektivität zu erreichen. Zum Beispiel können die Halbleiterschichten 239 und 204 unterschiedliche Materialien, unterschiedliche Atomprozentsätze der Bestandteile, unterschiedliche Gewichtsprozentsätze der Bestandteile und/oder andere Eigenschaften enthalten, um die gewünschte Ätzselektivität während eines Ätzprozesses zu erreichen. In einer Ausführungsform enthält die Halbleiterschicht 204 Silizium, und die Halbleiterschicht 239 enthält Silizium-Germanium. In einer anderen Ausführungsform können beide Halbleiterschichten 239 und 204 Silizium-Germanium enthalten, jedoch mit unterschiedlichen Silizium-Atomprozenten. Die vorliegende Offenbarung zieht in Betracht, dass die Halbleiterschichten 239 und 204 jede beliebige Kombination von Halbleitermaterialien umfassen, die die gewünschte Ätzselektivität bereitstellen kann, einschließlich beliebiger der im vorliegenden Text offenbarten Halbleitermaterialien. Da die Drain-Regionen (9E) von der strukturierten Hartmaskenschicht 236 bedeckt sind, wird die Halbleiterschicht 239 nur in den Source-Regionen abgeschieden (9D). Die Halbleiterschicht 239 wird auf eine solche Dicke abgeschieden, dass sie sich in der Nähe der Unterseite des Stapels 205 (9B) befindet und etwa auf gleicher Höhe mit der Oberseite der Isolationsmerkmale 230 (9D) liegt. Die Operation 114 kann einen Ätzprozess umfassen, der die Halbleiterschicht 239 auf das in den 9B und 9D gezeigten Niveau ausspart, wenn die Halbleiterschicht 239 anfänglich höher gezüchtet wurde. Nachdem die Halbleiterschicht 239 abgeschieden wurde, entfernt die Operation 114 die strukturierte Hartmaskenschicht 236 durch einen oder mehrere Ätzprozesse. Wie weiter unten noch besprochen wird, brauchen das zusätzliche Ätzen in der Operation 112 und das Züchten der Halbleiterschicht 239 in der Operation 114 nur in Source-Regionen oder nur in Drain-Regionen durchgeführt zu werden oder können in verschiedenen Ausführungsformen sowohl in Source- als auch in Drain-Regionen durchgeführt werden.
  • In Operation 116 züchtet das Verfahren 100 (1A) Halbleiter-S/D-Merkmale 260 epitaxial in den S/D-Gräben 250. Die resultierende Struktur ist in den 10A-10E gemäß einigen Ausführungsformen gezeigt. 10A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 10B, 10C, 10D und 10E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 10A.
  • Wie in den 10B, 10D und 10E gezeigt, werden epitaxiale S/D-Merkmale 260 ausgehend von den Halbleiterschichten 204 und 239 am Boden der S/D-Gräben 250 und ausgehend von den Halbleiterschichten 215 an den Seitenwänden der S/D-Gräben 250 gezüchtet. Ein Epitaxieprozess kann CVD-Abscheidungstechniken (zum Beispiel VPE und/oder UHV-CVD), Molekularstrahlepitaxie, andere geeignete epitaxiale Wachstumsprozesse, oder Kombinationen davon verwenden. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung der Halbleiterschichten 204, 239 und 215 (insbesondere der Halbleiterschichten 215) interagieren. Die epitaxialen S/D-Merkmale 260 werden mit n-Dotanden oder p-Dotanden für n-Transistoren bzw. p-Transistoren dotiert. In einigen Ausführungsformen enthalten die epitaxialen S/D-Merkmale 260 für n-Transistoren Silizium und können mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotanden, oder Kombinationen davon dotiert sein (zum Beispiel durch Bilden von epitaxialen Si:C-Source/Drain-Merkmalen, epitaxialen Si:P-Source/Drain-Merkmalen oder epitaxialen Si:C:P-Source/Drain-Merkmalen). In einigen Ausführungsformen enthalten die epitaxialen S/D-Merkmale 260 für p-Transistoren Silizium-Germanium oder Germanium und können mit Bor, anderen p-Dotanden, oder Kombinationen davon dotiert sein (zum Beispiel durch Bilden von epitaxialen Si:Ge:B-Source/Drain-Merkmalen). In einigen Ausführungsformen umfassen die epitaxialen S/D-Merkmale 260 mehr als eine epitaxiale Halbleiterschicht, wobei die epitaxialen Halbleiterschichten die gleichen oder unterschiedliche Materialien und/oder Dotierungskonzentrationen enthalten können. Des Weiteren enthält in einer Ausführungsform das S/D-Merkmal 260 (oder wenigstens sein an die Halbleiterschicht 239 grenzender Abschnitt) eine andere Materialzusammensetzung als die Halbleiterschicht 239, um während des Prozesses zum Bilden der rückseitigen Durchkontaktierung Ätzselektivität zu erreichen. Zum Beispiel enthält in einer Ausführungsform die Halbleiterschicht 239 SiGe, und das S/D-Merkmal 260' enthält Si (für einen n-Transistor). In einer anderen Ausführungsform enthält zum Beispiel die Halbleiterschicht 239 SiGe mit einem ersten Ge-Atomprozent, und das S/D-Merkmal 260' enthält SiGe (für einen p-Transistor) mit einem zweiten Ge-Atomprozent, wobei das erste und das zweite Ge-Atomprozent verschieden sind. In einigen Ausführungsformen enthalten die epitaxialen S/D-Merkmale 260 Materialien und/oder Dotanden, die die gewünschte Zug- und/oder Druckspannung in jeweiligen Kanalregionen erreichen. In einigen Ausführungsformen werden die epitaxialen Source/Drain-Merkmale 260 während der Abscheidung dotiert, indem einem Ausgangsmaterial des Epitaxieprozesses Störatome (das heißt, in-situ) hinzugefügt werden. In einigen Ausführungsformen werden die epitaxialen Source/Drain-Merkmale 260 durch einen Ionenimplantationsprozess im Anschluss an einen Abscheidungsprozess dotiert. In einigen Ausführungsformen werden Temperungsprozesse (zum Beispiel schnelles thermisches Tempern (Rapid Thermal Annealing, RTA) und/oder Laser-Tempern (Laser Annealing)) durchgeführt, um Dotanden in epitaxialen Source/Drain-Merkmalen 260 zu aktivieren. In einigen Ausführungsformen werden die epitaxialen Source/Drain-Merkmale 260 in getrennten Verarbeitungssequenzen gebildet, die zum Beispiel das Maskieren von p-GAA-Transistorregionen bei der Bildung epitaxialer Source/Drain-Merkmale 260 in n-GAA-Transistorregionen und das Maskieren von n-GAA-Transistorregionen bei der Bildung epitaxialer Source/Drain-Merkmale 260 in p-GAA-Transistorregionen umfassen. Des Weiteren werden, wie in den 10D und 10E zu sehen ist, die S/D-Merkmale 260 stabförmig gebildet und füllen die S/D-Gräben 250 nicht vollständig aus, so dass einige Lücken 261 zwischen den S/D-Merkmalen 260 und der dielektrischen Schicht 232 und den Isolationsmerkmalen 230 verbleiben. In einigen Ausführungsformen erstrecken sich die Lücken 261 über eine Distanz in einem Bereich von etwa 1 nm bis etwa 10 nm entlang der „y“-Richtung. Wenn die Lücke 261 zu schmal ist (wie zum Beispiel weniger als 1 nm), dann ist nicht genug Platz für das Abscheiden einer dielektrischen Schicht 262 und für das Bilden eines Luftspalts 263, wie mit Bezug auf die 11A-E und die 12A-E besprochen wird. Wenn der Lücke 261 zu breit ist (wie zum Beispiel größer als 10 nm), dann würde entweder die Vorrichtungsintegration behindert werden, oder die S/D-Merkmale 260 wären zu klein, um eine gute Vorrichtungsleistung zu erzielen.
  • In Operation 118 bildet das Verfahren 100 (1B) eine dielektrische Schicht 262 über den S/D-Merkmalen 260 und in den S/D-Gräben 250. Die resultierende Struktur ist in den 11A-11E gemäß einigen Ausführungsformen gezeigt. 11A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 11B, 11C, 11D und 11E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 11A.
  • Wie in den 11B, 11D und 11E gezeigt, wird die dielektrische Schicht 262 auf der Oberseite und den Seitenwandflächen der S/D-Merkmale 260 und auf den Flächen der S/D-Gräben 250 abgeschieden. In einer Ausführungsform wird die dielektrische Schicht 262 auf eine im Wesentlichen gleichmäßige Dicke abgeschieden, zum Beispiel in einem Bereich von etwa 0,2 nm bis etwa 4 nm. Dieser Dickenbereich ist so ausgelegt, dass er dünn genug ist, um den Luftspalt 263 zu erzeugen (wie zum Beispiel in 12E), aber dick genug, um den Luftspalt 263 gegen die ihn umgebenden Merkmale abzudichten. Allgemein ist ein größerer Luftspalt 263 wünschenswerter, um Streukapazität in Verbindung mit den S/D-Merkmalen 260 zu reduzieren. In der vorliegenden Ausführungsform enthält die dielektrische Schicht 262 ein Material, das Ätzselektivität in einem Ätzmittel in Bezug auf die S/D-Merkmale 260 und die dielektrischen Schichten 232, 234 und 230 erreicht. Mit anderen Worten: Das Ätzmittel ist in der Lage, die dielektrische Schicht 262 zu ätzen und dabei die S/D-Merkmale 260, die dielektrische Schicht 234, die dielektrische Schicht 232 und die Isolationsmerkmale 230 in späteren Fertigungsschritten allenfalls minimal zu ätzen. In verschiedenen Ausführungsformen kann die dielektrische Schicht 262 Aluminiumoxid (Al2O3), andere Oxide, Siliziumnitrid (Si3N4), Siliziumcarbonitrid (SiCN), Siliziumoxycarbonitrid (SiOCN) oder andere dielektrische Materialien enthalten.
  • Bei Operation 120 ätzt das Verfahren 100 (1B) die dielektrische Schicht 262 zurück und bildet eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 269 und eine Zwischenschicht-Dielektrikumschicht (ILD-Schicht) 270. Die resultierende Struktur ist in den 12A-12E gemäß einigen Ausführungsformen gezeigt. 12A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 12B, 12C, 12D und 12E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 12A.
  • Wie in den 12B-12E gezeigt, wird die dielektrische Schicht 262 teilweise ausgespart, und die CESL 269 wird über der dielektrischen Schicht 262 und den S/D-Merkmalen 260 abgeschieden. Ein Luftspalt wird durch die dielektrische Schicht 262 und die CESL 269 versiegelt. Die ILD-Schicht 270 wird über der CESL 269 abgeschieden und füllt den Raum zwischen gegenüberliegenden Gate-Abstandshaltern 247. Die CESL 269 enthält ein Material, das sich von der ILD-Schicht 270 unterscheidet und von der dielektrischen Schicht 234 unterscheidet. Die CESL 269 kann La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder ein oder mehrere andere geeignete Materialien enthalten und kann durch CVD, PVD, ALD oder andere geeignete Verfahren gebildet werden. Die ILD-Schicht 270 kann aus Tetraethylorthosilikat (TEOS) gebildetes Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid, wie zum Beispiel Borphosphorsilikatglas (BPSG), fluoriddotiertes Quarzglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG), ein dielektrisches Material mit niedrigem k-Wert, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon umfassen. Das ILD 270 kann durch PECVD (plasmaverstärkte CVD), FCVD (fließfähige CVD) oder andere geeignete Verfahren gebildet werden. Im Anschluss an das Abscheiden der CESL 269 und der ILD-Schicht 270 kann ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt werden, bis ein oberster Abschnitt (oder die Oberseite) der Dummy-Gate-Stapel 240 erreicht (freigelegt) ist. In einigen Ausführungsformen entfernt der Planarisierungsprozess Hartmaskenschichten 246 von Dummy-Gate-Stapeln 240, um darunter liegende Dummy-Gate-Elektroden 245 freizulegen, wie zum Beispiel Polysilizium-Gate-Elektrodenschichten.
  • Bei Operation 122 ersetzt das Verfahren 100 (1B) die Dummy-Gate-Stapel 240 durch funktionale Gate-Stapel 240' (wie zum Beispiel Metall-Gates mit hohem k-Wert). Die resultierende Struktur ist in den 13A, 13B und 13C gemäß einer Ausführungsform gezeigt. 13A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 13B und 13C veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B bzw. der Linie C-C in 13A. Dabei sind eine Vielzahl verschiedener Prozesse involviert, die im Folgenden kurz beschrieben werden.
  • Zuerst entfernt die Operation 122 die Dummy-Gate-Stapel 240 (die Dummy-Gate-Elektroden 245 und die dielektrische Dummy-Gate-Schicht 235, siehe 6B) unter Verwendung eines oder mehrerer Ätzprozesse. Dadurch wird ein Gate-Graben gebildet. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess, oder Kombinationen davon sein. In einigen Ausführungsformen ist der Ätzprozess ein mehrstufiger Ätzprozess. Zum Beispiel kann der Ätzprozess abwechselnd Ätzmittel einsetzen, um verschiedene Schichten von Dummy-Gate-Stapeln 240 separat zu entfernen. In einigen Ausführungsformen ist der Ätzprozess so konfiguriert, dass Dummy-Gate-Stapel 240 selektiv geätzt werden, wobei andere Merkmale der Vorrichtung 200 allenfalls minimal geätzt werden, zum Beispiel die ILD-Schicht 270, Gate-Abstandshalter 247, Isolationsmerkmale 230, die Plattierungsschicht 231, Halbleiterschichten 215 und Halbleiterschichten 210.
  • Als Nächstes entfernt die Operation 122 die in dem Gate-Graben freigelegte Plattierungsschicht 231. Der Ätzprozess kann die Plattierungsschicht 231 selektiv ätzen, wobei die Halbleiterschichten 215, die Gate-Abstandshalter 247 und die inneren Abstandshalter 255 allenfalls minimal geätzt werden.
  • Als Nächstes entfernt die Operation 122 die in dem Gate-Graben freigelegten Halbleiterschichten 210, so dass die Halbleiterschichten 215 über der Halbleiterschicht 204 suspendiert und mit den S/D-Merkmalen 260 verbunden sind. Dieser Prozess wird auch als ein Kanalfreigabeprozess bezeichnet, und die Halbleiterschichten 215 werden auch als Kanalschichten bezeichnet. Der Ätzprozess ätzt selektiv die Halbleiterschichten 210 mit allenfalls minimalem Ätzen der Halbleiterschichten 215 und, in einigen Ausführungsformen, allenfalls minimalem Ätzen der Gate-Abstandshalter 247 und/oder inneren Abstandshalter 255. In Ausführungsformen, in denen die Vorrichtung 200 ein FinFET ist, entfällt der Kanalfreigabeprozess, da es nur eine Kanalschicht 215 und keine Halbleiterschichten 210 in der Kanalregion gibt.
  • Als Nächstes bildet die Operation 122 eine Gate-Dielektrikum-Schicht 349, die sich um jede der Halbleiterschichten 215 herum legt, und bildet eine Gate-Elektrode 350 über der Gate-Dielektrikum-Schicht 349. Der funktionale Gatestapel 240' umfasst die Gate-Dielektrikumschicht 349 und die Gate-Elektrode 350. Die Gate-Dielektrikumschicht 349 kann ein dielektrisches Material mit hohem k-Wert enthalten, wie zum Beispiel HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), anderes geeignetes dielektrisches Material mit hohem k-Wert, oder Kombinationen davon. „Dielektrisches Material mit hohem k-Wert“ bezieht sich allgemein auf dielektrische Materialien, die eine hohe Dielektrizitätskonstante haben, zum Beispiel größer als die von Siliziumoxid (k etwa 3,9). Die Gate-Dielektrikumschicht 349 kann durch chemische Oxidation, thermische Oxidation, Atomschichtabscheidung (ALD), chemische Aufdampfung (CVD) und/oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen weist der Gate-Stapel 240' außerdem eine Grenzflächenschicht zwischen der Gate-Dielektrikumschicht 349 und den Kanalschichten 215 auf. Die Grenzflächenschicht kann Siliziumdioxid, Siliziumoxynitrid oder andere geeignete Materialien enthalten. In einigen Ausführungsformen weist die Gate-Elektrodenschicht 350 eine n- oder p-Austrittsarbeitsschicht und eine Metallfüllschicht auf. Zum Beispiel kann eine n-Austrittsarbeitsschicht ein Metall mit ausreichend niedriger effektiver Austrittsarbeit umfassen, wie zum Beispiel Titan, Aluminium, Tantalcarbid, Tantalcarbidnitrid, Tantal-Siliziumnitrid, oder Kombinationen davon. Zum Beispiel kann eine p-Austrittsarbeitsschicht ein Metall mit einer ausreichend großen effektiven Austrittsarbeit umfassen, wie zum Beispiel Titannitrid, Tantalnitrid, Ruthenium, Molybdän, Wolfram, Platin, oder Kombinationen davon. Zum Beispiel kann eine Metallfüllschicht Aluminium, Wolfram, Kobalt, Kupfer und/oder andere geeignete Materialien enthalten. Die Gate-Elektrodenschicht 350 kann durch CVD, PVD, Plattieren und/oder andere geeignete Prozesse gebildet werden. Da der Gate-Stapel 240' ein dielektrisches Material mit hohem k-Wert und eine oder mehrere Metallschichten enthält, wird er auch als ein Metall-Gate mit hohem k-Wert bezeichnet.
  • In Operation 124 ätzt das Verfahren 100 (1B) S/D-Kontaktlöcher 271, um einige der S/D-Merkmale 260 freizulegen. Die resultierende Struktur ist in den 13A, 13D, 13B und 13E gemäß einer Ausführungsform gezeigt. 13A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 13B, 13D und 13E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der der Linie D-D bzw. der Linie E-E in 13A. Die Operation 124 kann einen oder mehrere Ätzprozesse umfassen, die selektiv auf die Materialien der ILD-Schicht 270 und der CESL 269 abgestimmt sind, wobei die dielektrischen Schichten 234 und 232 allenfalls minimal geätzt werden. Die S/D-Merkmale 260 können in einigen Ausführungsformen teilweise geätzt werden. Die Ätzprozesse können Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere Ätzverfahren sein. Des Weiteren steuert die Operation 124 die Ätzprozesse so, dass die dielektrische Schicht 262 in den Kontaktlöchern 271 nicht freigelegt wird. Zum Beispiel kann die Operation 124 einen Zeitmesser verwenden, um die Ätztiefe zu steuern. In einigen Ausführungsformen bilden die CESL 269 und die S/D-Merkmale 260 die Bodenflächen der Kontaktlöcher 271. In einigen Ausführungsformen bilden die CESL 269, die ILD-Schicht 270 und die S/D-Merkmale 260 die Bodenflächen der Kontaktlöcher 271. Der Luftspalt 263 bleibt durch die dielektrische Schicht 262 und die CESL 269 versiegelt.
  • In Operation 126 bildet das Verfahren 100 (1B) Silicid-Merkmale 273 über den S/D-Merkmalen 260 und bildet S/D-Kontakte (oder Durchkontaktierungen) 275 über den Silicid-Merkmalen 273. Die resultierende Struktur ist in den 14A-14E gemäß einigen Ausführungsformen gezeigt. 14A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 14B, 14C, 14D und 14E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 14A. Da die Silicid-Merkmale 273 und die S/D-Kontakte 275 an der Vorderseite der Vorrichtung 200 gebildet werden, werden sie auch als vorderseitige Silicid-Merkmale 273 bzw. vorderseitige S/D-Kontakte 275 bezeichnet.
  • In einer Ausführungsform umfasst die Operation 126 das Abscheiden eines oder mehrerer Metalle in die Löcher 271, das Ausführen eines Temperungsprozesses an der Vorrichtung 200, um eine Reaktion zwischen dem einen oder den mehreren Metallen und den S/D-Merkmalen 260 zu bewirken, um das Silicid-Merkmal 273 zu erzeugen, und das Entfernen nicht-reagierter Abschnitte des einen oder der mehreren Metalle, wobei das Silicid-Merkmal 273 in den Löchern 271 zurückbleibt. Das eine oder die mehreren Metalle können Titan (Ti), Tantal (Ta), Wolfram (W), Nickel (Ni), Platin (Pt), Ytterbium (Yb), Iridium (Ir), Erbium (Er), Cobalt (Co) oder eine Kombination davon (zum Beispiel eine Legierung aus zwei oder mehr Metallen) enthalten und können durch CVD, PVD, ALD oder andere geeignete Verfahren abgeschieden werden. Die Silicid-Merkmale 273 können Titansilicid (TiSi), Nickelsilicid (NiSi), Wolframsilicid (WSi), Nickel-Platin-Silicid (NiPtSi), Nickel-Platin-Germanium-Silicid (NiPtGeSi), Nickel-Germanium-Silicid (NiGeSi), Ytterbium-Silicid (YbSi), Platin-Silicid (PtSi), Iridium-Silicid (IrSi), Erbium-Silicid (ErSi), Cobalt-Silicid (CoSi) oder andere geeignete Verbindungen enthalten. In einer Ausführungsform können die S/D-Kontakte 275 eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht dient dazu zu verhindern, dass Metallmaterialien der Metallfüllschicht in die dielektrischen Schichten neben den S/D-Kontakten 275, wie zum Beispiel die Schichten 232, 234, 269 und 270, hinein diffundieren. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie zum Beispiel Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN), oder Kombinationen davon enthalten und kann durch CVD, PVD, ALD und/oder andere geeignete Prozesse gebildet werden. Die Metallfüllschicht kann Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru) oder andere Metalle enthalten und kann durch CVD, PVD, ALD, Plattieren oder andere geeignete Prozesse gebildet werden. In einigen Ausführungsformen wird die leitende Sperrschicht in den S/D-Kontakten 275 weggelassen. Die Operation 126 kann einen CMP-Prozess durchführen, um überschüssige Materialien der S/D-Kontakte 275 zu entfernen.
  • In Operation 128 führt das Verfahren 100 (1B) Mid-End-of-Line-Prozesse (MEOL-Prozesse) und Back-End-of-Line-Prozesse (BEOL-Prozesse) an der Vorderseite der Vorrichtung 200 durch. Zum Beispiel kann die Operation 128 Gate-Durchkontaktierungen bilden, die mit den Gate-Stapeln 240' verbunden sind, kann S/D-Kontakt-Durchkontaktierungen bilden, die mit den S/D-Kontakten 275 verbunden sind, und kann eine oder mehrere Interconnect-Schichten mit Drähten und Durchkontaktierungen bilden, die in dielektrische Schichten eingebettet sind. Die eine oder die mehreren Interconnect-Schichten, die Gate-, Source- und Drain-Elektroden verschiedener Transistoren sowie andere Schaltkreise in der Vorrichtung 200 verbinden, um ganz oder teilweise einen integrierten Schaltkreis zu bilden. Die Operation 128 kann auch eine oder mehrere Passivierungsschichten über den Interconnect-Schichten bilden. In dem in 15B gezeigten Beispiel wird eine Schicht 277 verwendet, um verschiedene dielektrische und metallische Schichten, einschließlich Interconnect-Schichten und Passivierungsschichten, zu bezeichnen, die auf der Vorderseite der Vorrichtung 200 über den S/D-Kontakten 275 gebildet werden. Es ist anzumerken, dass die Vorrichtung 200 in 15B umgedreht ist.
  • In Operationen 130 dreht das Verfahren 100 (1B) die Vorrichtung 200 um und bringt die Vorderseite der Vorrichtung 200 an einem Träger 370 an, wie zum Beispiel in 15B gezeigt. 15A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 15B, 15C, 15D und 15E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 15A. Dadurch ist die Vorrichtung 200 von der Rückseite der Vorrichtung 200 her für die weitere Verarbeitung zugänglich. In Operation 130 können alle geeigneten Befestigungsprozesse, wie zum Beispiel Direktbonden, Hybridbonden, Kleben oder andere Bondungsprozesse, verwendet werden. Die Operation 130 kann des Weiteren Ausrichten, Tempern und/oder andere Prozesse umfassen. Der Träger 370 kann in einer bestimmten Ausführungsform ein Siliziumwafer sein. In den 15B-15E (sowie in anderen Figuren, die weiter unten noch beschrieben werden) weist die „z“-Richtung von der Rückseite der Vorrichtung 200 zur Vorderseite der Vorrichtung 200, während die „-z“-Richtung von der Vorderseite der Vorrichtung 200 zur Rückseite der Vorrichtung 200 weist.
  • In Operationen 132 dünnt das Verfahren 100 (1C) die Vorrichtung 200 von der Rückseite der Vorrichtung 200 her aus, bis die Halbleiterschicht 204 von der Rückseite der Vorrichtung 200 her freigelegt ist. Die resultierende Struktur ist in den 16A-16E gemäß einigen Ausführungsformen gezeigt. 16A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 16B, 16C, 16D und 16E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 16A. Die Isolationsmerkmale 230 und die Halbleiterschicht 239 können in verschiedenen Ausführungsformen gegebenenfalls durch die Operation 132 freigelegt werden. Der Ausdünnungsprozess kann einen mechanischen Schleifprozess und/oder einen chemischen Ausdünnungsprozess umfassen. Ein wesentlicher Betrag an Substratmaterial kann während eines mechanischen Schleifprozesses zuerst von dem Substrat 201 entfernt werden. Danach kann ein chemischer Ausdünnungsprozess eine Ätzchemikalie auf die Rückseite des Substrats 201 auftragen, um das Substrat 201 weiter auszudünnen.
  • Bei Operation 134 ätzt das Verfahren 100 (1C) die Halbleiterschicht 204 selektiv, um Gräben 272 über der Rückseite der Gate-Stapel 240' und den Drain-Merkmalen 260 zu bilden. Die resultierende Struktur ist in den 17A-17E gemäß einigen Ausführungsformen gezeigt. 17A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 17B, 17C, 17D und 17E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 17A. In der vorliegenden Ausführungsform wendet die Operation 134 einen Ätzprozess an, der so abgestimmt ist, dass er für die Materialien der Halbleiterschicht 204 (wie zum Beispiel Si in einer Ausführungsform) selektiv ist und mit allenfalls minimalem Ätzen der Drain-Merkmale 260, der Gate-Stapel 240' (insbesondere der dielektrischen Gate-Schicht 349 und der Gate-Grenzflächenschicht (falls vorhanden), der Isolationsmerkmale 230 und der Halbleiterschicht 239 (wie zum Beispiel SiGe in einer Ausführungsform) ausgeführt wird. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere Ätzverfahren sein. Genauer gesagt, ist in der vorliegenden Ausführungsform das Ätzen der Halbleiterschicht 204 selbstjustierend. Mit anderen Worten: Die Operation 134 braucht keine Ätzmaske (zum Beispiel eine Ätzmaske, die durch Photolithografieprozesse gebildet wird) herzustellen, um die Halbleiterschicht 204 zu ätzen. Vielmehr beruht sie auf der Ätzselektivität der Materialien in der Halbleiterschicht 204 und den sie umgebenden Schichten.
  • In Operation 136 bildet das Verfahren 100 (1C) eine dielektrische Auskleidung 274 und eine oder mehrere dielektrische Schichten 276, um die Gräben 272 zu füllen. Die resultierende Struktur ist in den 18A-18E gemäß einigen Ausführungsformen gezeigt. 18A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 18B, 18C, 18D und 18E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 18A. In einer Ausführungsform enthält die dielektrische Auskleidung 274 Siliziumnitrid, und die eine oder die mehreren dielektrischen Schichten 276 enthalten Siliziumoxid. In einigen Ausführungsformen enthält die dielektrische Auskleidung 274 andere dielektrische Materialien wie zum Beispiel La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Y2O3, AlON, TaCN, ZrSi oder ein oder mehrere andere geeignete Materialien. Die dielektrische Schicht 274 kann eine im Wesentlichen gleichmäßige Dicke entlang der verschiedenen Flächen der Gräben 272 haben und kann durch CVD, PVD, ALD oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen können die eine oder die mehreren dielektrischen Schichten 276 ein aus Tetraethylorthosilikat (TEOS) gebildetes Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid wie zum Beispiel Borphosphosilikatglas (BPSG), fluordotiertes Silikatglas (FSG), Phosphosilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien umfassen. Die eine oder die mehreren dielektrischen Schichten 276 können durch PECVD (plasmaverstärkte CVD), FCVD (fließfähige CVD) oder andere geeignete Verfahren gebildet werden. Die Operation 136 kann des Weiteren einen CMP-Prozess durchführen, um die Rückseite der Vorrichtung 200 zu planarisieren und die Halbleiterschicht 239 für die weitere Bearbeitung freizulegen.
  • In Operation 138 entfernt das Verfahren 100 (1C) die Halbleiterschicht 239 von der Rückseite der Vorrichtung 200 her. Die resultierende Struktur ist in den 19A-19E gemäß einigen Ausführungsformen gezeigt. 19A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 19B, 19C, 19D und 19E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 19A. In der vorliegenden Ausführungsform wendet die Operation 138 einen Ätzprozess an, der so abgestimmt ist, dass er für die Materialien der Halbleiterschicht 239 (wie zum Beispiel SiGe in einer Ausführungsform) selektiv ist und ein allenfalls minimales Ätzen der dielektrischen Auskleidung 274, der einen oder der mehreren dielektrischen Schichten 276, der Isolationsmerkmale 230 und der dielektrischen Schicht 262 ausführt. Der Ätzprozess kann das Source-Merkmal 260 teilweise ätzen. Der Ätzprozess führt zu einem Graben 278, der das Source-Merkmal 260 von der Rückseite der Vorrichtung 200 her freilegt. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere Ätzverfahren sein. Genauer gesagt, ist in der vorliegenden Ausführungsform das Ätzen der Halbleiterschicht 239 selbstjustierend. Mit anderen Worten: Die Operation 138 braucht keine Ätzmaske (zum Beispiel eine Ätzmaske, die durch Photolithografieprozesse gebildet wird) herzustellen, um die Halbleiterschicht 239 zu ätzen. Vielmehr beruht sie auf der Ätzselektivität der Materialien in der Halbleiterschicht 239 und den sie umgebenden Schichten. Dadurch entstehen vorteilhafterweise die Gräben 278 in einer solchen Weise, dass sie auf das darunter liegende Source-Merkmal 260 ohne Fehlausrichtungen ausgerichtet sind, wie sie zum Beispiel durch die photolithografische Überlagerungsverschiebung entstehen. Die Verwendung dieses Verfahrens führt zu einem rückseitigen Source-Kontakt (oder einer rückseitigen Source-Durchkontaktierung), der idealerweise auf das Source-Merkmal 260 ausgerichtet ist, wie weiter unten noch besprochen wird.
  • In Operation 140 entfernt das Verfahren 100 (1C) die in den Gräben 278 freigelegte dielektrische Schicht 262 von der Rückseite der Vorrichtung 200 her. Die resultierende Struktur ist in den 20A-20E gemäß einigen Ausführungsformen gezeigt. 20A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 20B, 20C, 20D und 20E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 20A. In der vorliegenden Ausführungsform wendet die Operation 140 einen Ätzprozess an, der so abgestimmt ist, dass er für die Materialien der dielektrischen Schicht 262 selektiv ist und ein allenfalls minimales Ätzen der dielektrischen Auskleidung 274, der einen oder der mehreren dielektrischen Schichten 276, der Isolationsmerkmale 230, der dielektrischen Schicht 232, des vorderseitigen Silicid-Merkmals 273 und des Source-Merkmals 260 ausführt. In einigen Ausführungsformen kann der Ätzprozess das Source-Merkmal 260 und/oder das Silicid-Merkmal 273 teilweise ätzen. Als ein Ergebnis des Ätzprozesses legt der Graben 278 nun mehrere Flächen des Source-Merkmals 260 (insbesondere die Seitenflächen des Source-Merkmals 260) sowie das Silicid-Merkmal 273 frei. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen oder andere Ätzverfahren sein. Genauer gesagt, ist in der vorliegenden Ausführungsform das Ätzen der dielektrischen Schicht 262 selbstjustierend. Mit anderen Worten: Die Operation 140 braucht keine Ätzmaske (zum Beispiel eine Ätzmaske, die durch Photolithografieprozesse gebildet wird) herzustellen, um die die dielektrische Schicht 262 zu ätzen. Vielmehr beruht sie auf der Ätzselektivität der Materialien in der dielektrischen Schicht 262 und den sie umgebenden Schichten.
  • In Operationen 142 bildet das Verfahren 100 (1C) ein rückseitiges Source-Silicid-Merkmal 280 und einen rückseitiges Source-Kontakt 282. Die resultierende Struktur ist in den 21A-21E gemäß einigen Ausführungsformen gezeigt. 21A veranschaulicht eine Draufsicht auf die Vorrichtung 200, und 21B, 21C, 21D und 21E veranschaulichen teilweise Querschnittsansichten der Vorrichtung 200 entlang der Linie B-B, der Linie C-C, der Linie D-D bzw. der Linie E-E in 21A. Wie in 21D veranschaulicht, legt sich das Silicid-Merkmal 280 um drei Flächen des Source-Merkmals 260 herum, einschließlich der Rückseitenfläche und zweier Seitenwandflächen. Das rückseitige Source-Silicid-Merkmal 280 und das vorderseitige Source-Silicid-Merkmal 273 sind miteinander verbunden. Mit anderen Worten: In dieser Querschnittsansicht legen sich die Silicid-Merkmale 273 und 280 vollständig um das Source-Merkmal 260 herum. Dies reduziert vorteilhaft den Source-Widerstand. In der „x“-Richtung ist das Source-Merkmal 260 mit den Kanalschichten 215 verbunden, wie in 21B gezeigt. Des Weiteren richtet sich der rückseitige Source-Kontakt 282 aufgrund der oben mit Bezug auf 20D besprochenen selbstausrichtenden Ätzprozesse selbst auf das Source-Merkmal 260 aus. Daher ist er von den nahegelegenen Gate-Stapeln 240' durch die dielektrischen Schichten 274 und 276 isoliert, wie in 21B gezeigt. Der selbstjustierende rückseitige Kontakt 282 minimiert das Risiko eines Kurzschlusses zwischen dem Source-Merkmal 260 und den nahegelegenen Gate-Stapeln 240'.
  • In einigen Ausführungsformen ähnelt der Prozess zum Bilden des rückseitigen Source-Silicid-Merkmals 280 dem für das vorderseitige Source-Silicid-Merkmal 273, und der Prozess zum Bilden des rückseitigen Source-Kontakts 282 ähnelt dem für den vorderseitigen Source-Kontakt 275. In einer Ausführungsform umfasst die Operation 142 das Abscheiden eines oder mehrerer Metalle in den Löchern 278, das Ausführen eines Temperungsprozesses an der Vorrichtung 200, um eine Reaktion zwischen dem einen oder den mehreren Metallen und dem Source-Merkmal 260 zu bewirken, um das Silicid-Merkmal 280 zu erzeugen, und das Entfernen nicht-reagierter Abschnitte des einen oder der mehreren Metalle, wobei das Silicid-Merkmal 280 in den Löchern 278 zurückbleibt. Das eine oder die mehreren Metalle können Titan (Ti), Tantal (Ta), Wolfram (W), Nickel (Ni), Platin (Pt), Ytterbium (Yb), Iridium (Ir), Erbium (Er), Cobalt (Co) oder eine Kombination davon (zum Beispiel eine Legierung aus zwei oder mehr Metallen) enthalten und können durch CVD, PVD, ALD oder andere geeignete Verfahren abgeschieden werden. Das Silicid-Merkmal 280 kann Titansilicid (TiSi), Nickelsilicid (NiSi), Wolframsilicid (WSi), Nickel-Platin-Silicid (NiPtSi), Nickel-Platin-Germanium-Silicid (NiPtGeSi), Nickel-Germanium-Silicid (NiGeSi), Ytterbium-Silicid (YbSi), Platin-Silicid (PtSi), Iridium-Silicid (IrSi), Erbium-Silicid (ErSi), Cobalt-Silicid (CoSi) oder andere geeignete Verbindungen enthalten. In einer Ausführungsform kann der Source-Kontakt 282 eine leitfähige Sperrschicht und eine Metallfüllschicht über der leitfähigen Sperrschicht aufweisen. Die leitfähige Sperrschicht dient dazu zu verhindern, dass Metallmaterialien der Metallfüllschicht in die dielektrischen Schichten neben den Source-Kontakten 282, wie zum Beispiel die Schichten 230 und 274, hinein diffundieren. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie zum Beispiel Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN), oder Kombinationen davon enthalten und kann durch CVD, PVD, ALD und/oder andere geeignete Prozesse gebildet werden. Die Metallfüllschicht kann Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Aluminium (AI), Titan (Ti), Tantal (Ta) oder andere Metalle enthalten und kann durch CVD, PVD, ALD, Plattieren oder andere geeignete Prozesse gebildet werden. In einigen Ausführungsformen wird die leitfähige Sperrschicht in dem Source-Kontakt 282 weggelassen. Die Operation 142 kann einen CMP-Prozess durchführen, um überschüssige Materialien des Source-Kontakts 282 zu entfernen. Wie in den 21C und 21E gezeigt, sind die Gate-Stapel 240' und die Drain-Merkmale 260 vor den verschiedenen Abscheidungs- und Ätzprozessen in der Operation 142 geschützt.
  • In Operation 144 bildet das Verfahren 100 (1C) rückseitige Stromschienen 284 und eine rückseitige Interconnect-Verbindung 286. Die resultierende Struktur ist in den 22A-22B gemäß einigen Ausführungsformen gezeigt. 22A veranschaulicht eine Draufsicht der Vorrichtung 200, und 22B veranschaulichen eine Querschnittsansicht der Vorrichtung 200 in einem Ausschnitt entlang der Linie B-B Fig. in 22A. Wie in 22B veranschaulicht, ist der rückseitige Source-Kontakt 282 elektrisch mit den rückseitigen Stromschienen 284 verbunden. In einer Ausführungsform können die rückseitigen Stromschienen 284 unter Verwendung eines Damaszenprozesses, eines Doppeldamaszenprozesses, eines Metallstrukturierungsprozesses oder anderer geeigneter Prozesse gebildet werden. Die rückseitigen Stromschienen 284 können Wolfram (W), Cobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Aluminium (AI), Titan (Ti), Tantal (Ta) oder andere Metalle enthalten und können durch CVD, PVD, ALD, Plattieren oder andere geeignete Prozesse abgeschieden werden. Obgleich in 22B nicht gezeigt, sind die rückseitigen Stromschienen 284 in eine oder mehrere dielektrische Schichten eingebettet, und die rückseitige Interconnect-Verbindung 286 enthält Drähte und Durchkontaktierungen, die in eine oder mehrere dielektrische Schichten eingebettet sind. In einigen Ausführungsformen werden die rückseitigen Stromschienen 284 als Teil der rückseitigen Interconnect-Verbindung 286 angesehen. Das Vorhandensein der rückseitigen Stromschienen 284 erhöht vorteilhaft die Anzahl der in der Vorrichtung 200 verfügbaren Metallbahnen für ein direktes Verbinden mit Source/Drain-Kontakten und Durchkontaktierungen. Es erhöht außerdem die Gate-Dichte für eine höhere Vorrichtungsintegration als andere Strukturen ohne die rückseitigen Stromschienen 284. Die rückseitigen Stromschienen 284 können breiter dimensioniert sein als die Metallbahnen der ersten Ebene (Mo) auf der Vorderseite der Vorrichtung 200, was den Widerstand der rückseitigen Stromschienen vorteilhaft reduziert.
  • In Operation 146 führt das Verfahren 100 (1C) weitere Herstellungsprozesse an der Vorrichtung 200 durch. Zum Beispiel kann sie Passivierungsschichten auf der Rückseite der Vorrichtung 200 bilden, den Träger 370 entfernen und weitere BEOL-Prozesse durchführen.
  • In den obigen Ausführungen wird das Source-Merkmal 260 sowohl mit vorderseitigen und rückseitigen Silicid-Merkmalen als auch mit vorderseitigen und rückseitigen Kontakten gebildet, während das Drain-Merkmal 260 mit einem vorderseitigen Silicid-Merkmal und einem vorderseitigen Kontakt gebildet wird und von rückseitigen Stromschienen isoliert ist. In einer alternativen Ausführungsform kann das Drain-Merkmal 260 sowohl mit vorderseitigen und rückseitigen Silicid-Merkmalen als auch mit vorderseitigen und rückseitigen Kontakten gebildet werden, während das Source-Merkmal 260 mit einem vorderseitigen Silicid-Merkmal und einem vorderseitigen Kontakt gebildet wird und von den rückseitigen Stromschienen isoliert ist. Dies kann erreicht werden, indem man in der obigen Ausführungsform die Prozesse, die speziell auf die Source-Region angewendet werden, mit denen, die speziell auf die Drain-Region angewendet werden, vertauscht. Zum Beispiel kann die Halbleiterschicht 239 in der Drain-Region angeordnet werden, muss aber nicht in der Source-Region angeordnet werden. In einer anderen alternativen Ausführungsform können sowohl das Source-Merkmal 260 als auch das Drain-Merkmal 260 sowohl mit vorderseitigen und rückseitigen Silicid-Merkmalen als auch mit vorderseitigen und rückseitigen Kontakten gebildet werden. Dies kann erreicht werden, indem man in der obigen Ausführungsform die Prozesse, die speziell auf die Source-Region angewendet werden, sowohl auf die Source-Region als auch auf die Drain-Region anwendet. Zum Beispiel kann die Halbleiterschicht 239 sowohl in der Source-Region als auch in der Drain-Region angeordnet werden.
  • Ohne darauf beschränkt zu sein, realisieren die Ausführungsformen der vorliegenden Offenbarung einen oder mehrere der folgenden Vorteile. Zum Beispiel bilden Ausführungsformen der vorliegenden Offenbarung Silicid-Merkmale, die sich vollständig um ein Source-Merkmal herum legen, was vorteilhaft den Source-Widerstand reduziert. Außerdem bilden Ausführungsformen der vorliegenden Offenbarung einen rückseitigen Source-Kontakt unter Verwendung eines selbstjustierenden Prozesses, wodurch die Risiken eines Kurzschlusses des Source-Merkmals mit nahegelegenen Leitern, einschließlich der Gate-Stapel, minimiert werden. Ausführungsformen der vorliegenden Offenbarung lassen sich leicht in bestehende Halbleiterfertigungsprozesse integriert werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleiterstruktur, die aufweist: ein Source-Merkmal; ein Drain-Merkmal; eine oder mehrere Kanalschichten, die das Source-Merkmal und das Drain-Merkmal verbinden; eine Gate-Struktur zwischen dem Source-Merkmal und dem Drain-Merkmal, wobei die Gate-Struktur jede der einen oder der mehreren Kanalschichten in Eingriff nimmt; ein erstes Source-Silicid-Merkmal über dem Source-Merkmal; einen Source-Kontakt über dem ersten Source-Silicid-Merkmal; ein zweites Source-Silicid-Merkmal unter dem Source-Merkmal; eine Durchkontaktierung unter dem zweiten Source-Silicid-Merkmal; und eine Stromschiene unter der Durchkontaktierung, wobei das erste und das zweite Source-Silicid-Merkmal das Source-Merkmal in einer Querschnittsansicht vollständig umgeben.
  • In einer Ausführungsform enthält die Halbleiterstruktur des Weiteren ein Drain-Silicid-Merkmal über dem Drain-Merkmal; einen Drain-Kontakt über dem Drain-Silicid-Merkmal; ein erstes dielektrisches Merkmal unter dem Drain-Merkmal, das sich von dem Drain-Merkmal zu der Stromschiene erstreckt; eine erste dielektrische Schicht an einer Seitenwand des Drain-Merkmals; und einen Luftspalt, der mehrere Seiten der ersten dielektrischen Schicht freilegt.
  • In einigen Ausführungsformen der Halbleiterstruktur ist das zweite Source-Silicid-Merkmal auch an einer Seitenwand des Source-Merkmals angeordnet und ist mit dem ersten Source-Silicid-Merkmal verbunden. In einigen Ausführungsformen weist die Halbleiterstruktur des Weiteren eine erste Interconnect-Struktur über dem Source-Kontakt auf. In einer weiteren Ausführungsform weist die Halbleiterstruktur des Weiteren eine zweite Interconnect-Struktur unter der Stromschiene auf.
  • In einer Ausführungsform weist die Halbleiterstruktur außerdem ein erstes dielektrisches Merkmal unter der Gate-Struktur auf, das sich von der Gate-Struktur zu der Stromschiene erstreckt. In einer Ausführungsform der Halbleiterstruktur enthält die Durchkontaktierung eines von Cu, Al, Co, W, Ti, Ta, Mo und Ru. In einigen Ausführungsformen enthält die Stromschiene eines von Cu, Al, Co, W, Ti, Ta, Mo und Ru.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleiterstruktur, die aufweist: eine Stromschiene auf einer Rückseite der Halbleiterstruktur; eine erste Interconnect-Struktur auf einer Vorderseite der Halbleiterstruktur; ein Source-Merkmal, ein Drain-Merkmal, mehrere Kanalschichten und eine Gate-Struktur, die sich zwischen der Stromschiene und der ersten Interconnect-Struktur befinden, wobei die mehreren Kanalschichten das Source-Merkmal und das Drain-Merkmal verbinden und die Gate-Struktur sich jede der Kanalschichten herum legt; ein erstes Source-Silicid-Merkmal, das auf einer Rückseite des Source-Merkmals und zwischen dem Source-Merkmal und der Stromversorgungsschiene angeordnet ist, wobei das erste Source-Silicid-Merkmal auch an Seitenwänden des Source-Merkmals angeordnet ist, die sich von der Rückseite des Source-Merkmals in Richtung der Vorderseite der Halbleiterstruktur erstrecken; und eine erste Durchkontaktierung, die das erste Source-Silicid-Merkmal und die Stromversorgungsschiene verbindet.
  • In einer Ausführungsform enthält die Halbleiterstruktur des Weiteren ein zweites Source-Silicid-Merkmal, das auf einer Vorderseite des Source-Merkmals angeordnet ist und mit dem ersten Source-Silicid-Merkmal verbunden ist; und einen Source-Kontakt, der auf dem zweiten Source-Silicid-Merkmal angeordnet ist und das zweite Source-Silicid-Merkmal mit der ersten Interconnect-Struktur verbindet.
  • In einer anderen Ausführungsform umfasst die Halbleiterstruktur des Weiteren ein erstes dielektrisches Merkmal zwischen dem Drain-Merkmal und der Stromschiene und isoliert das Drain-Merkmal von der Stromschiene. In einer weiteren Ausführungsform umfasst die Halbleiterstruktur des Weiteren eine erste dielektrische Schicht an Seitenwänden des Drain-Merkmals und einen Luftspalt, der mehrere Flächen der ersten dielektrischen Schicht freilegt. In einer weiteren Ausführungsform umfasst die Halbleiterstruktur des Weiteren ein Drain-Silicid-Merkmal, das auf einer Vorderseite des Drain-Merkmals angeordnet ist, und einen Drain-Kontakt, der auf dem Drain-Silicid-Merkmal angeordnet ist.
  • In einigen Ausführungsformen umfasst die Halbleiterstruktur außerdem eine zweite Interconnect-Struktur auf der Rückseite der Halbleiterstruktur, wobei die Stromschiene mit der zweiten Interconnect-Struktur verbunden ist.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren, das umfasst: Bereitstellen einer Struktur, die ein Substrat, einen Stapel aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die abwechselnd Schicht für Schicht über dem Substrat gestapelt sind, eine Opfer-Gate-Struktur, die über einer Kanalregion des Stapels angeordnet ist, und Gate-Abstandshalter an gegenüberliegenden Seitenwänden der Opfer-Gate-Struktur aufweist. Das Verfahren umfasst des Weiteren: Ätzen des Stapels neben den Gate-Abstandshaltern, um einen Source-Graben und einen Drain-Graben auf beiden Seiten der Opfer-Gate-Struktur zu bilden; epitaxiales Aufwachsen eines Source-Merkmals in dem Source-Graben und eines Drain-Merkmals in dem Drain-Graben; Bilden einer ersten dielektrischen Schicht an Seitenflächen des Source-Merkmals, Seitenflächen des Drain-Merkmals, Seitenflächen des Source-Grabens, und Seitenflächen des Drain-Grabens; und Bilden einer Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) über der ersten dielektrischen Schicht, dem Source-Merkmal und dem Drain-Merkmal, wobei ein erster Luftspalt zwischen der CESL und der ersten dielektrischen Schicht in dem Source-Graben versiegelt ist und ein zweiter Luftspalt zwischen der CESL und der ersten dielektrischen Schicht in dem Drain-Graben versiegelt ist.
  • In einer Ausführungsform umfasst das Verfahren des Weiteren: Ersetzen der Opfer-Gate-Struktur durch ein Metall-Gate mit hohem k-Wert. In einer weiteren Ausführungsform umfasst das Verfahren des Weiteren: Bilden eines ersten Source-Silicid-Merkmals über dem Source-Merkmal und der CESL; Bilden eines Drain-Silicid-Merkmals über dem Drain-Merkmal und der CESL; Bilden eines Source-Kontakts über dem ersten Source-Silicid-Merkmal; und Bilden eines Drain-Kontakts über dem Drain-Silicid-Merkmal. In einer weiteren Ausführungsform umfasst das Verfahren des Weiteren: Bonden einer Vorderseite der Struktur an einen Trägerwafer, wobei sich das Substrat auf einer Rückseite der Struktur befindet; Ausdünnen der Struktur von der Rückseite der Struktur her, bis eine Siliziumschicht des Substrats frei liegt, wobei die Siliziumschicht über einer Rückseite des Metall-Gates mit hohem k-Wert und dem Drain-Merkmal angeordnet ist; und Ersetzen der Siliziumschicht durch ein oder mehrere dielektrische Merkmale.
  • In einigen Ausführungsformen, bei denen das Ausdünnen der Struktur auch ein Silizium-Germanium-Merkmal freilegt, das über dem Source-Merkmal angeordnet ist, umfasst das Verfahren des Weiteren: Entfernen des Silizium-Germanium-Merkmals, um eine Rückseite des Source-Merkmals und die erste dielektrische Schicht an den Seitenflächen des Source-Merkmals freizulegen; Entfernen der ersten dielektrischen Schicht an den Seitenflächen des Source-Merkmals, wodurch die Seitenflächen des Source-Merkmals freigelegt werden; und Bilden eines zweiten Source-Silicid-Merkmals auf der Rückseite des Source-Merkmals und an den Seitenflächen des Source-Merkmals. In einer weiteren Ausführungsform umfasst das Verfahren des Weiteren: Bilden einer Durchkontaktierung auf dem zweiten Source-Silicid-Merkmal.
  • Das oben Dargelegte skizzierte Merkmale verschiedener Ausführungsformen, damit der Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Durchschnittsfachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Durchschnittsfachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleiterstruktur, die umfasst: ein Source-Merkmal; ein Drain-Merkmal; eine oder mehrere Kanalschichten, die das Source-Merkmal und das Drain-Merkmal verbinden; eine Gate-Struktur zwischen dem Source-Merkmal und dem Drain-Merkmal, wobei die Gate-Struktur jede der einen oder der mehreren Kanalschichten in Eingriff nimmt; ein erstes Source-Silicid-Merkmal über dem Source-Merkmal; einen Source-Kontakt über dem ersten Source-Silicid-Merkmal; ein zweites Source-Silicid-Merkmal unter dem Source-Merkmal; eine Durchkontaktierung unter dem zweiten Source-Silicid-Merkmal; und eine Stromschiene unter der Durchkontaktierung, wobei das erste und das zweite Source-Silicid-Merkmal das Source-Merkmal in einer Querschnittsansicht vollständig umgeben.
  2. Halbleiterstruktur nach Anspruch 1, die des Weiteren umfasst: ein Drain-Silicid-Merkmal über dem Drain-Merkmal; einen Drain-Kontakt über dem Drain-Silicid-Merkmal; ein erstes dielektrisches Merkmal unter dem Drain-Merkmal, das sich von dem Drain-Merkmal zu der Stromschiene erstreckt; eine erste dielektrische Schicht an einer Seitenwand des Drain-Merkmals; und einen Luftspalt, der mehrere Seiten der ersten dielektrischen Schicht freilegt.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, wobei das zweite Source-Silicid-Merkmal ebenfalls an einer Seitenwand des Source-Merkmals angeordnet ist und mit dem ersten Source-Silicid-Merkmal verbunden ist.
  4. Halbleiterstruktur nach einem der vorangehenden Ansprüche, die des Weiteren eine erste Interconnect-Struktur über dem Source-Kontakt umfasst.
  5. Halbleiterstruktur nach Anspruch 4, die des Weiteren eine zweite Interconnect-Struktur unter der Stromschiene umfasst.
  6. Halbleiterstruktur nach Anspruch 1, die des Weiteren ein erstes dielektrisches Merkmal unter der Gate-Struktur umfasst, das sich von der Gate-Struktur zu der Stromschiene erstreckt.
  7. Halbleiterstruktur nach einem der vorangehenden Ansprüche, wobei die Durchkontaktierung eines von Cu, Al, Co, W, Ti, Ta, Mo und Ru enthält.
  8. Halbleiterstruktur nach einem der vorangehenden Ansprüche, wobei die Stromschiene eines von Cu, Al, Co, W, Ti, Ta, Mo und Ru enthält.
  9. Halbleiterstruktur, die umfasst: eine Stromschiene auf einer Rückseite der Halbleiterstruktur; eine erste Interconnect-Struktur auf einer Vorderseite der Halbleiterstruktur; ein Source-Merkmal, ein Drain-Merkmal, mehrere Kanalschichten und eine Gate-Struktur, die sich zwischen der Stromschiene und der ersten Interconnect-Struktur befinden, wobei die mehreren Kanalschichten das Source-Merkmal und das Drain-Merkmal verbinden und die Gate-Struktur sich jede der Kanalschichten herum legt; ein erstes Source-Silicid-Merkmal, das auf einer Rückseite des Source-Merkmals und zwischen dem Source-Merkmal und der Stromversorgungsschiene angeordnet ist, wobei das erste Source-Silicid-Merkmal auch an Seitenwänden des Source-Merkmals angeordnet ist, die sich von der Rückseite des Source-Merkmals in Richtung der Vorderseite der Halbleiterstruktur erstrecken; und eine erste Durchkontaktierung, die das erste Source-Silicid-Merkmal und die Stromversorgungsschiene verbindet.
  10. Halbleiterstruktur nach Anspruch 9, die des Weiteren umfasst: ein zweites Source-Silicid-Merkmal, das auf einer Vorderseite des Source-Merkmals angeordnet ist und mit dem ersten Source-Silicid-Merkmal verbunden ist; und einen Source-Kontakt, der auf dem zweiten Source-Silicid-Merkmal angeordnet ist und das zweite Source-Silicid-Merkmal mit der ersten Interconnect-Struktur verbindet.
  11. Halbleiterstruktur nach Anspruch 9 oder 10, die des Weiteren umfasst: ein erstes dielektrisches Merkmal zwischen dem Drain-Merkmal und der Stromschiene und isoliert das Drain-Merkmal von der Stromschiene.
  12. Halbleiterstruktur nach Anspruch 11, die des Weiteren umfasst: eine erste dielektrische Schicht an Seitenwänden des Drain-Merkmals; und einen Luftspalt, der mehrere Flächen der ersten dielektrischen Schicht freilegt.
  13. Halbleiterstruktur nach Anspruch 12, die des Weiteren umfasst: ein Drain-Silicid-Merkmal, das an einer Vorderseite des Drain-Merkmals angeordnet ist; und einen Drain-Kontakt, der auf dem Drain-Silicid-Merkmal angeordnet ist.
  14. Halbleiterstruktur nach einem der vorangehenden Ansprüche 9 bis 13, die des Weiteren eine zweite Interconnect-Struktur auf der Rückseite der Halbleiterstruktur umfasst, wobei die Stromschiene mit der zweiten Interconnect-Struktur verbunden ist.
  15. Verfahren, das umfasst: Bereitstellen einer Struktur, die ein Substrat, einen Stapel aus ersten Halbleiterschichten und zweiten Halbleiterschichten, die abwechselnd Schicht für Schicht über dem Substrat gestapelt sind, eine Opfer-Gate-Struktur, die über einer Kanalregion des Stapels angeordnet ist, und Gate-Abstandshalter an gegenüberliegenden Seitenwänden der Opfer-Gate-Struktur aufweist; Ätzen des Stapels neben den Gate-Abstandshaltern, um einen Source-Graben und einen Drain-Graben auf beiden Seiten der Opfer-Gate-Struktur zu bilden; epitaxiales Aufwachsen eines Source-Merkmals in dem Source-Graben und eines Drain-Merkmals in dem Drain-Graben; Bilden einer ersten dielektrischen Schicht an Seitenflächen des Source-Merkmals, Seitenflächen des Drain-Merkmals, Seitenflächen des Source-Grabens, und Seitenflächen des Drain-Grabens; und Bilden einer Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) über der ersten dielektrischen Schicht, dem Source-Merkmal und dem Drain-Merkmal, wobei ein erster Luftspalt zwischen der CESL und der ersten dielektrischen Schicht in dem Source-Graben versiegelt ist und ein zweiter Luftspalt zwischen der CESL und der ersten dielektrischen Schicht in dem Drain-Graben versiegelt ist.
  16. Verfahren nach Anspruch 15, das des Weiteren umfasst: Ersetzen der Opfer-Gate-Struktur durch ein Metall-Gate mit hohem k-Wert.
  17. Verfahren nach Anspruch 16, das des Weiteren umfasst: Bilden eines ersten Source-Silicid-Merkmals über dem Source-Merkmal und der CESL; Bilden eines Drain-Silicid-Merkmals über dem Drain-Merkmal und der CESL; Bilden eines Source-Kontakts über dem ersten Source-Silicid-Merkmal; und Bilden eines Drain-Kontakts über dem Drain-Silicid-Merkmal.
  18. Verfahren nach Anspruch 17, das des Weiteren umfasst: Bonden einer Vorderseite der Struktur an einen Trägerwafer, wobei sich das Substrat auf einer Rückseite der Struktur befindet; Ausdünnen der Struktur von der Rückseite der Struktur her, bis eine Siliziumschicht des Substrats frei liegt, wobei die Siliziumschicht über einer Rückseite des Metall-Gates mit hohem k-Wert und dem Drain-Merkmal angeordnet ist; und Ersetzen der Siliziumschicht durch ein oder mehrere dielektrische Merkmale.
  19. Verfahren nach Anspruch 18, wobei das Ausdünnen der Struktur auch ein Silizium-Germanium-Merkmal freilegt, das über dem Source-Merkmal angeordnet ist, und das des Weiteren umfasst: Entfernen des Silizium-Germanium-Merkmals, um eine Rückseite des Source-Merkmals und die erste dielektrische Schicht an den Seitenflächen des Source-Merkmals freizulegen; Entfernen der ersten dielektrischen Schicht an den Seitenflächen des Source-Merkmals, wodurch die Seitenflächen des Source-Merkmals freigelegt werden; und Bilden eines zweiten Source-Silicid-Merkmals auf der Rückseite des Source-Merkmals und an den Seitenflächen des Source-Merkmals.
  20. Verfahren nach Anspruch 19, das des Weiteren umfasst: Bilden einer Durchkontaktierung auf dem zweiten Source-Silicid-Merkmal.
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