CN107924947B - 用于器件两侧的金属的背面触点结构和制造 - Google Patents

用于器件两侧的金属的背面触点结构和制造 Download PDF

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Abstract

一种装置包括：电路结构，所述电路结构包括器件层，所述器件层包括多个器件，并包括第一侧和相对的第二侧；以及金属互连，所述金属互连从所述器件层的第二侧耦合到所述多个器件中的至少一个。一种方法包括：形成晶体管器件，所述晶体管器件包括位于源极区和漏极区之间的沟道以及在沟道上的限定器件的第一侧的栅电极；以及形成从所述器件的第二侧到所述源极区和所述漏极区中的一个的互连。

Description

用于器件两侧的金属的背面触点结构和制造
技术领域
包括具有来自器件背面的电连接的器件的半导体器件。
背景技术
过去几十年来，集成电路中部件的规模缩小是日益增长的半导体工业背后的驱动力。到越来越小的部件的规模缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
未来的电路器件，例如中央处理单元器件，将需要集成在单一管芯或芯片中的高性能器件和低电容、低功率器件。
附图说明
图1示出了在硅或绝缘体上硅(SOI)衬底的一部分上的鳍状物上形成的三维晶体管器件的顶侧透视图。
图2A-2C示出了穿过图1的横截面侧视图。
图3示出了在形成至三维晶体管器件结构的触点和互连之后的图1的结构。
图4A-4C示出了穿过图2的结构的横截面侧视图。
图5A-5C示出了在结构的反转或翻转和结构到载体的连接之后的图3的结构。
图6A-6C示出了在去除或减薄晶体管器件衬底以暴露晶体管器件的鳍状物的第二侧或背面之后的图5A-5C的结构。
图7A-7C示出了鳍状物的凹陷。
图8A-8C示出了在晶体管器件的鳍状物的背面上沉积和图案化具有到源极区和漏极区的开口的电介质材料之后的图7A-7C的结构。
图9A-9C示出了在到源极区和漏极区的背面开口中外延生长用于背面结形成的材料之后的图8A-8C的结构。
图10A-10C示出了在用导电接触材料填充电介质材料180中的过孔开口之后的图9A-9C的结构。
图11A-11C示出了图10A-10C的结构，并且示出了作为第一背面互连或金属层的一部分连接到至晶体管器件的源极的触点的互连。
图12A-12C示出了根据用于从这种器件的背面形成到器件的触点的另一实施例的在到源极区和漏极区的开口中沉积掺杂外延材料之后的图8A-8C的结构。
图13A-13C示出了在器件的源极区和漏极区中将掺杂剂从外延材料驱入到鳍状物中之后的图12A-12C的结构。
图14A-14C示出了在掺杂剂驱入工艺之后可任选去除外延材料之后的图13A-13C的结构。
图15A-15C示出了在与源极和漏极对准的区域中引入触点金属之后的图14A-14C的结构。
图16A-16C示出了根据从器件结构的背面形成到器件的触点的另一实施例的将注入物引入到器件的鳍状物的与源极区和漏极区对准的区域之后的图8A-8C的结构。
图17A-17C示出了在与器件的源极和漏极对准的区域中引入触点金属之后的图16A-16C的结构。
图18示出了根据另一实施例的在半导体或绝缘体上半导体(SOI)衬底的一部分上的鳍状物上形成的三维晶体管器件的顶侧透视图，其中将牺牲材料引入到源极区和漏极区中的鳍状物的基底处。
图19A-19C显示了穿过图18的结构的横截面侧视图。
图20A-20C示出了在第一级互连上引入电介质材料；结构的反转或翻转和结构到载体的连接；衬底的减薄和鳍状物的凹陷；以及限定用于与器件的源极和漏极的背面连接的鳍状物的区域之后的图19A-19C的结构。
图21A-21C示出了在去除在源极区和漏极区中邻近鳍状物的相对侧壁的牺牲材料之后的图20A-20C的结构。
图22A-22C示出了在用于形成在器件的背面上的背面结形成和触点的材料外延生长之后的结构。
图23示出了包括连接到封装衬底的集成电路芯片或管芯的组件的一个实施例的横截面示意性侧视图。
图24是从背面形成至三维晶体管器件的源极和漏极的触点以及背面金属化的过程的流程图。
图25是实现一个或多个实施例的内插层(interposer)。
图26示出了计算设备的实施例。
具体实施方式
本文描述的实施例针对包括器件下方或背面上的互连或布线的半导体器件。这些实施例通过使用背面显露和背面处理来实现。所描述的实施例包括一种装置，该装置包括电路结构，该电路结构包括器件层或层级，该器件层或层级包括多个器件并具有第一侧和相对的第二侧；以及从该层级的第二侧连接到多个器件中的至少一个的金属互连。还描述了用于形成这种器件的实施例，包括背面外延沉积、背面注入以及背面外延沉积和驱入的示例。背面显露处理允许可以制造的连接类型的灵活性。
图1-10C描述了形成包括在结构的非器件侧或背面上的电连接的非平面多栅极半导体器件的方法或过程。在一实施例中，器件是三维金属氧化物半导体场效应晶体管(MOSFET)，并且是隔离器件或者是多个嵌套器件中的一个器件。可以理解，对于典型的集成电路，可以在单个衬底上制造N沟道晶体管和P沟道晶体管以形成互补金属氧化物半导体(CMOS)集成电路。此外，可以制造额外的互连以便将这样的器件集成到集成电路中。
在制造诸如多栅极晶体管和FinFET的非平面晶体管时，可以使用非平面半导体本体来形成通常能够以相对小的栅极长度(例如，小于约30nm)完全耗尽的晶体管。这些半导体本体通常是鳍形的，并因此通常被称为晶体管“鳍状物”。例如，在三栅极晶体管中，晶体管鳍状物具有形成在体半导体衬底或绝缘体上硅衬底上的顶面和两个相对的侧壁。可以在半导体本体的顶面或上表面和侧壁上形成栅极电介质，并且可以在半导体本体的顶面或上表面上的栅极电介质上方并且与半导体本体的侧壁上的栅极电介质相邻地形成栅电极。由于栅极电介质和栅电极与半导体本体的三个表面相邻，因此形成三个单独的沟道和栅极。由于形成了三个单独的沟道，当晶体管导通时，半导体本体可以被完全耗尽。关于finFET晶体管，栅极材料和电极接触半导体本体的侧壁，使得形成两个单独的沟道。
图1示出了作为例如在晶圆上的集成电路管芯或芯片的一部分的半导体或绝缘体上半导体(SOI)衬底的一部分的顶侧透视图。具体而言，图1示出了包括硅或SOI的衬底110的结构100。覆盖衬底110的是可选的缓冲层120。在一个实施例中，缓冲层是在一个实施例中通过生长技术引入到衬底110上的硅锗缓冲层。代表性地，缓冲层120具有数百纳米(nm)数量级的代表性厚度。
在图1所示的实施例中，诸如N型晶体管器件或P型晶体管器件的晶体管器件的一部分设置在衬底110和可选的缓冲层120的表面(如所看到的上表面)上。在本实施例中，N型或P型晶体管器件的共同之处在于设置在缓冲层120的表面上的本体或鳍状物130。在一个实施例中，鳍状物130由诸如硅、硅锗的半导体材料或III-V族或IV-V族半导体材料的半导体材料形成。在一个实施例中，根据用于形成三维集成电路器件的常规处理技术来形成鳍状物130的材料。代表性地，在衬底上外延生长半导体材料，然后形成为鳍状物130(例如，通过掩模和蚀刻工艺)。
在一个实施例中，鳍状物130具有大于高度尺寸H的长度尺寸L。代表性的长度范围在10纳米(nm)到1毫米(mm)的数量级上，并且代表性的高度范围在5nm至200nm的数量级上。鳍状物130也具有宽度W，典型地在4-10nm的数量级。如图所示，鳍状物130是从衬底110的表面或在衬底110的表面上(或可选地从缓冲层120或在缓冲层120上)延伸的三维体。如图1所示的三维体是具有从缓冲层120的表面突出的相对侧面(第一和第二侧面)的矩形体，如所见的。可以理解的是，在处理这样的主体时，真实的矩形形状可能无法用可用的工具实现，并且可能导致其他形状。代表性的形状包括但不限于梯形(例如，基部比顶部宽)和拱形。
在图1的结构的实施例中设置在鳍状物130上的是栅极叠层。在一个实施例中，栅极叠层包括例如二氧化硅的栅极介电层或具有比二氧化硅大的介电常数的电介质材料(高k电介质材料)。在一个实施例中，设置在栅极介电层上的是例如金属的栅极125。栅极叠层可以包括在其相对侧上的电介质材料的间隔件150。用于间隔件150的代表性材料是诸如氮化硅(SiN)或碳氮化硅(SiCN)的低k材料。图1示出了邻近栅极叠层的侧壁且在鳍状物130上的间隔件150。结区(源极140A和漏极140B)形成在栅极叠层的相对侧上的鳍状物130上或中。
在一个实施例中，为了形成三维晶体管结构，在鳍状物130上，例如通过均厚沉积来形成栅极电介质材料，然后均厚沉积牺牲或虚拟栅极材料。在该结构上引入掩模材料并将其图案化以在指定的沟道区上保护栅极叠层材料(具有牺牲或虚拟栅极材料的栅极叠层)。然后使用蚀刻工艺去除不希望的区域中的栅极叠层材料，并在指定的沟道区上图案化栅极叠层。然后形成间隔件150。形成间隔件150的一种技术是在结构上沉积薄膜，保护期望的区域中的薄膜，然后蚀刻以将薄膜图案化成期望的间隔件尺寸。
在鳍状物130和间隔件150上形成包括牺牲或虚拟栅极材料的栅极叠层之后，在鳍状物130上或中形成结区域(源极和漏极)。源极和漏极形成在栅极叠层(栅极电介质上的牺牲栅电极)的相对侧上的鳍状物130中。在图1所示的实施例中，源极140A和漏极140B通过外延生长源极和漏极材料作为在鳍状物130的一部分上的包层而形成。源极140A和漏极140B的代表性材料包括但不限于：硅、硅锗或III-V族或IV-V族化合物半导体材料。源极140A和漏极140B可以可替换地通过去除鳍状物材料的部分并在去除鳍状物材料处的指定结区域中外延生长源极和漏极材料而形成。
在形成源极140A和漏极140B之后，在一个实施例中，去除牺牲栅极或虚拟栅极，并用栅电极材料替换。在一个实施例中，在去除牺牲或虚拟栅极叠层之前，将电介质材料沉积在结构上。在一个实施例中，电介质材料是沉积为均厚的二氧化硅或低k电介质材料，然后抛光以暴露牺牲或虚拟栅极125。然后通过例如蚀刻工艺去除牺牲或虚拟栅极和栅极电介质。
在去除牺牲或虚拟栅极和栅极电介质之后，在栅电极区域中形成栅极叠层。在包括栅极电介质和栅电极的结构上引入(例如沉积)栅极叠层。在一实施例中，栅电极叠层的栅电极125由金属栅极构成，而栅极介电层由介电常数大于二氧化硅的介电常数的材料(高K材料)构成。例如，在一个实施例中，栅极介电层127(参见图2A-2C)由诸如但不限于氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸锌铅或其组合的材料组成。在一个实施例中，栅电极125由金属层组成，例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在形成栅极叠层之后，在三维晶体管器件上(例如，在ILD0上)沉积二氧化硅或低k电介质材料的附加电介质材料，以将器件结构封装或嵌入在电介质材料中。图1示出了封装三维晶体管器件(例如，作为ILD0)的电介质材料155A。
图2A-2C示出了穿过图1的横截面侧视图。更具体地，图2A示出了作为穿过鳍状物130的横截面的通过图1的线A-A'的横截面侧视图；图2B示出了作为穿过源极140A的横截面的通过线B-B'的横截面；并且图2C示出了作为穿过栅电极125的横截面的通过线C-C'的横截面。在整个说明中将呈现相同的横截面(A-C)的取向。图3示出了在形成到三维晶体管器件结构的互连之后的图1的结构。在该实施例中，将电连接制作为到源极140A、漏极140B和栅电极125的第一互连层或金属层。代表性地，为了形成到源极140A、漏极140B和栅电极175的单独电触点，通过例如具有到源极140A、漏极140B和栅电极125中的每一个开口的掩模工艺初始形成到源极和栅电极的开口。蚀刻电介质材料以暴露源极和栅电极，然后去除掩模材料。接下来，将例如钨的触点材料引入到开口中，并且填充开口以形成到源极140A的触点165A、到漏极140B的触点165B和到栅电极125的触点175。电介质材料155的表面(如观察的顶面)然后可以用导电种子材料播种，然后用掩模材料图案化以限定用于具有暴露触点165A、触点165B和触点175的相应开口的互连路径的开口。然后通过电镀工艺引入诸如铜的导电材料以形成连接到至源极140A的触点165A的互连160A、连接到触点165B的互连160B和连接到栅电极125的触点175的互连170。然后可以去除掩模材料和不想要的种子材料。在形成作为初始金属层的互连之后，例如二氧化硅或低k电介质材料的电介质材料155B可以作为ILD1层被沉积在互连上和其周围。然后可以根据常规工艺形成额外的互连层。
图4A-4C示出了穿过图2的结构的横截面侧视图。具体而言，图4A示出了通过穿过鳍状物130的线A-A'的横截面；图4B示出了通过穿过源极140A的线B-B'的横截面；并且图4C示出通过穿过栅电极125的线C-C'的横截面侧视图。在图3和图4A-4C所示的图示中，形成第一级互连并连接到衬底110上的晶体管器件。应理解，可以通过本领域已知的技术在该第一级上形成额外的互连或金属化级。因此，下面的操作考虑了在结构的器件侧(器件层的器件侧)上具有一级或多级的互连或金属化的结构(结构100)。
图5A-5C示出了在结构的反转或翻转和结构到载体的连接之后的图3的结构。图5A-5C分别表示如上面关于图2A-2C和图4A-4C所述的穿过鳍状物130、漏极140B和栅电极125的横截面。参考图5A-5C，在该实施例中，将结构100翻转并连接到载体180。载体180例如是半导体晶圆。结构100可以通过粘合剂或其他粘合技术连接到载体180。
图6A-6C示出了在去除或减薄衬底110以暴露鳍状物130的第二侧或背面之后的图5A-5C的结构。在一个实施例中，衬底110可以通过例如机械研磨或蚀刻工艺的减薄工艺来去除。图6A-6C示出了从结构的第二侧或背面暴露的鳍状物130。在鳍状物130暴露之后，可以可选地使鳍状物凹陷。图7A-7C示出了在鳍状物130凹陷之后的图6A-6C的结构。在一个实施例中，为了使鳍状物130凹陷，可以利用借助相对于电介质材料155A对于鳍状物材料的去除具有选择性的蚀刻剂的蚀刻工艺。可替换地，具有暴露出鳍状物130的开口的掩模材料可以在电介质材料155的表面(暴露的背面)上被图案化。可以可选地通过例如蚀刻过程去除鳍状物130的材料以使鳍状物130凹陷，然后去除掩模材料。
图8A-8C示出了在鳍状物130的背面上沉积和图案化电介质材料之后的图7A-7C的结构。图8A-8C示出了通过例如均厚沉积工艺沉积例如二氧化硅或低K电介质材料的电介质材料181。一旦沉积后，可通过例如在电介质材料180的表面上形成具有例如与在鳍状物130的相对侧上的源极区和漏极区相对的开口或过孔的掩模材料来图案化电介质材料181。图8A示出了通过电介质材料181在鳍状物130的对应于鳍状物的源极区(源极140A)的背面上定向的开口182A、以及通过电介质材料181定向到鳍状物的漏极区(漏极140B)的开口182B。图8B示出了直径尺寸大于鳍状物130的宽度尺寸的开口(例如开口182A)。以这种方式，暴露出鳍状物130的背面以及鳍状物130的侧壁。图8B还示出了蚀刻继续通过该结构以暴露源极140A的背面。在一个实施例中，电介质材料图案化以形成开口182A和开口182B，使得每个开口具有分别暴露源极140A和漏极140B的背面的尺寸，以允许材料与源极和漏极接触，并代表性地允许其上的外延生长，如下面的操作中所述的。
图9A-9C示出了在外延生长用于背面结形成的材料之后的图8A-8C的结构。图9A示出了在与源极140A的背面对准的区域中的开口182A中的外延生长的材料185A和在与漏极140B的背面对准的鳍状物130上的开口182B中的外延生长的材料185B。图9B示出了在鳍状物130的侧壁上外延生长的并与先前在结构的第一侧或器件侧上形成的源极140A连接的材料185A。在一个实施例中，用于材料185A和材料185B的材料类似于源极140A和漏极140B的材料(例如，硅、硅锗或III-V族或IV-V族化合物半导体材料)。
图10A-10C示出了在用诸如钨的导电接触材料填充电介质材料180中的过孔开口之后的图9A-9C的结构。图10A示出了到与源极140A相关联的外延材料185B的触点186A和到与漏极140B相关联的外延材料185B的触点金属186B。图10B示出了到外延材料185B的触点金属186B。图10A和10B还分别示出了从结构的相对侧(第一侧或器件侧和背面或第二侧)到源极140A(经由接触材料)的连接。现在可以通过例如上面关于器件侧互连(参见图3和4A-4C以及所附的文字)描述的技术来形成到触点186A和186B的互连。图11A-11C示出了图10A-10C的结构，并且示出了作为第一背面互连或金属层的一部分连接到至源极140A的触点196A的互连190A。图11A-11C还示出了在互连或金属层上沉积二氧化硅或低k电介质材料的电介质材料155C之后的结构。在沉积电介质材料155C之后，可以通过例如电镀技术将一个或多个额外的互连级引入到电介质材料上，并且连接到本领域已知的器件或下面的互连。
图12A-12C示出了用于从这种器件的背面形成到器件的触点的可替换实施例。在该示例中，不是在鳍状物周围的触点区域中进行外延沉积，而是在掺杂的外延材料的外延沉积之后驱入掺杂剂以将鳍状物在触点区域中的一部分改性。图12A-12C示出了上面关于前述实施例描述的图8A-8C的结构。
图13A-13C示出了分别在器件的背面上与源极140A和漏极140B对准的电介质材料181的开口182A和电介质材料181的开口182B中引入的外延材料285。用于外延材料285的合适材料是用于PMOS器件的硅锗材料和用于NMOS器件的硅材料。用于PMOS或NMOS器件的外延材料285的其它合适材料包括硅、锗、硅锗、硅-锗-碳、碳-掺杂硅(仅NMOS)、锗-锡、和III-V族化合物半导体材料，例如砷化镓、砷化铟、砷化铟镓、磷化铟和氮化镓。
图13A-13C示出了在与源极140A和漏极140B对准的区域中从背面将掺杂剂从外延材料285驱入到鳍状物130中之后的图12A-12C的结构。驱入掺杂剂的一种技术是热工艺。代表性地，对于磷掺杂硅(对于NMOS)和硼掺杂硅(对于PMOS)的外延材料，热驱入代表性地涉及将结构加热到800-1100℃的温度达足够的时间段以允许掺杂剂从外延材料迁移到鳍状物130中。图13A-13C示出了鳍状物130中用掺杂剂284改性的区域。
图14A-14C示出了在掺杂剂驱入工艺之后分别在开口182A和开口182B中可任选去除外延材料285A之后的图13A-13C的结构。图15A-15C示出了在分别与源极140A和漏极140B对准并连接的区域中引入(例如沉积)触点金属之后的图14A-14C的结构。图15A示出了与鳍状物130的改性部分(用掺杂剂进行改性)接触的例如钨的触点金属286A和触点金属286B，其中，这种区域与源极140A和漏极140B对准。图15B示出了沿着改性部分284的相对侧壁设置并与源极140A接触的触点金属286A。在形成触点之后，可以如上面关于图11A-11C和所附文字所描述的，形成到器件的背面上的触点的互连或金属线。
图16A-16C描述了从器件结构的背面形成到器件的触点的另一实施例。图16A-16C分别示出了图8A-8C的结构，在一个实施例中，该结构根据直到并包括图8A-8C描述的操作而形成。在图16A-16C中，将注入物分别在与源极140A和漏极140B对准或相对(从背面透视)的区域中从背面引入鳍状物130中。图16A示出了引入例如用于NMOS器件的砷/磷或用于PMOS器件的硼的注入材料385的注入工艺。
图17A-17C示出了在与源极140A和漏极140B对准的区域中引入(例如沉积)触点金属之后的图16A-16C的结构。图17A示出了与鳍状物130的改性部分(用注入物改性)接触的例如钨的触点金属386A和触点金属386B，其中这些区域分别与源极140A和漏极140B对准并连接。图17B示出了沿着改性部分384的相对侧壁设置并与源极140A接触的触点金属386A。在形成触点之后，可以如上面关于图11A-11C和所附文字所描述的，形成到器件的背面上的触点的互连或金属线。
图16A和16B示出了用注入材料384改性的鳍状物130。图17A-17C示出了在与源极140A和漏极140B对准并且具有鳍状物130的注入物改性部分的区域中引入(例如沉积)触点金属之后的图16A-16C的结构。图17A示出了与鳍状物130的注入物改性部分接触的例如钨的触点金属386A和触点金属386B，其中这些区域分别与源极140A和漏极140B对准并连接。图17B示出了沿着鳍状物130的注入物改性部分384的侧壁设置并与源极140A接触的触点金属386A。在形成到器件背面的触点之后，可以如上在前实施例中所描述的(参见图11A-11C和所附文字)，形成到触点的互连或金属线。
图18-22C描述了形成包括结构的非器件侧或背面上的电连接的非平面多栅极半导体器件的方法或过程的另一实施例。图18示出了作为例如晶圆上的集成电路管芯或芯片的一部分的半导体或绝缘体上半导体(SOI)衬底的一部分的顶侧透视图。具体地，图18示出了包括硅或SOI的衬底410的结构400。覆盖衬底410的是可选的缓冲层420，例如硅锗。
在图18所示的实施例中，诸如N型晶体管器件或P型晶体管器件的晶体管器件的一部分设置在衬底410和可选的缓冲层420的表面(如所看到的上表面)上。在本实施例中，N型或P型晶体管器件的共同之处在于设置在衬底410的表面或缓冲层420上的本体或鳍状物430(如果存在的话)。在一个实施例中，鳍状物430由诸如硅、硅锗的半导体材料或III-V族或IV-V族半导体材料形成。
如图所示，鳍状物430是从衬底410的表面或在衬底410的表面上(或可选地从缓冲层420或在缓冲层420上)延伸的三维体，并且具有高度尺寸H，大于高度尺寸的长度尺寸L，以及宽度尺寸。在从衬底410或可选地缓冲层420或在衬底410或可选地缓冲层420上形成鳍状物430之后，沿鳍状物的相对侧壁的一部分引入(例如沉积)牺牲材料453。如图18所示，牺牲材料453在沿着指定用于结(源极和漏极)的长度尺寸的区域中设置在鳍状物430的相对侧壁上。牺牲材料453在鳍状物上或鳍状物中形成结的区域下方沿着鳍状物430的高度尺寸设置。在一个实施例中，包括鳍状物430的三维晶体管器件将被嵌入在诸如二氧化硅或低K电介质材料的电介质材料中。当形成鳍状物430时，鳍状物露出。此时，牺牲材料453可以通过沿着鳍状物430的基底的均厚沉积而被引入到鳍状物430的要形成结的部分下方的高度h处。牺牲材料的代表性高度h在10纳米(nm)至100nm数量级。在一个实施例中，其中稍后将使鳍状物430凹陷，可以在鳍状物430的基底处引入二氧化硅或低k电介质的电介质材料层，随后引入牺牲材料453。可以最终去除牺牲材料453以从器件的背面连接到晶体管器件的源极和漏极。在一个实施例中，用于牺牲材料453的材料是满足处理环境的热稳定性要求的材料，并且可以相对于将最终嵌入器件的电介质材料(例如，SiO2)和鳍状物430的材料而被选择性蚀刻。用于牺牲材料453的代表性材料是诸如氮化硅(SiN)或氮化钛(TiN)的电介质材料。一旦引入牺牲材料453，材料被图案化成厚度t，使得当稍后去除牺牲材料453时，鳍状物430的侧壁从结构的背面暴露出，如同相应的源极和漏极，从而允许从源极和漏极的接触和/或外延生长。
在鳍状物430上形成牺牲材料453之后，可以如上面参考图1和所附的文字所述的形成晶体管器件。在该实施例中，晶体管器件包括例如二氧化硅或具有比二氧化硅大的介电常数的电介质材料(高k电介质材料)的栅极介电层，以及例如设置在鳍状物430上的金属的栅极425。栅极叠层可以包括在其相对侧上的电介质材料的间隔件450。用于间隔件450的代表性材料是诸如氮化硅(SiN)或硅碳氮(SiCN)的低k材料。结区(源极440A和漏极440B)形成在栅极叠层的相对侧上的鳍状物430上或中。在该实施例中，源极440A和漏极440B形成为在鳍状物430的顶部和侧壁上的包层。源极440A和漏极440B具有沿着侧壁的高度尺寸，在一个实施例中，其延伸到牺牲材料453的深度。
图18示出了在电介质材料455A(例如，ILD0)中嵌入晶体管器件以及形成到三维晶体管器件结构的互连之后的结构400。在该实施例中，电连接被制成为到源极440A、漏极440B和栅电极425的第一互连层或金属层。图18示出了例如钨的触点材料被引入到电介质材料455的开口或过孔中以形成到源极440A的触点465A、到漏极440B的触点465B和到栅电极425的触点475。图18还示出了电介质材料455的表面上的第一金属或互连线或层，包括连接到至源极440A的触点465A的互连460A、连接到触点465B的互连460B和连接到栅电极425的触点475的互连470。在作为初始金属层形成互连之后，例如二氧化硅或低k电介质材料的电介质材料可作为ILD1层沉积在互连上和周围。然后可以根据常规工艺形成额外的互连层。
图19A-19C显示了穿过图18的结构的横截面侧视图。具体地，图19A示出了通过穿过鳍状物430的线A-A'的横截面；图19B示出通过穿过漏极440B的线B-B'的横截面；并且图19C示出了通过穿过栅电极425的线C-C'的横截面侧视图并且示出了栅电极425与鳍状物430之间的栅极电介质427。
图20A-20C示出了在第一级互连上引入电介质材料；结构的反转或翻转和结构到载体的连接；衬底的减薄和鳍状物的凹陷；以及限定了鳍状物的用于与器件的源极和漏极的背面连接的区域之后的图19A-19C的结构。图20A-20C分别表示穿过鳍状物430、漏极440B和栅电极425的横截面。参考图20A-20C，在该实施例中，第一级互连由诸如二氧化硅或低k电介质材料的电介质材料455B钝化。然后翻转或反转结构400，并将其连接到载体480，例如半导体晶圆器件面朝下。结构400可以通过电介质材料455B和载体180之间的粘合剂或其它结合技术连接到载体480。
图20A-20C还示出了在例如通过机械研磨或蚀刻工艺去除或减薄衬底410以暴露鳍状物430的第二侧或背面之后的图19A-19C的结构。在一个实施例中，随后可选地使鳍状物430凹陷。
图20A-20C进一步示出了在鳍状物430的背面上沉积和图案化电介质材料之后的结构。图20A-20C示出了例如通过均厚沉积工艺沉积的例如二氧化硅或低K电介质材料的电介质材料481。一旦沉积后，通过例如在电介质材料481的表面上形成具有例如与鳍状物430的相对侧上的源极区和漏极区相对的开口或过孔的掩模材料来图案化电介质材料481。图20A示出了通过电介质材料481在鳍状物430的对应于鳍状物的源极区(源极440A)的背面上定向的开口482A、以及通过电介质材料481定向到鳍状物的漏极区(漏极440B)的开口482B。图20B示出了直径尺寸大于鳍状物430的宽度尺寸的开口(例如，开口482A)。以这种方式，暴露出鳍状物430的背面以及牺牲材料453。
图21A-21C示出了在去除邻近鳍状物430的相对侧壁的牺牲材料453之后的图20A-20C的结构。在一个实施例中，牺牲材料453可通过利用相对于电介质材料455A和481并且相对于鳍状物430对牺牲材料453具有选择性的蚀刻剂的蚀刻工艺来去除。图21B示出了在去除牺牲材料453之后，暴露出鳍状物430的背面以及鳍状物430的侧壁和源极440A。
图22A-22C示出了在用于形成在器件的背面上的背面结形成和触点的材料外延生长之后的结构。图22A示出了在与源极440A的背面对准的区域中的开口482A中的外延生长材料485A和在鳍状物430上与漏极440B的背面对准的开口482B中的外延生长材料485B。图22B示出了在鳍状物430的侧壁上外延生长并且与之前形成在结构的第一侧或器件侧上的源极440A连接的材料485A。虽然提出了外延生长选择，但是可以理解，可以替代地使用上述的其他方法(掺杂外延驱入(图12A-15C)，注入物(图16A-17C))。
图22A-22C示出了在用诸如钨之类的导电接触材料填充电介质材料481中的过孔开口之后的结构。图22A示出了到与源极440A相关联的外延材料485B的触点486A和到与漏极440B相关联的外延材料485B的触点金属486B。图22B示出了到外延材料485B的触点金属486B。图22A和22B还分别示出了从结构的相对侧(第一侧或器件侧和背面或第二侧)到源极440A(经由接触材料)的连接。现在可以通过例如以上关于器件侧互连描述的技术(参见图3和4A-4C以及所附文字)来形成到触点486A和486B的互连。
图23示出了包括连接到封装衬底的集成电路芯片或管芯的组件的一个实施例的横截面示意性侧视图。组件500包括可以如上参考图1-22C所述形成的管芯510。管芯510包括器件层或层级515，其包括多个器件(例如，晶体管器件)。器件层级515包括代表层级的第一侧的第一侧5150A以及与第一侧5150A相对的第二侧或背面5150B。晶体管器件包括例如一个或多个功率晶体管和逻辑电路。在第一侧连接到管芯510的器件层级515的是互连520，在一个实施例中，互连520包括但不限于从第一侧5150A连接到器件层级515的器件的多个导电金属线。参考图3，互连160A、互连160B和互连170表示器件层级515上方的第一级互连220。如所见到的，设置在互连520上方的是与上述参考图5A-17所述的载体衬底180类似的载体衬底540。在该实施例中，互连530通过管芯的第二侧5100B连接到管芯510的器件，互连530可以是例如电源互连(VDD、VDD-门控和VSS)、逻辑互连或两者。第二侧或背面5100B上的互连530包括一个或多个金属化级或行。参考图10A-11，互连190A表示器件层级515下方的第一级互连530。图23还示出了这样的金属化级中的一些连接到接触点(例如，C4凸块)550，其可操作以将管芯510连接到封装590。图23进一步示出了通过封装衬底590到管芯510的VDD和VSS连接。
图24是从背面形成到三维晶体管器件的源极和漏极的触点和背面金属化的过程的流程图。参考图24，过程600开始于在基础衬底上形成三维晶体管器件，该器件包括从基础衬底延伸的鳍状物以及在鳍状物中或上形成的源极和漏极(块610)。如上参考图18所述，牺牲材料可以可选地形成在鳍状物的基底上。从结构的第一侧或器件侧，形成到器件的触点，并且构建器件侧金属化(块620)。在构建金属化之后，将器件翻转并将器件侧向下结合到载体(块625)。然后去除基础衬底以暴露鳍状物(块630)，并且可选地使鳍状物凹陷(块635)。然后在器件的背面上引入并且图案化电介质材料，以具有围绕鳍状物到源极和漏极的过孔或开口(块640)。如果牺牲材料预先形成在鳍状物的基底上，则去除牺牲材料。在一个实施例中，然后在鳍状物上及周围将外延材料引入到源极和漏极(块645)。在第二实施例中，将掺杂的外延材料引入到鳍状物上，并将外延材料中的掺杂剂驱入鳍状物中(块650)。根据该第二实施例，在掺杂剂驱入之后，可以可选地去除外延材料(块655)。在第三实施例中，在源极和漏极区域中将注入物引入到鳍状物中(块660)。在上述实施例中的一个之后，用接触材料填充背面过孔或开口以分别制成至源极和漏极的背面触点(块670)。然后可选地构建背面金属化(块675)。
上述实施例描述了具有背面触点的晶体管器件的形成。虽然呈现了三维晶体管器件，但是这样的呈现并不意味着限制。背面晶体管触点的实施方式和与其形成有关的技术适用于其他器件，包括纳米线器件和平面器件。
图25示出了包括一个或多个实施例的内插层700。内插层700是用于将第一衬底702桥接到第二衬底704的居间衬底。第一衬底702可以是例如集成电路管芯。第二衬底704可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，内插层700的目的是将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，内插层700可以将集成电路管芯耦合到球栅阵列(BGA)706，其随后可耦合到第二衬底704。在一些实施例中，第一衬底702和第二衬底704附接到内插层700的相反侧。在其他实施例中，第一衬底702和第二衬底704附接到内插层700的同一侧。在另外的实施例中，三个或更多个衬底通过内插层700相互连接。
内插层700可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，内插层可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它III-V族和IV族材料。
内插层可以包括金属互连708和过孔710，包括但不限于穿硅过孔(TSV)712。内插层700还可以包括嵌入器件714，包括无源器件和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在内插层700上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件。
根据实施例，本文公开的装置或过程可以用于制造内插层700。
图26示出了根据一个实施例的计算设备800。计算设备800可以包括多个部件。在一个实施例中，这些部件被附接到一个或多个主板。在替代实施例中，这些部件被制造在单个片上系统(SoC)管芯而不是主板上。计算设备800中的部件包括但不限于集成电路管芯802和至少一个通信芯片808。在一些实施方式中，通信芯片808被制造为集成电路管芯802的一部分。集成电路管芯802可以包括CPU 804以及管芯上存储器806，管芯上存储器806通常用作高速缓冲存储器，其可以由诸如嵌入式DRAM(eDRAM)或自旋转矩存储器(STTM或STTM-RAM)的技术提供。
计算设备800可以包括可以或者可以不物理地和电地耦合到主板或者在SoC管芯内制造的其他部件。这些其他部件包括但不限于，易失性存储器810(例如，DRAM)、非易失性存储器812(例如，ROM或闪存)、图形处理单元814(GPU)、数字信号处理器816、加密处理器842(在硬件内执行加密算法的专用处理器)、芯片组820、天线822、显示器或触摸屏显示器824、触摸屏控制器826、电池828或其他电源、功率放大器(未示出)、全球定位系统(GPS)设备844、罗盘830、运动协处理器或传感器832(其可以包括加速计、陀螺仪和罗盘)、扬声器834、相机836、用户输入设备838(诸如键盘、鼠标、触控笔和触摸板)、以及大容量储存设备840(诸如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片808实现无线通信，用于往来于计算设备800传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片808可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更高级的任何其他无线协议。计算设备800可以包括多个通信芯片808。例如，第一通信芯片808可以专用于近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片806可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备800的处理器804包括一个或多个器件，例如根据包括到器件的背面触点和可选的背面金属化的实施例构成的晶体管或金属互连。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片808也可以包括一个或多个器件，例如根据包括到器件的背面触点和可选的背面金属化的实施例构成的晶体管或金属互连。
在进一步的实施例中，容纳在计算设备800内的另一个部件可以包含一个或多个器件，例如根据包括到器件的背面触点和可选的背面金属化的实施方式构成的晶体管或金属互连。
在各个实施例中，计算设备800可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实施方式中，计算设备800可以是处理数据的任何其他电子设备。
示例
示例1是一种装置，包括：
电路结构，所述电路结构包括器件层，所述器件层包括多个器件，所述器件层包括第一侧和相对的第二侧；以及金属互连，所述金属互连从所述器件层的第二侧耦合到所述多个器件中的至少一个。
在示例2中，示例1的装置的金属互连是第一金属互连，该装置还包括第二金属互连，所述第二金属互连从所述器件层的第一侧耦合到器件。
在示例3中，示例1或示例2中的任一个的装置的多个器件中的至少一个包括晶体管器件，并且金属互连耦合到晶体管器件的源极或漏极。
在示例4中，示例3的装置的金属互连是第一金属互连，该装置还包括第二金属互连，所述第二金属互连从器件层的第二侧耦合到晶体管器件的源极或漏极中的另一个。
在示例5中，示例3的装置的金属互连是第一金属互连，该装置还包括第二金属互连，所述第二金属互连从器件层的第一侧耦合到晶体管器件的栅极。
在示例6中，在与示例3的装置的金属互连耦合的点处的源极和漏极中的一个包括以下材料中的一个：在源极和漏极中的一个上外延生长的材料、以及通过注入材料和用材料掺杂中的一种而改性的源极和漏极中的一个的材料。
示例7是一种方法，包括：形成晶体管器件，所述晶体管器件包括位于源极区和漏极区之间的沟道以及在沟道上的限定器件的第一侧的栅电极；以及形成从所述器件的第二侧到所述源极区和所述漏极区中的一个的互连。
在示例8中，在形成到源极区和漏极区中的一个的互连之前，示例7的方法包括从第二侧暴露源极区和漏极区中的一个，并且还包括以下中的一种：在源极区和漏极区中所暴露的一个上形成材料与将源极区和漏极区中的一个的一部分改性。
在示例9中，示例8的方法包括在源极区和漏极区中所暴露的一个上形成材料，并且这种形成包括外延生长所述材料。
在示例10中，示例8的方法包括将源极区和漏极区中的一个的一部分改性，并且改性包括以下两种方式之一：将材料掺杂到源极区和漏极区中；以及将材料注入到源极区和漏极区中。
在示例11中，根据示例7-10中的任一个的方法，形成晶体管器件包括：形成衬底上的鳍状物、在鳍状物中由沟道区分离的源极区和漏极区、以及在鳍状物的沟道区上的栅电极。
在示例12中，在形成互连之前，示例11的方法包括：在源极区和漏极区中的一个中从第二侧暴露鳍状物的区域；以及在暴露的鳍状物区域上引入材料或在暴露的鳍状物区域中的鳍状物中引入材料。
在示例13中，根据示例12的方法，在暴露的鳍状物区域上引入材料包括在鳍状物上外延生长材料。
在示例14中，根据示例12的方法，在暴露的鳍状物区域中的鳍状物中引入材料包括对鳍状物进行掺杂。
在示例15中，根据示例12-14中任一个的方法，晶体管器件形成在衬底上，并且从第二侧暴露鳍状物的区域包括：将衬底结合到载体，其中晶体管器件面向载体；并去除衬底。
在示例16中，在将衬底结合到载体之前，示例12-15中的任一个的方法包括在源极区和漏极区中的一个的相对侧壁上形成间隔件材料，并且暴露鳍状物周围的区域包括去除间隔件材料。
示例17是一种方法，该方法包括：形成非平面晶体管器件，所述非平面晶体管器件包括衬底上的鳍状物、在鳍状物中由沟道区分离的源极区和漏极区、以及在鳍状物的沟道区上限定器件的第一侧的栅电极；将衬底结合到载体，其中晶体管器件面向载体；去除衬底以暴露所述器件的与所述第一侧相对的第二侧；在所述源极区和所述漏极区中的一个中从所述器件的所述第二侧暴露所述鳍状物周围的区域；以及从器件的第二侧形成到源极区和漏极区中的一个的互连。
在示例17中，在形成互连之前，示例17的方法包括以下中的一个：在源极区和漏极区的暴露区域上形成材料、以及将源极区和漏极区中的一个在暴露区域中的部分改性。
在示例19中，示例18的方法包括在源极区和漏极区的暴露区域上形成材料，并且这种形成包括外延生长所述材料。
在示例20中，示例18的方法包括将源极区和漏极区中的一个的一部分改性，并且改性包括以下两种方式之一：将材料掺杂到源极区和漏极区中；以及将材料注入到源极区和漏极区中。
在示例21中，示例18的方法包括在源极区和漏极区中所暴露的一个上形成材料，并且这种形成包括沉积材料并处理晶体管器件以将掺杂剂从所述材料驱入源极区和漏极区中的一个中。
在示例22中，在将衬底结合到载体之前，示例18-21中的任一个的方法包括在源极区和漏极区中的一个的相对侧壁上形成间隔件材料，并且暴露鳍状物周围的区域包括去除间隔件材料。
包括摘要中所述的所示实施方式的以上说明并非旨在是穷举性的或者将本发明局限于公开的准确形式。尽管出于说明性目的在此说明了本发明的特定实施方式和示例，但在相关领域的技术人员将认识到的范围内，多个等同修改是可能的。
可以按照以上的详细说明进行这些修改。在以下权利要求书中所用的术语不应解释为将本发明局限于说明书和权利要求书中公开的特定实施方式。相反，本发明的范围完全由所附权利要求确定，所述权利要求将根据所确立的权利要求解释原则来释义。

Claims (20)

1.一种半导体装置，包括：
电路结构，所述电路结构包括器件层，所述器件层包括多个器件，所述器件层包括第一侧和相对的第二侧，其中，所述多个器件中的至少一个包括晶体管器件；
第一金属互连，所述第一金属互连通过第一触点从所述器件层的第二侧连接到所述晶体管器件的源极或漏极中的一个的背面；以及
第二金属互连，所述第二金属互连通过第二触点从所述器件层的第一侧连接到所述晶体管器件的源极或漏极中的所述一个的正面，其中，所述第二触点与所述第一触点垂直重叠。
2.根据权利要求1所述的装置，其中，所述装置还包括第三金属互连，所述第三金属互连从所述器件层的第二侧耦合到所述晶体管器件的所述源极或所述漏极中的另一个。
3.根据权利要求1所述的装置，其中，所述装置还包括第三金属互连，所述第三金属互连从所述器件层的第一侧耦合到所述晶体管器件的栅极。
4.根据权利要求1所述的装置，其中，在与所述金属互连耦合的点处的所述源极和所述漏极中的一个包括以下中的一个：在所述源极和所述漏极中的一个上外延生长的材料、以及在通过注入材料和用材料掺杂中的一种而改性的所述源极和所述漏极中的一个的材料。
5.一种用于制造半导体器件的方法，包括：
形成晶体管器件，所述晶体管器件包括位于源极区和漏极区之间的沟道以及在所述沟道上的限定所述器件的第一侧的栅电极；
形成从所述器件的第二侧通过第一触点连接到所述源极区和所述漏极区中的一个的背面的第一互连；以及
形成从所述器件的第一侧通过第二触点连接到所述源极区和所述漏极区中的所述一个的正面的第二互连，其中，所述第二触点与所述第一触点垂直重叠。
6.根据权利要求5所述的方法，其中，在形成到所述源极区和所述漏极区中的一个的互连之前，所述方法包括从所述第二侧暴露所述源极区和所述漏极区中的一个，并包括以下中的一种：在所述源极区和所述漏极区中所暴露的一个上形成材料和将所述源极区和所述漏极区中的一个的一部分改性。
7.根据权利要求6所述的方法，其中，所述方法包括在所述源极区和所述漏极区中所暴露的一个上形成材料，并且该形成包括外延生长所述材料。
8.根据权利要求6所述的方法，其中，所述方法包括将所述源极区和所述漏极区中的一个的一部分改性，并且改性包括以下两种方式之一：将材料掺杂到所述源极区和所述漏极区中；以及将材料注入到所述源极区和所述漏极区中。
9.根据权利要求5所述的方法，其中，形成所述晶体管器件包括：
形成衬底上的鳍状物、在鳍状物中由所述沟道分离的所述源极区和所述漏极区、以及在所述鳍状物的所述沟道上的所述栅电极。
10.根据权利要求9所述的方法，其中，在形成所述互连之前，所述方法包括：
在所述源极区和所述漏极区中的一个中从所述第二侧暴露所述鳍状物的区域；以及
在所暴露的鳍状物区域上引入材料或在所暴露的鳍状物区域中的所述鳍状物中引入材料。
11.根据权利要求10所述的方法，其中，在所暴露的鳍状物区域上引入材料包括在所述鳍状物上外延生长所述材料。
12.根据权利要求10所述的方法，其中，在所暴露的鳍状物区域中的鳍状物中引入材料包括对所述鳍状物进行掺杂。
13.根据权利要求10所述的方法，其中，所述晶体管器件形成在衬底上，并且从所述第二侧暴露所述鳍状物的区域包括：
将所述衬底结合到载体，其中所述晶体管器件面向所述载体；以及
去除所述衬底。
14.根据权利要求13所述的方法，其中，在将所述衬底结合到所述载体之前，所述方法包括在所述源极区和所述漏极区中的一个的相对侧壁上形成间隔件材料，并且暴露所述鳍状物周围的区域包括去除所述间隔件材料。
15.一种用于制造半导体器件的方法，包括：
形成非平面晶体管器件，所述非平面晶体管器件包括衬底上的鳍状物、在所述鳍状物中由沟道区分离的源极区和漏极区、以及在所述鳍状物的所述沟道区上限定所述器件的第一侧的栅电极；
将所述衬底结合到载体，其中所述晶体管器件面向所述载体；
去除所述衬底以暴露所述器件的与所述第一侧相对的第二侧；
在所述源极区和所述漏极区中的一个中从所述器件的所述第二侧暴露所述源极区和所述漏极区中的一个的背面；以及
从所述器件的所述第二侧形成到所述源极区和所述漏极区中的所述一个的所述背面的互连。
16.根据权利要求15所述的方法，其中，在形成所述互连之前，所述方法包括以下中的一个：在所述源极区和所述漏极区的所暴露的区域上形成材料、以及将所述源极区和所述漏极区中的一个在所暴露的区域中的部分改性。
17.根据权利要求16所述的方法，其中，所述方法包括在所述源极区和所述漏极区的所暴露的区域上形成材料，并且该形成包括外延生长所述材料。
18.根据权利要求16所述的方法，其中，所述方法包括将所述源极区和所述漏极区中的一个的一部分改性，并且改性包括以下两种方式之一：将材料掺杂到所述源极区和所述漏极区中；以及将材料注入到所述源极区和所述漏极区中。
19.根据权利要求16所述的方法，其中，所述方法包括在所述源极区和所述漏极区中所暴露的一个上形成材料，并且该形成包括沉积所述材料并处理所述晶体管器件以将掺杂剂从所述材料驱入所述源极区和所述漏极区中的一个中。
20.根据权利要求16所述的方法，其中，在将所述衬底结合到所述载体之前，所述方法包括在所述源极区和所述漏极区中的一个的相对侧壁上形成间隔件材料，并且暴露所述鳍状物周围的区域包括去除所述间隔件材料。
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