TW201735182A - 使用共享共閘極之堆疊電晶體構建的動態邏輯 - Google Patents

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Abstract

一種動態邏輯電路，包括：在基底的第一裝置層內的第一電晶體；以及，在不同於該第一裝置層之該基底的第二裝置層內的第二電晶體，其中，第一電晶體及第二電晶體共用共同電極。一種方法，包括：在基底上的第一裝置層中的第一電晶體的第一半導體本體上配置第二電晶體的第二半導體本體，第二半導體本體界定第二裝置層；以及，在各半導體本體及第二半導體本體上形成共同閘極電極。

Description

使用共享共閘極之堆疊電晶體構建的動態邏輯
本發明係關於積體電路裝置。
動態邏輯在其組合邏輯電路實施時通常使用時脈訊號。時脈訊號緊密關連用於兩階段操作(預充電及評估階段)的P型電晶體及N型電晶體。在預充電階段，時脈訊號低且輸出值被驅動高(VDD)。在評估階段，時脈訊號高。假使輸入是高時，則輸出會被拉低。
100‧‧‧結構
101‧‧‧基底
110‧‧‧裝置層
115‧‧‧半導體本體
120‧‧‧源極
125‧‧‧汲極
127‧‧‧金屬化物
140‧‧‧互連
145‧‧‧互連
160‧‧‧介電層
190‧‧‧層內介電層
200‧‧‧層間介電層
204‧‧‧基底
210‧‧‧裝置層
215‧‧‧半導體本體
220‧‧‧源極
225‧‧‧汲極
227‧‧‧金屬化物
240‧‧‧互連
245‧‧‧互連
254‧‧‧間隔器
260‧‧‧閘極電極金屬化物
400‧‧‧結構
410‧‧‧基底
420‧‧‧緩衝層
425‧‧‧佔位閘極
430‧‧‧鰭部
450‧‧‧間隔器
460A‧‧‧源極
460B‧‧‧汲極
510‧‧‧施體基底
515‧‧‧介電層
520‧‧‧半導體層
525‧‧‧介電層
605‧‧‧P型預充電電晶體
610‧‧‧第一裝置層
615‧‧‧本體
620‧‧‧源極
625‧‧‧汲極
705‧‧‧N型評估電晶體
710‧‧‧裝置層
715A‧‧‧半導體本體
715B‧‧‧半導體本體
720A‧‧‧源極
725A‧‧‧汲極
745‧‧‧互連
805‧‧‧P型電晶體
810‧‧‧第一裝置層
905‧‧‧N型電晶體
910‧‧‧第二裝置層
975‧‧‧反相器
1000‧‧‧邏輯電路
1005‧‧‧P型電晶體
1105‧‧‧N型電晶體
1205‧‧‧P型預充電電晶體
1305‧‧‧N型評估電晶體
1350A‧‧‧共同閘極電極
1400‧‧‧中介器
1500‧‧‧計算裝置
圖1顯示三維積體電路結構的上透視圖，三維積體電路結構包含雙裝置層及各層上的電晶體裝置共用閘電極。
圖2顯示穿越線2-2’之圖1的結構。
圖3顯示參考圖1-2說明的反相器之電路圖。
圖4顯示參考圖1-3說明的反相器之胞配置圖。
圖5顯示半導體或具有半導體本體或有鰭部形成於上的絕緣體上半導體基底之上側透視圖。
圖6顯示鰭部上的佔位閘極堆疊以及鰭部的擴散區中源極和汲極形成之後圖1的結構之上側透視圖。
圖7顯示穿越線6-6’之圖6的結構及在源極和汲極上的金屬化物導入後以及通至各金屬化物之層內互連形成之後的剖面視圖。
圖8顯示施體基底對主基底的連接。
圖9顯示製造第二裝置層上用於電晶體裝置的鰭部或半導體本體的一部份以及本體上的佔位閘極堆疊和鰭部的擴散區中源極和汲極區之後的圖8之結構。
圖10顯示在移除結構的各層上的電晶體的佔位閘極堆疊以及以共閘極堆疊取代佔位閘極堆疊之後圖9的結構。
圖11顯示第二裝置層中電晶體的源極和汲極擴散區金屬化物及各層中裝置的汲極連接之後圖10的結構。
圖12顯示圖11的通過線12-12’剖面以及顯示接觸汲極和延伸至接點層內互連的汲極金屬化物，接點層內互連本身連接至第一裝置層的電晶體之汲極金屬化物。
圖13顯示簡單動態邏輯電路的電路圖。
圖14顯示實施圖13中所示的動態邏輯電路之第一裝置層或級以及第二裝置層或級之概要胞佈局。
圖15顯示三維積體電路結構的上透視圖，三維積體電路結構包含實施參考圖13及圖14所述的動態邏輯電路之二裝置層。
圖16顯示在輸出設有反相器的動態邏輯電路的另一 實施例之電路圖。
圖17顯示實施圖16中所示的動態邏輯電路之結構的第一裝置層及第二裝置層的概要胞佈局。
圖18顯示動態非或(NOR)閘的電路圖。
圖19顯示實施圖18中所示的動態邏輯電路之結構的第一裝置層及第二裝置層的概要胞佈局。
圖20顯示用於非及(NAND)閘邏輯電路的電路圖。
圖21顯示圖20的電路之概要胞佈局。
圖22是實施一或更多實施例之中介器。
圖23顯示計算裝置的實施例。
【發明內容及實施方式】
說明單片三維積體電路結構，在一實施例中，其包含至少二裝置層以實施邏輯電路。在一實施例中，說明在不同裝置層中包含裝置之動態邏輯電路。在一實施例中，第一及第二裝置層中的多個電晶體中的複數電晶體會共用共同閘極以建立動態邏輯閘。在不同層中的裝置實施會節省動態邏輯的平面設計上的晶粒面積。在一實施例中，舉例而言，藉由將P型預充電電晶體壓縮於n型評估電晶體上，可以藉由合併不同裝置層的電晶體之動態邏輯電路而節省整體晶粒面積。增加的反相器或NAND或NOR閘也可以使用來自不同層的電晶體，選擇性地包含閘極共用以節省面積。
圖1顯示包含二裝置層之三維積體電路結構的上透視 圖。參考圖1，結構100包含基底101，在基底101上配置有裝置層。基底101可為適用於形成積體電路之任何此技藝熟知的基底，例如但不限於半導體基底、絕緣體上半導體(SOI)基底、或是絕緣體基底(例如藍寶石)、類似的基底及/或其組合。在一實施例中，基底101包括實質上單晶的半導體，例如但不限於矽。裝置層110配置於或形成於基底101上，以及，裝置層210配置於裝置層110上。裝置層110包含側向延伸於基底101上的區域(例如基底101的表面)之半導體本體115。側向定向的電晶體通常需要半導體通道區佔據基底的第一區，而半導體源極和汲極擴散區佔據基底的第二區(與通道區及源極/汲極佔據相同的基底區之垂直定向相反)。
裝置層210包含半導體本體215，半導體本體215較佳地為實質單晶的，但是，多晶實施例也是可能的。在本實施例中，在二裝置層中的半導體本體是鰭部，本體715與本體615二維地對齊。雖然鰭式場效電晶體(finFET)架構代表可製造的電晶體技術中的目前技藝狀態，但是，替代實施例也是可能的，其中，用於三維積體電路中的一或更多裝置層或電晶體層之一或更多半導體本體是平面的或具有此技藝中習知之任何其它非平面結構，例如奈米帶、奈米線。此外，一裝置層可以具有第一型的半導體本體(例如鰭部)，而另一層可以具有第二型的的半導體本體(例如平面的)。
再參考裝置層110及半導體本體115，半導體本體包 含以標示為源極120和汲極125之擴散區，它們由閘極堆250圍繞的通道區分開。在一實施例中，源極120和汲極125是P型擴散區。因此，對於矽或鍺的本體115之半導體材料，半導體本體可以摻雜例如硼等P型摻雜劑。例如鎢或其它金屬化合物等金屬化物127配置於汲極125上，金屬化物122配置於源極120上。連接至金屬化物122的是導電互連140且連接至金屬化物127的是互連145。互連140及互連145的代表材料為銅。
舉例而言，例如矽或鍺等單晶半導體的半導體本體215包含標示為源極220和汲極225之擴散區以及在源極與汲極之間的通道區，以閘極堆疊250疊於通道區上。在一實施例中，源極220和汲極225是N型擴散區。因此，本體215的半導體材料於擴散區中代表性地摻雜例如磷或砷等N型摻雜劑。金屬化物222配置於源極220上，以及，金屬化物227配置於汲極225上，互連240配置於源極220上的金屬化物222上，以及，互連245配置於汲極225的金屬化物上。在一實施例中，金屬化物227是鎢或者是其它金屬或金屬化合物。用於互連240及互連245的代表材料是銅。
如圖1及圖2所示，各裝置層的裝置共用共同閘極電極。在本實施例，包含閘極介電質(未顯示)及閘極電極250的閘極堆疊配置於半導體本體215上及配置於半導體本體115上以形成閘極堆疊，閘極堆疊藉由分別的通道區內的場效而能夠調節源極120與汲極125之間以及源極 220與汲極225之間的導電率。閘極介電層可包含一層或是多層的堆疊。一或更多層可包含氧化矽、二氧化矽(SiO2)及/或介電常數大於二氧化矽的介電材料(高k材料)。代表性的高k介電材料包含例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅等元素。在閘極介電層中可使用的高k材料的實例包含但不限於鉿氧化物、鉿矽氧化物、鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯矽氧化物、鉭氧化物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物、及鉛鋅氧化鈮酸鹽。閘極電極250形成於閘極介電層上且它們由金屬或矽化物組成。可以為P型功函數或N型功函數，而選擇性地選取此閘極電極材料。在某些實施中，閘極電極可由二或更多層的堆疊組成，其中，一或更多層是功函數層以及一層是填充層。圖1也顯示形成在圍住閘極堆疊之閘極堆疊的相對側上之成對的側壁間隔器254。側壁間隔器254可由例如但不限於氮化矽、氧化矽、碳化矽、氧氮化矽、摻雜碳的氧化物及其組合等介電材料形成。圖1及2顯示連接於閘極電極250的上表面之例如但不限於鎢等金屬之閘極電極金屬化物260、以及連接至閘極電極金屬化物260之例如但不限於銅等金屬之互連265。
通常使用佈植/擴散製程或蝕刻/沈積製程，在半導體本體115中形成源極120和汲極125。在前一製程中，將例如硼或鋁等摻雜劑離子佈植至基底中以在汲極區中形成 源極。退火製程典型上跟隨在離子佈植製程之後，其典型上會活化摻雜劑及促使摻雜劑進一步擴散至基底中。在蝕刻/沈積製程中，可以蝕刻半導體本體115以在源極和汲極區的位置形成凹部。然後，執行磊晶沈積製程而以用以製造擴散區的材料來填充凹部。在某些實施中，使用例如矽鍺或碳化矽等矽合金，製造源極和汲極擴散區。在某些實施例中，以例如硼或鋁等摻雜劑，原地摻雜磊晶沈積的矽合金。在另外的實施例中，使用例如鍺或III-IV族或IV-V族材料或合金等一或更多替代的半導體材料，形成源極120和汲極125。在仍然另外的實施例中，一或更多金屬及/或金屬合金層可以用以形成源極和汲極擴散區。
在裝置層110與裝置層210之間是一或更多層間介電層。在圖1及圖2中所示的說明實施例中，層間介電層200配置成接觸層內介電層190，二者都以虛線繪製，以免模糊結構100的其它特點。一或更多層內介電層可以配置在層內介電層190之下以隔離裝置層110之不同的導電區，以及，一或更多層內介電層可類似地配置在層間介電層200之上以隔離裝置層210之不同的導電區。為了清楚起見，未於圖1及2中顯示各式各樣的層內介電質。層間介電質200與至少單晶基底204直接接觸。舉例而言，在頂部層間介電層200與層內介電層190之間的介面導因於接合施體基底至基底101上的裝置層。介電層160及200的成分可以彼此相同或不同，為一般可允許的此技藝中習知的任何介電成分。舉例說明的材料包含二氧化矽、氮化 矽、氧氮化矽、摻雜碳的二氧化矽或是其它低k材料。
根據實施例，至少二不同層的電晶體是由本地層間互連相連接，本地層間互連係與至少一層中的電晶體的源極/汲極交會及當經由裝置層110與裝置層210之間的至少一層間介電層觀視時是垂直延伸的(例如實質上正交於側向定向電晶體)。圖1包含汲極金屬化物227作為層間互連，在z維上延伸經過層間介電層200以連接至與裝置層110相關連的層上之互連145以及連接至與裝置層210相關連的層上之互連245，而連接裝置的汲極。
如圖2所示，汲極金屬化物227間接藉由配置在裝置層210之下的插入的層內互連145而與汲極金屬化物127電連接。在替代實施例中，汲極金屬化物227直接電連接至汲極金屬化物127，汲極金屬化物127垂直延伸經過層間介電層200及層內介電層190。此實施例是可能的，其中，汲極金屬化物227側向對齊而直接覆蓋在汲極金屬化物127上。
圖3顯示反相器的電路圖。在一實施例中，反相器可形成在不同的裝置層中並共用共同的閘極電極。圖3因而對映至圖1及圖2中所示的結構。
在一實施例中，反相器採用來自積體電路結構的不同裝置層之電晶體，而為在不同裝置層中的三維(3D)反相器(3D反相器包含二金屬氧化物半導體場效電晶體(MOSFET))。圖3顯示對映圖1及圖2中所示的電晶體及互連之反相器的電路圖。在一實施例中，反相器使用 裝置層110中的P型電晶體以及裝置層210中的N型電晶體，設有裝置之間共用的閘極電極。P型裝置的源極120連接至VDD，N型裝置的源極220連接至Vss。裝置共用共同閘極250，共同閘極250連接至輸入線265。圖3也顯示P型裝置的汲極125連接至N型裝置的汲極225。各裝置的汲極125和225連接至輸出線245。在另一實施例中，N型電晶體可以用在裝置層110中，而P型電晶體在裝置層210中及設有裝置之間共用的閘極。
圖4顯示用於參考圖1-3說明的反相器之概要胞佈局。圖4顯示裝置層110上的P型裝置及裝置層210上的N型裝置。P型裝置包含連接至VSS的源極120和汲極125，汲極125經由連接至互連145和互連245之汲極金屬化物227而連接至裝置層210中的N型裝置的汲極225，互連245可操作以連接至輸出。圖4也顯示P型裝置與N型裝置之間共用的且連接至互連260以連接反相器至輸出之閘極250。
圖5-12說明參考圖1-4所述的反相器形成製程或方法，反相器包含共用共同閘極電極之不同裝置層中的裝置(例如電晶體)。圖5顯示半導體或絕緣體上半導體基底之上透視圖，亦即，舉例而言，晶圓上的積體電路晶粒或晶片的一部份。具體而言，圖5顯示包含例如矽、鍺等半導體材料或其它半導體材料或SOI等基底410之結構400。上覆基底410是選加的緩衝層420。在一實施例中，緩衝層是以生長技術導入於矽基底410中的矽鍺緩 衝。緩衝層420假使存在的話會具有數百奈米(nm)量級的代表厚度。
在圖5中所示的實施例中，配置於基底410的表面及選加的緩衝層420(表面425)上的是例如P型電晶體裝置等電晶體裝置的一部份。在本實施例中N型或P型電晶體裝置共同的是配置在緩衝層120或基底110的表面(表面125)上的本體或鰭部130。鰭部430代表性地為例如矽、鍺等半導體材料或是其它半導體材料。在一實施例中，鰭部具有長度維度L，大於高度維度H。代表性的長度範圍是在10nm至一毫米(mm)的等級，代表性的高度範圍是在5nm至200nm的等級。鰭部430也具有寬度W，代表性的在4-10nm的等級。如同所示，鰭部430是三維本體，從基底410的表面延上或在其上延伸(或是選擇性地從緩衝層420延伸或在其上延伸)。如圖5中所示的三維本體是長方形本體，但是，依據可利用的工具，在這些本體的處理中，可能無法取得真正的長方形，結果可能是其它形狀。代表的形狀包含但不限於梯形(例如，底部比頂部寬)及拱狀。
圖6顯示在鰭部430上形成犠牲或佔位閘極堆疊後圖1的結構之上透視圖。在一實施例中，佔位閘極堆疊包含例如二氧化矽或高k介電材料或數個材料之閘極介電層。在一實施例中，配置於閘極介電層上的是以例如化學汽相沈積法沈積的例如多晶矽的佔位閘極425。在一實施例中，例如藉由包覆沈積，接著類似沈積佔位閘極材料，而 在鰭部430上及圍繞鰭部430之圖6的結構上初始地形成閘極介電材料，以形成閘極堆疊。然後，將遮罩材料導入於結構上並圖型化，以保護指定的通道區上的堆疊材料。然後，使用蝕刻製程以移除不需要的區域中的閘極堆疊材料並將指定的通道區上的閘極堆疊圖型化。閘極堆疊可包含其相對側上的間隔器介電層。間隔器450的代表性材料是例如氮化矽或矽碳氮化物等低k材料。圖6顯示相鄰於閘極堆疊的側壁且在鰭部430上的間隔器450。用以形成間隔器450的一技術是在結構上沈積膜，然後，保護所需區域中的膜，然後，蝕刻以將膜圖型化成為所需的間隔器尺寸。在結構上形成佔位閘極425之後，結構由例如二氧化矽或低k材料或二氧化矽與低k材料的結合包圍。以虛線顯示介電材料490以免模糊結構400的其它特點。
圖6也顯示在鰭部430中形成擴散區(源極和汲極)之後的圖5之結構。源極460A和汲極460B形成於閘極堆疊的相對側上的鰭部430中。藉由移除部份鰭材料以及磊晶地導入源極和汲極材料，形成源極460A和汲極460B。用於P型裝置之源極460A和汲極460B之代表材料包含但不限於矽、矽鍺、或III-V族或IV-V化合物半導體材料。伴隨源極和汲極材料的導入或跟隨在後，以例如但不限於硼等P型摻雜劑，選擇性地摻雜源極和汲極。在另一實施例中，藉由將材料植入指定的鰭部430的源極和汲極區以形成源極460A和汲極460B，而不是移除鰭材料及以導入的源極和汲極材料取代它。在仍然另一實施例 中，可以在指定的擴散區中的鰭部430上導入包覆層以分別形成源極460A和汲極460B。在一實施例中，跟隨在鰭部430中形成源極460A和汲極460B之後，圍繞結構及在結構之上，形成例如SiO2或低k材料等介電材料。
圖7顯示穿越線6-6’及在電晶體裝置的源極和汲極上的金屬化物導入後以及通至各金屬化物之層內互連形成之後的圖6的結構剖面視圖。參考圖7，在一實施例中，結構400包含源極460A上的源極金屬化物465A。
在一實施例中，為了形成源極金屬化物及汲極金屬化物，源極460A和汲極460B曝露穿過介電材料490。在一實施例中，藉由遮罩及蝕刻製程，舉例而言，在介電層490的表面上形成具有對應於用於金屬化的區域之開口的遮罩，以及蝕刻穿過開口，然後移除遮罩，而使源極460A和汲極460B(請參見圖6)可曝露穿過介電層490。在一實施例中，源極金屬化物465A和汲極金屬化物465B是由例如鎢或其它金屬等金屬材料形成，其係藉由例如原子層沈積而沈積至分別接觸源極460A和汲極460B的對立側及上表面。跟隨在源極金屬化物465A及汲極金屬化物465B形成之後，可以選擇性地將互連形成至分別的金屬化物。圖7顯示互連470A連接至源極金屬化物465A且自此正交地延伸(進入或離開紙面)，以及，互連470B連接至汲極金屬化物456B且類似地自此正交地延伸。在一實施例中，互連470A和互連470B是例如銅等由電鍍沈積製程導入的導電材料。
例如所述之包含佔位閘極的電晶體裝置等形成於基底410上的裝置可以代表形成於基底410上的很多裝置中之一，可能包含佔位閘極等等之某些裝置假使是多閘極裝置時，可以使這些佔位閘極由所需的材料閘極堆疊取代。形成於基底410上的裝置代表第一裝置層或是第一電晶體層，例如圖1及2中所示的裝置層110。
已形成第一裝置層，方法或製程繼續進行在第一裝置層上形成第二裝置層或是電晶體層。雖然有很多適當的技術，但是，一實例必需將SOI基底的半導體層轉移至第一裝置層沈積於上的主基底(至基底410上)。轉移必需在SOI層的表面上形成氧化物、將氧化物表面緊壓接合至遮蓋第一裝置層之層內介電質以及在例如掩埋的氧化物層處將施體基底從SOI層移除、等等。注意，也有其它方法，實施例不侷限於此。再參考圖式，圖8顯示施體基底連接至主基底。在本實施例中，主基底由基底410及形成於其表面上的裝置層所界定，而包含設有仿或犠牲閘極堆疊以及源極和汲極金屬化物和分別通至源極和汲極金屬化物的層內互連470A和470B之P型電晶體。圖7顯示施體基底510，舉例而言，其為半導體基底，具有沈積於半導體層520與塊體基底510之間的氧化物(例如SiO2)絕絕體或介電層515。在一實施例中，基底層520是單晶矽、鍺或其它半導體。在一實施例中，在介電層520的表面上形成(例如生長)例如氧化物等介電層525以完成施體基底。舉例而言，藉由介電表面(主基底的介電層490與施 體的介電層525)的緊壓接合或熱接合，將施體基底接合至主基底。在接合之後，在介電層515處，將施體基底分開，留下半導體層520作為結合的主基底及施體層的上表面。在轉移之後，以例如機械拋光或研磨製程，可將半導體層520薄化。
圖9顯示半導體層520上一部份電晶體裝置製造後之圖8的結構。在一實施例中，三維電晶體或finFET形成於類似於第一裝置層之第二裝置層中。在此情形中，在形成此裝置的鰭部時，可以使用一部份半導體層520。圖9顯示電晶體，包含形成於鰭部中或之上的源極560A和汲極560B、以及形成於源極560A和汲極560B之間的通道區中的鰭部之上的犠牲的、仿或佔位閘極525及下層介電層。圖9也顯示在佔位閘極525的對立側上之側壁間隔器550。在一實施例中，源極560A和汲極560B形成為具有N型。因此，源極和汲極可以如上述關於源極560A和源極560B之說明所述般地形成並被摻雜例如砷或磷等N型摻雜劑。配置及遍及圖9中的電晶體上的是二氧化矽或低k介電材料或二氧化矽或低k材料的組合之介電層490。在圖9中，犠牲或仿閘極525曝露穿過介電材料。
圖10顯示移除結構的各層上的電晶體的佔位閘極堆疊及以共同閘極堆疊替代佔位閘極堆疊後之圖9的結構。在一實施例中，移除各層上的佔位閘極堆疊涉及層間蝕刻。首先，以遮罩保護介電材料(例如介電層490及間隔器550)。然後，蝕刻繼續進行穿過佔位閘極425以及第 二裝置層上的半導體本體或鰭部上的下層閘極介電材料，然後，從施體基底穿過半導體層520及介電層525，然後，經過第一裝置層的介電層490，最後穿過佔位閘極425及第一裝置層的下閘極介電質。在一實施例中，以調諧成相對於通道區而具有偏好目標膜成分(如，多矽、介電材料)之選擇性的任何高型態比蝕刻，可執行此層間蝕刻。跟隨在移除佔位閘極堆疊之後，在各層的裝置上形成單一閘極堆疊。圖10顯示單一閘極堆疊，包含在上方的閘極電極560及例如二氧化矽或高k介電材料或二氧化矽與高k材料或二或更多高k材料的組合等閘極介電極。在一實施例中，閘極電極560是例如鎢、鉭等金屬或金屬矽化物。
圖11顯示第二裝置層中電晶體的源極和汲極擴散區金屬化以及各層中的裝置的汲極連接之後之圖10的結構。藉由形成圍繞分別的源極和汲極之介電層590中的開口、以遮罩保護結構、然後沈積例如鎢或銅等導電材料，可以完成源極560A和565B的金屬化物。在形成用於源極的金屬化物時，典型地蝕刻介電層590至源極560A的深度。在一實施例中，汲極金屬化物會比源極金屬化物還深。起初，使開口穿過介電層590、穿過汲極560A的長度、然後穿過基底520和介電層525而至第一裝置層的互連470B。在形成曝露源極560A和汲極560B的開口之後，以例如鎢或銅等所需材料，在開口中可沈積金屬化物(例如原子層沈積、電鍍、等等)。圖11顯示源極560A 上的源極金屬化物565A以及汲極560B上的金屬化物565B。圖12顯示圖11的通過線12-12’剖面顯示汲極金屬化物565B，其接觸汲極560B且延伸至接觸層內互連470B，層內互連470B本身連接至第一裝置層的電晶體之汲極金屬化物465B。汲極金屬化物565B是層間金屬化物或接點。
在形成源極和汲極金屬化物之後，圖11顯示形成通至閘極電極和源極以及汲極金屬化物之層內互連後的結構。圖11顯示連接至源極金屬化物565A的互連570A、連接至汲極金屬化物565B的互連570B以及連接至閘極電極580的互連585。各互連可由選自此技藝中所知的例如銅等導電材料及以電鍍製程形成。然後，以介電材料將互連絕緣。圖11及12顯示導入於結構的表面(上表面)以使層內互連絕緣之例如低k介電材料等介電材料595。造成的結構類似於上述圖1及圖2的結構。
上述製程及說明係描述積體電路，其包含在第一裝置層中或上的第一電晶體及在第二裝置層中或上的第二電晶體，且這些電晶體電連接及共用共用閘極電極。說明了反相器的實例。在一實施例中，藉由將P預充電電晶體及N評估電晶體壓縮在不同的層並共用共同電極，這些不同的層或「堆疊的」電晶體可用以實施動態邏輯。併入於動態邏輯電路中的CMOS反相器(或是NAND或NOR)也可以使用堆疊電晶體/共同閘極以節省面積。
在上述實施例中，以經過二裝置層的閘極電極實施共 同閘極電極。在另一實施例中，個別的閘極電極可以形成為二個，然後，例如藉由類似於上述的金屬化物565B的接點或層間金屬化物而連接。
圖13顯示簡單的動態邏輯電路之電路圖。圖13顯示P型預充電電晶體605和N型評估電晶體705，以時脈訊號Φ連接至各電晶體的閘極。P型電晶體的一擴散區(例如源極)連接至VDD，而其它(例如汲極)則連接至輸出。也連接至輸出的是區塊770，區塊770典型上為一或更多N型電晶體。在圖13中，顯示一N型電晶體。輸入連接至區塊770(連接至N型電晶體的閘極)，以及，區塊770的N型電晶體之一擴散連接至N型電晶體705。如同所述，時脈訊號連接至P型預充電電晶體605的閘極以及N型評估電晶體705的閘極。因此，在一實施例中，電晶體605和電晶體705可以三維地配置，以一裝置在積體電路結構中之第一裝置層或級中而另一裝置在第二裝置層中。在另一實施例中，如同上述關於反相器實例之說明般，電晶體605和電晶體705可以共用共同閘極。
圖14顯示實施圖13中所示的動態邏輯電路之第一裝置層或級以及第二裝置層或級之平面圖，其中，P型預充電電晶體及N型評估電晶體是在不同的層並共用閘極電極。在一實施例中，第一裝置層610直接在(在z維度上)第二裝置層710之下。圖14顯示第一裝置層610包含圖13中的P型裝置(裝置605)，以及裝置層710包含N型裝置(裝置705)。圖14也顯示裝置層710中的 第二N通道裝置，第二裝置反映圖13中的區塊770。
圖15顯示三維積體電路結構的上透視圖，三維積體電路結構包含實施參考圖13和圖14所述的動態邏輯電路之二裝置層。參考圖15，結構包含例如半導體或SOI基之基部基底601。配置於基底601上的是裝置層610，配置於裝置層610上的是裝置層710。在一實施例中，如參考圖5-12之上述所述般形成裝置層。參考圖15，裝置層610包含半導體本體615，半導體本體615於基底601的區域(例如基底601的表面)側向地延伸。裝置層710包含半導體本體715A，半導體本體715A在z維度上與裝置層610的半導體本體615對齊。裝置層710也包含半導體本體715B，半導體本體715B側向地配置於出自半導體本體715A的x維度上。半導體本體615、半導體本體715A及半導體本體715B均為鰭部，但是，替代實施例也是可能的(例如，平面的、奈米線或組合)。
再參考裝置層610和半導體本體615，半導體本體包含由通道區分開之以源極620和汲極625為代表之擴散區，通道區由閘極堆疊750A圍繞。在一實施例中，源極620和汲極625是P型擴散區。金屬化物622配置於源極620上，金屬化物627配置於汲極625上，均為例如鎢等金屬或其它金屬或金屬化合物之金屬化物。連接至金屬化物622的是導電互連640，連接至金屬化物627的是互連645。用於互連640和互連645之代表材料是銅。層間介電層690是相鄰互連640和645。裝置層710的半導體本 體715A包含擴散區，以標記為源極720A和725A為代表。在一實施例中，源極720A和汲極725A是N型擴散區。金屬化物722A配置於源極720A的表面上，以及，金屬化物727A配置於汲極725上，均為例如鎢等金屬或其它金屬或金屬化合物等材料的金屬化物。圖15顯示連接至金屬化物722A的互連740以及連接至金屬化物727A的互連745。這些互連的代表材料是銅。
如圖15所示，由裝置層610中的半導體本體615界定的裝置會與裝置層710中的半導體本體715A界定的裝置共用共同閘極電極。在一實施例中，例如二氧化矽及/或高k介電材料或數個材料等閘極介電質配置於半導體本體715A及半導體本體615上，以及，例如金屬或矽化物之閘極電極750A會形成於半導體本體715A的通道區上及半導體本體615的通道區上。閘極堆疊(閘極介電質及閘極電極)750A配置於半導體本體715A上(在通道區上)以及延伸經過基底704、經過層間介電層700、經過層間介電層690至第一裝置層610，在第一裝置層610中，其配置於半導體本體615上(在通道區上)。圖15顯示例如連接至閘極電極750A的鎢等金屬的閘極電極金屬化物760以及例如連接至閘極電極760的銅等材料的互連765。
在裝置層710上的半導體本體715B包含分別有金屬化物722B和727B形成於上的N型擴散區720B和725B。圖15顯示連接至互連727B的互連770以及連接 至金屬化物722B的互連745。如同所述，在一實施例中，用於這些互連的材料是銅。閘極堆疊配置於半導體本體715的通道區上，閘極堆疊包含閘極介電質(SiO2及/或高k材料)及例如金屬或矽化物之閘極電極750B。閘極堆疊是在半導體本體715B的通道區上。例如鎢或銅之金屬化物780連接至閘極電極750B，以及，例如銅之互連785會連接至金屬化物780。
圖15顯示參考圖13和圖14說明之動態邏輯電路的實施。具體而言，圖15顯示在互連765之時脈訊號Φ，互連765連接至由裝置層710中的半導體本體715A界定的N型裝置與裝置層610中的半導體本體615界定的P型裝置之共用電極。
圖15顯示半導體本體615界定的P型裝置，其包含連接至VDD的互連640以及連接至半導體本體715B界定的N型電晶體裝置的擴散區的互連645(經由金屬化物727B而連接至擴散區725B)。在本實施例中，金屬化物727B是層間金屬化物或是接點，延伸經過裝置層710、經過基底基部704、經過介電質間層700至互連645，互連645連接至裝置層610中的半導體本體615代表的P型電晶體裝置的汲極625以及汲極金屬化物627。參考裝置層710中的半導體本體715A界定的N型裝置，圖15顯示連接至源極金屬化物722A的互連740以及連接至汲極金屬化物725A的互連745，互連740連接至VSS，汲極金屬化物725A連接至半導體本體715B界定的N型裝置之擴散 區(連接至擴散區720B上的金屬化物722B)。最後，圖15顯示互連785，互連785連接至715B界定之N型裝置的閘極電極750B。互連785連接至輸入，連接至N型裝置的擴散區725B之互連770會連接至輸出。
圖16顯示動態邏輯電路的另一實施例之電路圖。在本實施例中，邏輯電路包含恢復在輸出之反相器的形式之邏輯。恢復邏輯通常被用以確保較大型的電路之後續動態級不會看到在預充電在將輸出拉至0之後的1至0的轉變。藉由在輸出加上反相器，當預充電節點設定於1時，預充電階段將總是為0。
圖16顯示P型電晶體805和N型電晶體905，以時脈訊號Φ連接至各電晶體的閘極。P型電晶體805的源極連接至VDD以及汲極連接至輸出。也連接至輸出的是一或更多N型電晶體(顯示一個)的區塊970。輸入連接至區塊770(至N型電晶體的一擴散區)，以及，來自區塊970的另一擴散區連接至N型電晶體905。邏輯電路也包含在輸出的反相器975。
參考圖16說明的動態邏輯電路可以實施於二裝置層中，其中，在這些裝置層中的裝置共用共同閘極電極。圖17顯示實施圖16中所示的動態邏輯電路之積體電路結構的第一裝置層及第二裝置層。在一實施例中，第一裝置層810直接在第二裝置層910之下(在z維度上)。圖17顯示第一裝置層810包含圖16中標示的P型電晶體805以及裝置層910包含圖16中標示的N型電晶體905，以 P型電晶體805和N型電晶體共用共同的閘極電極950A。裝置層910也包含在區塊970中的N型電晶體。在一實施例中，反相器975包含共用共同閘極電極950B之在分別裝置層中的P型電晶體以及N型電晶體。代表地，圖17顯示在裝置層810中的反相器975的第一電晶體(例如P型電晶體)以及在裝置層910中的反相器的第二電晶體(例如N型電晶體)。圖17中的電晶體的總合類似於參考圖1-4和圖13-15所述之實施例的結合。圖17顯示連接至裝置層810中的P型電晶體805以及裝置層910中的N型電晶體905的共同閘極電極950A。時脈訊號965Φ連接至閘極電極950A。圖17顯示連接至層間互連840再至VDD之P型電晶體805的源極820A以及連接至邏輯電路的輸出之汲極825A。區塊970的N型電晶體包含也連接至輸出的擴散區。圖17顯示接點927(例如層間金屬化物)，連接P型電晶體805的汲極825A與區塊970的N型電晶體的擴散區925B。在裝置層910上的是在接點927A與反相器975的閘極電極950C之間延伸的互連928。在本實施例中，反相器975包含裝置層810中的P型電晶體以及在裝置層910中的N型電晶體。P型裝置的源極820B連接至層間互連840而至VDD，汲極825B經由接點929(層間金屬化物)而連接至輸出。在裝置層910中的反相器的N型裝置包含連接至輸出的源極920C以及連接至VSS的汲極925C。
上述動態邏輯電路以全部三個閘極電極軌道用於動態 反相器(一個P及二個N型裝置)再加上二個電極軌道用於全互補金屬氧化物半導體(CMOS)反相器。隨著藉由建立僅一半邏輯而增進評估速度，可以節省動態邏輯。
圖18顯示動態NOR閘的電路圖。類似於上述邏輯電路，邏輯電路1000可以實施於二裝置層中並藉由壓縮P型預充電電晶體及N型評估電晶體而提供共用閘極電極的機會。電路也包含恢復在輸出之反相器的形式之邏輯，其中，在一實施例中，反相器的P型電晶體和N型電晶體是在不同的裝置層中且共用閘極電極。
參考圖18說明的動態邏輯電路可以實施於二裝置層中，其中，在這些裝置層中的裝置共用共同閘極電極。圖19顯示實施圖18中所示的動態邏輯電路之積體電路結構的第一裝置層及第二裝置層。在一實施例中，第一裝置層1010直接在第二裝置層(1110)之下(在z維度上)。圖19顯示第一裝置層1010包含圖18中標示的P型電晶體1005以及裝置層1110包含圖18中標示的N型電晶體1105，以P型電晶體1005和N型電晶體1105共用共同的閘極電極。裝置層1110也包含構成二輸入NOR閘之N型電晶體1170A和N型電晶體1170B。圖19顯示反相器1075包含共用共同閘極之在分別裝置層中的P型電晶體以及N型電晶體。代表地，圖19顯示在裝置層1010中的反相器1075的第一電晶體(例如P型電晶體)以及在裝置層1210中的反相器的第二電晶體(例如N型電晶體)。在一實施例中，圖19中的電晶體的總合類似於參 考圖1-4和圖13-15所述之實施例的結合。圖19顯示連接至裝置層1010中的P型電晶體1005以及裝置層1110中的N型電晶體1105的共同閘極電極1150A。時脈訊號Φ連接至互連1180，互連1180連接至閘極電極1150A(例如連接至金屬化物再至閘極電極1150A)。圖19顯示P型電晶體1005的源極連接至層間互連1082再至VDD，以及汲極藉由互連1801而連接至反相器1075。N型電晶體1170A和N型電晶體1170B也均包含也經由互連1184而連接至反相器的擴散區。圖19顯示接點1122(例如層間接點或金屬化物)，連接P型電晶體1005的汲極與N型電晶體1170A的擴散區和N型電晶體1170B的擴散區。在裝置層1210上的是在接點1127與反相器1075的閘極電極1150B之間延伸的互連1184。在本實施例中，反相器1075包含裝置層1010中的P型電晶體以及在裝置層1110中的N型電晶體。P型裝置的源極連接至VDD，汲極連接至輸出。在裝置層1110中的反相器的N型裝置包含連接至輸出的源極以及連接至VSS的汲極。圖19顯示接點1127(例如層間接點)，在反相器的P型裝置的汲極與反相器的N型裝置的源極之間。互連1185連接至接點1127。圖19中所示的其它互連包含連接在N型裝置1105的擴散與N型裝置1170B的擴散之間的互連1181以及用於分別裝置的輸入(b,a)之分別連接至N型裝置1170B和1170A的閘極電極1175B和閘極電極1175A之互連1182和互連1183。
圖20顯示用於NAND閘極邏輯電路之電路圖，包含在輸出之反相器的形式之恢復邏輯。圖21顯示實施圖20中的動態邏輯電路之積體電路結構的第一裝置層及第二裝置層之佈局。圖20顯示P型預充電電晶體1205及N型評估電晶體1305，以時脈訊號連接至各電晶體的閘極。此電路也包含次級P型預充電電晶體1206及連接至時脈。各P型電晶體的源極連接至VSS，汲極連接至輸出。也連接至輸出的是N型電晶體1370A和N型電晶體1370B。電晶體1370A和1370B分別具有輸入a和輸入b。N型電晶體的擴散區1370A和1370B連接，一擴散區連接至輸出，而另一連接至N型評估電晶體1305。邏輯電路也包含在輸出之反相器1275。
參考圖20說明的動態電路可以實施於積體電路結構的二裝置層中，其中，在這些裝置層中的裝置共用共同閘極電極。圖21顯示實施圖20中所示的動態邏輯電路之積體電路結構的第一裝置層及第二裝置層。在一實施例中，第一裝置層1210直接在第二裝置層1310之下(在z維度上)。圖21顯示第一裝置層1210包含P型預充電電晶體1205以及次級P型預充電電晶體1206，裝置層1310包含圖20中標示的N型電晶體1305，其中，二電晶體裝置共用閘極電極。裝置層1310也包含N型電晶體1370A和N型電晶體1370B。最後，在一實施例中，反相器1275包含裝置層1210中的第一電晶體(例如P型電晶體)及裝置層1310中的第二電晶體(例如N型電晶體)，其中， 反相器的二電晶體共用閘極電極。
在一實施例中，P型電晶體1205和N型電晶體1305共用共同閘極電極。圖21顯示共同閘極電極1350A，連接至裝置層1210中的P型電晶體1205及裝置層1310中的N型裝置1305。時脈訊號Φ連經由互連1380(連接至金屬化物再至閘極電極之互連)連接至閘極電極1350A。P型裝置1206的閘極電極也經由互連1381連接至時脈訊號。圖21顯示P型電晶體1205的源極連接至VDD，以及汲極經由互連1382而連接至反相器1275的P型裝置的擴散區。區塊1370的N型電晶體串聯以及包含連接至輸出的擴散。
在一實施例中，圖21中的電晶體的總合類似於參考圖1-4和圖13-15所述之實施例的結合。圖21顯示反相器1275，其包含裝置層1210中的P型電晶體以及裝置層1310中的N型電晶體，這些電晶體共用共同閘極1350B。代表地，圖21顯示裝置層1210中的反相器1275的第一電晶體(例如P型電晶體)以及裝置層1310中的反相器的第二電晶體(例如N型電晶體)。圖21顯示接點1322(例如層間接點)，連接P型電晶體1205的汲極與N型電晶體1370A的擴散區。圖21也顯示P型電晶體1206的汲極經由層內接點1123以及連接N型裝置1370A及N型裝置1370B的擴散區之互連1384及在N型裝置1370B的擴散區與閘極電極1350B之間的互連1385，而連接至N型裝置1370B的擴散區。P型電晶體的源極連接 至VDD以及汲極連接至輸出。裝置層1310中的反相器的N型裝置包含連接至輸出的源極和連接至VSS的汲極。圖21顯示反相器的P型裝置的汲極與反相器的N型裝置的源極之間的層間接點1327。互連1386連接至接點1327。圖21中所示的其它互連包含用於分別裝置的輸入(b,a)之分別連接至N型裝置1370B和1370A的閘極電極1375B和閘極電極1375A的互連1387及互連1188。
在一實施例中，共用共同閘極之在不同裝置層中的電晶體裝置的上述實例展現了區域節省動態邏輯的之能力以及完全軌道的CMOS邏輯。
圖22顯示包含一或更多實施例之中介器1400。中介器1400是中介基底，用以橋接第一基底1402至第二基底1404。舉例而言，第一基底1402可為積體電路晶粒，包含根據此處所述的技術而製造的一或更多動態邏輯電路。舉例而言，第二基底1404可為包含根據此處所述的技術製造的一或更多動態邏輯電路之另一積體電路晶粒、記憶體模組、或電腦主機板。一般而言，中介器1400的目的是散佈連接至更寬的間距或是再安排連接至不同連接的路徑。舉例而言，中介器1400可以將積體電路晶粒耦合至球柵陣列(BGA)1406，球柵陣列(BGA)1406可接著耦合至第二基底1404。在某些實施例中，第一及第二基底1402/1404附著至中介器1400的相對側。在其它實施例中，第一及第二基底1402/1404附著至中介器1400的相同側。在另外的實施例中，三或更多基底藉由中介器 1400而互連。
中介器1400可以由環氧樹脂、強化玻璃環氧樹脂、陶瓷材料、或例如聚醯亞胺等聚合物形成。在另外的實施中，中介器可由交錯柵或可撓材料形成，可撓材料形成包含同於上述用於半導體基底中的材料，例如矽、鍺、及其它III-V族和IV族材料。
中介器可以包含金屬互連1408及通路1410，包含但不限於矽穿孔(TSV)1412。中介器1400又包含嵌入裝置1414，包含被動及主動裝置。這些裝置包含但不限於電容器、去耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS等更複雜的裝置也可形成於中介器1400上。
根據實施例，此處揭示的設備或製程可以用於中介器1400的製造。
圖23顯示根據一實施例之計算裝置1500。計算裝置1500包含眾多組件。在一實施例中，這些組件附著至一或更多主機板。在替代實施例中，這些組件製於系統晶片(SoC)晶粒上而不是主機板上。計算裝置1500中的組件包含但不限於積體電路晶粒1502及至少一通訊晶片1508，二者之一或二者包含如此處所述地製造之多裝置層及一或更多動態邏輯電路。在某些實施中，通訊晶片1508製成為積體電路晶粒1502的一部份。積體電路晶粒 1502包含CPU 1504以及晶粒上記憶體1506，晶粒上記憶體1506通常作為快取記憶體，可由例如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)等技術提供。
計算裝置1500包含可以或不可以實體地及電地耦合至主機板或製於SoC晶粒內的其它組件。這些其它組件包含但不限於依電性記憶體1510(例如，DRAM)、非依電性記憶體1512(例如，ROM或快閃記憶體)、圖形處理單元1514(GPU)、數位訊號處理器1516、密碼處理器1542(在硬體內執行密碼演繹法之特別化處理器)、晶片組1520、天線1522、顯示器或觸控幕顯示器1524、觸控幕控制器1526、電池1528或其它電源、功率放大器(未顯示)、全球定位系統(GPS)裝置1544、羅盤1530、動作共處理器或感測器1532(包含加速度計、陀螺儀、及羅盤)、揚音器1534、相機1536、使用者輸入裝置1538(例如鍵盤、滑鼠、探針筆、及觸控墊)及大量儲存裝置1540(例如硬碟機、光碟(CD)、數位多樣式光碟(DVD)、等等)。
通訊晶片1508能夠對計算裝置1500進行資料去回傳輸的無線通訊。「無線」一詞及其衍生詞可以用以說明經由使用經過非固態媒介之被調變的電磁輻射來傳輸資料之電路、裝置、系統、方法、技術、通訊通道、等等。此名詞並非意指相關的裝置未含有任何線，但是，在某些實施例中它們未含有任何線。通訊晶片1508可以實施多種無 線標準或協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算裝置1500可包含眾多通訊晶片1508。舉例而言，第一通訊晶片可專用於例如Wi-Fi及藍芽等較短程無線通訊，而第二通訊晶片可專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較長程的無線通訊。
計算裝置1500的處理器1504包含一或更多層，此一或更多層包含根據包含如此處所述般製造的一或更多動態邏輯電路之實施例而形成的例如電晶體或金屬互連等裝置。「處理器」一詞可意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存於暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片1508也可包含一或更多層，此一或更多層包含根據包含如此處所述般製造的一或更多動態邏輯電路之實施例而形成的例如電晶體或金屬互連等裝置。
在另外的實施例中，裝納於計算裝置1500內的另一組件可以含有一或更多層，此一或更多層包含根據包含如此處所述般製造的一或更多動態邏輯電路之實施而形成的例如電晶體或金屬互連等裝置。
在各式各樣的實施例中，計算裝置1500可為膝上型 電腦、筆記型網路電腦、筆記型電腦、超薄筆記電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在另外的實施中，計算裝置1500可為處理資料的任何其它電子裝置。
實例
實例1是動態邏輯電路，包含：第一電晶體，包括在基底的第一裝置層內的第一半導體本體；以及，第二電晶體，包括在不同於該第一裝置層之基底的第二裝置層內的第二半導體本體，其中，第一電晶體及第二電晶體共用共同閘極電極。
在實例2中，實例1的動態邏輯電路的第一電晶體包含預充電電晶體，以及，第二電晶體包含評估電晶體。
在實例3中，實例2的動態邏輯電路的第一電晶體包含P型MOSFET。
在實例4中，實例1-3中任一實例的各動態邏輯電路均之第一半導體本體及第二電晶體本體均包含鰭部。
在實例5中，實例1-4中任一實例的動態邏輯電路的閘極電極纏繞第一半導體本體及第二電晶體本體。
在實例6中，實例1-5中任一實例的動態邏輯電路又包含耦合至該第一電晶體的汲極和該第二電晶體的汲極之層間互連。
在實例7中，實例6的動態邏輯電路之層間互連耦合至輸出線，電路又包含耦合至輸出線之反相器胞。
在實例8中，實例7的動態邏輯電路之反相器胞包含共用共同閘極電極的P型MOSFET及N型MOSFET。
實例9是動態邏輯電路，包括：P型MOSFET，包含時脈輸入；N型MOSFET邏輯電路，包含：包括一或更多邏輯輸入的一或更多N型MOSFET以及包含時脈輸入的N型MOSFET；以及，反相器胞，耦合至N型邏輯電路，其中，P型MOSFET是在不同於包含時脈輸入的N型MOSFET的基底之不同的裝置層中，以及，包含時脈輸入的該N型MOSFET及該P型MOSFET共用共同閘極電極。
在實例10中，實例9的動態邏輯電路之P型MOSFET的源極耦合至電源。
在實例11中，實例9的動態邏輯電路又包含層間互連，耦合至該P型MOSFET的汲極以及包含時脈輸入的該N型MOSFET之汲極。
在實例12中，實例11的動態邏輯電路的層間互連耦合至輸出線以及反相器胞耦合至輸出線。
在實例13中，實例9的動態邏輯電路的反相器胞包含共用共同閘極電極之P型MSOFET及N型MOSFET。
在實例14中，實例13的動態邏輯電路的反相器胞的P型MOSFET及N型MOSFET是在基底上的不同裝置層中。
實例15是方法，包含：在基底的第一裝置層中的第一電晶體的第一半導體本體上配置第二電晶體的第二半導體，第二半導體本體界定第二裝置層；以及，在各半導體本體及第二半導體本體上形成共同閘極電極。
在實例16中，實例15的方法之第一電晶體及第二電晶體中之一者包含P型MOSFET，而第一電晶體及第二電晶體中之另一者包含N型MOSFET。
在實例17中，實例16的方法又包含形成耦合至第一電晶體的汲極及第二電晶體的汲極之層間互連。
在實例18中，實例17的方法之層間互連耦合至輸出線，方法又包含形成耦合至輸出線的反相器胞。
在實例19中，實例18的方法之反相器胞包含共用共同閘極電極之P型MOSFET及N型MOSFET。
在實例20中，實例19的方法之反相器胞的P型MOSFET及N型MOSFET中之一者形成於第一裝置層中，以及，該反相器胞的P型MOSFET及N型MOSFET中之另一者形成於第二裝置層中。
所示實施例之上述說明，包括發明摘要中所述的說明，並非是竭盡性的或是要將發明限定於揭示的精準形式。雖然於此基於說明之目的而舉例說明發明實施例的特定實施，但是，如同習於此技藝者將瞭解般，在本發明的範圍內，各式各樣的均等修改是可能的。
考慮上述詳細說明，可作出修改。在下述申請專利範圍中使用的專有名詞不應被解釋為將發明侷限於說明書及 申請專利範圍中揭示的特定實施。相反地，本發明的範圍完全由根據已建立的申請專利範圍解釋理論而建構之後附的申請專利範圍決定。
101‧‧‧基底
110‧‧‧裝置層
115‧‧‧半導體本體
120‧‧‧源極
122‧‧‧金屬化物
125‧‧‧汲極
127‧‧‧金屬化物
140‧‧‧互連
145‧‧‧互連
190‧‧‧層內介電層
200‧‧‧層間介電層
204‧‧‧基底
210‧‧‧裝置層
215‧‧‧半導體本體
220‧‧‧源極
222‧‧‧金屬化物
225‧‧‧汲極
227‧‧‧金屬化物
240‧‧‧互連
245‧‧‧互連
260‧‧‧閘極電極金屬化物
265‧‧‧互連

Claims (20)

  1. 一種動態邏輯電路，包括：第一電晶體，包含在基底的第一裝置層內的第一半導體本體；以及第二電晶體，包含在不同於該第一裝置層之該基底的第二裝置層內的第二半導體本體，其中，該第一電晶體及該第二電晶體共用共同閘極電極。
  2. 如申請專利範圍第1項之動態邏輯電路，其中，該第一電晶體包含預充電電晶體，以及，該第二電晶體包含評估電晶體。
  3. 如申請專利範圍第2項之動態邏輯電路，其中，該第一電晶體包含P型MOSFET。
  4. 如申請專利範圍第1項之動態邏輯電路，其中，該第一半導體本體及該第二電晶體本體均包含鰭部。
  5. 如申請專利範圍第1項之動態邏輯電路，其中，該閘極電極纏繞該第一半導體本體及該第二電晶體本體。
  6. 如申請專利範圍第1項之動態邏輯電路，又包含耦合至該第一電晶體的汲極和該第二電晶體的汲極之層間互連。
  7. 如申請專利範圍第6項之動態邏輯電路，其中，該層間互連耦合至輸出線，該電路又包含耦合至該輸出線之反相器胞。
  8. 如申請專利範圍第7項之動態邏輯電路，其中，該反相器胞包含共用共同閘極電極的P型MOSFET及N 型MOSFET。
  9. 一種動態邏輯電路，包括：P型MOSFET，包含時脈輸入；N型MOSFET邏輯電路，包含：包括一或更多邏輯輸入的一或更多N型MOSFET以及包含該時脈輸入的N型MOSFET；以及反相器胞，耦合至該N型邏輯電路，其中，該P型MOSFET是在不同於包含該時脈輸入的該N型MOSFET的基底之不同的裝置層中，以及，包含該時脈輸入的該N型MOSFET及該P型MOSFET共用共同閘極電極。
  10. 如申請專利範圍第9項之動態邏輯電路，其中，該P型MOSFET的源極耦合至電源。
  11. 如申請專利範圍第9項之動態邏輯電路，又包含層間互連，耦合至該P型MOSFET的該汲極以及包含該時脈輸入的該N型MOSFET之該汲極。
  12. 如申請專利範圍第11項之動態邏輯電路，其中，該層間互連耦合至輸出線以及該反相器胞耦合至該輸出線。
  13. 如申請專利範圍第9項之動態邏輯電路，其中，該反相器胞包含共用共同閘極電極之P型MSOFET及N型MOSFET。
  14. 如申請專利範圍第13項之動態邏輯電路，其中，該反相器胞的該P型MOSFET及該N型MOSFET是 在該基底上的不同裝置層中。
  15. 一種方法，包括：在基底的第一裝置層中的第一電晶體的第一半導體本體上配置第二電晶體的第二半導體本體，該第二半導體本體界定第二裝置層；以及在各該半導體本體及該第二半導體本體上形成共同閘極電極。
  16. 如申請專利範圍第15項之方法，其中，該第一電晶體及該第二電晶體中之一者包含P型MOSFET，而該第一電晶體及該第二電晶體中之另一者包含N型MOSFET。
  17. 如申請專利範圍第16項之方法，又包含形成耦合至該第一電晶體的汲極及該第二電晶體的汲極之層間互連。
  18. 如申請專利範圍第17項之方法，其中，該層間互連耦合至輸出線，該方法又包含形成耦合至該輸出線的反相器胞。
  19. 如申請專利範圍第18項之方法，其中，該反相器胞包含共用共同閘極電極之P型MOSFET及N型MOSFET。
  20. 如申請專利範圍第19項之方法，其中，該反相器胞的該P型MOSFET及該N型MOSFET中之一者形成於該第一裝置層中，以及，該反相器胞的該P型MOSFET及該N型MOSFET中之另一者形成於該第二裝置層中。
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