CN110970434B - 半导体结构、器件和生成ic布局图的方法 - Google Patents

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Abstract

半导体结构包括第一导电段、第二导电段、第三导电段、第四导电段和第一栅极。第一导电段和第二导电段位于第一导电层中并且被配置为第一类型的第一晶体管的第一端子和第二端子。第三导电段和第四导电段位于第二导电层中，该第二导电层堆叠在第一导电层上方并且被配置为第二类型的第二晶体管的第一端子和第二端子。第一栅极在第一方向上布置在第一导电段和第三导电段与第二导电段和第四导电段之间。该栅极被配置为第一晶体管的控制端子和第二晶体管的控制端子，第一导电段沿第一方向与第三导电段偏移，并且第二导电段沿第一方向与第四导电段偏移。本发明的实施例还涉及半导体器件和生成IC布局图的方法。

Description

半导体结构、器件和生成IC布局图的方法
技术领域
本发明的实施例涉及半导体结构、器件和生成IC布局图的方法。
背景技术
集成电路(IC)通常被设计为实现各种器件，包括例如晶体管、电阻器、电容器等。通常使用导电迹线的连接来设计这些器件以形成电路。密度越来越高的IC带来了速度、功能和成本方面的益处，但是却使设计和制造问题越来越困难。
发明内容
本发明的一些实施例提供了一种半导体结构，包括：第一导电段和第二导电段，位于第一导电层中并且被配置为第一类型的第一晶体管的第一端子和第二端子；第三导电段和第四导电段，位于堆叠在所述第一导电层上方的第二导电层中，并且被配置为第二类型的第二晶体管的第一端子和第二端子；以及第一栅极，在第一方向上布置在所述第一导电段和所述第三导电段与所述第二导电段和所述第四导电段之间，所述第一栅极被配置为所述第一晶体管的控制端子和所述第二晶体管的控制端子，其中，所述第一导电段沿所述第一方向与所述第三导电段偏移，和所述第二导电段沿所述第一方向与所述第四导电段偏移。
本发明的另一实施例提供了半导体器件，包括：第一对互补晶体管，包括：第一栅极，在第一方向上延伸并且由所述第一对互补晶体管共享；第一导电段和第二导电段，布置在第一导电层中；以及第三导电段和第四导电段，布置在所述第一导电层上面的第二导电层中，其中所述第一导电段沿所述第一方向偏移所述第三导电段并且位于所述第一栅极的第一侧上，以及第二导电段，沿所述第一方向偏移所述第四导电段并且位于所述栅极的第二侧上；以及第二对互补晶体管，包括所述第二导电段、所述第三导电段和在所述第一方向上延伸的第二栅极，其中，所述第二导电段耦合到所述第三导电段。
本发明的又一实施例提供了一种生成IC布局图的方法，包括：将所述第一导电层的第一导电部分和第二导电部分布置为第一类型的第一晶体管的第一源极/漏极和第二源极/漏极，所述第一晶体管包括栅极；将所述第一导电层上面的第二导电层的第三导电段和第四导电段布置为第二类型的第二晶体管的第一源极/漏极和第二源极/漏极，所述第二晶体管包括所述栅极，使所述栅极的第一侧上的所述第一导电部分和所述第三导电部分部分地重叠；使所述栅极的第二侧上的所述第二导电部分和所述第四导电部分部分地重叠；以及生成包括所述第一导电部分、所述第二导电部分、所述第三导电部分和所述第四导电部分的所述IC布局图。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的对应于场效应晶体管(FET)的布局结构的立体图的示意图。
图2A至图2D是根据本发明的各个实施例的对应于图1的FET器件的布局结构的各个立体图的示意图。
图3A是根据本发明的一些实施例的对应于包括图2A的实施例的器件的布局结构的立体图的示意图。
图3B是根据本发明的一些实施例的对应于图3A中示出的器件的布局图。
图4A是根据本发明的一些实施例的IC的电路图。
图4B示出了根据本发明的一些实施例的对应于图4A的IC的布局图。
图4C示出了根据本发明的一些实施例的对应于图4A的IC的布局图。
图5A是根据本发明的一些实施例的对应于图4A的IC的部分的布局结构的立体图的示意图。
图5B至图5D示出了根据本发明的一些实施例的对应于图5A中示出的布局结构的布局图。
图6A是根据本发明的一些实施例的对应于图4A的IC的部分的布局结构的立体图的示意图。
图6B至图6D是根据本发明的一些实施例的对应于图6A中示出的布局结构的布局图。
图7A是根据本发明的各个实施例的对应于图4A中的部分的布局结构的立体图的示意图。
图7B至图7D示出了根据本发明的一些实施例的对应于图7A中示出的布局结构的布局图。
图8A是根据本发明的各个实施例的对应于图4A中的部分的布局结构的立体图的示意图。
图8B至图8D示出了根据本发明的一些实施例的对应于图8A中示出的布局结构的布局图。
图9A是根据本发明的一些实施例的对应于栅极电路的布局结构的立体图的示意图。
图9B示出了根据本发明的一些实施例的对应于图9A中示出的布局结构的布局图。
图10是根据本发明的一些实施例的传输门电路的电路图。
图11A是根据本发明的一些实施例的等效于图10的传输门电路的IC的电路图。
图11B示出了根据本发明的一些实施例的对应于图11A的IC的布局图。
图12A是根据本发明的一些实施例的对应于图11A的IC和图11B的布局设计的布局结构的立体图的示意图。
图12B示出了根据本发明的一些实施例的对应于图12A中示出的布局结构的布局图。
图13A是根据本发明的一些实施例的对应于图11A中的IC和图11B的布局设计的布局结构的立体图的示意图。
图13B示出了根据本发明的一些实施例的对应于图13A中示出的布局结构的布局图。
图14A是根据本发明的一些实施例的对应于图11A的IC和图11B的布局设计的布局结构的立体图的示意图。
图14B示出了根据本发明的一些实施例的对应于图14A中示出的布局结构的布局图。
图15A是根据本发明的一些实施例的对应于图11A的IC和图11B的布局设计的布局结构的立体图的示意图。
图15B示出了根据本发明的一些实施例的对应于图15A中示出的布局结构的布局图。
图16A是根据本发明的一些实施例的对应于图11A的IC和图11B的布局设计的布局结构的立体图的示意图。
图16B示出了根据本发明的一些实施例的对应于图16A中示出的布局结构的布局图。
图17A是根据本发明的一些实施例的对应于图11A的IC和图11B的布局设计的布局结构的立体图的示意图。
图17B示出了根据本发明的一些实施例的对应于图17A中示出的布局结构的布局图。
图18A是根据本发明的一些实施例的对应于图18A的IC的布局图。
图18B示出了根据本发明的一些实施例的对应于图18A的IC的布局图。
图19A至图19E示出了根据本发明的一些实施例的对应于图18A的IC和图18B的布局设计的布局图。
图20A是根据本发明的一些实施例的等效于图10的传输门电路的IC的电路图。
图20B至图20F示出了根据本发明的一些实施例的对应于图20A的IC的布局图。
图21A是根据本发明的一些实施例的等效于图10的传输门电路的IC的电路图。
图21B示出了根据本发明的一些实施例的对应于图21A的IC的布局图。
图22A是根据本发明的一些实施例的等效于图10的传输门电路的IC的电路图。
图22B示出了根据本发明的一些实施例的对应于图21A的IC的布局图。
图23是根据本发明的一些实施例的触发器电路的电路图。
图24是根据本发明的一些实施例的等效于包括图23的两个传输门电路的电路的IC的电路图。
图25示出了根据本发明的一些实施例的对应于图24的IC的布局图。
图26是根据本发明的一些实施例的生成IC布局图的方法的流程图。
图27是根据本发明的一些实施例的IC器件设计系统的框图。
图28是根据本发明的一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二种部件上方或者上形成第一种部件可以包括第一种部件和第二种部件直接接触形成的实施例，并且也可以包括在第一种部件和第二种部件之间可以形成额外的部件，从而使得第一种部件和第二种部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本说明书中使用的术语通常具有本领域和在使用每个术语的特定上下文中的普通含义。在本说明书中使用实例，包括本文讨论的任何术语的实例，都是说明性的，并且不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各个实施例。
虽然术语“第一”、“第二”等在本文中可用于描述各个元件，但是这些元件不应受到这些术语的限制。这些术语用于将一个元件与另一元件区分开。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。
而且，为便于描述，在整个说明书中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
随着时间的推移，以越来越小的物理尺寸制造越来越密集的IC，这导致IC设计和制造困难。IC制造工艺通常被认为包括前段制程(FEOL)部分、中段制程(MEOL)部分(也称为“中段(MOL)”部分)和后段制程(BEOL)部分。FEOL工艺是IC制造工艺的第一部分，其中，在半导体晶圆上图案化各个有源器件。FEOL工艺包括，例如，选择要使用的半导体晶圆的类型、晶圆的化学机械平坦化和清洗、浅沟槽隔离(STI)形成、阱形成、栅极模块形成以及源极和漏极产生。MEOL工艺在FEOL工艺之后实施，并且包括例如栅极接触件形成、凸块下金属化(UBM)工艺等。
BEOL工艺是IC制造工艺的最后部分，其中诸如晶体管、电容器、电阻器的各个器件与通孔和包括例如金属线的导电迹线互连。BEOL工艺通常在沉积第一金属层时开始，并包括例如接触件、绝缘层(或介电层)和用于芯片至封装件连接的接合位点。在一些实施例中，在BEOL工艺期间添加若干金属层。
在一些实施例中，改进的IC设计和制造包括用于IC的布局设计的系统和方法，其增加了导电迹线的封装效率，该导电迹线包括例如在BEOL工艺期间形成的金属层中的金属线。在一些实施例中，所有金属线在每个金属层上的沿一个方向布线，与其中金属线沿多于一个方向布线的方法相比，通过更有效地封装导电迹线，能够实现器件的更大的封装密度。如一个或多个设计规则所述，在金属层中的每个金属层上沿一个方向布线所有金属线还能够放宽导电迹线之间的间距要求，因为具有沿一个方向布线的金属线的金属结构具有规则的图案，其降低制造或工艺误差的风险。
在本发明的各个实施例中，提供了具有完全独立的源极和漏极接触件以及沿栅极方向延伸的共用栅极的至少两个FET的垂直堆叠件，其中，每个FET具有一个或多个从第一源极/漏极至第二源极/漏极的物理沟道。通过使上晶体管的每个源极/漏极沿栅极方向从下面的晶体管的相应源极/漏极偏移，来启用独立的源极和漏极接触件。与其中源极/漏极未沿栅极方向偏移的方法相比，包括偏移源极/漏极的堆叠结构允许增加对源极/漏极的访问，从而增加了布线灵活性，如下面提供的非限制性实例所示。
提供了至少两个沟道的垂直堆叠件，该至少两个沟道在例如平行于垂直堆叠件下面的衬底的表面的平面中定向。利用如上所述的结构，当两个FET是p型FET和n型FET时，能够容易且灵活地设计和制造包括p型FET和n型FET的互补FET(CFET)器件。在一些实施例中，如上所述的术语“p型FET”被称为在例如p型FET的掺杂的源极和漏极区域中包括p型掺杂剂(例如，硼)的FET，以及如上所述的术语“n型FET”被称为在例如n型FET的掺杂的源极和漏极区域中包括n型掺杂剂(例如，磷或砷)的FET。此外，由于如上所述的垂直堆叠件结构，可以按比例缩小在IC(或“芯片”)设计中使用的表示CFET器件的标准单元。在一些实施例中，如上所述的术语“标准单元”被称为被配置为提供基于逻辑的功能、存储功能等的电子组件。
根据下文中的各个实施例，提供了其中包括FET和单元结构的器件。讨论了一些实施例的一些变型。贯穿各个视图和示例性实施例，为了易于理解，相同的元件用相同的参考标号表示。
图1是根据本发明的一些实施例的对应于FET器件100的布局结构的立体图的示意图。除了FET器件100之外，图1还示出了X轴、Y轴和Z轴方向。图1示出了FET器件100的简化形式，以示出各个部件之间的一般空间关系；下面参照图2A至图2D讨论各个实施例的具体空间关系。
如图1示意性示出的，FET器件100包括具有完全独立的源极和漏极的两个FET 110和120的垂直堆叠件。FET 110和120被认为是基于FET 120位于FET 110上面垂直堆叠的。在各个实施例中，位于FET 110上面的FET120包括FET 120的直接接触FET 110的至少部分和/或FET器件100的至少部分，FET器件100包括位于FET 120和FET 110之间的一层或多层(未示出)。
在一些实施例中，FET 110和120在堆叠结构下方的衬底(未示出)上彼此垂直堆叠。FET 110和120形成在沿垂直方向(例如，沿Z轴方向)彼此分隔开的两个纳米片处或两个或更多个纳米片(未示出)的堆叠件处。在一些实施例中，FET 110是p型FET，而FET 120是n型FET，反之亦然，并且因此FET器件100是CFET器件。堆叠结构下面的衬底是适合于外延生长的任何衬底和/或由包括例如硅、硅锗(SiGe)等的任何合适的晶体材料形成。
术语“纳米片”是指基本上二维的材料，其是单个单层厚度或若干单层厚度，从而在一些实施例中具有从1纳米(nm)至100nm的厚度，并且具有从例如，几百纳米到几十微米的横向尺寸。在一些实施例中，纳米片或纳米片堆叠件限定类金属限定(MD)段。
在各个实施例中，MD段包括至少一个金属层的部分，例如，铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或其他适合于在IC结构元件之间提供低电阻电连接的金属或材料，低电阻即对应于电路性能的基于电阻效应的一个或多个公差水平的低于预定阈值的电阻水平。
在各个实施例中，MD段包括半导体衬底和/或外延层的具有掺杂水平(例如基于注入工艺)的部分，该掺杂水平足以使该段具有低电阻水平。在各个实施例中，掺杂的MD段包括硅(Si)、SiGe、碳化硅(SiC)、硼(B)、磷(P)、砷(As)、镓(Ga)、如上所述的金属中的一种或多种或其他适合于提供低电阻水平的材料。在一些实施例中，MD段包括掺杂浓度为约1×1016每立方厘米(cm-3)或更高的掺杂剂。
在图1中，FET 110是FET 120下方的下部FET，作为示例，FET 110包括沿水平方向(例如，沿x轴方向)布置的第一源极/漏极112、栅极150和第二源极/漏极114。栅极150布置在FET 110的第一源极/漏极112和第二源极/漏极114之间并且在预定方向上延伸。栅极150被配置为控制FET110的第一源极/漏极112和第二源极/漏极114之间的沟道116。在一些实施例中，通过由掺杂剂形成的有源区来实现沟道116以及第一源极/漏极112和第二源极/漏极114。
作为示例，FET 120是FET 110之上更高的FET，FET 120包括沿水平方向(例如，沿x轴方向)布置的第一源极/漏极122、栅极150和第二源极/漏极124。换句话说，栅极150布置为对应于FET 110和120的共用栅极，并且FET 110和120共享栅极150。类似地，栅极150布置在FET 120的第一源极/漏极122和第二源极/漏极124之间。栅极150被配置为控制FET 120的第一源极/漏极122和第二源极/漏极124之间的沟道126。在一些实施例中，由形成有掺杂剂的有源区实现沟道126以及第一源极/漏极122和漏极124。
利用如上所述的FET器件100的结构，能够使用图1所示的堆叠结构的侧形成至栅极150的电接触件。这简化了对FET器件100的访问。此外，由于图1所示的堆叠结构，实现FET器件100的标准单元能够按比例缩小。
在一些实施例中，术语“源极/漏极”被称为可以是源极区域或漏极区域的区域。因此，为了说明图1，当FET 110的第一源极/漏极112是源极区域时，FET 110的第二源极/漏极114是漏极区域，反之亦然。相应地，当FET 120的第一源极/漏极122是源极区域时，FET 120的第二源极/漏极124是漏极区域，反之亦然。
如上所述的FET器件100的结构是出于说明性目的而给出的。FET器件100的各个结构均在本发明的预期范围内。例如，在各个实施例中，FET器件100的结构被扩展为包括与如上所述的栅极150并联、串联或并联和串联组合的附加栅极。在一些实施例中，FET 110堆叠在FET 120之上。
在一些实施例中，如图1所示，FET 120沿着Z轴方向堆叠在FET 110的正上方。作为示例，FET 120的第一源极/漏极122、沟道126和第二源极/漏极124分别沿Z轴方向设置在FET 110的第一源极/漏极112、沟道116和第二源极/漏极114正上方。以上讨论的该结构是出于说明性目的而给出的。各个结构均在本公开的预期范围内。例如，在各个实施例中，在FET器件100的顶视图中，FET 110的第一源极/漏极112、第二源极/漏极114和/或沟道116分别与FET 120的第一源极/漏极122、第二源极/漏极124和/或沟道126的部分地重叠。
图2A至图2D是根据本发明的的各个实施例的图1中的场效应晶体管器件100的布局结构的各个立体图的示意图。根据图2A至图2D的各个实施例，FET 110的第一源极/漏极112和第二源极/漏极114在它们所在的平面上沿X轴方向彼此对准，或沿Y轴方向偏移。在各个实施例中，FET 120的第一源极/漏极122和第二源极/漏极124在它们所在的平面上沿X轴方向彼此对准，或沿Y轴方向偏移。在图2A至图2D中示出的每个实施例中，FET 120的第一源极/漏极122部分地位于FET 110的第一源极/漏极112上面，并且FET 120的第二源极/漏极124部分地位于FET 110的第二源极/漏极114上面，如下所述。
在图2A的图示中，当沿X轴方向观察时，FET 110的第一源极/漏极112和第二源极/漏极114沿Y轴方向偏移，并且当沿X轴方向观察时，FET120的第一源极/漏极122和第二源极/漏极124也沿Y轴方向偏移。此外，在顶视图中，FET 110的第一源极/漏极112与FET 120的第一源极/漏极122部分重叠，并且FET 110的第二源极/漏极114与FET 120的第二源极/漏极124部分重叠。当沿X轴和Z轴方向观察时，FET 110的第一源极/漏极112在负Y轴方向上与FET 120的第一源极/漏极122偏移，并且FET 110的第二源极/漏极114在正Y轴方向上与FET 120的第二源极/漏极124偏移。因此，第一源极/漏极112和第二源极/漏极114沿与顶视图中的逆时针方向一致的相反方向远离FET 110的中心延伸，并且第一源极/漏极122和第二源极/漏极124沿与顶视图中的顺时针方向一致的相反方向远离FET 120的中心延伸。
在图2B的图示中，FET 110的第一源极/漏极112和第二源极/漏极114沿着X轴方向彼此对准，并且FET 120的第一源极/漏极122和第二源极/漏极124也沿X轴方向彼此对准。此外，在顶视图中，FET 110的第一源极/漏极112与FET 120的第一源极/漏极122部分重叠，并且FET 110的第二源极/漏极114与FET 120的第二源极/漏极124部分重叠。当沿X轴和Z轴方向观察时，FET110的第一源极/漏极112在负Y轴方向上与FET 120的第一源极/漏极122偏移，并且FET 110的第二源极/漏极114在负Y轴方向与FET 120的第二源极/漏极124偏移。
在图2C的图示中，如图2A的实施例中，当沿X轴方向观察时，FET110的第一源极/漏极112和第二源极/漏极114沿Y轴方向偏移，并且当沿X轴方向观察时，FET 120的第一源极/漏极122和第二源极/漏极124也沿Y轴方向偏移。此外，如在图2A的实施例中，在顶视图中，FET 110的第一源极/漏极112与FET 120的第一源极/漏极122部分重叠，并且FET 110的第二源极/漏极114与FET 120的第二源极/漏极124部分重叠。与图2A的实施例相反，当沿X轴方向和Z轴方向观察时，FET 110的第一源极/漏极112在正Y轴方向上与FET 120的第一源极/漏极122偏移，并且FET110的第二源极/漏极114在负Y轴方向上与FET 120的第二源极/漏极124偏移。因此，第一源极/漏极112和第二源极/漏极114在与顶视图中的顺时针方向一致的相反方向上远离FET 110的中心延伸，并且第一源极/漏极122和第二源极/漏极124在与顶视图中的逆时针方向一致的相反方向上远离FET 120的中心延伸。
在图2D的图示中，图2B的实施例被表示为旋转了180度，使得沿X轴和Z轴方向观察时，FET 110的第一源极/漏极112在正Y方向上与FET120的第一源极/漏极122偏移，并且FET110的第二源极/漏极114沿正Y轴方向与FET 120的第二源极/漏极124偏移。
为了实现各种器件，使用或更改为使用以上关于图1和图2A至图2D讨论的结构，如以下关于图3A至图25讨论的非限制性示例所示。在下面讨论的各个实施例中，通过使用图3B、图4B、图4C、图5B至图5D、图6B至图6D、图7B至图7D、图8B至图8D、图9B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19A至图19E、图20A至图20F、图21B、图22B和图25中示出的布局图来实现FET器件100。图3B、图4B、图4C、图5B至图5D、图6B至图6D、图7B至图7D、图8B至图8D、图9B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19A至图19E、图20A至图20F、图21B、图22B和图25中示出的布局图对应于图4A、图10、图11A、图18A、图20A、图21A、图22A、图23和图24所示的电路图，如图所示。布局图可用于至少部分地定义通过一个或多个制造工艺形成的部件，以对应于图3A、图5A、图6A、图7A、图8A、图9A、图12A、图13A、图14A、图15A、图16A和图17A中示出的所示布局结构，每个布局结构由此包括FET器件100的一个或多个实施方式。以指示给定布局图部件和基于给定布局图部件形成的布局结构部件之间的对应关系，在每个布局图和结构描述中使用相同的参考标记，如下所讨论的。
图3A是根据本发明的一些实施例的与包括图2A的实施例的器件300对应的布局结构的立体图的示意图。在图3A的实施例中，与图2A的实施例相比，器件300还包括导电迹线311-314。导电迹线311-314布置在栅极150以及FET 120的第一源极/漏极122和第二源极/漏极124之上。导电迹线311-314沿着第一预定方向(未标记)延伸，即，为了说明，垂直于栅极150延伸的第二预定方向(未标记)。器件300还包括通孔322、324、331、333、335和337，它们定位成将相应的导电迹线耦合到相应的源极/漏极。为了说明，导电迹线311通过通孔322耦合到FET 110的第一源极/漏极112，并且通过通孔331耦合到FET 120的第二源极/漏极124。导电迹线312通过通孔335耦合到FET 120的第二源极/漏极124。导电迹线313通过通孔337耦合到FET 120的第一源极/漏极122。导电迹线314通过通孔324耦合到FET 110的第二源极/漏极114，并且通过通孔333耦合到FET120的第一源极/漏极122。
器件300还包括如图3A所示的至少一个导电局部互连件350，导电局部互连件350布置在FET 110的相应的源极/漏极与FET 120的相应的源极/漏极之间，并且将FET 110的相应的源极/漏极耦合至FET 120的相应的源极/漏极。参考图3A，导电局部互连件350将FET110的第二源极/漏极114耦合到FET 120的第二源极/漏极124。
如上所述，为了说明的目的，给出了导电迹线、通孔和导电局部互连的数量。各种数量的导电迹线、通孔和导电局部互连件在本发明的预期范围内。例如，在各个实施例中，图3A中所示的导电迹线311-314的数量可以是减少为三个或增加为五个。
图3B示出了根据本发明的一些实施例的对应于图3A中所示的器件300的布局图300B。下面参考图3A讨论图3B中示出的布局图300B。在一些实施例中，如果FET 110是p型FET，则FET 110的第一源极/漏极112和第二源极/漏极114也称为p段FET的MD段、导电段或导电部分(标记为“PMD”并在下文中称为PMD部分)。在一些实施例中，如果FET 120是n型FET，则FET 120的第一源极/漏极122和第二源极/漏极124也称为n型FET的MD段、导电段或导电部分(标记为“NMD”并在下文中称为NMD部分)。在一些实施例中，栅极150由多晶硅制成，因此，在一些实施例中，栅极150也称为多晶硅(Poly)部分。在一些实施例中，栅极150由包括例如金属、合金等的其他材料制成，因此，用于栅极150的上述材料仅出于示例性目的而给出。在一些实施例中，导电迹线311-314布置在金属零(M0)层中，因此，在一些实施例中，导电迹线311-314也称为M0部分。在一些实施例中，通过使用第一掩模图案和第二掩模图案的双重图案化将M0部分定位在一个方向上。
通孔322和324将如上所述的PMD部分分别耦合到相应的导电迹线311和314，因此，在一些实施例中，通孔322和324也称为用于p型FET的通孔部分(标记为“PVD”并在下文中称为PVD部分)。通孔331和333将如上所述的NMD部分分别耦合到相应的导电迹线311和314，因此，在一些实施例中，通孔331和333也称为用于n型FET的通孔部分(标记为“NVD”并且下文中称为NVD部分)。在一些实施例中，导电局部互连件350也称为MD局部互连件(MDLI)，以将相应的PMD部分耦合至相应的NMD部分。
如图3A和图3B所示，在布局图(例如，布局图300B)中重叠的部件对应于在相应结构(例如，器件300)中具有上覆空间关系的部件。例如，在布局图300B中与PMD部分114重叠的MDLI 350对应于器件300中的导电段114上面的导电局部互连件350，并且布局图300B中与MDLI350和PMD部分114重叠的NMD部分124对应于器件300中的导电局部互连件350和导电段114上面的导电段124。
图4A是根据本发明的一些实施例的IC 400的电路图。为了说明IC 400，将p型金属氧化物半导体(PMOS)晶体管P1的栅极端子耦合至n型金属氧化物半导体(NMOS)晶体管N1的栅极端子。PMOS晶体管P1的源极/漏极端子在节点A1处耦合至PMOS晶体管P2的源极/漏极端子。NMOS晶体管N1的源极/漏极端子在节点B1处耦合至NMOS晶体管N2的源极/漏极端子。如图4A所示的连接ZA所示，节点A1进一步耦合到节点B1。为了在本发明的实施例中实现包括节点A1和B1之间的连接ZA的IC 400，下面提供和讨论了布局设计和/或结构的实施例，如参考图4B至图9B所示。
在一些实施例中，IC 400用作单位单元或单元电路，其中该单位单元或单元电路能够用作基本单元或用作器件或电路的一部分，以实现各种器件或电路。换句话说，在一些实施例中，IC 400以各种器件或电路实现，包括例如反相器、NAND门、AND-OR-反相(AOI)逻辑门、触发器等。在一些实施例中，接触多晶硅间距(CPP)称为两个接触(多晶硅)栅极之间的距离。在一些实施例中，对于上述实施例，反相器需要两倍的CPP，NAND门需要三倍的CPP，AND-OR-反相(AOI)逻辑门需要五倍的CPP，触发器需要二十二倍的CPP。
图4B示出了根据本发明的一些实施例的对应于图4A的IC 400的布局图400B。在图4B的实施例中，图4A的NMOS晶体管N1和N2配置为堆叠在图4A的PMOS晶体管P1和P2上。为了说明，将NMD部分布置在PMD部分之上并且与PMD部分部分地重叠，将NMOS晶体管N1和N2堆叠在PMOS晶体管P1和P2上。
在图4B的图示中，栅极410、420、430布置成沿预定方向(未标记)延伸。导电段411、413和415布置在第一导电层中，作为PMOS晶体管P1和P2的源极/漏极。栅极410以及导电段411和413一起对应于PMOS晶体管P1。栅极420以及导电段413和415一起对应于PMOS晶体管P2。在这样的实施例中，PMOS晶体管P1和P2共享导电段413，这对应于如以上关于图4A所讨论的在节点A1处耦合的PMOS晶体管P1和P2。
如图4B进一步所示，导电段421、423、425布置在第二导电层中，作为NMOS晶体管N1和N2的源极/漏极，该第二导电层堆叠在布置有导电段411、413和415的第一层上方。栅极410以及导电段421和423一起对应于NMOS晶体管N1。栅极430以及导电段421和425一起对应于NMOS晶体管N2。在这样的实施例中，NMOS晶体管N1和N2共享导电段421，这对应于如以上关于图4A所讨论的在节点B1处耦合的NMOS晶体管N1和N2。
在图4B的实施例中，PMOS晶体管P1和NMOS晶体管N1共享栅极410，这对应于PMOS晶体管P1的栅极端子和NMOS晶体管N1的栅极端子的连接，如以上关于图4A所讨论的。导电段413耦合到导电段421，这对应于节点A1和B1的连接，即，连接ZA，如上面关于图4A所讨论的。相应地，图4B的实施例的一部分(包括节点A1和B1之间的连接ZA)由布局图和结构的各个实施例实现，下面将对其进行详细讨论。
图4C示出了根据本发明的各个实施例的对应于图4A的IC 400的布局图400C。在图4C的实施例中，相比于图4B，PMOS晶体管P1和P2配置为堆叠在NMOS晶体管N1和N2上。为了说明，如上所述，PMD部分设置在NMD部分上方并与NMD部分部分地重叠，因此，PMOS晶体管P1和P2相应地堆叠在NMOS晶体管N1和N2上。另外，图4C中所示的配置和布置与图4B中所示的相似，并且因此在此不再赘述。相应地，图4C的实施例的一部分(包括节点A1和B1之间的连接ZA)由布局结构的各个实施例实现，下面将更详细地讨论。
布局图400B和400C中的每一个还包括有源区域(AA)部分，在一些实施例中，有源区域(AA)部分也称为氧化物定义(OD)部分。如图4B和图4C所示，相应的布局图400B和400C实现了与如上所述的沟道116和/或126对应的有源区域，为了图示的方便，未标记这些有源区域。
为了实现如上关于图4B和/或图4C所讨论的概念，图5A、图6A、图7A和图8A示出了用于IC 400的布局结构。对应于这些布局结构的布局图在相应的图5B至图5D、图6B至图6D、图7B至图7D和图8B至图8D中示出，下面分别进行讨论。
图5A是根据本发明的一些实施例的与图4A中的IC 400的一部分对应的布局结构500的立体图的示意图。布局结构500对应于图4C所示的PMOS晶体管P1和NMOS晶体管N1，图4C中的布置与图2A中的布置相似。为了说明，当沿X轴方向观察时，导电段411和413沿Y轴方向偏移，并且当沿X轴方向观察时，导电段421和423也沿Y轴方向偏移。因此，布局结构500的一些相应部分在此不再详细描述。
在图5A的图示中，与图4C所示的PMOS晶体管P1和NMOS晶体管N1相比，布局结构500还包括导电迹线510以及通孔522和524。导电迹线510的配置与如上所述的导电迹线311-314的配置相似，因此在此不再赘述。通孔522将导电段421耦合到导电迹线510。通孔524将导电段413耦合到导电迹线510。在一些实施例中，通孔522的高度大于通孔524的高度，因为如上所述，导电段421和413设置在不同的层中。
通过上面讨论的布局结构500，用于说明，仅使用一条导电迹线510将与NMOS晶体管N1的一个源极/漏极对应的导电段421耦合到与PMOS晶体管P1的一个源极/漏极对应的导电段413。换句话说，为了实现图4A中的PMOS晶体管P1和NMOS晶体管N1的连接ZA，节点A1通过图5A中的导电迹线510耦合到节点B1，导电迹线510布置在M0层中，用于说明，该M0层是栅极410和导电段413上的最接近的金属层。因此，与在多个堆叠层中使用元件以实现图4A中的在IC 400的连接的部分的一些方法相比，在IC 400的制造中更容易实现布局结构500，并且包括布局结构500的IC 400能够按比例缩小。
图5B示出了根据本发明的一些实施例的对应于图5A所示的布局结构500的布局图500B。如图5B所示，在布局图500B的顶视图中，栅极410对应于多晶硅部分，导电迹线510对应于M0部分，通孔522和524分别对应于NVD和PVD部分，并且导电段421和413分别对应于NMD和PMD部分。在图5B的图示中，指示节点A1的PMD部分413通过PVD 524部分、M0部分510和NVD部分522耦合到指示节点B1的NMD部分421。
如上所述，图5B所示的布局图500B包括横跨多晶硅部分并在多晶硅之上延伸的三个M0部分，其中，三个M0部分之一将表示节点B1的NMD部分耦合到表示节点A1的PMD部分。图5B中示出的M0部分的数量为出于说明目的而给出。图5B中示出的各种数量的M0部分在本发明的预期范围内。例如，下面参考图5C和图5D讨论各个实施例。
图5C和图5D示出了根据本发明的各个实施例的与图5A所示的布局结构500对应的各个布局图500C和500D。在各个实施例中，与图5B的实施例相比，图5C中所示的布局图500C包括横跨多晶硅部分并在多晶硅部分之上延伸的四个M0部分510-513，其中，如上所述，M0部分510将指示节点B1的NMD部分耦合到指示节点A1的PMD部分。在一些实施例中，与图5B的实施例相比，图5D中所示的布局图500D包括横跨多晶硅部分并在多晶硅部分之上延伸的五个M0部分510-514，其中，如上所述，M0部分510将指示节点B1的NMD部分421耦合到指示节点A1的PMD部分413。
图6A是根据本发明的一些实施例的对应于图4A中的IC 400的一部分的布局结构600的立体图的示意图。布局结构600对应于图4C所示的PMOS晶体管P1和NMOS晶体管N1，图4C中的布置与图2B中的布置相似，并且因此布局结构600的一些相应部分在此不再赘述。
在图6A的图示中，参考图4A，布局结构600包括栅极610和620、导电段631-633和641-643以及导电迹线651-653。栅极610和620布置成沿Y轴方向延伸，以用于说明。为了说明，导电迹线651-653布置为在栅极610和620之上沿着X轴方向延伸。导电段631-633设置在第一导电层中，其中导电段631和632布置为NMOS晶体管N1的源极/漏极。导电段641-643设置在堆叠在第一层上的第二导电层中，其中导电段641和642布置为PMOS晶体管P1的源极/漏极。在一些实施例中，栅极620称为伪栅极，其中在一些实施例中，“伪”栅极的名称是由于未电连接为MOS器件的栅极，在电路中没有功能。
导电段641-643分别设置在导电段631-633之上并且与导电段631-633部分重叠。栅极610以及导电段641和642一起对应于PMOS晶体管P1。栅极610以及导电段631和632一起对应于NMOS晶体管N1。导电段642也对应于节点A1，如上关于图4A所讨论的，并且导电段631也对应于节点B1，如上面关于图4A所讨论的。
与图5A所示的布局结构500相比，在图6A的图示中，导电段641和642相对于栅极610彼此相对布置。导电段631和632也相对于栅极610彼此相对布置。此外，导电段642和643相对于栅极620彼此相对布置，并且导电段632和633相对于栅极620彼此相对布置。
如图6A进一步所示，布局结构600还包括通孔662、664、672和674以及导电局部互连件685。通孔662将导电段631耦合至导电迹线651。通孔664将导电段633耦合至导电迹线651。通孔672将导电段642耦合到导电迹线653。通孔674将导电段643耦合到导电迹线653。导电局部互连件685将导电段633耦合到导电段643。在一些实施例中，如上所述，通孔662和664的高度大于通孔672和674的高度，因为不同层中的导电段耦合到同一M0层中的导电迹线。在一些实施例中，导电局部互连件685的高度不同于通孔662和664和/或通孔672和674的高度。
为了实现图4A中的PMOS晶体管Pl和NMOS晶体管Nl的连接ZA，如图6A中的箭头示意性地指示的，对应于NMOS晶体管N1的一个源极/漏极的导电段631通过通孔662、导电迹线651、通孔664、导电段633、导电局部互连件685、导电段643、导通孔674、导电迹线653、导通孔672耦合到对应于PMOS晶体管P1的一个源极/漏极的导电段642。因此，节点A1通过设置在M0层中的导电迹线651和653耦合到节点B1，为了说明，M0层是在栅极610和620以及导电段641-643上的最接近的金属层。
图6B示出了根据本发明的一些实施例的与图6A所示的布局结构600对应的布局图600B。如图6B所示，在布局图600B的顶视图中，栅极610和620对应于不同的多晶硅部分，导电迹线651-653对应于不同的M0部分，通孔662和664对应于不同的NVD部分，通孔672和674对应于不同的PVD部分，导电段631-633对应于不同的NMD部分，导电段641-643对应于不同的PMD部分，并且导电局部互连件685对应于MDLI部分。在图6B的布局设计中，指示节点B1的第一NMD部分(例如，导电段631)依次通过第一NVD部分(例如，通孔662)、第一M0部分(例如，导电迹线651)、第二NVD部分(例如，通孔664)、第二NMD部分(例如，导电段633)、MDLI部分(例如，导电局部互连件685)、第一PMD部分(例如，导电段643)、第一PVD部分(例如，通孔674)、第二M0部分(例如，导电迹线653)、第二PVD部分(例如，通孔672)耦合到指示节点A1的第二PMD部分(例如，导电段642)。
图6B中示出的布局图600B包括横跨多晶硅部分并在多晶硅部分之上延伸的三个M0部分，其中，如上所述，三个M0部分中的两个耦合在一起以将指示节点B1的NMD部分耦合至指示节点A1的PMD部分。图6B中示出的M0部分的数量出于说明目的而给出。图6B中示出的各种数量的M0部分在本发明的预期范围内。例如，下面参考图6C和图6D讨论各个实施例。
图6C和图6D示出了根据本发明的各个实施例的基于图6A所示的布局结构600的各个布局图600C和600D。在各个实施例中，与图6B的实施例相比，图6C中所示的布局图600C包括横跨多晶硅部分并且在多晶硅部分之上延伸的四个M0部分651-654，其中，如上所述，M0部分651和654耦合在一起，以将指示节点B1的NMD部分631耦合到指示节点A1的PMD部分642。在一些实施例中，与图6B的实施例相比，图6D中所示的布局图600D包括横跨多晶硅部分并在多晶硅部分之上延伸的五个M0部分651-655，其中，如上所述，M0部分651和655耦合在一起以将指示节点B1的NMD部分631耦合到指示节点A1的PMD部分642。
图7A是根据本发明的各个实施例的对应于图4A中的IC 400的一部分的布局结构700的立体图的示意图。布局结构700对应于图4C所示的PMOS晶体管P1和NMOS晶体管N1，图4C中的布置与图2B中的布置相似。布局结构700还包括与图6A中的部分对应的相同部分，并且因此布局结构700的相应部分不再赘述。
在图7A的图示中，与图6A的实施例相比，通孔664和674以及导电局部互连件685不包括在布局结构700中。布局结构700还包括通孔712和714。通孔712和714布置在栅极620上并且将导电迹线651和653分别耦合到栅极620。在一些实施例中，通孔712和714的高度与通孔672的高度相同，并且与通孔662的高度不同。
为了实现图4A中的PMOS晶体管Pl和NMOS晶体管Nl的连接ZA，如图7A中的箭头示意性地指示的，对应于NMOS晶体管N1的一个源极/漏极的导电段631通过通孔662、导电迹线651、通孔712、栅极620、通孔714、导电迹线653、通孔672耦合至与PMOS晶体管P1的一个源极/漏极对应的导电段642。因此，节点A1通过栅极620以及导电迹线651和653耦合到节点B1。
图7B示出了根据本发明的一些实施例的与图7A所示的布局结构700对应的布局图700B。如图7B所示，在布局图700B的顶视图中，与图6B相比，通孔712和714被包括并且对应于不同的VG部分。在图7B的布局图700B中，指示节点B1的NMD部分(例如，导电段631)依次通过NVD部分(例如，通孔662)、第一M0部分(例如，导电迹线651)、第一VG部分(例如，通过712)、多晶硅部分(例如，栅极620)、第二VG部分(例如714)、第二M0部分(例如，导电迹线653)、PVD部分(例如，通孔672)耦合至指示节点A1的PMD部分(例如，导电段642)。
图7B所示的布局图700B包括横跨多晶硅部分并在多晶硅部分之上延伸的三个M0部分，其中，如上所述，三个M0部分中的两个耦合在一起以将指示节点B1的NMD部分耦合至指示节点A1的PMD部分。图7B中示出的M0部分的数量出于说明性目的而给出。图7B中示出的各种数量的M0部分在本发明的预期范围内。例如，下面参考图7C和图7D讨论各个实施例。
图7C和图7D示出了根据本发明的各个实施例的基于图7A所示的布局结构700的各个布局图700C和700D。在各个实施例中，与图7B的实施例相比，图7C中所示的布局图700C包括横跨多晶硅部分并在多晶硅部分之上延伸的四个M0部分651-654，其中，如上所述，M0部分651和654耦合在一起以将指示节点B1的NMD部分631耦合到指示节点A1的PMD部分642。在一些实施例中，与图7B的实施例相比，图7D中所示的布局图700D包括横跨多晶硅部分并在多晶硅部分之上延伸的五个M0部分651-655，其中，如上所述，M0部分651和655被耦合在一起以将指示节点B1的NMD部分631耦合至指示节点A1的PMD部分642。
图8A是根据本发明的各个实施例的对应于图4A中的IC 400的一部分的布局结构800的立体图的示意图。布局结构800对应于图4C所示的PMOS晶体管P1和NMOS晶体管N1，图4C中的布置与图2B中的布置相似。布局结构800还包括与图7A中的部分对应的相同部分，并且因此布局结构800的相应部分不再赘述。
在图8A的图示中，与图7A的实施例相比，通孔712和714不包括在布局结构800中。布局结构800还包括导电迹线850以及通孔852和854。导电迹线850布置为例如沿Y轴方向、在导电迹线651-653之上和横跨导电迹线651-653延伸。通孔852和854分别设置在导电迹线651和653上。通孔852和854分别将导电迹线651和653耦合到导电迹线850。
在一些实施例中，导电迹线850设置在金属层(M1)中，在一些实施例中，并且因此，在一些实施例中，导电迹线850也称为M1部分。在一些实施例中，通孔852和854的高度与通孔672的高度相同。在一些其他实施例中，通孔852和854的高度与通孔672的高度不同。
为了实现图4A中的PMOS晶体管Pl和NMOS晶体管Nl的连接ZA，如图8A中的箭头示意性地指示的，对应于NMOS晶体管N1的一个源极/漏极的导电段631通过通孔662、导电迹线651、通孔852、导电迹线850、通孔854、导电迹线653、通孔672耦合至对应于PMOS晶体管P1的一个源极/漏极的导电段642。因此，节点A1通过导电迹线651和653以及设置在导电迹线651和653之上的导电迹线850耦合到节点B1。
图8B示出了根据本发明的一些实施例的与图8A所示的布局结构800对应的布局图800B。如图8B所示，在布局图800B的顶视图中，与图7B相比，包括通孔852和854，并且对应于不同的VIA1部分。导电迹线850对应于M1部分。在图8B的布局设计中，指示节点B1的NMD部分(例如，导电段631)依次通过NVD部分(例如，通孔662)、第一M0部分(例如，导电迹线651)、第一VIA1部分(例如，通孔852)、M1部分(例如，导电迹线850)、第二VIA1部分(例如，通孔854)、第二M0部分(例如，导电迹线653)、PVD部分(例如，通孔672)耦合到指示节点A1的PMD部分(例如，导电段642)。
在一些实施例中，图8B中的布局设计包括横跨多晶硅部分并在多晶硅部分之上延伸的三个M0部分，其中，如上所述，三个M0部分中的两个耦合在一起，以将指示节点B1的NMD部分耦合至指示节点A1的PMD部分。图8B中示出的M0部分的数量出于说明目的而给出。图8B中示出的各种数量的M0部分在本发明的预期范围内。例如，下面参考图8C和图8D讨论各个实施例。
图8C和图8D示出了根据本发明的各个实施例的基于图8A所示的布局结构800的各个布局图800C和800D。在各个实施例中，与图8B的实施例相比，图8C中示出的布局图800C包括横跨多晶硅部分并在多晶硅部分之上延伸的四个M0部分651-654，其中，如上所述，M0部分651和654耦合在一起以将指示节点B1的NMD部分631耦合到指示节点A1的PMD部分642。在一些实施例中，与图8B的实施例相比，图8D中所示的布局图800D包括横跨多晶硅部分并在多晶硅部分之上延伸的五个M0部分651-655，其中，如上所述，M0部分651和655耦合在一起以将指示节点B1的NMD部分631耦合到指示节点A1的PMD部分642。
图9A是根据本发明的一些实施例的对应于门电路的布局结构900的立体图的示意图。在一些实施例中，布局结构900对应于AND-OR-反相-22(AOI22)门电路。在一些实施例中，AOI22门电路包括具有两个AND门和NOR门的功能的电路。换句话说，两个AND门和NOR门一起形成了AOI22门电路的逻辑表示。每个AND门包括两个输入和一个输出，每个AND门的输出耦合到NOR门的两个输入之一。
在操作中，到NOR门的逻辑高输入使NOR门提供逻辑低输出。对于提供逻辑高输出的两个AND门之一，该AND门的两个输入均为逻辑高。到两个AND门之一的逻辑低输入导致该AND门向NOR门提供逻辑低输出，从而允许另一个AND门控制NOR门的输出。因此，到AOI22门电路的输入被两个AND门分开，并且称为到一个AND门的输入和到另一个AND门的输入。在一些实施例中，AOI22门电路由八个晶体管实现，为说明起见，包括如上所述的四对CFET。
在由四对CFET实现的AOI22门电路的实施例中，如上所述，给出了与四个p型FET(未标记)和四个n型FET(未标记)对应的布局结构900，如图9A所示。如图9A示例性示出的，布局结构900包括栅极911-914以及导电段921-925和931-935。为了说明，栅极911以及导电段921和922一起对应于第一n型FET。栅极912以及导电段922和923一起对应于第二n型FET。栅极913以及导电段923和924一起对应于第三n型FET。栅极914以及导电段924和925一起对应于第四n型FET。栅极911以及导电段931和932一起对应于第一p型FET。栅极912以及导电段932和933一起对应于第二p型FET。栅极913以及导电段933和934一起对应于第三p型FET。栅极914以及导电段934和935一起对应于第四p型FET。在布局结构900的顶视图中，导电段924布置为与n型FET的其他导电段偏移，并且导电段934布置为与p型FET的其他导电段偏移。
对应于第二和第三n型FET中的每个的一个源极/漏极的导电段923也对应于节点B1X(类似于图4A中的节点B1)，并且通过通孔950、导电迹线960和通孔970耦合到对应于第三和第四p型FET中的每个的一个源极/漏极的导电段934以及节点A1X(类似于图4A中的节点A1)，从而与图5A所示的布局结构500相似地布置。通过以上讨论的配置，布局结构900支持与以上关于图4A至图4C讨论的电连接类似的电连接，并且从而能够实现以上关于IC 400所讨论的益处。
图9B示出了根据本发明的一些实施例的与图9A所示的布局结构900对应的布局图900B。如图9B所示，在布局图900B的顶视图中，栅极911-914对应于不同的多晶硅部分，导电迹线960对应于M0部分，通孔950和970分别对应于NVD和PVD部分，区段921-925对应于不同的NMD部分，导电区段931-935对应于不同的PMD部分。在图9B的布局图900B中，指示节点B1X的第一NMD部分(例如，导电段923)依次通过NVD部分(例如，通孔950)、M0部分(例如，导电迹线960)、PVD部分(例如，通孔970)耦合到指示节点A1X的PMD部分(例如，导电段934)。
为了说明的目的，给出了如上所述的用于实现AOI22门电路的图9A中所示的布局结构900和图9B所示的相应布局图900B。各种布局结构和设计在本发明的预期范围内。例如，布局结构600、700和800中的每个以及相应的布局设计能够在如上所述的AOI22门电路中实现。
图10是根据本发明的一些实施例的传输门电路1000的电路图。在图10的图示中，PMOS晶体管P3包括栅极端子A3、漏极(D)端子和源极(S)端子。NMOS晶体管N3包括栅极端子B4、D端子和S端子。PMOS晶体管P3的S端子耦合到NMOS晶体管N3的D端子以形成第一晶体管对。PMOS晶体管P4包括栅极端子B3、D端子和S端子。NMOS晶体管N4包括栅极端子A4、D端子和S端子。PMOS晶体管P4的D端子耦合到NMOS晶体管N4的S端子，以形成第二晶体管对。
PMOS晶体管P3的栅极端子A3耦合到NMOS晶体管N4的栅极端子A4。PMOS晶体管P4的栅极端子B3耦合到NMOS晶体管N3的栅极端子B4。PMOS晶体管P3的S端子和NMOS晶体管N3的D端子耦合到PMOS晶体管P4的D端子和NMOS晶体管N4的S端子，以指示如图10所示的连接ZB，以便用作传输门电路1000。在一些实施例中，传输门电路1000位于单个单元中。为了在本发明的实施例中实现包括连接ZB的传输门电路1000，如下面更详细地讨论的，提供了布局设计和/或结构的实施例。
图11A是根据本发明的一些实施例的等效于图10中的传输门电路1000的IC 1100的电路图。在图11A的图示中，与图10相比，IC 1100还包括PMOS晶体管P5和NMOS晶体管N5。PMOS晶体管P5的栅极端子(未标记)耦合至NMOS晶体管N3的栅极端子B4，并且NMOS晶体管N5的栅极端子(未标记)耦合至PMOS晶体管P4的栅极端子B3。PMOS晶体管P5的源极端子(未标记)耦合到PMOS晶体管P3的漏极端子。NMOS晶体管N5的源极端子(未标记)耦合到NMOS晶体管N4的漏极端子。对应于节点P5S和P5S’的PMOS晶体管P5的源极和漏极端子以短路配置耦合在一起，使得PMOS晶体管P5不工作。对应于节点N5S和N5S’的NMOS晶体管N5的源极和漏极以短路配置耦合在一起，使得NMOS晶体管N5不工作。通过PMOS晶体管P3-P5和NMOS晶体管N3-N5的连接，如图11A所示，IC 1100能够用作与图10中的传输门电路1000等效的电路。
图11B示出了根据本发明的一些实施例的对应于图11A的IC 1100的布局图1100B。在图11B的实施例中，图11A的PMOS晶体管P3-P5配置为堆叠在图11A的NMOS晶体管N3-N5上。为了说明，将PMD部分分别布置在NMD部分之上并且与NMD部分部分地重叠，将PMOS晶体管P3-P5堆叠在NMOS晶体管N3-N5上。在一些实施例中，图11A的PMOS晶体管P3-P5可以堆叠在NMOS晶体管N3-N5下方。
在图11B的图示中，栅极1110、1120和1130布置成沿预定方向(未标记)延伸。导电段1111、1113、1115和1117布置在第一导电层中，作为PMOS晶体管P3-P5的源极/漏极。栅极1110以及导电段1111和1113一起对应于PMOS晶体管P3。栅极1120以及导电段1113和1115一起对应于PMOS晶体管P4。栅极1130以及导电段1111和1117一起对应于PMOS晶体管P5。在这样的实施例中，PMOS晶体管P3和P4共享导电段1113，这对应于PMOS晶体管P3和P4彼此耦合，并且PMOS晶体管P3和P5共享导电段1111，这对应于PMOS晶体管P3和P5彼此耦合。
如图11B进一步所示，导电段1121、1123、1125和1127布置在堆叠在第一层下面的第二导电层中，作为NMOS晶体管N3-N5的源极/漏极，其中导电段1111、1113、1115和1117布置在第一层中。栅极1110以及导电段1121和1123一起对应于NMOS晶体管N4。栅极1130以及导电段1123和1125一起对应于NMOS晶体管N3。栅极1120以及导电段1121和1127一起对应于NMOS晶体管N5。在这样的实施例中，NMOS晶体管N3和N4共享导电段1123，这对应于NMOS晶体管N3和N4彼此耦合，并且NMOS晶体管N4和N5共享导电段1121，这对应于NMOS晶体管N4和N5彼此耦合。
如图11B中所示，PMOS晶体管P5与NMOS晶体管N3的布局图1100B对应于图2B中所示的布局结构，并且PMOS晶体管P4与NMOS晶体管N5的布局设计对应于图2D所示的布局结构。图11B中所示的布局图1100B出于说明目的而给出。用于图11A的IC 1100的各种布局设计在本发明的预期范围内。例如，在各个实施例中，PMOS晶体管P5与NMOS晶体管N3的布局设计对应于如图2A所示的布局结构，并且PMOS晶体管P4与NMOS晶体管N5的布局设计对应于图2C所示的布局结构。
为了说明，栅极1110对应于PMOS晶体管P3的栅极端子A3和NMOS晶体管N4的栅极端子A4，栅极1120对应于PMOS晶体管P4的栅极端子B3，并且栅极1130对应于NMOS晶体管N3的栅极端子B4。在这样的实施例中，PMOS晶体管P3和NMOS晶体管N4共享栅极1110，这对应于如图11A所示的栅极端子A3和A4的连接。导电段1113耦合到导电段1123，这对应于图11A中所示的连接ZB。栅极1120耦合至栅极1130，这对应于如图11A示的栅极端子B1和B2的连接BX。
为了实现如上关于图11B所讨论的概念，参考图11B，在图12A、图13A、图14A、图15A、图16A和图17A中示出了IC 1100的布局结构。与这些布局结构对应的布局图也在相应的图12B、图13B、图14B、图15B、图16B和图17B中示出，下面分别讨论。
图12A是根据本发明的一些实施例的基于图11B所示的布局图1100B的变型的对应于图11A中的IC 1100的布局结构1200的立体图的示意图。布局结构1200包括与图11B所示的布局图1100B对应的部分，并且因此相应部分在此不再赘述。在图12A的图示中，与图11B所示的PMOS晶体管P3-P5和NMOS晶体管N3-N5相比，每个导电段1113和1115在负Y轴方向上偏移，每个导电段1121和1127在正Y轴方向上偏移，并且布局结构1200还包括导电迹线1201-1206以及通孔1211-1219。在一些实施例中，导电迹线1201-1206设置在M0层中。
对应于PMOS晶体管P3和NMOS晶体管N4的布局结构具有与图5A中相似的布置。为了说明，通孔1211将导电段1123耦合到导电迹线1201，并且通孔1212将导电段1113耦合到导电迹线1201。因此，用于说明，与NMOS晶体管N4的一个源极/漏极对应的导电段1123仅使用一条导电迹线1201耦合到对应于PMOS晶体管P3的一个源极/漏极的导电段1113。换句话说，用于说明，设置在M0层(用于说明，栅极1110、1120和1130上的最接近的金属层)的导电迹线1201布置成将导电段1123耦合到导电段1113，这对应于图11A中的PMOS晶体管P3和NMOS晶体管N4的连接ZB。
PMOS晶体管P3和NMOS晶体管N4共享栅极1110，这对应于图11A中的PMOS晶体管P3的栅极端子A3和NMOS晶体管N4的栅极端子A4的连接。为了说明，导电迹线1202通过通孔1213耦合到栅极1110，以接收用于控制PMOS晶体管P3和NMOS晶体管N4的信号。
在一些实施例中，导电迹线1203未布置成耦合导电段。通孔1214将栅极1130耦合到导电迹线1204，并且通孔1215将栅极1120耦合到导电迹线1204。换句话说，设置在M0层中的导电迹线1204布置成将栅极1130耦合到栅极1120，这对应于图11A中的PMOS晶体管P4的栅极端子B3和NMOS晶体管N3的栅极端子B4的连接BX。
通孔1216将导电段1117耦合到导电迹线1205，并且通孔1217将导电段1111耦合到导电迹线1205。换句话说，设置在M0层中的导电迹线1205布置成耦合导电段1117至导电段1111，这对应于图11A中的节点P5S和P5S’的连接。通孔1218将导电段1121耦合到导电迹线1206，并且通孔1219将导电段1127耦合到导电迹线1206。换句话说，设置在M0层中的导电迹线1206布置成将导电段1121耦合到导电段1127，这对应于图11A中的节点N5S和N5S’的连接。
在一些实施例中，因为导电段1123和1113如上所述设置在不同的层中，所以通孔1211的高度大于通孔1212的高度。在一些实施例中，通孔1216和1217的高度与通孔1212的高度相同。在一些实施例中，通孔1218和1219的高度与通孔1211的高度相同。在一些实施例中，通孔的高度1213、1214和1215都相同。
图12B示出了根据本发明的一些实施例的对应于图12A中所示的布局结构1200的布局图1200B。如图12B所示，在布局图1200B的顶视图中，栅极1110、1120和1130对应于多晶硅部分，导电迹线1201-1206对应于M0部分，通孔1212、1216和1217对应于PVD部分，通孔1211、1218和1219对应于NVD部分。通孔1213-1215(在图12B中未标记)对应于VG部分。导电段1111、1113、1115和1117对应于PMD部分。导电段1121、1123、1125和1127对应于NMD部分。
图12B中所示的布局图1200B包括横跨多晶硅部分并在多晶硅部分之上延伸的五个M0部分。图12B中示出的M0部分的数量出于说明目的而给出。图12B中示出的各种数量的M0部分在本发明的预期范围内。例如，在各个实施例中，省略与图12A中的导电迹线1203对应的M0部分，这将在下面参考图16A进行讨论。
图13A是根据本发明的一些实施例的基于图11B所示的布局图1100B的对应于图11A中的IC 1100的布局结构1300的立体图的示意图。布局结构1300包括与图12A所示的布局设计对应的部分，并且因此相应的部分不再赘述。与图12A的布局结构1200相比，布局结构1300中的PMOS晶体管P4与NMOS晶体管N5一起对应于图2B中所示的布局结构。
此外，与图12A的布局结构1200相比，通孔1218和1219布置在布置通孔1211的一侧。通孔1212布置在布置通孔1216和1217的一侧。在图13A的图示中，通孔1218和1219相对于栅极1110与通孔1211相对布置，并且通孔1212相对于栅极1110与通孔1216和1217相对布置。
与包括导电迹线1201的图12A的布局结构1200相比，布局结构1300包括单独的导电迹线1207和1208。导电迹线1207通过通孔1211耦合到导电段1123。导电迹线1208通过通孔1218耦合到导电段1121(在图13A中未标记)，并通过通孔1219耦合到导电段1127(在图13A中未标记)，这对应于图11A中的节点N5S2和N5S2’的连接。
在一些实施例中，相比于图12A的布局结构1200，布局结构1300还包括导电迹线1302和1304以及通孔1311-1314。用于说明，导电迹线1304布置为沿着Y轴方向在导电迹线1202-1205(在图13A中未标记)和1207之上并横跨导电迹线1202-1205和1207延伸。用于说明，导电迹线1302布置为沿着Y轴方向在导电迹线1202-1204、1206和1208之上并横跨导电迹线1202-1204、1206和1208延伸。通孔1311和1312分别设置在导电迹线1206和1203上。通孔1313和1314分别设置在导电迹线1203和1207上。
在一些实施例中，导电迹线1302和1304设置在M1层中，在一些实施例中，因此，在一些实施例中，导电迹线1302和1304也称为M1部分。在一些实施例中，通孔1311-1314的高度与通孔1216-1217的高度相同。在一些实施例中，通孔1311-1314的高度不同于通孔1216-1217的高度。
为了实现图11A中的PMOS晶体管P3和NMOS晶体管N4的连接ZB，如图13A中的箭头所示，对应于PMOS晶体管P3的源极的导电段1113通过通孔1212、导电迹线1206、通孔1311、导电迹线1302、通孔1312、导电迹线1203、通孔1313、导电迹线1304、通孔1314、导电迹线1207和通孔1211耦合到对应于NMOS晶体管N4的源极的导电段1123。
图13B示出了根据本发明的一些实施例的对应于图13A中所示的布局结构1300的布局图1300B。如图13B所示，在布局图1300B的顶视图中，与图12B相比，例如对应于导电迹线1203和1206-1208的M0部分、例如对应于导电段1113和1115的PMD和NMD部分、例如对应于通孔1211、1212和1216-1219的PVD和NVD部分以及例如对应于栅极1110的多晶硅部分布置为与以上关于图13A中所示的布局结构1300所讨论的那些对应。此外，与图12B相比，包括导电迹线1302和1304并且对应于不同的M1部分，并且包括通孔1311-1314并且对应于不同的VIA1部分。
图13B中所示的布局图1300B出于说明性目的而给出。各种布局设计在本发明的预期范围内。例如，图13B中所示的布局图1300B包括横跨相应的多晶硅部分并且在多晶硅部分之上方延伸的七个M0部分，并且在各个实施例中，布局图1300B包括多于七个的M0部分。
图14A是根据本发明的一些实施例的基于图11B所示的布局图1100B的对应于图11A中的IC 1100的布局结构1400的立体图的示意图。布局结构1400包括与图12A所示的布局设计对应的部分，并且因此相应的部分不再赘述。
与图13A的布局结构1300相比，布局结构1400还包括栅极1410、导电段1411、1413、通孔1425和1426以及导电局部互连件1450。为了说明，导电段1411布置在第一导电层中，其中导电段1111、1113、1115和1117布置在第一导电层中。导电段1411相对于栅极1410与导电段1115相对。导电段1413布置在第二导电层中，在该第二导电层中布置有导电段1121、1123、1125和1127，第二导电层堆叠在第一层下方。导电段1413相对于栅极1410与导电段1127相对。导电段1411通过导电局部互连件1450耦合到导电段1413。在一些实施例中，通孔1425的高度大于导电局部互连件1450的高度。
如图14A进一步所示，与使用导电迹线1207的图13A相比，布局结构1400包括设置在M0层中的导电迹线1433。导电段1123通过通孔1211、导电迹线1433、通孔1425耦合到导电段1413。此外，没有图13A中的导电迹线1206，布局结构1400包括设置在M0层中并且布置成横跨栅极1120和1410延伸的导电迹线1435。导电段1113通过通孔1212、导电迹线1435、通孔1426耦合到导电段1411。
为了实现图11A中的PMOS晶体管P3和NMOS晶体管N4的连接ZB，如图14A中的箭头所示，对应于PMOS晶体管P3的源极的导电段1113通过通孔1212、导电迹线1435、通孔1426、导电段1411、导电局部互连件1450、导电段1413、通孔1425、导电迹线1433、通孔1211耦合到对应于NMOS晶体管N4的源极的导电段1123。
图14B示出了根据本发明的一些实施例的与图14A中所示的布局结构1400对应的布局图1400B。如图14B所示，在布局图1400B的顶视图中，M0部分(例如对应于导电迹线1433和1435)、PMD和NMD部分、PVD和NVD部分(例如对应于导电段1113、1115、1123、1127和1411)、VG部分(例如，对应于通孔1211和1212)和多晶硅部分(例如，对应于栅极1110、1120和1410)布置为与上述关于图14A中所示的布局结构1400所讨论的那些相对应。与图12B相比，在图14B的图示中，包括导电局部互连件1450并且该导电局部互连件1450对应于MDLI部分，使得使用MDLI部分实现了PMOS晶体管P3的PMD部分和NMOS晶体管N4的NMD部分之间的连接ZB。
图14B中所示的布局图1400B出于说明目的而给出。各种布局设计在本发明的预期范围内。例如，在一些实施例中，布局图1400B包括多于一个的MDLI部分，用于耦合PMOS晶体管P3的PMD部分和NMOS晶体管N4的NMD部分。
图15A是根据本发明的一些实施例的基于图11B所示的布局图1100B的图11A中的IC 1100的布局结构1500的立体图的示意图。布局结构1500包括与图14A所示的布局设计对应的部分，并且因此相应的部分不再赘述。
与包括通孔1426和导电局部互连件1450的图14A的布局结构1400相比，在图15A的图示中，布局结构1500包括设置在栅极1410上的通孔1511、1512。通孔1511将栅极1410耦合至导电迹线1435。通孔1512将栅极1410耦合至导电迹线1433。在一些实施例中，通孔1511和1512的高度与如图12A所示的通孔1214和1215的高度相同。
为了实现图11A中的PMOS晶体管P3和NMOS晶体管N4的连接ZB，如图15A中的箭头所示，对应于PMOS晶体管P3的源极的导电段1113通过通孔1212、导电迹线1435、通孔1511、栅极1410、通孔1512、导电迹线1433、通孔1211耦合到对应于NMOS晶体管N4的源极的导电段1123。
图15B示出了根据本发明的一些实施例的对应于图15A所示的布局结构1500的布局图1500B。如图15B所示，在布局图1500B的顶视图中，M0部分(例如，对应于导电迹线1433和1435)、PMD和NMD部分(例如，对应于导电段1113和1123)、PVD和NVD部分、VG部分(例如，对应于通孔1211和1212)和多晶硅部分(例如，对应于栅极1410)布置为与以上关于图15A中所示的布局结构1500所讨论的那些对应。与图14B相比，在图15B的图示中，包括通孔1511、1512，它们对应于另外两个VG部分，使得使用VG部分实现了PMOS晶体管P3的PMD部分和NMOS晶体管N4的NMD部分之间的连接ZB。
图15B中所示的布局图1500B出于说明目的而给出。各种布局设计在本发明的预期范围内。例如，布局图1500B包括用于耦合PMOS晶体管P3的PMD部分和NMOS晶体管N4的NMD部分的附加VG部分。
图16A是根据本发明的一些实施例的基于图11B所示的布局图1100B的对应于图11A中的IC 1100的布局结构1600的立体图的示意图。布局结构1600包括与图12A所示的布局设计对应的部分，并且因此相应的部分不再赘述。
与图12A的布局结构1200相比，布局结构1600包括设置在M0层中的更少的导电迹线，其中，为了说明，导电迹线1203不包括在布局结构1600中。
为了实现图11A中的PMOS晶体管P3和NMOS晶体管N4的连接ZB，与PMOS晶体管P3的源极对应的导电段1113以与图12A所示类似的方式耦合到与NMOS晶体管N4的源极对应的导电段1123。
图16B示出了根据本发明的一些实施例的对应于图16A所示的布局结构1600的布局图1600B。如图16B所示，在布局图1600B的顶视图中，与图12B的布局图1200B相比，对应于导电迹线1203的M0部分不包括在布局设计中。
图17A是根据本发明的各个实施例的基于图11B所示的布局图1100B的与图11A中的IC 1100对应的布局结构1700的立体图的示意图。布局结构1700包括与图13A所示的布局设计对应的部分，并且因此相应的部分不再赘述。
与包括通孔1312和1313的图13A的布局结构1300相比，布局结构1700包括导电迹线1702以及通孔1711和1713。在图17A的图示中，导电迹线1702布置成沿X轴方向、在导电迹线1302和1304之上并横跨导电迹线1302和1304延伸。导电迹线1702设置在金属二(M2)层中，因此，在一些实施例中，导电迹线1702也称为M2部分。通孔1711将导电迹线1302耦合到导电迹线1702，并且通孔1713将导电迹线1304耦合到导电迹线1702。在一些实施例中，通孔1711和1713的高度与以上讨论的通孔1314的高度相同。
为了实现图11A中的PMOS晶体管P3和NMOS晶体管N4的连接ZB，如图17A中的箭头所示，对应于PMOS晶体管P3的源极的导电段1113通过通孔1212、导电迹线1206、通孔1311、导电迹线1302、通孔1711、导电迹线1702、通孔1713、导电迹线1304、通孔1314、导电迹线1207、通孔1211耦合到对应于NMOS晶体管N4的源极的导电段1123。
图17B示出了根据本发明的一些实施例的对应于图17A中所示的布局结构1700的布局图1700B。如图17B所示，在布局图1700B的顶视图中，M0部分(例如，对应于导电迹线1206和1207)、M1部分(对应于导电迹线1302和1304)、PMD和NMD部分(例如，对应于导电段1113和1123)、PVD和NVD部分(例如，对应于通孔1211和1212)、VIA1部分(对应于通孔1311和1314)、VG部分和多晶硅部分布置为与以上关于图17A所示的布局结构1700所讨论的那些对应。与图13B相比，包括对应于导电迹线1702的M2部分，并且包括对应于通孔1711和1713的VIA2部分。
图17B中所示的布局图1700B出于说明目的而给出。各种布局设计在本发明的预期范围内。例如，在一些实施例中，布局图1700B包括设置在M2层中的多于一条的导电迹线，用于将PMOS晶体管P3的源极耦合到NMOS晶体管N4的源极。
图18A是根据本发明的一些实施例的等效于图10中的传输门电路1000的IC 1800的电路图。与包括图11A的PMOS晶体管P5和NMOS晶体管N5的IC 1100相比，在图18A的图示中，除了PMOS晶体管P3和P4以及NMOS晶体管N3和N4之外，IC 1800包括PMOS晶体管P6和P7以及NMOS晶体管N6和N7。PMOS晶体管P3和P4以及NMOS晶体管N3和N4的连接与以上关于图11A所讨论的那些相似，并且因此在此不再赘述。
在图18A的图示中，NMOS晶体管N6和PMOS晶体管P7的栅极端子耦合到PMOS晶体管P4的栅极端子B3和NMOS晶体管N3的栅极端子B4。NMOS晶体管N7和PMOS晶体管P6的栅极端子耦合到PMOS晶体管P3的栅极端子A3和NMOS晶体管N4的栅极端子A4。NMOS晶体管N6的漏极端子耦合到NMOS晶体管N7的源极端子。PMOS晶体管P7的源极端子耦合到PMOS晶体管P6的漏极端子。等效于图10中的传输门电路1000，PMOS晶体管P6和P7以及NMOS晶体管N6和N7中的每一个的源极端子和漏极端子以短路配置耦合在一起，使得PMOS晶体管P6和P7以及NMOS晶体管N6和N7不工作，如图18A所示。通过如图18A所示的PMOS晶体管P3、P4、P6和P7与NMOS晶体管N3、N4、N6和N7的连接，IC 1800能够用作与图10中的传输门电路1000等效的电路。
图18B示出了根据本发明的一些实施例的对应于图18A的IC 1800的布局图1800B。在图18B的实施例中，NMOS晶体管N3、N4、N6和N7称为堆叠在图18A的PMOS晶体管P3、P4、P6和P7上。因此，相应的NMD部分被示出为设置在相应的PMD部分上并与相应的PMD部分部分地重叠。在一些实施例中，PMOS晶体管P3、P4、P6和P7堆叠在NMOS晶体管N3、N4、N6和N7上。
在图18B的图示中，布局图1800B包括布置在第一行ROW1中的NMOS晶体管N3和N4以及PMOS晶体管P6和P7，以及对应于布置在第二行ROW2中的NMOS晶体管N6和N7以及PMOS晶体管P3和P4的布局。栅极1810和1820布置成在第一行ROW1和第二行ROW2上沿预定方向(未标记)延伸，以用于说明。栅极1810布置为用于NMOS晶体管N3和N6以及PMOS晶体管P4和P7的公共栅极，这对应于NMOS晶体管N6和PMOS晶体管P7的栅极端子耦合到PMOS晶体管P4栅极端子B3和NMOS晶体管N3的栅极端子B4。栅极1820布置为用于NMOS晶体管N4和N7以及PMOS晶体管P3和P6的公共栅极，这对应于NMOS晶体管N7和PMOS晶体管P6的栅极端子耦合到PMOS晶体管P3的栅极端子A3和NMOS晶体管N4的栅极端子A4。
导电段1811-1816布置在第一导电层中，作为PMOS晶体管P3、P4、P6和P7的源极/漏极。栅极1810以及导电段1811和1812一起对应于PMOS晶体管P7。栅极1820以及导电段1812和1813一起对应于PMOS晶体管P6。栅极1810以及导电段1814和1815一起对应于PMOS晶体管P4。栅极1820以及导电段1815和1816一起对应于PMOS晶体管P3。
导电段1821-1826布置在堆叠在布置有导电段1811-1816的第一层上的第二导电层中，作为NMOS晶体管N3、N4、N6和N7的源极/漏极。栅极1810以及导电段1821和1822一起对应于NMOS晶体管N3。栅极1820以及导电段1822和1823一起对应于NMOS晶体管N4。栅极1810以及导电段1824和1825一起对应于NMOS晶体管N6。栅极1820以及导电段1825和1826一起对应于NMOS晶体管N7。
如图18B所示，PMOS晶体管P7与NMOS晶体管N3的布局设计、PMOS晶体管P6与NMOS晶体管N4的布局设计、PMOS晶体管P4与NMOS晶体管N6的布局设计以及PMOS晶体管P3与NMOS晶体管N7的布局设计对应于如图2B和图2D所示的布局结构。图18B所示的布局图1800B出于说明目的而给出。用于图18A的IC 1800的各种布局设计在本发明的预期范围内。例如，在各个实施例中，布局图1800B被修改为包括布局结构，作为图2A至图2D所示的那些的组合。
基于上述配置，栅极1820对应于PMOS晶体管P3的栅极端子A3和NMOS晶体管N4的栅极端子A4，并且栅极1810对应于PMOS晶体管P4的栅极端子B3和NMOS晶体管N3的栅极端子B4。在这样的实施例中，PMOS晶体管P3和NMOS晶体管N4共享栅极1820，这对应于如图18A所示的栅极端子A3和A4的连接，并且PMOS晶体管P4和NMOS晶体管N3共享栅极1810，这对应于如图18A所示的栅极端子B3和B4的连接。导电段1815耦合到导电段1822，这对应于如图18A所示的连接ZC。为了实现如上关于图18B所讨论的概念，在图19A至图19E中示出了IC 1800的布局设计，如下所述。
图19A示出了根据本发明的一些实施例的基于图18B所示的布局图1800B的对应于图18A中的IC 1800的布局图1900A。如图19A所示，布局图1900A包括如上关于图18B所讨论的相应部分，并且相应的部分在此不再赘述。
在图19A的图示中，相比于图18B中示出的，布局图1900A还包括导电迹线1911-1919和通孔1921-1928、1951和1952。导电迹线1911-1918布置在栅极1810和1820之上。参考图18B和图19A，在布局图1900A的顶视图中，用于说明，导电迹线1911-1918沿预定方向(未标记)延伸，该预定方向垂直于栅极1810和1820以及导电迹线1919的延伸方向。在一些实施例中，导电迹线1911-1918设置在M0层中，并且导电迹线1919设置在形成在M0层上方的M1层中。因此，在一些实施例中，导电迹线1911-1918称为M0部分，并且导电迹线1919称为M1部分。
通孔1921设置在导电段1822上，并且将导电段1822耦合到导电迹线1911。通孔1925设置在导电段1815上，并且将导电段1815耦合到导电迹线1915。通孔1951设置在导电迹线1911上，并且将导电迹线1911耦合到导电迹线1919。通孔1952设置在导电迹线1915上，并且将导电迹线1915耦合到导电迹线1919。
通孔1922-1924分别设置在导电段1811-1813上，并且分别将导电段1811-1813耦合到导电迹线1914。换句话说，导电段1811-1813通过导电迹线1914彼此耦合，这对应于PMOS晶体管P6和P7中的每一个的源极端子和漏极端子以短路配置耦合在一起并且因此不工作。通孔1926-1928分别设置在导电段1824-1826上，并且分别将导电段1824-1826耦合到导电迹线1918。换句话说，导电段1824-1826通过导电迹线1918彼此耦合，这对应于NMOS晶体管N6和N7中的每一个的源极和漏极端子以短路配置耦合在一起并且因此不工作。
通孔1921和1926-1928对应于不同的NVD部分。通孔1922-1925对应于不同的PVD部分。通孔1951-1952对应于不同的VIA1部分。参考图18B和图19A，导电段1811-1816对应于不同的PMD部分，并且导电段1821-1826对应于不同的NMD部分。栅极1810和1820对应于多晶硅部分。
为了实现图18A和图18B中的PMOS晶体管P3和NMOS晶体管N4的连接ZC，参考图18B和图19A，对应于PMOS晶体管P3的源极的导电段1815通过通孔1925、导电迹线1915、通孔1952、导电迹线1919、通孔1951、导电迹线1911和通孔1921耦合到对应于NMOS晶体管N4的源极的导电段1822。换句话说，M0层中的导电迹线1915和1911以及M1层中的导电迹线1919布置为将导电段1815耦合到导电段1822，这对应于图18A和图18B中的连接ZC。
在以上实施例中，图19A中的布局图1900A包括横跨多晶硅部分并且在多晶硅部分之上延伸的八个M0部分。图19A中示出的M0部分的数量出于说明目的而给出。图19A中示出的各种数量的M0部分在本发明的预期范围内。
图19B示出了根据本发明的一些实施例的基于图18B所示的布局图1800B的对应于图18A中的IC 1800的布局图1900B。在图19B的布局图1900B中，M0部分的数量减少到六个，其中，与图19A的实施例相比，省略了导电迹线1913和1916。
图19C示出了根据本发明的一些实施例的基于图18B所示的布局图1800B的对应于图18A中的IC 1800的布局图1900C。如图19C所示，布局图1900C包括如上关于图19A所讨论的相应部分，并且相应的部分不再赘述。
在参考图18B的图19C的图示中，相比于图19A示出的，布局图1900C还包括栅极1930以及通孔1961和1962。栅极1930布置为在预定方向上延伸，以用于说明，栅极1810和1820沿着预定方向延伸。在一些实施例中，栅极1930称为伪栅极，其中在一些实施例中，“伪”栅极的名称是由于未电连接为MOS器件的栅极，在电路中没有功能。通孔1961和1962设置在栅极1930上，并将栅极1930分别耦合到导电迹线1911和1915。
如图19C所示，M0部分(例如，对应于导电迹线1911和1915)、PMD和NMD部分(例如，对应于导电段1815和1822)、PVD和NVD部分(例如，对应于通孔1921和1925)VG部分和多晶硅部分对应于以上关于图19A中所示的布局图1900A所讨论的那些。在布局图1900C中，栅极1930也对应于一个多晶硅部分，并且通孔1961和1962也对应于不同的VG部分。
为了实现图18A和图18B中的PMOS晶体管P3和NMOS晶体管N4的连接ZC，参考图18B和图19C，对应于PMOS晶体管P3的源极的导电段1815通过通孔1925、导电迹线1915、通孔1962、栅极1930、通孔1961、导电迹线1911和通孔1921耦合到与NMOS晶体管N4的源极相对应的导电段1822。换句话说，栅极1930布置成将导电段1815耦合到导电段1822，这对应于图18A和图18B中的连接ZC。
图19D示出了根据本发明的一些实施例的基于图18B所示的布局图1800B的与图18A中的IC 1800对应的布局图1900D。如图19D所示，布局图1900D包括如上关于图19A所讨论的相应部分，并且因此相应的部分不再赘述。
在参考图18B的图19D的图示中，相比于图19C中的布局图1900C，布局图1900D不包括通孔1961和1962，而是包括导电局部互连件1975。此外，导电段1971和1973布置在其中布置有导电段1822的同一层中，并且在顶视图中，导电段1972布置在布置有导电段1815的同一层中并延伸至与导电迹线1914和1915相交。导电段1971通过通孔1976耦合到导电迹线1911，并且通过导电局部互连件1975耦合到导电段1972。导电段1972通过通孔1977耦合到导电迹线1915。
如图19D所示，M0部分(例如，对应于导电迹线1911、1914和1915)、PMD和NMD部分(例如，对应于导电段1815和1822)、PVD和NVD部分(例如，对应于通孔1921和1925)、VG部分和多晶硅部分对应于以上关于图19A所示的布局图1900A所讨论的那些。在布局图1900D中，导电段1971和1972分别对应于NMD和PMD部分，并且通孔1976和1977分别对应于NVD和PVD部分。导电局部互连件1975对应于MDLI部分。
为了实现图18A和图18B中的PMOS晶体管P3和NMOS晶体管N4的连接ZC，参考图18B和图19D，对应于PMOS晶体管P3的源极的导电段1815通过通孔1925、导电迹线1915、通孔1977、导电段1972、导电局部互连件1975、导电段1971、通孔1976、导电迹线1911和通孔1921耦合到对应于NMOS晶体管N4的源极的导电段1822。换句话说，导电局部互连件1975布置成将导电段1815耦合到导电段1822，这对应于图18A和图18B中的连接ZC。
图19E示出了根据本发明的一些实施例的基于图18B所示的布局图1800B的对应于图18A中的IC 1800的布局图1900E。如图19E所示，布局图1900E包括如上关于图19A所讨论的相应部分，并且因此相应的部分不再赘述。
在参考图18B的图19E的图示中，与图19A中的布局图1900A相比，布局图1900E不包括导电迹线1919以及通孔1951和1952，而是包括导电局部互连件1985。此外，在布局图1900E的顶视图中，导电段1811-1813的位置与导电段1821-1823的位置互换，以使导电段1822通过导电局部互连件1985耦合到导电段1815。
如图19E所示，M0部分、PMD和NMD部分(例如，对应于导电段1811-1318、1815和1821-1823)、PVD和NVD部分、VG部分和多晶硅部分对应于以上关于图19A所示的布局图1900A讨论的那些。在布局图1900E中，导电局部互连件1985对应于MDLI部分。
为了实现图图18A和图18B中的PMOS晶体管P3和NMOS晶体管N4的连接ZC，参考图18B和图19E，对应于PMOS晶体管P3的源极的导电段1815通过导电局部互连件1985耦合到对应于NMOS晶体管N4的源极的导电段1822。换句话说，导电局部互连件1985布置成将导电段1815耦合到导电段1822，这对应于图18A和图18B中的连接ZC。
图20A是根据本发明的各个实施例的等效于图10中的传输门电路1000的IC 2000的电路图。与图18A的IC 1800相比，在图20A的图示中，IC 2000包括PMOS晶体管P8和P9以及NMOS晶体管N8和N9，并且不包括PMOS晶体管P6和P7以及NMOS晶体管N6和N7。与IC 1800相比，在图20A的图示中，PMOS晶体管P3的源极端子耦合到PMOS晶体管P9的源极端子，并且PMOS晶体管P4的漏极端子耦合到PMOS晶体管P8的漏极端子。NMOS晶体管N3的漏极端子耦合到NMOS晶体管N9的源极端子，并且NMOS晶体管N4的源极端子耦合到NMOS晶体管N8的漏极端子。为了说明，如图20A所示，PMOS晶体管P3和P4以及NMOS晶体管N3和N4耦合在一起，这对应于图20A所示的连接ZD。
与图10中的传输门电路1000等效，PMOS晶体管P8和P9以及NMOS晶体管N8和N9中的每一个的源极端子或漏极端子以短路配置耦合在一起，使得PMOS晶体管P8和P9以及NMOS晶体管N8和N9不工作，如图20A示例性所示。
图20B示出了根据本发明的一些实施例的对应于图20A中的IC 2000的布局设计2000B。如图20B所示，布局图2000B包括如上关于图19A所讨论的相应部分，并且因此相应的部分不再赘述。在图20B的图示中，NMOS晶体管N9包括对应于如图19A所示的NMOS晶体管N6的部分相似的部分，并且NMOS晶体管N3包括与图19A所示的NMOS晶体管N7的那些对应的部分。PMOS晶体管P3包括与如图19A所示的PMOS晶体管P4对应的部分相似的部分，并且PMOS晶体管P9包括与对应于PMOS晶体管P3的部分相似的部分。PMOS晶体管P8包括与如图19A所示的对应于PMOS晶体管P7的部分相似的部分，并且PMOS晶体管P4包括与对应于如图19A所示的PMOS晶体管P6的部分相似的部分。NMOS晶体管N4包括与如图19A所示的对应于NMOS晶体管N3的部分相似的部分，并且NMOS晶体管N8包括与如图19A所示的对应于NMOS晶体管N4的部分相似的部分。
参考图20B和图19A，布局图2000B中的导电迹线2010沿着与导电迹线1911-1918延伸的方向垂直的预定方向延伸。在一些实施例中，导电迹线2010设置在M1层中。因此，在一些实施例中，导电迹线2010称为M1部分。通孔2012-2015分别设置在导电迹线1911、1914、1915和1918上，并将导电迹线1911、1914、1915和1918分别耦合至导电迹线2010。通孔2012-2015对应于VIA1部分。
为了实现图20A中所示的连接ZD，在图20B的图示中，对应于PMOS晶体管P3的源极的导电段1815通过通孔1925、导电迹线1915和通孔2014耦合到导电迹线2010。对应于PMOS晶体管P4的漏极端子的导电段1812通过通孔1923、导电迹线1914和通孔2013耦合到导电迹线2010。与NMOS晶体管N3的漏极对应的导电段1825通过通孔1927、导电迹线1918和通孔2015耦合到导电迹线2010。与NMOS晶体管N4的源极对应的导电段1822通过通孔1921、导电迹线1911和通孔2012耦合到导电迹线2010。因此，PMOS晶体管P3 P4和NMOS晶体管N3和N4耦合在一起，这对应于图20A所示的连接ZD。
在以上实施例中，图20B中的布局图2000B包括横跨多晶硅部分并且在多晶硅部分之上延伸的八个M0部分。图20B中示出的M0部分的数量出于说明目的而给出。图20B中示出的各种数量的M0部分在本发明的预期范围内。
图20C示出了根据本发明的一些实施例的对应于图20A中的IC 2000的布局图2000C。在图20C的布置图2000C中，与图20B的实施例相比，M0部分的数量减少到六个，通过包括导电迹线1911、1912、1914、1915、1917和1918，并去除导电迹线1913和1916。
图20D示出了根据本发明的各个实施例的对应于图20A中的IC 2000的布局图2000D。如图20D所示，布局图2000D包括如上关于图19C和图20B所讨论的相应部分，并且因此相应部分不再赘述。在参考图19C的图20D的图示中，布局图2000D还包括对应于VG部分的通孔2021和2022。通孔2021和2022设置在栅极1930上，并将栅极1930分别耦合到导电迹线1914和1918。
为了实现图20A所示的连接ZD，在图20D的图示中，对应于PMOS晶体管P3的源极的导电段1815通过通孔1925、导电迹线1915和通孔1962耦合到栅极1930。对应于PMOS晶体管P4的漏极端子的导电段1812通过通孔1923、导电迹线1914和通孔2021耦合到栅极1930。对应于NMOS晶体管N3的漏极的导电段1825通过通孔1927、导电迹线1918和通孔2022耦合到栅极1930。与NMOS晶体管N4的源极相应的导电段1822通过通孔1921、导电迹线1911和通孔1961耦合到栅极1930。因此，PMOS晶体管P3和P4和NMOS晶体管N3和N4耦合在一起，对应于图20A所示的连接ZD。
图20E示出了根据本发明的一些实施例的对应于图20A中的IC 2000的布局图2000E。如图20E所示，布局图2000E包括如上关于图19D和图20D所讨论的相应部分，并且因此相应的部分不再赘述。在参考图19D和图20D的图20E的图示中，布局图2000E还包括通孔2031和2032以及导电局部互连件2035。通孔2031对应于NVD部分，并且将导电段1973耦合到导电迹线1918。通孔2032对应于PVD部分，并且导电段1972耦合到导电迹线1914。导电局部互连件2035对应于MDLI部分，并将导电段1973耦合到导电段1972。
为了实现图20A所示的连接ZD，在图20E的图示中，对应于PMOS晶体管P3的源极的导电段1815通过通孔1925、导电迹线1915和通孔1977耦合到导电段1972。对应于PMOS晶体管P4的漏极端子的导电段1812通过通孔1923、导电迹线1914和通孔2032耦合到导电段1972。对应于NMOS晶体管N3的漏极的导电段1825通过通孔1927、导电迹线1918、通孔2031、导电段1973、导电局部互连件2035耦合到导电段1972。对应于NMOS晶体管N4的源极的导电段1822通过通孔1921、导电迹线1911、通孔1976、导电段1971、导电局部互连件1975耦合到导电段1972。因此，PMOS晶体管P3和P4以及NMOS晶体管N3和N4耦合在一起，对应于图20A中所示的连接ZD。
图20F示出了根据本发明的一些实施例的对应于图20A中的IC 2000的布局图2000F。如图20F所示，布局图2000F包括如上关于图19E和图20E所讨论的相应部分，并且因此相应部分不再赘述。与图19E中的布局图1900E和图20E中的2000E相比，布局图2000F包括导电段2041。通过图20F的ROW1中的布置，导电段2041通过与附加MDLI部分对应的导电局部互连件2052耦合到导电段1971。
为了实现图20A所示的连接ZD，在图20F的图示中，对应于PMOS晶体管P3的源极的导电段1815通过通孔1925、导电迹线1915、通孔1977、导电段2041耦合到导电局部互连件2052。对应于PMOS晶体管P4的漏极端子的导电段1812通过通孔1923、导电迹线1914、通孔2032、导电段1972、导电局部互连件1975和导电段1971耦合到导电局部互连件2052。对应于NMOS晶体管N3的漏极的导电段1825通过通孔1927、导电迹线1918、通孔2031、导电段1973、导电局部互连件2035和导电段2041耦合到导电局部互连件2052。对应于NMOS晶体管N4的源极的导电段1822通过通孔1921、导电迹线1911、通孔1976和导电段1971耦合到导电局部互连件2052。相应地，PMOS晶体管P3和P4以及NMOS晶体管N3和N4耦合在一起，对应于图20A所示的连接ZD。
图21A是根据本发明的一些实施例的等效于图10中的传输门电路1000的IC 2100的电路图。IC 2100中的晶体管布置在与图18A所示的位置不同的位置，但是具有与图18A所示的那些类似的连接，并且因此在此不再赘述。为了说明，如图21A所示，PMOS晶体管P3和P4以及NMOS晶体管N3和N4耦合，这对应于如图21A所示的连接ZE。
与图18A的IC 1800相比，在图21A的图示中，IC 2100不包括PMOS晶体管P6和P7以及NMOS晶体管N6和N7，而是包括PMOS晶体管P10和P11以及NMOS晶体管N10和N11，如以下关于图21B所讨论地配置。等效于图10中的传输门电路1000，PMOS晶体管P10和P11以及NMOS晶体管N10和N11中的每一个的源极端子或漏极端子以短路配置耦合在一起，使得PMOS晶体管P10和P11以及NMOS晶体管N10和N11不工作，如图21A示例性所示。
图21B示出了根据本发明的一些实施例的对应于图21A中的IC 2000的布局图2100B。如图21B所示，布局图2100B包括如上关于图19A所讨论的相应部分，并且因此相应的部分不再赘述。在图21B的图示中，PMOS晶体管P3包括与对应于如图19A所示的PMOS晶体管P4的部分相似的部分，并且PMOS晶体管P4包括与图19A所示的PMOS晶体管P3相应的部分类似的部分。NMOS晶体管N11包括与如图19A所示的对应于NMOS晶体管N6的部分相似的部分。NMOS晶体管N10包括与图19A所示的NMOS晶体管N7对应的部分相似的部分。
参考图21B，与图19A相比，切割导电段2105还布置为将栅极1810切割成单独的部分1810a和1810b，并且将栅极1820切割成单独的栅极部分1820a和1820b。在一些实施例中，切割导电段2105称为切割金属栅极，因此，在一些实施例中，切割导电段2105称为CMG部分。在栅极1820被分成栅极部分1820a和1820b的情况下，导电迹线1919还将栅极部分1820a耦合到栅极部分1820b，如以上关于图19A所讨论的。为了实现图21A中的连接ZE，在图21B的图示中，对应于PMOS晶体管P3的源极的导电段1815也通过如上关于图19A所讨论的相应部分耦合到对应于NMOS晶体管N4的源极的导电段1822。
在图21B的图示中，导电迹线2110和2130进一步布置在布局图2100B中，以沿着与导电迹线1911-1918延伸的方向垂直的预定方向延伸。在一些实施例中，导电迹线2110和2130设置在M1层中。因此，在一些实施例中，导电迹线2110和2130也称为M1部分。通孔2111和2112分别设置在导电迹线1913和1917上，并将导电迹线1913和1917分别耦合到导电迹线2110。通孔2131和2132分别设置在导电迹线1912和1916上，并且将导电迹线1912和1916分别耦合到导电迹线2130。通孔2111、2112、2131和2132对应于VIA1部分。
如图21A和图21B所示，NMOS晶体管N3和PMOS晶体管P11共享栅极部分1810a，这对应于NMOS晶体管N3和PMOS晶体管P11的栅极端子耦合在一起。NMOS晶体管N10和PMOS晶体管P4共享栅极部分1820b，这对应于NMOS晶体管N10和PMOS晶体管P4的栅极端子耦合在一起。为了实现将NMOS晶体管N3和N10与PMOS晶体管P11和P4的栅极端子耦合在一起，栅极部分1810a通过对应于VG部分的通孔2151、导电迹线1913、通孔2111、导电迹线2110、通孔2112、导电迹线1917和对应于VG部分的通孔2154耦合到栅极部分1820b。
如在图21A和图21B中进一步示出的，NMOS晶体管N4和PMOS晶体管P10共享栅极部分1820a，这对应于NMOS晶体管N4和PMOS晶体管P10的栅极端子耦合在一起。NMOS晶体管N11和PMOS晶体管P3共享栅极部分1810b，这对应于NMOS晶体管N11和PMOS晶体管P3的栅极端子耦合在一起。为了实现将NMOS晶体管N4和N11以及PMOS晶体管P3和P10的栅极端子耦合在一起，栅极部分1820a通过对应于VG部分的通孔2153、导电迹线1912、通孔2131、导电迹线2130、通孔2132、导电迹线1916和对应于VG部分的通孔2152耦合到到达栅极部分1810b。
图22A是根据本发明的一些实施例的等效于图10中的传输门电路1000的IC 2200的电路图。IC 2200中的晶体管布置在与图20A所示的位置不同的位置，但是具有与图20A所示的那些类似的连接，并且因此不再详细描述。为了说明，如图22A所示，PMOS晶体管P3和P4以及NMOS晶体管N3和N4耦合，这对应于如图22A所示的连接ZF。
与图20A的IC 2000相比，在图22A的图示中，IC 2200不包括PMOS晶体管P8和P9以及NMOS晶体管N8和N9，而是包括PMOS晶体管P12和P13以及NMOS晶体管N12和N13，如以下关于图22B所讨论地配置。等效于图10中的传输门电路1000，PMOS晶体管P12和P13以及NMOS晶体管N12和N13中的每一个的源极端子或漏极端子以短路配置耦合在一起，使得PMOS晶体管P12和P13以及NMOS晶体管N12和N13不工作，如图22A示例性所示。
图22B示出了根据本发明的一些实施例的对应于图22A中的IC 2200的布局图2200B。如图22B所示，布局图2200B包括如上关于图20B所讨论的相应部分，并且因此相应部分不再赘述。在图22B的图示中，PMOS晶体管P3包括与对应于图20B所示的PMOS晶体管P4的部分相似的部分，并且PMOS晶体管P4包括与对应于图20B所示的PMOS晶体管P3的部分相似的部分。NMOS晶体管N13包括与对应于如图20A所示的NMOS晶体管N8的部分相似的部分，并且NMOS晶体管N12包括与图20B所示的与NMOS晶体管N9相应的部分相似的部分。
参考图22B，与图20B相比，切割导电段2205还布置为将栅极1810切割成单独的部分1810a和1810b，并且将栅极1820切割成单独的栅极部分1820a和1820b。在一些实施例中，切割导电段2205称为切割金属栅极，因此，在一些实施例中，切割导电段2205称为CMG部分。在栅极1810被分成栅极部分1810a和1810b的情况下，导电迹线2010还将栅极部分1810a耦合到栅极部分1810b，如以上关于图20B所讨论的。为了实现图22A中的连接ZF，在图22B的图示中，对应于PMOS晶体管P4的源极的导电段1815、对应于PMOS晶体管P3的漏极端子的导电段1812、对应于NMOS晶体管N3的漏极的导电段1825以及对应于NMOS晶体管N4的源极的导电段1822通过如上关于图20B所讨论的相应部分耦合在一起。
在图22B的图示中，布局图2200B还包括分别设置在栅极部分1810a、1820a、1810b和1820b上的通孔2211-2214。因此，在一些实施例中，通孔2211-2214也称为VG部分。
如图22B所示，NMOS晶体管N4和PMOS晶体管P12共享栅极部分1810a，这对应于NMOS晶体管N4和PMOS晶体管P12的栅极端子耦合在一起。NMOS晶体管N13和PMOS晶体管P3共享栅极部分1820a，这对应于NMOS晶体管N13和PMOS晶体管P3的栅极端子耦合在一起。为了实现将NMOS晶体管N4和N13以及PMOS晶体管P3和P12的栅极端子耦合在一起，栅极部分1810a通过通孔2211、导电迹线1913和通孔2212耦合到栅极部分1820a。
NMOS晶体管N12和PMOS晶体管P4共享栅极部分1810b，这对应于NMOS晶体管N12和PMOS晶体管P4的栅极端子耦合在一起。NMOS晶体管N3和PMOS晶体管P13共享栅极部分1820b，这对应于NMOS晶体管N3和PMOS晶体管P13的栅极端子耦合在一起。为了实现将NMOS晶体管N3和N12以及PMOS晶体管P13和P4的栅极端子耦合在一起，栅极部分1810b通过通孔2213、导电迹线1916和通孔2214耦合到栅极部分1820b。
图23是根据本发明的一些实施例的触发器电路2300的电路图。触发器电路2300包括多路复用器单元2310、第一反相器单元2320、第二反相器单元2330、第三反相器单元2340、主锁存器单元2350、从锁存器单元2360和输出单元2370。多路复用器单元2310配置为至少响应于使能信号SE而操作的数据路径。第一反相器单元2320配置为将使能信号SE反相以生成使能条信号SEB。第二反相器单元2330配置为将时钟脉冲信号CP反相以生成时钟信号CLKB。第三反相器单元2340配置为将时钟信号CLKB反相以生成时钟条信号CLKBB。主锁存器单元2350响应于时钟信号CLKB和时钟条信号CLKBB而操作。从锁存器单元2360也响应于时钟信号CLKB和时钟条信号CLKBB而操作。输出单元2370配置为缓冲并输出通过主锁存器单元2350和从锁存器单元2360的信号(未标记)。
在图23所示的实施例中，主锁存器单元2350包括与图10中的传输门电路1000对应的PMOS晶体管P1X和P2X以及NMOS晶体管N1X和N2X。从锁存器单元2360包括与图10中的传输门电路1000对应的PMOS晶体管P3X和P4X以及NMOS晶体管N3X和N4X。在图23的图示中，PMOS晶体管P1X和P4X以及NMOS晶体管N2X和N3X耦合在一起以接收时钟条信号CLKBB，并且PMOS晶体管P2X和P3X以及NMOS晶体管N1X和N4X耦合在一起以接收时钟信号CLKB。
图24是根据本发明的一些实施例的等效于包括图23中的两个传输门电路的电路的IC 2400的电路图。在图24的图示中，PMOS晶体管P1X、P2X和P14以及NMOS晶体管N1X、N2X和N14对应于图11A所示的IC1100，其中PMOS晶体管P1X的源极端子和NMOS晶体管N1X的漏极端子耦合到PMOS晶体管P2X的漏极端子和NMOS晶体管N2X的源极端子，以指示如图24所示的连接Z1。PMOS晶体管P3X、P4X和P15以及NMOS晶体管N3X、N4X和N15也对应于如图11A所示的IC 1100，其中PMOS晶体管P4X的源极端子和NMOS晶体管N4X的漏极端子耦合到PMOS晶体管P3X的漏极端子和NMOS晶体管N3X的源极端子，以指示如图24所示的连接Z2。
在图24的图示中，PMOS晶体管P14和NMOS晶体管N14中的每一个的源极端子和漏极端子以短路配置耦合在一起，使得PMOS晶体管P14和NMOS晶体管N14不工作。PMOS晶体管P15和NMOS晶体管N15中的每一个的源极端子和漏极端子以短路配置耦合在一起，使得PMOS晶体管P15和NMOS晶体管N15不工作。通过PMOS晶体管P1X-P4X和NMOS晶体管N1X-N4X的连接，如图24所示，IC 2400能够作为与图23所示的两个传输门电路等效的电路进行操作。
图25示出了根据本发明的一些实施例的对应于图24的IC 2400的布局图2500。在图25所示的实施例中，PMOS晶体管P1X-P4X、P14和P15堆叠在NMOS晶体管N1X-N4X、N14和N15上。在一些实施例中，NMOS晶体管N1X-N4X、N14和N15堆叠在PMOS晶体管P1X-P4X、P14和P15上。
如图25中所示，为了实现连接Z1，与PMOS晶体管P1X的源极端子对应的导电段2410通过与M0部分对应的导电迹线2420耦合到与NMOS晶体管N1X的漏极端子对应的导电段2430，类似于参考图12A和图12B所示的实施方式。为了实现连接Z2，与PMOS晶体管P4X的源极端子对应的导电段2440通过与M0部分对应的导电迹线2450耦合到与NMOS晶体管N4X的漏极端子对应的导电段2460，与参考图12A和图12B示出的实施方式相似。
如图1至图25中所示出并在上面讨论的非限制性示例所示，各个实施例包括堆叠的晶体管，其中源极/漏极沿栅极方向偏移，从而与其中源极/漏极不沿栅极方向偏移的方法相比，改善了对源极/漏极的访问并且增加了布线灵活性。
图26是根据本发明的一些实施例的生成IC布局图的方法2600的流程图。在一些实施例中，生成IC布局图包括生成对应于IC结构(例如，布局结构300、500、600、700、800、900、1200、1300、1400、1500、1600或1700中的一个)的布局图300B、400B、400C、500B-500D、600B-600D、700B-700D、800B-800D、900B、1100B-1800B、1900A-1900E、2000A-2000F、2100B、2200B或2500，如上面参照图2A至图25所讨论的，以及基于生成的IC布局图制造的IC结构。在一些实施例中，生成IC布局图是操作IC制造系统的一部分，作为制造IC器件(例如，存储器电路、逻辑器件、处理器件、信号处理电路等)的一部分。
在一些实施例中，方法2600中的一些或全部由计算机的处理器实施。在一些实施例中，方法2600中的一些或全部由IC器件设计系统2700的处理器2702实施，如下面参照图27所讨论的。
方法2600的一些或全部操作能够作为在设计室(例如，下面参照图28讨论的设计室2820)中实施的设计程序的一部分来实施。
在一些实施例中，方法2600的操作以图26中示出的顺序实施。在一些实施例中，方法2600的操作同时和/或以与图26中示出的顺序不同的顺序实施。在一些实施例中，在实施方法2600的一个或多个操作之前、之间、期间和/或之后实施一个或多个操作。
在操作2610中，将第一导电层的导电部分布置在栅极的第一侧和第二侧上。布置第一导电层的导电部分包括将第一导电层的第一和第二导电部分布置为第一类型的第一晶体管的第一和第二源极/漏极，第一晶体管包括栅极。
在一些实施例中，布置第一导电层的导电部分包括布置对应于以上参照图1至图3B讨论的源极/漏极112和114的导电部分。在各个实施例中，布置第一导电层的导电部分包括布置以上参照图4A至图5D讨论的导电部分411-425、以上参照图6A至图8D讨论的导电部分631-643、以上参照图9A和图9B讨论的导电部分921至935、以上参照图11B至图17B讨论的导电部分1111-1127、以上参照图14A至图15B讨论的导电部分1413、以上参照图18B至图22B讨论的导电部分1821-1826、以上参照图19D、图20E和图20F讨论的导电部分1972、以上参照图20F讨论的导电部分2041或以上参照图25讨论的导电部分1430或2460中的两个或多个。
在一些实施例中，在栅极的第一侧和第二侧上布置导电部分包括在对应于以上参照图1至图3B讨论的栅极150的栅极或多晶硅部分的第一侧和第二侧上布置导电部分。在各个实施例中，在栅极的第一侧和第二侧上布置导电部分包括在以上参照图4A至图5D讨论的栅极410-430、以上参照图6A至图8D讨论的栅极610或620、以上参照图9A和图9B讨论的栅极911至914、以上参照图11B至图17B讨论的栅极1110-1130、以上参照图14A至图15B讨论的栅极1410、以上参照图18B至图22B讨论的栅极1810、以上参照图19C、图19D和图20D至图20F讨论的栅极1930或以上参照图25讨论的栅极中的一个的第一侧和第二侧上布置导电部分。
在操作2620中，第二导电层的导电部分布置在栅极的第一侧和第二侧上，第二层位于第一导电层上面。布置第二导电层的导电部分包括将第二导电层的第三和第四导电段布置为第二类型的第二晶体管的第一和第二源极/漏极，第二晶体管包括栅极。
在一些实施例中，布置第二导电层的导电部分包括布置对应于以上参照图1至图3B讨论的源极/漏极122和124的导电部分。在各个实施例中，布置第二导电层的导电部分包括布置以上参照图4A至图5D讨论的导电部分411-425、以上参照图6A至图8D讨论的导电部分631-643、以上参照图9A和图9B讨论的导电部分921至935、以上参照图11B至图17B讨论的导电部分1111-1127、以上参照图14A至图15B讨论的导电部分1411、以上参照图18B至图22B讨论的导电部分1821-1826、以上参照图19D、图20E和图20F讨论的导电部分1971或1973或以上参照图25讨论的导电部分(例如导电部分2410户2440)中的两个或多个。
根据如上文参照操作2610所讨论的在栅极的第一侧和第二侧上布置第一导电层的导电部分来实施在栅极的第一侧和第二侧上布置第二导电层的导电部分。
布置第二导电层的导电部分包括使栅极的第一侧上的第一和第三导电部分部分地重叠，以及使栅极的第二侧上的第二和第四导电部分部分地重叠。使导电部分部分地重叠对应于源极/漏极122通过沿Y方向偏移而部分地位于源极/漏极112上面，以及对应于源极/漏极124通过沿Y方向偏移而部分地位于源极/漏极114上面，如上参照图1至图3B所讨论的。
在一些实施例中，使第一和第三导电部分部分地重叠包括在第一方向上使第一部分与第三部分偏移，并且使第二和第四导电部分重叠包括在第一方向上使第二部分与第四部分偏移，这对应于图2B和图2D中示出的实施例，并且在以上参照图4A至图25讨论的各个实施例中实现。
在一些实施例中，使第一导电部分和第三导电部分部分地重叠包括在第一方向上使第一部分相对于第三部分偏移，并且使第二导电部分和第四导电部分重叠包括在与第一方向相对的第二方向上使第二部分相对于第四部分偏移，这对应于图2A和图2C中示出的实施例，并且在以上参照图3A至图25讨论的各个实施例中实现。
在一些实施例中，使第一导电部分和第三导电部分部分地重叠包括使第一导电部分和第三导电部分中的每一个与MDLI重叠。在各个实施例中，第一和第三导电部分中的每一个与MDLI重叠包括使导电部分与以上参照图3A和图3B讨论的MDLI 350、以上参照图6A至图6D讨论的MDLI 685、以上参照图14A和图14B讨论的MDLI 1450、以上参照图19D、图20E和图20F讨论的MDLI 1975、以上参照图19E讨论的MDLI 1985、以上参照图20E和图20F讨论的MDLI 2035或以上参照图20F讨论的MDLI 2052中的一个重叠。
在操作2630中，在一些实施例中，导电部件被布置为第一导电层的导电部分与第二导电层的导电部分之间的导电路径的一部分。布置导电部件包括根据以上参照图3A至图25讨论的实施例布置一个或多个IC布局部件。
在一些实施例中，将导电部件布置为导电路径的一部分包括布置对应于传输门电路连接的导电段的导电部件。在各个实施例中，布置导电部件对应于以上参照图4A至图9B讨论的连接ZA、以上参照图10至图17B讨论的连接ZB、以上参照图11A至图17B讨论的连接BX、以上参照图18A至图19E讨论的连接ZC、以上参照图20A至图20F讨论的连接ZD、以上参照图21A和图21B讨论的连接ZE、以上参照图22A至图22B讨论的连接ZF或以上参照图24至图25讨论的连接Z1或Z2。
在一些实施例中，在操作2640中，生成IC布局图。IC布局图包括如以上参照操作2610-2630所讨论地布置的第一、第二、第三和第四导电部分。
在一些实施例中，生成IC布局图包括将IC布局图存储在存储器件中。在各个实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在非易失性计算机可读存储器或单元库(例如，数据库)中，和/或包括将IC布局图存储在网络上。在一些实施例中，将IC布局图存储在存储器件中包括将IC布局图存储在IC器件设计系统2700的网络2714上，下面参照图27讨论。
在操作2650中，在一些实施例中，基于IC布局图制造一个或多个半导体掩模，或半导体IC的层中的至少一个组件中的至少一个。下面参照图28讨论制造一个或多个半导体掩模或半导体IC的层中的至少一个组件。
在操作2660中，在一些实施例中，基于IC布局图实施一个或多个制造操作。在一些实施例中，实施一个或多个制造操作包括基于IC布局图实施一个或多个光刻曝光。下面参照图28讨论基于IC布局图实施一个或多个制造操作，例如一个或多个光刻曝光。
通过执行方法2600的一些或全部操作，例如以上参照图1至图25所讨论的，各个实施例中生成的IC布局图和相应的IC器件包括堆叠的晶体管，其中堆叠的晶体管具有沿栅极方向偏移的源极/漏极，从而与其中源极/漏极不沿栅极方向偏移的方法相比，改进了对源极/漏极的访问并增加了布线灵活性。
图27是根据本发明的一些实施例的IC器件设计系统2700的框图。根据一些实施例，例如，使用IC器件设计系统2700可实现以上参照图26所讨论的方法2600的一个或多个操作。
在一些实施例中，IC器件设计系统2700是计算设备，其包括硬件处理器2702和非暂时性计算机可读存储介质2704。非暂时性计算机可读存储介质2704等编码有，即存储计算机程序代码，即，一组可执行指令2706。硬件处理器2702执行指令2706表示(至少部分地)IC器件设计系统，该IC器件设计系统实现例如以上参照图26讨论的方法2600的部分或全部(下文称为所提及工艺和/或方法)。
处理器2702经由总线2708电耦合到计算机可读存储介质2704。处理器2702也经由总线2708电耦合到I/O接口2710。网络接口2712也经由总线2708电连接到处理器2702。网络接口2712连接到网络2714，使得处理器2702和计算机可读存储介质2704能够经由网络2714连接到外部元件。处理器2702被配置为执行编码在计算机可读存储介质2704中的指令2706，以使IC器件设计系统2700可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器2702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，非暂时性计算机可读存储介质2704是电子、磁、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，非暂时性计算机可读存储介质2704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质2704包括光盘-只读存储器(CD-ROM)、光盘-读/写器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，非暂时性计算机可读存储介质2704存储指令2706，其被配置为使IC器件设计系统2700可用于执行所提及的工艺和/或方法的部分或全部。在一个或多个实施例中，非暂时性计算机可读存储介质2704还存储有助于实施所提及的工艺和/或方法的部分或全部的信息。在各个实施例中，非暂时性计算机可读存储介质2704存储至少一个IC布局设计图2720或至少一个设计设计规范2722中一个或组合，每个均如以上参照图2A至图26讨论的。
IC器件设计系统2700包括I/O接口2710。I/O接口2710耦合到外部电路。在各个实施例中，I/O接口2710包括键盘、小键盘、鼠标、跟踪球、触控板、触摸屏和/或光标方向键中的一个或组合，以用于将信息和命令传送到处理器2702或从处理器2702接收信息和命令。
IC器件设计系统2700还包括耦合到处理器2702的网络接口2712。网络接口2712允许IC器件设计系统2700与网络2714通信，其中，一个或多个其它计算机系统连接到网络2714。网络接口2712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统2700中实现所提及的工艺和/或方法的部分或全部。
IC器件设计系统2700被配置为通过I/O接口2710接收信息。通过I/O接口2710接收的信息包括至少一个设计规则指令、至少一组标准、至少一个设计规则、至少一个DRM和/或用于通过处理器2702处理的其它参数中的一个或多个。该信息通过总线2708传输到处理器2702。IC器件设计系统2700被配置为通过I/O接口2710接收与用户界面有关的信息。
在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提及的工艺和/或方法中的至少一个被实现为EDA工具的一部分的软件应用程序。在一些实施例中，所提及的工艺和/或方法的部分或全部被实现为EDA系统使用的部分的软件应用程序。在一些实施例中，使用诸如可用的
Figure GDA0003545686340000531
(来自于CADENCE DESIGN SYSTEMS，Inc)或其它合适的布局生成工具的工具生成IC布局图。
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。
通过可用于实现图26的方法2600的一个或多个操作，IC器件设计系统2700和非暂时性计算机可读存储介质，例如非暂时性计算机可读存储介质2704，实现了以上参照方法2600和图26讨论的益处。
图28是根据本发明的一些实施例的IC制造系统2800及其相关的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统2800制造(A)一个或多个半导体掩模或(B)半导体IC的层中的至少一个组件中的至少一个。
在图28中，IC制造系统2800包括在设计、开发和制造周期中彼此交互的实体，诸如设计室2820、掩模室2830和IC制造厂/制造商(“fab”)2850和/或与制造IC器件2860有关的服务。系统2800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其它实体交互，并向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室2820、掩模室2830和IC制造厂2850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室2820、掩模室2830和IC制造厂2850中的两个或多个共存于公共设施中并使用公共资源。
设计室(或设计团队)2820基于图26的方法2600和以上参照图2A至图25讨论的生成IC设计布局图(设计)2822。IC设计布局2822包括各种几何图案，该几何图案对应于构成要制造的IC器件2860的各种组件的金属、氧化物或半导体层的图案。各个层结合形成各种IC部件。例如，IC设计布局2822的部分包括形成在半导体衬底(诸如硅晶圆)中的各种IC部件，诸如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于接合焊盘的开口；以及设置在半导体衬底上的各个材料层。设计室2820实现包括图26的方法2600和以上参照图2A至图25讨论的适当的设计程序以形成IC设计布局图2822。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图2822呈现在具有几何图案的信息的一个或多个数据文件中。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局图2822。
掩模室2830包括数据准备2832和掩模制造2844。掩模室2830使用IC设计布局图2822来制造一个或多个掩模2845，以用于根据IC设计布局图2822制造IC器件2860的各个层。掩模室2830实施掩模数据准备2832，其中IC设计布局图2822被转换为代表性数据文件(“RDF”)。掩模数据准备2832向掩模制造2844提供RDF。掩模制造2844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)2845或半导体晶圆2853。掩模数据准备2832操纵设计布局图2822以符合掩模写入器的特定特性和/或IC制造厂2850的要求。在图28中，掩模数据准备2832和掩模制造2844被示为单独的元件。在一些实施例中，掩模数据准备2832和掩模制造2844可以统称为掩模数据准备。
在一些实施例中，掩模数据准备2832包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其它工艺效应等引起的图像误差。OPC调整IC设计布局图2822。在一些实施例中，掩模数据准备2832包括进一步的分辨率增强技术(RET)，诸如离轴照射、子分辨率辅助部件、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备2832包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局图2822，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图2822以补偿掩模制造2844期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备2832包括光刻工艺检查(LPC)，其模拟将由IC制造厂2850实施的处理以制造IC器件2860。LPC基于IC设计布局图2822模拟该处理以创建诸如IC器件2860的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图2822。
应当理解，为了简明，已经简化了掩模数据准备2832的上述描述。在一些实施例中，数据准备2832包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图2822。此外，可以以各种不同的顺序执行在数据准备2832期间应用于IC设计布局图2822的工艺。
在掩模数据准备2832之后并且在掩模制造2844期间，基于修改的IC设计布局图2822制造掩模2845或掩模组2845。在一些实施例中，掩模制造2844包括基于IC设计布局图2822来实施一个或多个光刻曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局图2822在掩模(光掩模或中间掩模)2845上形成图案。可以采用各种技术来形成掩模2845。在一些实施例中，使用二元技术形成掩模2845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区域阻挡并透过透明区域。在一个实例中，二元掩模版本的掩模2845包括透明衬底(例如，石英玻璃)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模2845。在掩模2845的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造2844所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆2853中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆2853中形成各种蚀刻区域，和/或用于其它合适的工艺中。
IC制造厂2850包括晶圆制造2852。IC制造厂2850是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造厂2850是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，以及第三制造设备可以为代工企业提供其它服务。
IC制造厂2850使用由掩模室2830制造的掩模(或多个掩模)2845来制造IC器件2860。因此，IC制造厂2850至少间接地使用IC设计布局图2822来制造IC器件2860。在一些实施例中，使用掩模(或多个掩模)2845由IC制造厂2850制造半导体晶圆2853以形成IC器件2860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图2822实施一个或多个光刻曝光。半导体晶圆2853包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆2853还包括各种掺杂区域、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图28的系统2800)及其相关的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
在一些实施例中，结构包括第一导电段、第二导电段、第三导电段、第四导电段和第一栅极。第一导电段和第二导电段位于第一导电层中并且被配置为第一类型的第一晶体管的第一端子和第二端子。第三导电段和第四导电段位于堆叠在第一导电层上方的第二导电层中，并且被配置为第二类型的第二晶体管的第一端子和第二端子。第一栅极在第一方向上布置在第一和第三导电段与第二和第四导电段之间。第一栅极被配置为第一晶体管的控制端子和第二晶体管的控制端子，第一导电段沿第一方向与第三导电段偏移，并且第二导电段沿第一方向与第四导电段偏移。在一些实施例中，第三导电段部分地位于第一导电段上面，并且第四导电段部分地位于第二导电段上面。在一些实施例中，该结构包括在与第一方向不同的第二方向上布置在第一栅极之上的导电迹线，并且第一导电段通过导电迹线耦合到第四导电段。在一些实施例中，该结构包括将第一导电段耦合到导电迹线的第一通孔，以及将第四导电段耦合到导电迹线的第二通孔，并且第一通孔的高度与第二通孔的高度不同。在一些实施例中，该结构包括第五导电段，相对于第二栅极与第二导电段相对布置在第一导电层中；第六导电段，相对于第二栅极与第四导电段相对布置在第二导电层中；导电局部互连件，将第五导电段连接到第六导电段；以及第一导电迹线和第二导电迹线，在与第一方向不同的第二方向上布置在第一栅极和第二栅极之上；以及第一导电段通过第一导电迹线、第五导电段、导电局部互连件、第六导电段和第二导电迹线耦合到第四导电段。在一些实施例中，该结构包括布置在第一方向上的第二栅极，并且第二导电段和第四导电段布置在第一栅极和第二栅极之间；以及第一导电迹线和第二导电迹线在与第一方向不同的第二方向上布置在第一栅极和第二栅极之上；第三导电迹线，在第一方向上布置在第一导电迹线和第二导电迹线之上；以及第一导电段通过第一导电迹线、第三导电迹线和第二导电迹线耦合到第四导电段。
在一些实施例中，器件包括第一对互补晶体管和第二对互补晶体管。第一对互补晶体管包括在第一方向上延伸并且由第一对互补晶体管共享的第一栅极、布置在第一导电层中的第一导电段和第二导电段以及布置在第一导电层上面的第二导电层中的第三导电段和第四导电段。第一导电段沿第一方向与第三导电段偏移并且位于第一栅极的一侧上，并且第二导电段沿第一方向与第四导电段偏移并且位于第一栅极的第二侧上。第二对互补晶体管包括第二导电段、第三导电段和在第一方向上延伸的第二栅极。第二导电段耦合到第三导电段。在一些实施例中，第三导电段部分地位于第一导电段上面，并且第四导电段部分地位于第二导电段上面。在一些实施例中，该器件包括在第一方向上延伸的第三栅极，第二和第三栅极对应于第二对互补晶体管并且彼此耦合，并且第一栅极布置在第二栅极和第三栅极之间。在一些实施例中，该器件包括在与第一方向不同的第二方向上布置在第二导电层之上的多条第一导电迹线，并且第二导电段通过多条第一导电迹线中的至少一条第一导电迹线耦合到第三导电段。在一些实施例中，该器件包括在第一方向上布置在多条第一导电迹线之上的多条第二导电迹线，并且第二导电段通过多条第二导电迹线中的至少一条第二导电迹线耦合到第三导电段。在一些实施例中，该器件包括在第二方向上位于多条第二导电迹线之上的至少一条第三导电迹线，并且第二导电段通过至少一条第三导电迹线耦合到第三导电段。在一些实施例中，该器件包括导电局部互连件，该导电局部互连件被配置为将第一导电层中的第五导电段耦合到第二导电层中的第六导电段，并且第二导电段通过导电局部互连件耦合到第三导电段。在一些实施例中，该器件包括第三栅极，该第三栅极在第一方向上延伸并且将多条第一导电迹线中的两条第一导电迹线彼此耦合，并且第二导电段通过两条第一导电迹线和第三栅极耦合到第三导电段。
在一些实施例中，生成IC布局图的方法包括：将第一导电层的第一和第二导电部分布置为第一类型的第一晶体管的第一和第二源极/漏极，第一晶体管包括栅极；将第一导电层上面的第二导电层的第三和第四导电段布置为第二类型的第二晶体管的第一和第二源极/漏极，第二晶体管包括栅极，使栅极的第一侧上的第一和第三导电部分部分地重叠，使栅极的第二侧上的第二和第四导电部分部分地重叠，以及生成包括第一、第二、第三和第四导电部分的IC布局图。在一些实施例中，使第一和第三导电部分部分地重叠包括在第一方向上使第一部分与第三部分偏移，并且使第二和第四导电部分地重叠包括在第一方向上使第二部分与第四部分偏移。在一些实施例中，使第一和第三导电部分地重叠包括在第一方向上使第一部分与第三部分偏移，以及使第二和第四导电部分地重叠包括在与第一方向相对的第二方向上使第二部分与第四部分偏移。在一些实施例中，使第一导电部分和第三导电部分部分地重叠包括使第一导电部分和第三导电部分中的每个与类金属限定的局部互连件重叠。在一些实施例中，该方法包括基于IC布局图来制造一个或多个半导体掩模，或半导体IC的层中的至少一个组件中的至少一个。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
第一导电段和第二导电段，位于第一导电层中并且被配置为第一类型的第一晶体管的第一端子和第二端子；
第三导电段和第四导电段，位于堆叠在所述第一导电层上方的第二导电层中，并且被配置为第二类型的第二晶体管的第一端子和第二端子；以及
第一栅极，在第一方向上布置在所述第一导电段和所述第三导电段与所述第二导电段和所述第四导电段之间，所述第一栅极被配置为所述第一晶体管的控制端子和所述第二晶体管的控制端子，
其中，
所述第一导电段沿所述第一方向与所述第三导电段偏移，和
所述第二导电段沿所述第一方向与所述第四导电段偏移。
2.根据权利要求1所述的半导体结构，其中，所述第三导电段部分地位于所述第一导电段上面，并且所述第四导电段部分地位于所述第二导电段上面。
3.根据权利要求1所述的半导体结构，还包括：
导电迹线，在与所述第一方向不同的第二方向上布置在所述第一栅极之上，
其中，所述第一导电段通过导电迹线耦合到所述第四导电段。
4.根据权利要求3所述的半导体结构，还包括：
第一通孔，将所述第一导电段耦合到所述导电迹线；以及
第二通孔，将所述第四导电段耦合到所述导电迹线，
其中，所述第一通孔的高度与所述第二通孔的高度不同。
5.根据权利要求1所述的半导体结构，还包括：
第二栅极，布置在所述第一方向上，其中，所述第二导电段和所述第四导电段布置在所述第一栅极和所述第二栅极之间；
第五导电段，相对于所述第二栅极与所述第二导电段相对布置在所述第一导电层中；
第六导电段，相对于所述第二栅极与所述第四导电段相对布置在所述第二导电层中；
导电局部互连件，将所述第五导电段耦合到所述第六导电段；以及
第一导电迹线和第二导电迹线，在与所述第一方向不同的第二方向上布置在所述第一栅极和所述第二栅极之上；
其中，所述第一导电段通过所述第一导电迹线、所述第五导电段、所述导电局部互连件、所述第六导电段和所述第二导电迹线耦合到所述第四导电段。
6.根据权利要求1所述的半导体结构，还包括：
第二栅极，布置在所述第一方向上，其中，所述第二导电段和所述第四导电段布置在所述第一栅极和所述第二栅极之间；以及
第一导电迹线和第二导电迹线，在与所述第一方向不同的第二方向上布置在所述第一栅极和所述第二栅极之上，
其中，所述第一导电段通过所述第一导电迹线、所述第二栅极和所述第二导电迹线耦合到所述第四导电段。
7.根据权利要求1所述的半导体结构，还包括：
第二栅极，布置在所述第一方向上，其中，所述第二导电段和所述第四导电段布置在所述第一栅极和所述第二栅极之间；
第一导电迹线和第二导电迹线，在与所述第一方向不同的第二方向上布置在所述第一栅极和所述第二栅极之上；以及
第三导电迹线，在所述第一方向上布置在所述第一导电迹线和所述第二导电迹线之上，
其中，所述第一导电段通过所述第一导电迹线、所述第三导电迹线和所述第二导电迹线耦合到所述第四导电段。
8.一种半导体器件，包括：
第一对互补晶体管，包括：
第一栅极，在第一方向上延伸并且由所述第一对互补晶体管共享；
第一导电段和第二导电段，布置在第一导电层中；以及
第三导电段和第四导电段，布置在所述第一导电层上面的第二导电层中，
其中
所述第一导电段沿所述第一方向偏移所述第三导电段并且位于所述第一栅极的第一侧上，以及
所述第二导电段沿所述第一方向偏移所述第四导电段并且位于所述第一栅极的第二侧上；以及
第二对互补晶体管，包括所述第二导电段、所述第三导电段和在所述第一方向上延伸的第二栅极，
其中，所述第二导电段耦合到所述第三导电段。
9.根据权利要求8所述的半导体器件，其中，所述第三导电段部分地位于所述第一导电段上面，并且所述第四导电段部分地位于所述第二导电段上面。
10.根据权利要求8所述的半导体器件，还包括：
第三栅极，在所述第一方向上延伸，其中，所述第二栅极和所述第三栅极对应于所述第二对互补晶体管并且彼此耦合，并且所述第一栅极布置在所述第二栅极和所述第三栅极之间。
11.根据权利要求8所述的半导体器件，还包括：
多条第一导电迹线，包括在与所述第一方向不同的第二方向上布置在所述第二导电层之上，
其中，所述第二导电段通过所述多条第一导电迹线中的至少一条第一导电迹线耦合到所述第三导电段。
12.根据权利要求11所述的半导体器件，还包括：
多条第二导电迹线，在所述第一方向上布置在所述多条第一导电迹线之上，
其中，所述第二导电段通过所述多条第二导电迹线中的至少一条第二导电迹线耦合到所述第三导电段。
13.根据权利要求12所述的半导体器件，还包括：
至少一条第三导电迹线，在第二方向上布置在多条第二导电迹线之上，
其中，所述第二导电段通过所述至少一条第三导电迹线耦合到所述第三导电段。
14.根据权利要求11所述的半导体器件，还包括：
第五导电段，相对于所述第二栅极与所述第二导电段相对布置在所述第一导电层中；
第六导电段，相对于所述第二栅极与所述第四导电段相对布置在所述第二导电层中；
导电局部互连件，被配置为将所述第一导电层中的所述第五导电段耦合到所述第二导电层中的所述第六导电段，
其中，所述第二导电段通过所述导电局部互连件耦合到所述第三导电段。
15.根据权利要求11所述的器件，还包括：
第四栅极，在所述第一方向上延伸并且将所述多条第一导电迹线中的两条第一导电迹线彼此耦合，
其中，所述第二导电段通过所述多条第一导电迹线中的两条第一导电迹线和所述第四栅极耦合到所述第三导电段。
16.一种生成IC布局图的方法，包括：
将第一导电层的第一导电部分和第二导电部分布置为第一类型的第一晶体管的第一源极/漏极和第二源极/漏极，所述第一晶体管包括栅极；
将所述第一导电层上面的第二导电层的第三导电段和第四导电段布置为第二类型的第二晶体管的第一源极/漏极和第二源极/漏极，所述第二晶体管包括所述栅极，
使所述栅极的第一侧上的所述第一导电部分和所述第三导电部分部分地重叠；
使所述栅极的第二侧上的所述第二导电部分和所述第四导电部分部分地重叠；以及
生成包括所述第一导电部分、所述第二导电部分、所述第三导电部分和所述第四导电部分的所述IC布局图。
17.根据权利要求16所述的方法，其中
使所述第一导电部分和所述第三导电部分部分地重叠包括在第一方向上使所述第一导电部分与所述第三导电部分偏移，以及
使所述第二导电部分和所述第四导电部分地重叠包括在所述第一方向上使所述第二导电部分与所述第四导电部分偏移。
18.根据权利要求16所述的方法，其中
使所述第一导电部分和第三导电部分重叠包括在第一方向上使所述第一导电部分与所述第三导电部分偏移，以及
使所述第二导电部分和所述第四导电部分重叠包括在与所述第一方向相对的第二方向上使所述第二导电部分与所述第四导电部分偏移。
19.根据权利要求16所述的方法，其中，使所述第一导电部分和所述第三导电部分部分地重叠包括使所述第一导电部分和所述第三导电部分中的每个与类金属限定的局部互连件重叠。
20.根据权利要求16所述的方法，还包括，基于所述IC布局图来制造一下的至少一个：
一个或多个半导体掩模，或
半导体IC的层中的至少一个组件。
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