TWI753307B - 半導體結構、半導體裝置及產生積體電路佈局圖的方法 - Google Patents

半導體結構、半導體裝置及產生積體電路佈局圖的方法 Download PDF

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彭士瑋
曾健庭
林威呈
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Abstract

一種半導體結構包括第一、第二、第三及第四導電區段及閘極。第一及第二導電區段在第一導電層中並且經構造為第一類型的第一電晶體的終端。第三及第四導電區段在第一導電層上方堆疊的第二導電層中並且經構造為第二類型的第二電晶體的終端。第一閘極在第一方向上佈置在第一及第三導電區段與第二及第四導電區段之間。閘極經構造為第一電晶體的控制終端及第二電晶體的控制終端，第一導電區段沿著第一方向從第三導電區段偏移，並且第二導電區段沿著第一方向從第四導電區段偏移。一種半導體裝置及製造積體電路佈局圖的方法亦在此揭露。

Description

半導體結構、半導體裝置及產生積 體電路佈局圖的方法
本揭示是關於一種半導體，特別是關於半導體結構及製造積體電路佈局圖的方法。
經常將積體電路(Integrated circuit，IC)設計為實施各種裝置，例如，包括電晶體、電阻器、電容器或類似者。經常使用導電跡線(conductive trace)的連接來設計此等裝置以形成電路。日益密集的IC帶來關於速度、功能性及成本的益處，但致使日益困難的設計及製造問題。
本揭示案之實施例是關於一種半導體結構，包含第一導電區段及第二導電區段、第三導電區段及第四導電區段以及在第一方向上佈置的第一閘極。第一導電區段及第二導電區段在第一導電層中經構造為第一類型的第一電晶體的第一終端及第二終端。第三導電區段及第四導電區段在 第一導電層上方堆疊的第二導電層中經構造為第二類型的第二電晶體的第一終端及第二終端。第一閘極在第一及第三導電區段與第二及第四導電區段之間，第一閘極經構造為第一電晶體的控制終端及第二電晶體的控制終端。第一導電區段沿著第一方向從第三導電區段偏移，並且第二導電區段沿著第一方向從第四導電區段偏移。
本揭示案之實施例是關於一種半導體裝置，包含第一對互補電晶體以及第二對互補電晶體。第一對互補電晶體包含第一閘極、第一導電區段及第二導電區段以及第三導電區段及第四導電區段。第一閘極在第一方向上延伸並且由第一對互補電晶體共享。第一導電區段及第二導電區段在第一導電層中佈置。第三導電區段及第四導電區段在覆蓋第一導電層的第二導電層中佈置。第一導電區段沿著第一方向且在第一閘極的第一側上從第三導電區段偏移，並且第二導電區段沿著第一方向且在第一閘極的第二側上從第四導電區段偏移。第二對互補電晶體包含第二導電區段、第三導電區段及在第一方向上延伸的第二閘極。第二導電區段耦合到第三導電區段。
本揭示案之實施例是關於一種產生一積體電路佈局圖的方法，包含以下步驟。將第一導電層的第一導電部分及第二導電部分佈置為第一類型的第一電晶體的第一源極/汲極及第二源極/汲極，第一電晶體包含閘極；將覆蓋第一導電層的第二導電層的第三導電部分及第四導電部分佈置為第二類型的第二電晶體的第一源極/汲極及第二源極/ 汲極，第二電晶體包含閘極；在閘極的第一側上部分重疊第一導電部分及第三導電部分；在閘極的第二側上部分重疊第二導電部分及第四導電部分；以及產生包含第一導電部分、第二導電部分、第三導電部分及第四導電部分的IC佈局圖。
100:FET裝置
110:FET
112:第一源極/汲極
114:第二源極/汲極
116:通道
120:FET
122:第一源極/汲極
124:第二源極/汲極
126:通道
150:閘極
300:裝置
300B:佈局圖
311:導電跡線
312:導電跡線
313:導電跡線
314:導電跡線
322:通孔
324:通孔
331:通孔
333:通孔
335:通孔
337:通孔
350:導電本端互連
400:IC
400B:佈局圖
400C:佈局圖
410:閘極
411:導電區段
413、413(A1):導電區段
413:節點
415:導電區段
420:閘極
421、421(B1):導電區段
421:節點
423:導電區段
425:導電區段
430:閘極
500:佈局結構
500B:佈局圖
500C:佈局圖
500D:佈局圖
510:導電跡線/M0部分
511:M0部分
512:M0部分
513:M0部分
522:通孔
524:通孔
600:佈局結構
600B:佈局圖
600C:佈局圖
600D:佈局圖
610:閘極
620:閘極
631:導電區段
632:導電區段
633:導電區段
641:導電區段
642:導電區段
643:導電區段
651:導電跡線/M0部分
652:導電跡線/M0部分
653:導電跡線/M0部分
654:M0部分
655:M0部分
662:通孔
664:通孔
672:通孔
674:通孔
685:導電本端互連
700:佈局結構
700B:佈局圖
700C:佈局圖
700D:佈局圖
712:通孔
714:通孔
800:佈局結構
800B:佈局圖
800C:佈局圖
800D:佈局圖
850:導電跡線
852:通孔
854:通孔
900:佈局結構
900B:佈局圖
911:閘極
912:閘極
913:閘極
914:閘極
921:導電區段
922:導電區段
923:導電區段
924:導電區段
925:導電區段
931:導電區段
932:導電區段
933:導電區段
934(A1X):導電區段(節點)
935:導電區段
950:通孔
960:導電跡線
970:通孔
1000:傳輸閘極電路
1100:IC
1100B:佈局圖
1110:閘極
1111:導電區段
1113:導電區段
1115:導電區段
1117:導電區段
1120:閘極
1121:導電區段
1123:導電區段
1125:導電區段
1127:導電區段
1130:閘極
1200:佈局結構
1200B:佈局圖
1201:導電跡線
1202:導電跡線
1203:導電跡線
1204:導電跡線
1205:導電跡線
1206:導電跡線
1211:通孔
1212:通孔
1213:通孔
1214:通孔
1216:通孔
1217:通孔
1218:通孔
1219:通孔
1300:佈局結構
1300B:佈局圖
1302:導電跡線
1304:導電跡線
1311:通孔
1312:通孔
1313:通孔
1314:通孔
1400:佈局結構
1400B:佈局圖
1410:閘極
1411:導電區段
1413:導電區段
1425:通孔
1426:通孔
1433:導電跡線
1435:導電跡線
1450:導電本端互連
1500:佈局結構
1500B:佈局圖
1511:通孔
1512:通孔
1600:佈局結構
1600B:佈局圖
1700:佈局結構
1700B:佈局圖
1711:通孔
1713:通孔
1800:IC
1800B:佈局圖
1810:閘極
1810a:部分
1810、1810b:部分
1820、1820b:閘極部分
1811:導電區段
1812:導電區段
1813:導電區段
1814:導電區段
1815:導電區段
1816:導電區段
1820:閘極
1820a:閘極部分
1821:導電區段
1822:導電區段
1823:導電區段
1824:導電區段
1825:導電區段
1826:導電區段
1900A:佈局圖
1900B:佈局圖
1900C:佈局圖
1900D:佈局圖
1900E:佈局圖
1911:導電跡線
1912:導電跡線
1913:導電跡線
1914:導電跡線
1915:導電跡線
1916:導電跡線
1917:導電跡線
1918:導電跡線
1919:導電跡線
1921:通孔
1922:通孔
1923:通孔
1924:通孔
1925:通孔
1926:通孔
1927:通孔
1928:通孔
1930:閘極
1951:通孔
1952:通孔
1961:通孔
1962:通孔
1971:導電區段
1972:導電區段
1973:導電區段
1975:導電本端互連
1976:通孔
1977:通孔
1985:導電本端互連
2000:IC
2000B:佈局圖
2000C:佈局圖
2000D:佈局圖
2000E:佈局圖
2000F:佈局圖
2010:導電跡線
2012:通孔
2013:通孔
2014:通孔
2015:通孔
2021:通孔
2022:通孔
2031:通孔
2032:通孔
2035:導電本端互連
2041:導電區段
2052:導電本端互連
2100:IC
2100B:佈局圖
2105:切割導電區段
2110:導電跡線
2111:通孔
2112:通孔
2130:導電跡線
2131:通孔
2132:通孔
2151:通孔
2152:通孔
2153:通孔
2154:通孔
2200:IC
2200B:佈局圖
2205:切割導電區段
2212:通孔
2213:通孔
2214:通孔
2300:正反器電路
2310:多工器單元
2320:第一反相器單元
2330:第二反相器單元
2340:第三反相器單元
2350:主鎖存單元
2360:從鎖存單元
2370:輸出單元
2400:IC
2410:導電區段
2420:導電跡線
2430:導電區段
2440:導電區段
2450:導電跡線
2460:導電區段
2500:佈局圖
2600:方法
2610:操作
2620:操作
2630:操作
2640:操作
2650:操作
2660:操作
2700:IC裝置設計系統
2702:處理器
2704:儲存媒體
2706:指令
2708:匯流排
2710:I/O介面
2712:網路介面
2714:網路
2720:IC佈局設計圖
2722:設計規範
2800:IC製造系統
2820:設計室
2822:IC設計佈局圖
2830:遮罩室
2832:資料準備
2844:遮罩製造
2845:遮罩
2850:IC製造商/生產商(「fab」)
2852:晶圓製造
2853:半導體晶圓
2860:IC裝置
A1、A3、A4:節點
B1、B3、B4:節點
P5S、P5S’:節點
N5S、N5S’:節點
BX:連接
N1:NMOS電晶體
N2:NMOS電晶體
N3:NMOS電晶體
N4:NMOS電晶體
N5:NMOS電晶體
N6:NMOS電晶體
N7:NMOS電晶體
N8:NMOS電晶體
N9:NMOS電晶體
N10:NMOS電晶體
N12:NMOS電晶體
N12:NMOS電晶體
N13:NMOS電晶體
N14:NMOS電晶體
N15:NMOS電晶體
P1:PMOS電晶體
P2:PMOS電晶體
P3:PMOS電晶體
P4:PMOS電晶體
P5:PMOS電晶體
P6:PMOS電晶體
P7:PMOS電晶體
P8:PMOS電晶體
P9:PMOS電晶體
P10:PMOS電晶體
P11:PMOS電晶體
P12:PMOS電晶體
P13:PMOS電晶體
P14:PMOS電晶體
P15:PMOS電晶體
P1X、P2X、P3X、P4X:PMOS電晶體
N1X、N2X、N3X、N4X:NMOS電晶體
ZA、ZB、ZC、ZD、ZE、ZF:連接
X、Y、Z:方向
S:源極
D:汲極
M0、PVD、NMD、NVD、PMD、聚矽、MDLI、OD、VG、M1、VIA1、AA、M2、VIA2、CMG:層
ROW1、ROW2:行
SE、SEB、SI、SEI、CP、CLKB、CLKBB、Q:訊號
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。
第1圖係根據本揭示的一些實施例的對應於場效電晶體(FET)裝置的佈局結構的透視圖的示意圖。
第2A圖至第2D圖係根據本揭示的各個實施例的對應於第1圖的FET裝置的佈局結構的各個透視圖的示意圖。
第3A圖係根據本揭示的一些實施例的對應於包括第2A圖的實施例的裝置的佈局結構的透視圖的示意圖。
第3B圖描繪了根據本揭示的一些實施例的對應於第3A圖中示出的裝置的佈局圖。
第4A圖係根據本揭示的一些實施例的IC的電路圖。
第4B圖描繪了根據本揭示的一些實施例的對應於第4A圖的IC的佈局圖。
第4C圖描繪了根據本揭示的各個實施例的對應於第4A圖的IC的佈局圖。
第5A圖係根據本揭示的一些實施例的對應於第4A圖的IC的一部分的佈局結構的透視圖的示意圖。
第5B圖至第5D圖描繪了根據本揭示的一些實施例的對應於第5A圖中示出的佈局結構的佈局圖。
第6A圖係根據本揭示的一些實施例的對應於第4A圖的IC的一部分的佈局結構的的透視圖的示意圖。
第6B圖至第6D圖描繪了根據本揭示的一些實施例的對應於第6A圖中示出的佈局結構的佈局圖。
第7A圖係根據本揭示的各個實施例的對應於第4A圖中的IC的一部分的佈局結構的透視圖的示意圖。
第7B圖至第7D圖描繪了根據本揭示的一些實施例的對應於第7A圖中示出的佈局結構的佈局圖。
第8A圖係根據本揭示的各個實施例的對應於第4A圖中的IC的一部分的佈局結構的透視圖的示意圖。
第8B圖至第8D圖描繪了根據本揭示的一些實施例的第8A圖中示出的佈局結構的佈局圖。
第9A圖係根據本揭示的一些實施例的對應於閘極電路的佈局結構的透視圖的示意圖。
第9B圖描繪了根據本揭示的一些實施例的對應於第9A圖中示出的佈局結構的佈局圖。
第10圖係根據本揭示的一些實施例的傳輸閘極電路的電路圖。
第11A圖係根據本揭示的一些實施例的與第10圖的傳輸閘極電路等效的IC的電路圖。
第11B圖描繪了根據本揭示的一些實施例的對應於第11A圖的IC的佈局圖。
第12A圖係根據本揭示的一些實施例的對應於第11A圖的IC及第11B圖的佈局設計的佈局結構的透視圖的示意圖。
第12B圖描繪了根據本揭示的一些實施例的對應於第12A圖中示出的佈局結構的佈局圖。
第13A圖係根據本揭示的一些實施例的對應於第11A圖中的IC及第11B圖的佈局設計的佈局結構的透視圖的示意圖。
第13B圖描繪了根據本揭示的一些實施例的對應於第13A圖中示出的佈局結構的佈局圖。
第14A圖係根據本揭示的一些實施例的對應於第11A圖的IC及第11B圖的佈局設計的佈局結構的透視圖的示意圖。
第14B圖描繪了根據本揭示的一些實施例的對應於第14A圖中示出的佈局結構的佈局圖。
第15A圖係根據本揭示的一些實施例的對應於第11A圖的IC及第11B圖的佈局設計的佈局結構的透視圖的示意圖。
第15B圖描繪了根據本揭示的一些實施例的對應於第15A圖中示出的佈局結構的佈局圖。
第16A圖係根據本揭示的一些實施例的對應於第11A圖的IC及第11B圖的佈局設計的佈局結構的透視圖的示意圖。
第16B圖描繪了根據本揭示的一些實施例的對應於第16A圖中示出的佈局結構的佈局圖。
第17A圖係根據本揭示的各個實施例的對應於第11A圖的IC及第11B圖的佈局設計的佈局結構的透視圖的示意圖。
第17B圖描繪了根據本揭示的一些實施例的對應於第17A圖中示出的佈局結構的佈局圖。
第18A圖係根據本揭示的一些實施例的與第10圖的傳輸閘極電路等效的IC的電路圖。
第18B圖描繪了根據本揭示的一些實施例的對應於第18A圖的IC的佈局圖。
第19A圖至第19E圖描繪了根據本揭示的一些實施例的對應於第18A圖的IC及第18B圖的佈局設計的佈局圖。
第20A圖係根據本揭示的各個實施例的與第10圖的傳輸閘極電路等效的IC的電路圖。
第20B圖至第20F圖描繪了根據本揭示的一些實施例的對應於第20A圖的IC的佈局圖。
第21A圖係根據本揭示的一些實施例的與第10圖的傳輸閘極電路等效的IC的電路圖。
第21B圖描繪了根據本揭示的一些實施例的對應於第21A圖的IC的佈局圖。
第22A圖係根據本揭示的一些實施例的與第10圖的傳輸閘極電路等效的IC的電路圖。
第22B圖描繪了根據本揭示的一些實施例的對應於第21A圖的IC的佈局圖。
第23圖係根據本揭示的一些實施例的正反器電路的電路圖。
第24圖係根據本揭示的一些實施例的與包括第23圖的兩個傳輸閘極電路的電路等效的IC的電路圖。
第25圖描繪了根據本揭示的一些實施例的對應於第24圖的IC的佈局圖。
第26圖係根據本揭示的一些實施例的產生IC佈局圖的方法的流程圖。
第27圖係根據本揭示的一些實施例的IC裝置設計系統的方塊圖。
第28圖係根據本揭示的一些實施例的IC製造系統及與其相關聯的IC製造流程的方塊圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件及佈置的具體實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另 外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或配置之間的關係。
在本說明書中使用的術語通常具有其在本領域中及在使用每個術語的具體上下文中的一般意義。在本說明書中使用實例(包括本文論述的任何術語的實例)僅係說明性的，並且不以任何方式限制本揭示或任何示例性術語的範疇及意義。同樣，本揭示不限於本說明書中給出的各個實施例。
儘管術語「第一」、「第二」或類似者可在本文中用於描述各個元件，此等元件不應當由此等術語限制。此等術語用於在元件之間進行區分。例如，第一元件可以被稱為第二元件，並且類似地，第二元件可以被稱為第一元件，而不脫離實施例的範疇。如本文所使用，術語「及/或」包括一或多個相關聯的所列術語的任何及所有組合。
此外，為了便於理解，在本描述全文中可使用空間相對性術語，諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及類似術語，來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中裝置的不同定向。結構可經其他方式定向(例如，旋轉90度或處於其他定向)且由此可相應解讀本文所使用的空間相對性描述詞。
隨著時間製造具有逐漸變小的實體尺寸的日益密集的IC，這導致IC設計及製造的困難性。IC製造製程經常被認為包括前端製程(front-end-of-line，FEOL)部分、中端製程(middle-end-of-line，MEOL)部分(亦稱為製程中部(MOL)部分)及後端製程(back-end-of-line BEOL)部分。FEOL製程係IC製造製程的第一部分，其中在半導體晶圓上圖案化各個的主動元件。例如，FEOL製程包括選擇待使用的半導體晶圓的類型、晶圓的化學機械平坦化及清潔、淺溝槽隔離(STI)形成、阱形成、閘極模組形成以及源極與汲極產生。MEOL製程在FEOL製程之後執行，並且MEOL製程包括，例如閘極接觸形成、凸塊下金屬化(under bump metallization，UBM)製程或類似者。
BEOL製程係IC製造製程的最終部分，其中各個元件(諸如電晶體、電容器、電阻器或類似者)與通孔及導電跡線(包括，例如金屬接線)互連。BEOL製程通常在沉積第一層金屬時開始，並且BEOL製程包括，例如觸點、絕緣層(或介電層)及用於晶片到封裝連接(chip-to-pachage connection)的結合位點。在一些實施例中，在BEOL製程期間添加若干金屬層。
在一些實施例中，改進的IC設計及製造包括用於IC的佈局設計的系統及方法，其增加導電跡線(包括，例如在BEOL製程期間產生的金屬層中的金屬接線)的填充效率。在一些實施例中，所有金屬接線在一個方向上在金屬層的每一者上繞線(route)，這與金屬接線在多於一個方向 上繞線的方法相比，經由更有效填充導電跡線能實現較大填充密度的元件。因為具有在一個方向上繞線的金屬接線的金屬結構具有規則圖案，而此圖案降低製造或製程誤差的風險，所以在一個方向上於金屬層的每一者上繞線所有金屬接線亦放寬在導電跡線之間的節距要求，如由一或多個設計規則闡述。
在本揭示的各個實施例中，提供了具有完全獨立的源極與汲極觸點及沿著閘極方向延伸的共用閘極的至少兩個FET的垂直堆疊，其中FET的每一者具有從第一源極/汲極到第二源極/汲極的一或多個實體通道。獨立的源極與汲極觸點藉由上部電晶體的每個源極/汲極沿著閘極方向從下方電晶體的對應源極/汲極偏移來實現。與源極/汲極不沿著閘極方向偏移的方法相比，如由下文提供的非限制性實例示出，包括偏移的源極/汲極的堆疊結構允許增加的對源極/汲極的存取，由此增加繞線靈活性。
一種至少兩個通道的垂直堆疊在平面中，例如與垂直堆疊下方的基板表面平行的平面，定向。利用如上文論述的結構，當兩個FET係p型FET及n型FET時，能夠簡單且靈活地設計及製造包括p型FET及n型FET的互補FET(CFET)裝置。在一些實施例中，如上文論述的術語「p型FET」被稱為例如在p型FET的摻雜的源極與汲極區域中包括p型摻雜劑(例如，硼)的FET，並且如上文論述的術語「n型FET」被稱為例如在n型FET的摻雜的源極與汲極區域中包括n型摻雜劑(例如，磷或砷)的FET。此外，由 於如上文論述的垂直堆疊結構，在IC(或「晶片」)設計中使用的表示CFET裝置的標準電池能夠按比例縮小。在一些實施例中，如上文論述的術語「標準電池」被稱為用以提供基於邏輯的功能性、儲存功能性或類似者的電子部件。
根據在下文中的各個實施例提供其中包括FET及單元結構的裝置。論述了一些實施例的一些變化。在各個視圖及說明性實施例中，為了便於理解，類似元件用類似元件符號標識。
第1圖係根據本揭示的一些實施例的對應於FET裝置100的佈局結構的透視圖的示意圖。除了FET裝置100之外，第1圖描繪了X軸、Y軸及Z軸方向。第1圖出於說明在各個特徵之間的一般空間關係的目的描繪了FET裝置100的簡化版本；各個實施例的特殊空間關係在下文關於第2A圖至第2D圖論述。
如第1圖中說明性圖示，FET裝置100包括具有完全獨立的源極及汲極的兩個FET 110及120的垂直堆疊。FET 110及120被認為係基於覆蓋FET 110的FET 120垂直堆疊的。在各個實施例中，覆蓋FET 110的FET 120包括直接接觸FET 110及/或FET裝置100的至少一部分的FET 120的至少一部分，此部分包括在FET 120與FET 110之間的一或多層(未圖示)。
在一些實施例中，FET 110及120在堆疊結構下方的基板(未圖示)上垂直堆疊於彼此上。FET 110及120在兩個奈米片(nanosheet)或兩個或更多個奈米片的堆 疊(未圖示)處形成，此等奈米片沿著垂直方向(例如，沿著Z軸方向)彼此分離。在一些實施例中，FET 110係p型FET且FET 120係n型FET，或反之亦然，因此FET裝置100係CFET裝置。在堆疊結構下方的基板為適用於磊晶生長的任何基板及/或由任何適宜結晶材料(包括，例如矽、鍺矽(SiGe)或類似者)形成。
術語「奈米片」指實質上二維材料，此二維材料為單個單層厚或若干單層厚，由此在一些實施例中具有從1奈米(nm)至100nm變化的厚度，並且具有例如從數百奈米至數十微米的橫向尺寸。在一些實施例中，奈米片或奈米片堆疊定義了類金屬定義(metal-like，MD)的區段。
在各個實施例中，MD區段包括至少一個金屬層的一部分，此金屬層例如下列材料的一或多種：銅(Cu)、銀(Ag)、鎢(W)、鈦(Ti)、鎳(Ni)、錫(Sn)、鋁(Al)或適用於在IC結構元件之間提供低電阻電性連接的另一金屬或材料，亦即，低於預定閾值的電阻位準，此預定閾值對應於基於電阻的對電路效能的效應的一或多個容差位準。
在各個實施例中，MD區段包括具有足以致使此區段具有低電阻位準的摻雜位準(例如，基於佈植製程)的半導體基板及/或磊晶層的一部分。在各個實施例中，摻雜的MD區段包括下列材料的一或多種：矽(Si)、矽鍺SiGe、碳化矽(SiC)、硼(B)、磷(P)、砷(As)、鎵(Ga)、如上文論述的金屬或適用於提供低電阻位準的另一材料。在 一些實施例中，MD區段包括具有約1*1016每立方釐米(cm-3)或更大的摻雜濃度的摻雜劑。
在第1圖中，FET 110(為了說明係在FET 120之下的較低FET)包括沿著水平方向(例如，沿著X軸方向)佈置的第一源極/汲極112、閘極150及第二源極/汲極114。閘極150在FET 110的第一源極/汲極112與第二源極/汲極114之間佈置並且在預定方向上延伸。閘極150用以控制在FET 110的第一源極/汲極112與第二源極/汲極114之間的通道116。在一些實施例中，通道116以及第一源極/汲極112及第二源極/汲極114藉由用摻雜劑形成的主動區域實施。
FET 120(為了說明係在FET 110之上的較高FET)包括沿著水平方向(例如，沿著X軸方向)佈置的第一源極/汲極122、閘極150及第二源極/汲極124。換言之，將閘極150佈置為對應於FET 110及120的共用閘極，並且FET 110及120共享閘極150。類似地，閘極150在FET 120的第一源極/汲極122與第二源極/汲極124之間佈置。閘極150用以控制在FET 120的第一源極/汲極122與第二源極/汲極124之間的通道126。在一些實施例中，通道126以及第一源極/汲極122及第二源極/汲極124藉由用摻雜劑形成的主動區域實施。
利用如上文論述的FET裝置100的結構，到閘極150的電性接觸能夠使用第1圖所示的堆疊結構的側面形成。這簡化FET裝置100的存取。此外，由於第1圖所示的堆疊結構，實施FET裝置100的標準電池能夠按比例縮小。
在一些實施例中，術語「源極/汲極」被稱為一區域，此區域可為源極區域或汲極區域。由此，為了在第1圖中說明，當FET 110的第一源極/汲極112係源極區域時，FET 110的第二源極/汲極114係汲極區域，並且反之亦然。相應地，當FET 120的第一源極/汲極122係源極區域時，FET 120的第二源極/汲極124係汲極區域，並且反之亦然。
如上文論述的FET裝置100的結構係出於說明目的而給出。FET裝置100的各個結構係在本揭示的預期範疇內。例如，在各個實施例中，FET裝置100的結構延伸到包括與上文論述的閘極150並聯、串聯或並聯與串聯組合的額外閘極。在一些實施例中，FET 110在FET 120之上堆疊。
在一些實施例中，如第1圖中示出，FET 120沿著Z軸方向直接在FET 110之上堆疊。為了說明，FET 120的第一源極/汲極122、通道126及第二源極/汲極124分別沿著Z軸方向直接在FET 110的第一源極/汲極112、通道116及第二源極/汲極114之上設置。如上文論述的此結構係出於說明目的而給出。各個結構係在本揭示的預期範疇內。例如，在各個實施例中，FET 110的第一源極/汲極112、第二源極/汲極114及/或通道116分別在FET裝置100的俯視圖中與FET 120的第一源極/汲極122、第二源極/汲極124及/或通道126部分重疊。
第2A圖至第2D圖係根據本揭示的各個實施例的用於第1圖中的場效電晶體(FET)裝置100的佈局結構的 各個透視圖的示意圖。根據第2A圖至第2D圖的各個實施例，FET 110的第一源極/汲極112及第二源極/汲極114在其等位於其中的平面上沿著X軸方向彼此對準或沿著Y軸方向偏移。在各個實施例中，FET 120的第一源極/汲極122及第二源極/汲極124在其等位於其中的平面上沿著X軸方向彼此對準或沿著Y軸方向偏移。在第2A圖至第2D圖中描繪的每一個實施例中，如下文論述，FET 120的第一源極/汲極122部分覆蓋FET 110的第一源極/汲極112，並且FET 120的第二源極/汲極124部分覆蓋FET 110的第二源極/汲極114。
在第2A圖的說明中，如沿著X軸方向觀察，FET 110的第一源極/汲極112及第二源極/汲極114沿著Y軸方向偏移；並且如沿著X軸方向觀察，FET 120的第一源極/汲極122及第二源極/汲極124亦沿著Y軸方向偏移。此外，在俯視圖中，FET 110的第一源極/汲極112與FET 120的第一源極/汲極122部分重疊，並且FET 110的第二源極/汲極114與FET 120的第二源極/汲極124部分重疊。如沿著X軸及Z軸方向觀察，FET 110的第一源極/汲極112在負Y軸方向上從FET 120的第一源極/汲極122偏移，並且FET 110的第二源極/汲極114在正Y軸方向上從FET 120的第二源極/汲極124偏移。由此，第一源極/汲極112及第二源極/汲極114在俯視圖中與逆時針方向一致的相反方向上遠離FET 110的中心延伸，並且第一源極/汲極122及第二源極/ 汲極124在俯視圖中與順時針方向一致的相反方向上遠離FET 120的中心延伸。
在第2B圖的說明中，FET 110的第一源極/汲極112及第二源極/汲極114沿著X軸方向彼此對準，並且FET 120的第一源極/汲極122及第二源極/汲極124亦沿著X軸方向彼此對準。此外，在俯視圖中，FET 110的第一源極/汲極112藉由FET 120的第一源極/汲極122部分重疊，並且FET 110的第二源極/汲極114藉由FET 120的第二源極/汲極124部分重疊。如沿著X軸及Z軸方向觀察，FET 110的第一源極/汲極112在負Y軸方向上從FET 120的第一源極/汲極122偏移，並且FET 110的第二源極/汲極114在負Y軸方向上從FET 120的第二源極/汲極124偏移。
在第2C圖的說明中，如在第2A圖的實施例中，如沿著X軸方向觀察，FET 110的第一源極/汲極112及第二源極/汲極114沿著Y軸方向偏移；並且如沿著X軸方向觀察，FET 120的第一源極/汲極122及第二源極/汲極124亦沿著Y軸方向偏移。此外，如在第2A圖的實施例中，在俯視圖中，FET 110的第一源極/汲極112與FET 120的第一源極/汲極122部分重疊，並且FET 110的第二源極/汲極114與FET 120的第二源極/汲極124部分重疊。與第2A圖的實施例相反，如沿著X軸及Z軸方向觀察，FET 110的第一源極/汲極112在正Y軸方向上從FET 120的第一源極/汲極122偏移，並且FET 110的第二源極/汲極114在負Y軸方向上從FET 120的第二源極/汲極124偏移。由此，第一 源極/汲極112及第二源極/汲極114在俯視圖中在與順時針方向一致的相反方向上遠離FET 110的中心延伸，並且第一源極/汲極122及第二源極/汲極124在俯視圖中在與逆時針方向一致的相反方向上遠離FET 120的中心延伸。
在第2D圖的說明中，將第2B圖的實施例表示為旋轉180度，以使得如沿著X軸及Z軸方向觀察，FET 110的第一源極/汲極112在正Y軸方向上從FET 120的第一源極/汲極122偏移，並且FET 110的第二源極/汲極114在正Y軸方向上從FET 120的第二源極/汲極124偏移。
為了實施各種裝置，如上文關於第1圖及第2A圖至第2D圖論述的結構經使用或修改，以如由下文關於第3A圖至第25圖論述的非限制性實例所示而使用。在下文論述的各個實施例中，FET裝置100經由使用第3B圖、第4B圖、第4C圖、第5B圖至第5D圖、第6B圖至第6D圖、第7B圖至第7D圖、第8B圖至第8D圖、第9B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19A圖至第19E圖、第20A圖至第20F圖、第21B圖、第22B圖及第25圖中描繪的佈局圖來實施，如所指出，此等佈局圖對應於第4A圖、第10圖、第11A圖、第18A圖、第20A圖、第21A圖、第22A圖、第23圖及第24圖中描繪的電路圖。佈局圖可用於至少部分定義經由一或多個製造製程形成的特徵，以便對應於在第3A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖及第17A圖中描繪的所 指示的佈局結構，由此佈局結構的每一者包括FET裝置100的一或多個實現方式。為了指示在給定佈局圖特徵與基於給定佈局圖特徵形成的佈局結構特徵之間的對應性，如下文論述，相同參考指示符在佈局圖及結構描繪的每一者中使用。
第3A圖係根據本揭示的一些實施例的對應於包括第2A圖的實施例的裝置300的佈局結構的透視圖的示意圖。在第3A圖的實施例中，與第2A圖的實施例相比，裝置300進一步包括導電跡線311-314。導電跡線311-314在閘極150以及FET 120的第一源極/汲極122及第二源極/汲極124之上佈置。導電跡線311-314沿著第一預定方向(未標記)延伸，為了說明，此第一預定方向垂直於閘極150沿著其延伸的第二預定方向(未標記)。裝置300進一步包括通孔322、324、331、333、335及337，此等通孔經定位以將對應導電跡線耦合到對應源極/汲極。為了說明，導電跡線311經由通孔322耦合到FET 110的第一源極/汲極122，並且經由通孔331耦合到FET 120的第二源極/汲極124。導電跡線312經由通孔335耦合到FET 120的第二源極/汲極124。導電跡線313經由通孔337耦合到FET 120的第一源極/汲極122。導電跡線314經由通孔324耦合到FET 110的第二源極/汲極114，並且經由通孔333耦合到FET 120的第一源極/汲極122。
裝置300進一步包括至少一個導電本端互連(conductive local interconnect)350，如第3A圖中示出，此導電本端互連350在FET 110的對應源極/汲極與 FET120的對應源極/汲極之間佈置，並且將FET 110的對應源極/汲極耦合到FET 120的對應源極/汲極。為了在第3A圖中說明，導電本端互連350將FET 110的第二源極/汲極114耦合到FET 120的第二源極/汲極124。
如上文論述的導電跡線、通孔及導電本端互連的數量係出於說明目的而給出。導電跡線、通孔及導電本端互連的各個數量係在本揭示的預期範疇內。例如，在各個實施例中，第3A圖所示的導電跡線311-314的數量減小至三個或增加至五個。
第3B圖描繪了根據本揭示的一些實施例的對應於第3A圖中示出的裝置300的佈局圖300B。在下文參考第3A圖論述第3B圖中描繪的佈局圖300B。在一些實施例中，若FET 110係p型FET，則FET 110的第一源極/汲極112及第二源極/汲極114亦被稱為針對p型FET的MD區段、導電區段或導電部分(其被標記為「PMD」，並且在下文中稱為PMD部分)。在一些實施例中，若FET 120係n型FET，則FET 120的第一源極/汲極122及第二源極/汲極124亦被稱為針對n型FET的MD區段、導電區段或導電部分(其被標記為「NMD」，並且在下文中稱為NMD部分)。在一些實施例中，閘極150由聚矽(polysilicon)製成，由此在一些實施例中，閘極150亦被稱為聚矽部分。在一些實施例中，閘極150由其他材料製成，包括，例如金屬、合金或類似者，因此用於閘極150的以上材料係僅出於說明性目的而給出。在一些實施例中，導電跡線311-314在金屬零(M0) 層中設置，由此在一些實施例中，導電跡線311-314亦被稱為M0部分。在一些實施例中，藉由用第一遮罩圖案及第二遮罩圖案雙重圖案化來在一個方向上定位M0部分。
通孔322及324將如上文論述的PMD部分分別耦合到對應導電跡線311及314，由此在一些實施例中，通孔322及324亦被稱為針對p型FET的通孔部分(其被標記為「PVD」，並且在下文中稱為PVD部分)。通孔331及333將如上文論述的NMD部分分別耦合到對應導電跡線311及314，由此在一些實施例中，通孔331及333亦被稱為針對n型FET的通孔部分(其被標記為「NVD」，並且在下文中稱為NVD部分)。在一些實施例中，導電本端互連350亦被稱為MD本端互連(MDLI)，以將對應PMD部分耦合到對應NMD部分。
如第3A圖及第3B圖中示出，在佈局圖(例如，佈局圖300B)中重疊的特徵對應於在對應結構(例如，裝置300)中具有覆蓋空間關係的特徵。例如，在佈局圖300B中重疊PMD部分114的MDLI 350對應於在裝置300中覆蓋導電區段114的導電本端互連350，並且在佈局圖300B中重疊MDLI 350及PMD部分114的NMD部分124對應於在裝置300中覆蓋導電本端互連350及導電區段114的導電區段124。
第4A圖係根據本揭示的一些實施例的IC 400的電路圖。為了說明IC 400，p型金屬氧化物半導體(PMOS)電晶體P1的閘極終端耦合到n型金屬氧化物半導體 (NMOS)電晶體N1的閘極終端。PMOS電晶體P1的源極/汲極終端在節點A1處耦合到PMOS電晶體P2的源極/汲極終端。NMOS電晶體N1的源極/汲極終端在節點B1處耦合到NMOS電晶體N2的源極/汲極終端。如由第4A圖所示的連接ZA所示，節點A1進一步耦合到節點B1。為了在本揭示的實施例中實現包括在節點A1與B1之間的連接ZA的IC 400，提供並且在下文如參考第4B圖至第9B圖所示論述佈局設計及/或結構的實施例。
在一些實施例中，IC 400用作單位單元或單位電路，其中單位單元或單位電路能夠用作基本單元或用作裝置或電路的部分，以便實施各種裝置或電路。換言之，在一些實施例中，IC 400在各種裝置或電路中實施，該等裝置或電路包括，例如反相器、反及(NAND)閘極及或反相(AND-OR-invert，AOI)邏輯閘極、正反器或類似者。在一些實施例中，接觸聚矽間距(contacted poly pitch，CPP)被稱為在兩個接觸(聚矽)閘極之間的距離。針對以上實施例，在一些實施例中，反相器需要兩倍CPP，反及閘極需要三倍CPP及或反相(AOI)邏輯閘極需要五倍CPP，並且正反器需要二十二倍CPP。
第4B圖描繪了根據本揭示的一些實施例的對應於第4A圖的IC 400的佈局圖400B。在第4B圖的實施例中，第4A圖的NMOS電晶體N1及N2用以在第4A圖的PMOS電晶體P1及P2上堆疊。為了說明，NMD部分設置在 PMD部分之上並且與PMD部分部分重疊，NMOS電晶體N1及N2在PMOS電晶體P1及P2上堆疊。
在第4B圖的說明中，閘極410、420、430經佈置為在預定方向(未標記)上延伸。在第一導電層中將導電區段411、413及415佈置為PMOS電晶體P1及P2的源極/汲極。閘極410及導電區段411與413一起對應於PMOS電晶體P1。閘極420及導電區段413與415一起對應於PMOS電晶體P2。在此種實施例中，PMOS電晶體P1及P2共享導電區段413，此對應於如上文關於第4A圖論述的在節點A1處耦合的PMOS電晶體P1及P2。
如在第4B圖中進一步示出，在第一層上方堆疊的第二導電層中佈置導電區段421、423、425，其中將導電區段411、413及415佈置為NMOS電晶體N1及N2的源極/汲極。閘極410及導電區段421與423一起對應於NMOS電晶體N1。閘極430及導電區段421與425一起對應於NMOS電晶體N2。在此種實施例中，NMOS電晶體N1及N2共享導電區段421，該區段對應於如上文關於第4A圖論述的在節點B1處耦合的NMOS電晶體N1及N2。
在第4B圖的實施例中，PMOS電晶體P1及NMOS電晶體N1共享閘極410，這對應於如上文關於第4A圖論述的PMOS電晶體P1的閘極終端與NMOS電晶體N1的閘極終端的連接。導電區段413耦合到導電區段421，這對應於如上文關於第4A圖論述的節點A1與B1的連接，亦即，連接ZA。對應地，第4B圖的實施例的部分(包括在節點A1 與B1之間的連接ZA)藉由下文更詳細論述的佈局圖及結構的各種實施例實施。
第4C圖描繪了根據本揭示的各個實施例的對應於第4A圖的IC 400的佈局圖400C。在第4C圖的實施例中，與第4B圖相比，PMOS電晶體P1及P2用以在NMOS電晶體N1及N2上堆疊。為了說明，如上文論述，PMD部分在NMD部分之上設置並且與NMD部分部分地重疊，PMOS電晶體P1及P2由此在NMOS電晶體N1及N2上堆疊。另外，第4C圖中示出的構造及佈置類似於第4B圖中示出的構造及佈置，因此在本文中不進一步詳述。對應地，第4C圖的實施例的部分(包括在節點A1與B1之間的連接ZA)係藉由下文更詳細論述的佈局結構的各個實施例實施。
在一些實施例中，佈局圖400B及400C的每一者進一步包括主動區域(AA)部分，亦稱為氧化物定義(OD)部分。如第4B圖及第4C圖中示出，相應佈局圖400B及400C實施對應於如上文論述的通道116及/或126的主動區域，為了便於說明而未標記此等主動區域。
為了瞭解如上文關於第4B圖及/或第4C圖論述的概念，針對IC 400的佈局結構在第5A圖、第6A圖、第7A圖及第8A圖中示出。對應於此等佈局結構的佈局圖在對應的第5B圖至第5D圖、第6B圖至第6D圖、第7B圖至第7D圖及第8B圖至第8D圖中示出，各圖在下文論述。
第5A圖係根據本揭示的一些實施例的對應於第4A圖中的IC 400的一部分的佈局結構500的透視圖的示 意圖。佈局結構500對應於第4C圖中示出的PMOS電晶體P1及NMOS電晶體N1，其中佈置類似於第2A圖中的佈置。為了說明，如沿著X軸方向觀察，導電區段411及413沿著Y軸方向偏移；並且如沿著X軸方向觀察，導電區段421及423亦沿著Y軸方向偏移。由此，佈局圖500的一些對應部分在本文中不進一步詳述。
在第5A圖的說明中，與第4C圖中示出的PMOS電晶體P1及NMOS電晶體N1相比，佈局結構500進一步包括導電跡線510及通孔522與524。導電跡線510的構造類似於如上文論述的導電跡線311-314的構造，因此在本文中不進一步詳述。通孔522將導電區段421耦合到導電跡線510。通孔524將導電區段413耦合到導電跡線510。在一些實施例中，因為導電區段421及413在上文論述的不同層中設置，所以通孔522的高度大於通孔524的高度。
藉由上文論述的佈局結構500，對應於NMOS電晶體N1的一個源極/汲極的導電區段421耦合到對應於PMOS電晶體P1的一個源極/汲極的導電區段412，為了說明，僅使用一個導電跡線510。換言之，為了實現第4A圖中的PMOS電晶體P1與NMOS電晶體N1的連接ZA，節點A1藉由第5A圖中的導電跡線510耦合到節點B1，導電跡線510在M0層中設置，為了說明，此M0層係閘極410及導電區段413上的最靠近金屬層。由此，與使用在若干堆疊層中的元件以實施第4A圖的IC 400中的連接的一部分的一些方 法相比，佈局結構500在製造IC 400時更簡單地實施，並且包括佈局結構500的IC 400能夠按比例縮小。
第5B圖描繪了根據本揭示的一些實施例的對應於第5A圖中示出的佈局結構500的佈局圖500B。如第5B圖中示出，在佈局圖500B的俯視圖中，閘極410對應於聚矽部分，導電跡線510對應於M0部分，通孔522及524分別對應於NVD及PVD部分，並且導電區段421及413分別對應於NMD及PMD部分。在第5B圖的說明中，指示節點A1的PMD部分413經由PVD 524部分、M0部分510及NVD部分522耦合到指示節點B1的NMD部分421。
第5B圖中描繪的佈局圖500B包括跨越(across)聚矽部分並且在聚矽部分之上延伸的三個M0部分，其中三個M0部分中的一個M0部分將指示節點B1的NMD部分耦合到指示節點A1的PMD部分，如上文論述。第5B圖中示出的M0部分的數量係出於說明目的而給出。第5B圖中示出的M0部分的各個數量係在本揭示的預期範疇內。例如，各個實施例在下文參考第5C圖及第5D圖論述。
第5C圖及第5D圖描繪了根據本揭示的各個實施例的對應於第5A圖中示出的佈局結構500的相應佈局圖500C及500D。在各個實施例中，與第5B圖的實施例相比，第5C圖中描繪的佈局圖500C包括跨越聚矽部分並且在聚矽部分之上延伸的四個M0部分510-513，其中M0部分510將指示節點B1的NMD部分耦合到指示節點A1的PMD部分，如上文論述。在一些實施例中，與第5B圖的實施例相 比，第5D圖中描繪的佈局圖500D包括跨越聚矽部分並且在聚矽部分之上延伸的五個M0部分510-514，其中M0部分510將指示節點B1的NMD部分421耦合到指示節點A1的PMD部分413，如上文論述。
第6A圖係根據本揭示的一些實施例的對應於第4A圖中的IC 400的一部分的佈局結構600的透視圖的示意圖。佈局結構600對應於第4C圖中示出的PMOS電晶體P1及NMOS電晶體N1，其中佈置類似於第2B圖中的佈置，因此佈局結構600的一些對應部分在本文中不進一步詳述。
在第6A圖的說明中，參考第4A圖，佈局結構600包括閘極610及620、導電區段631-633及641-643以及導電跡線651-653。為了說明，閘極610及620經佈置為沿著Y軸方向延伸。為了說明，導電跡線651-653經佈置為在閘極610及620之上沿著X軸方向延伸。導電區段631-633在第一導電層中設置，其中將導電區段631及632佈置為NMOS電晶體N1的源極/汲極。導電區段641-643在第一層上堆疊的第二導電層中設置，其中將導電區段641及642佈置為PMOS電晶體P1的源極/汲極。在一些實施例中，閘極620被稱為虛擬(dummy)閘極，其中在一些實施例中，「虛擬」閘極被稱為未電性連接，由於用於MOS裝置的閘極在電路中不具功能。
導電區段641-643分別在導電區段631-633之上設置並且與導電區段631-633部分重疊。閘極610及導電區段641與642一起對應於PMOS電晶體P1。閘極610及導 電區段631與632一起對應於NMOS電晶體N1。導電區段642亦對應於如上文關於第4A圖論述的節點A1，並且導電區段631亦對應於如上文關於第4A圖論述的節點B1。
與第5A圖中示出的佈局結構500相比，在第6A圖的說明中，導電區段641及642關於閘極610彼此相反地佈置。導電區段631及632亦關於閘極610彼此相反地佈置。此外，導電區段642及643關於閘極620彼此相反地佈置，並且導電區段632及633關於閘極620彼此相反地佈置。
如第6A圖中進一步示出，佈局結構600進一步包括通孔662、664、672及674以及導電本端互連685。通孔662將導電區段631耦合到導電跡線651。通孔664將導電區段633耦合到導電跡線651。通孔672將導電區段642耦合到導電跡線653。通孔674將導電區段643耦合到導電跡線653。導電本端互連685將導電區段633耦合到導電區段643。在一些實施例中，通孔662及664的高度大於通孔672及674的高度，由於在不同層中的導電區段耦合到相同M0層中的導電跡線，如上文論述。在一些實施例中，導電本端互連685的高度與通孔662與664及/或通孔672與674的高度不同。
為了實施第4A圖中的PMOS電晶體P1及NMOS電晶體N1的連接ZA，如由第6A圖中的箭頭說明性指示，對應於NMOS電晶體N1的一個源極/汲極的導電區段631經由通孔662、導電跡線651、通孔664、導電區段633、導電本端互連685、導電區段643、通孔674、導電跡線653、 通孔672耦合到對應於PMOS電晶體P1的一個源極/汲極的導電區段642。由此，節點A1藉由在M0層中設置的導電跡線651及653耦合到節點B1，為了說明，此M0層係在閘極610與620及導電區段641-643上的最靠近金屬層。
第6B圖描繪了根據本揭示的一些實施例的對應於第6A圖中示出的佈局結構600的佈局圖600B。如第6B圖中示出，在佈局圖600B的俯視圖中，閘極610及620對應於不同的聚矽部分，導電跡線651-653對應於不同的M0部分，通孔662及664對應於不同的NVD部分，通孔672及674對應於不同的PVD部分，導電區段631-633對應於不同的NMD部分，導電區段641-643對應於不同的PMD部分，並且導電本端互連685對應於MDLI部分。在第6B圖的佈局設計中，指示節點B1的第一NMD部分(例如，導電區段631)按順序經由第一NVD部分(例如，通孔662)、第一M0部分(例如，導電跡線651)、第二NVD部分(例如，通孔664)、第二NMD部分(例如，導電區段633)、MDLI部分(例如，導電本端互連685)、第一PMD部分(例如，導電區段643)、第一PVD部分(例如，通孔674)、第二M0部分(例如，導電跡線653)、第二PVD部分(例如，通孔672)耦合到指示節點A1的第二PMD部分(例如，導電區段642)。
第6B圖中描繪的佈局圖600B包括跨越聚矽部分並且在聚矽部分之上延伸的三個M0部分，其中三個M0部分中的兩個M0部分耦合在一起以將指示節點B1的NMD 部分耦合到指示節點A1的PMD部分，如上文論述。第6B圖中示出的M0部分的數量係出於說明目的而給出。第6B圖中示出的M0部分的各個數量係在本揭示的預期範疇內。例如，各個實施例在下文參考第6C圖及第6D圖論述。
第6C圖及第6D圖描繪了根據本揭示的各個實施例的基於第6A圖中示出的佈局結構600的相應佈局圖600C及600D。在各個實施例中，與第6B圖的實施例相比，第6C圖中描繪的佈局圖600C包括跨聚越矽部分並且在聚矽部分之上延伸的四個M0部分651-654，其中M0部分651及654耦合在一起以將指示節點B1的NMD部分631耦合到指示節點A1的PMD部分642，如上文論述。在一些實施例中，與第6B圖的實施例相比，第6D圖中描繪的佈局圖600D包括跨越聚矽部分並且在聚矽部分之上延伸的五個M0部分651-655，其中M0部分651及655耦合在一起以將指示節點B1的NMD部分631耦合到指示節點A1的PMD部分642，如上文論述。
第7A圖係根據本揭示的各個實施例的對應於第4A圖中的IC 400的一部分的佈局結構700的透視圖的示意圖。佈局結構700對應於第4C圖中示出的PMOS電晶體P1及NMOS電晶體N1，其中佈置類似於第2B圖中的佈置。佈局結構700亦包括對應於第6A圖中的類似部分，因此佈局結構700的對應部分在本文中不進一步詳述。
在第7A圖的說明中，與第6A圖的實施例相比，通孔664與674及導電本端互連685不包括在佈局結構 700中。佈局結構700進一步包括通孔712及714。通孔714及714在閘極620上佈置並且分別將導電跡線651及653耦合到閘極620。在一些實施例中，通孔712及714的高度與通孔672的高度相同，並且與通孔662的高度不同。
為了實現第4A圖中的PMOS電晶體P1與NMOS電晶體N1的連接ZA，如由第7A圖中的箭頭說明性指示，對應於NMOS電晶體N1的一個源極/汲極的導電區段631經由通孔662、導電跡線651、通孔712、閘極620、通孔714、導電跡線653、通孔672耦合到對應於PMOS電晶體P1的一個源極/汲極的導電區段642。由此，節點A1藉由閘極620及導電跡線651與653耦合到節點B1。
第7B圖描繪了根據本揭示的一些實施例的對應於第7A圖中示出的佈局結構700的佈局圖700B。如第7B圖中示出，在佈局圖700B的俯視圖中，與第6B圖相比，通孔712及714包括在內並且對應於不同的VG部分。在第7B圖的佈局圖700B中，指示節點B1的NMD部分(例如，導電區段631)按順序經由NVD部分(例如，通孔662)、第一M0部分(例如，導電跡線651)、第一VG部分(例如，通孔712)、聚矽部分(例如，閘極620)、第二VG部分(例如，通孔714)、第二M0部分(例如，導電跡線653)、PVD部分(例如，通孔672)耦合到指示節點A1的PMD部分(例如，導電區段642)。
第7B圖中描繪的佈局圖700B包括跨越聚矽部分並且在聚矽部分之上延伸的三個M0部分，其中三個M0 部分中的兩個M0部分耦合在一起以將指示節點B1的NMD部分耦合到指示節點A1的PMD部分，如上文論述。第7B圖中示出的M0部分的數量係出於說明目的而給出。第7B圖中示出的M0部分的各個數量係在本揭示的預期範疇內。例如，各個實施例在下文參考第7C圖及第7D圖論述。
第7C圖及第7D圖描繪了根據本揭示的各個實施例的基於第7A圖中示出的佈局結構700的相應佈局圖700C及700D。在各個實施例中，與第7B圖的實施例相比，第7C圖中描繪的佈局圖700C包括跨越聚矽部分並且在聚矽部分之上延伸的四個M0部分651-654，其中M0部分651及654耦合在一起以將指示節點B1的NMD部分631耦合到指示節點A1的PMD部分642，如上文論述。在一些實施例中，與第7B圖的實施例相比，第7D圖中描繪的佈局圖700D包括跨越聚矽部分並且在聚矽部分之上延伸的五個M0部分651-655，其中M0部分651及655耦合在一起以將指示節點B1的NMD部分631耦合到指示節點A1的PMD部分642，如上文論述。
第8A圖係根據本揭示的各個實施例的對應於第4A圖中的IC 400的一部分的佈局結構800的透視圖的示意圖。佈局結構800對應於第4C圖中示出的PMOS電晶體P1及NMOS電晶體N1，其中佈置類似於第2B圖中的佈置。佈局結構800亦包括對應於第7A圖中的類似部分，因此佈局結構800的對應部分在本文中不進一步詳述。
在第8A圖的說明中，與第7A圖的實施例相比，通孔712及714不包括在佈局結構800中。佈局結構800進一步包括導電跡線850及通孔852與854。為了說明，導電跡線850經佈置為在導電跡線651-653之上並且跨越導電跡線651-653沿著Y軸方向延伸。通孔852及854分別在導電跡線651及653上設置。通孔852及854分別將導電跡線651及653耦合到導電跡線850。
在一些實施例中，導電跡線850在一些實施例中在金屬一(M1)層中設置，由此在一些實施例中，導電跡線850亦被稱為M1部分。在一些實施例中，通孔852及854的高度與通孔672的高度相同。在一些其他實施例中，通孔852及854的高度與通孔672的高度不同。
為了實施第4A圖中的PMOS電晶體P1與NMOS電晶體N1的連接ZA，如由第8A圖中箭頭說明性指示，對應於NMOS電晶體N1的一個源極/汲極的導電區段631經由通孔662、導電跡線651、通孔852、導電跡線850、通孔854、導電跡線653、通孔672耦合到對應於PMOS電晶體P1的一個源極/汲極的導電區段642。由此，節點A1藉由導電跡線651與653及導電跡線850耦合到節點B1，導電跡線850在導電跡線651與653之上設置。
第8B圖描繪了根據本揭示的一些實施例的對應於第8A圖中示出的佈局結構800的佈局圖800B。如第8B圖中示出，在佈局圖800B的俯視圖中，與第7B圖相比，通孔852及854包括在內並且對應於不同的VIA1部分。導電跡 線850對應於M1部分。在第8B圖的佈局設計中，指示節點B1的NMD部分(例如，導電區段631)按順序經由NVD部分(例如，通孔662)、第一M0部分(例如，導電跡線651)、第一VIA1部分(例如，通孔852)、M1部分(例如，導電跡線850)、第二VIA1部分(例如，通孔854)、第二M0部分(例如，導電跡線653)、PVD部分(例如，通孔672)耦合到指示節點A1的PMD部分(例如，導電區段642)。
在一些實施例中，第8B圖中的佈局設計包括跨越聚矽部分並且在聚矽部分之上延伸的三個M0部分，其中三個M0部分中的兩個M0部分耦合在一起以將指示節點B1的NMD部分耦合到指示節點A1的PMD部分，如上文論述。第8B圖中示出的M0部分的數量係出於說明目的而給出。第8B圖中示出的M0部分的各個數量係在本揭示的預期範疇內。例如，各個實施例在下文參考第8C圖及第8D圖論述。
第8C圖及第8D圖描繪了根據本揭示的各個實施例的基於第8A圖中示出的佈局結構800的相應佈局圖800C及800D。在各個實施例中，與第8B圖的實施例相比，第8C圖中描繪的佈局圖800C包括跨越聚矽部分並且在聚矽部分之上延伸的四個M0部分651-654，其中M0部分651及654耦合在一起以將指示節點B1的NMD部分631耦合到指示節點A1的PMD部分642，如上文論述。在一些實施例中，與第8B圖的實施例相比，第8D圖中描繪的佈局圖800D包括跨越聚矽部分並且在聚矽部分之上延伸的五個M0部分651-655，其中M0部分651及655耦合在一起以將指示節點 B1的NMD部分631耦合到指示節點A1的PMD部分642，如上文論述。
第9A圖係根據本揭示的一些實施例的對應於閘極電路的佈局結構900的透視圖的示意圖。在一些實施例中，佈局結構900對應於與或非-22(AND-OR-INVERT-22，AOI22)閘極電路。在一些實施例中，AOI22閘極電路包括具有兩個與(AND)閘極及一個反或(NOR)閘極的功能的電路。換言之，兩個與閘極及一個反或閘極一起形成AOI22閘極電路的邏輯表示。每個與閘極包括兩個輸出及一輸出，每個與閘極的輸出耦合到反或閘極的兩個輸出中的一個。
在操作中，到反或閘極的邏輯高輸入致使反或閘極提供邏輯低輸出。針對用於提供邏輯高輸出的兩個與閘極中的一個與閘極，到與閘極的兩個輸入皆係邏輯高的。到兩個與閘極中的一個與閘極的邏輯低輸入致使與閘極提供到反或閘極的邏輯低輸出因此允許其他與閘極控制反或閘極的輸出。由此，到AOI22閘極電路的輸入由兩個與閘極分開，並且被稱為到一個與閘極的輸入及到另一個與閘極的輸入。在一些實施例中，AOI22閘極電路藉由八個電晶體實施，為了說明，此等電晶體包括如上文論述的四對CFET。
在由四對CFET實施的AOI22閘極電路的實施例中，如上文論述，對應於四個p型FET(未標記)及四個n型FET(未標記)的佈局結構900係出於說明目的而在第9A圖中給出。如在第9A圖中說明性圖示，佈局結構900包 括閘極911-914及導電區段921-925與931-935。為了說明，閘極911及導電區段921與922一起對應於第一n型FET。閘極912及導電區段922與923一起對應於第二n型FET。閘極913及導電區段923與924一起對應於第三n型FET。閘極914及導電區段924與925一起對應於第四n型FET。閘極911及導電區段931與932一起對應於第一p型FET。閘極912及導電區段932與933一起對應於第二p型FET。閘極913及導電區段933與934一起對應於第三p型FET。閘極914及導電區段934與935一起對應於第四p型FET。在佈局結構900的俯視圖中，導電區段924經佈置為從針對n型FET的其他導電區段偏移地定位，並且導電區段934經佈置為從針對p型FET的其他導電區段偏移地定位。
對應於第二及第三n型FET的每一個的一個源極/汲極的導電區段923亦對應於節點B1X(與第4A圖中的節點B1類似)並且經由通孔950、導電跡線960及通孔970耦合到對應於第三及第四p型FET的每一個的一個源極/汲極的導電區段934，並且耦合到節點A1X(與第4A圖中的節點A1類似)，由此與如第5A圖中示出的佈局結構500類似地佈置。藉由上文論述的構造，佈局結構900支持與上文關於第4A圖至第4C圖論述的類似的電性連接，由此能夠實現上文關於IC 400論述的益處。
第9B圖描繪了根據本揭示的一些實施例的對應於第9A圖中示出的佈局結構900的佈局圖900B。如第9B圖中示出，在佈局圖900B的俯視圖中，閘極911-914對應 於不同的聚矽部分，導電跡線960對應於M0部分，通孔950及970分別對應於NVD及PVD部分，導電區段921-925對應於不同的NMD部分，導電區段931-935對應於不同的PMD部分。在第9B圖的佈局圖900B中，指示節點B1X的第一NMD部分(例如，導電區段923)按順序經由NVD部分(例如，通孔950)、M0部分(例如，導電跡線960)、PVD部分(例如，通孔970)耦合到指示節點A1X的PMD部分(例如，導電區段934)。
如上文論述，用於實施AOI22閘極電路的第9A圖中示出的佈局結構900及第9B圖中示出的對應佈局圖900B係出於說明目的而給出。各種佈局結構及設計係在本揭示的預期範疇內。例如，佈局結構600、700及800的每一者及對應佈局設計能夠在如上文論述的AOI22閘極電路中實施。
第10圖係根據本揭示的一些實施例的傳輸閘極電路1000的電路圖。在第10圖的說明中，PMOS電晶體P3包括閘極終端A3、汲極(D)終端及源極(S)終端。NMOS電晶體N3包括閘極終端B4、D終端及S終端。PMOS電晶體P3的S終端耦合到NMOS電晶體N3的D終端以形成第一電晶體對。PMOS電晶體P4包括閘極終端B3、D終端及S終端。NMOS電晶體N4包括閘極終端A4、D終端及S終端。PMOS電晶體P4的D終端耦合到NMOS電晶體N4的S終端以形成第二電晶體對。
PMOS電晶體P3的閘極終端A3耦合到NMOS電晶體N4的閘極終端A4。PMOS電晶體P4的閘極終端B3耦合到NMOS電晶體N3的閘極終端B4。PMOS電晶體P3的S終端及NMOS電晶體N3的D終端耦合到PMOS電晶體P4的D終端及NMOS電晶體N4的S終端，以指示如第10圖所示的連接ZB，以便操作為傳輸閘極電路1000。在一些實施例中，傳輸閘極電路1000係在單個單元中。為了在本揭示的實施例中實施包括連接ZB的傳輸閘極電路1000，如下文更詳細論述地提供佈局設計及/或結構的實施例。
第11A圖係根據本揭示的一些實施例的與第10圖中的傳輸閘極電路1000等效的IC 1100的電路圖。在第11A圖的說明中，與第10圖相比，IC 1100進一步包括PMOS電晶體P5及NMOS電晶體N5。PMOS電晶體P5的閘極終端(未標記)耦合到NMOS電晶體N3的閘極終端B4，並且NMOS電晶體N5的閘極終端(未標記)耦合到PMOS電晶體P4的閘極終端B3。PMOS電晶體P5的源極終端(未標記)耦合到PMOS電晶體P3的汲極終端。NMOS電晶體N5的源極終端(未標記)耦合到NMOS電晶體N4的汲極終端。對應於節點P5S及P5S’的PMOS電晶體P5的源極及汲極終端以短路構造耦合在一起，以使得PMOS電晶體P5係不可操作的。對應於節點N5S及N5S’的NMOS電晶體N5的源極及汲極以短路構造耦合在一起，以使得NMOS電晶體N5係不可操作的。利用PMOS電晶體P3-P5與NMOS電晶 體N3-N5的連接，如第11A圖中示出，IC 1100能夠操作為與第10圖中的傳輸閘極電路1000等效的電路。
第11B圖描繪了根據本揭示的一些實施例的對應於第11A圖的IC 1100的佈局圖1100B。在第11B圖的實施例中，第11A圖的PMOS電晶體P3-P5用以在第11A圖的NMOS電晶體N3-N5上堆疊。為了說明，PMD部分設置在NMD部分之上並且與NMD部分部分重疊，相應地，PMOS電晶體P3-P5在NMOS電晶體N3-N5上堆疊。在一些實施例中，第11A圖的PMOS電晶體P3-P5在NMOS電晶體N3-N5下方堆疊。
在第11B圖的說明中，閘極1110、1120及1130經佈置為在預定方向(未標記)上延伸。導電區段1111、1113、1115及1117在第一導電層中佈置為PMOS電晶體P3-P5的源極/汲極。閘極1110及導電區段1111與1113一起對應於PMOS電晶體P3。閘極1120及導電區段1113與1115一起對應於PMOS電晶體P4。閘極1130及導電區段1111與1117一起對應於PMOS電晶體P5。在此種實施例中，PMOS電晶體P3及P4共享導電區段1113，這對應於彼此耦合的PMOS電晶體P3及P4，並且PMOS電晶體P3及P5共享導電區段1111，這對應於彼此耦合的PMOS電晶體P3及P5。
如第11B圖中進一步說明，導電區段1121、1123、1125及1127在第一層下方堆疊的第二導電層中佈置，其中將導電區段1111、1113、1115及1117佈置為 NMOS電晶體N3-N5的源極/汲極。閘極1110及導電區段1121與1123一起對應於NMOS電晶體N4。閘極1130及導電區段1123與1125一起對應於NMOS電晶體N3。閘極1120及導電區段1121與1127一起對應於NMOS電晶體N5。在此種實施例中，NMOS電晶體N3及N4共享導電區段1123，這對應於彼此耦合的NMOS電晶體N3及N4，並且NMOS電晶體N4及N5共享導電區段1121，這對應於彼此耦合的NMOS電晶體N4及N5。
如第11B圖中示出，PMOS電晶體P5連同NMOS電晶體N3的佈局圖1100B對應於第2B圖中示出的佈局結構，並且PMOS電晶體P4連同NMOS電晶體N5的佈局設計對應於第2D圖中示出的佈局結構。第11B圖中示出的佈局圖1100B係出於說明目的而給出。針對第11A圖的IC 1100的各種佈局設計係在本揭示的預期範疇內。例如，在各個實施例中，PMOS電晶體P5連同NMOS電晶體N3的佈局設計對應於如第2A圖中示出的佈局結構，並且PMOS電晶體P4連同NMOS電晶體N5的佈局設計對應於如第2C圖中示出的佈局結構。
為了說明，閘極1110對應於PMOS電晶體P3的閘極終端A3及NMOS電晶體N4的閘極終端A4，閘極1120對應於PMOS電晶體P4的閘極終端B3，並且閘極1130對應於NMOS電晶體N3的閘極終端B4。在此種實施例中，PMOS電晶體P3及NMOS電晶體N4共享閘極1110，這對應於如第11A圖所示的閘極終端A3與A4的連接。導電區段 1113耦合到導電區段1123，這對應於第11A圖所示的連接ZB。閘極1120耦合到閘極1130，這對應於如第11A圖所示的閘極終端B1與B2的連接BX。
為了瞭解如上文關於第11B圖論述的概念，針對IC 1100的佈局結構在第12A圖、第13A圖、第14A圖、第15A圖、第16A圖及第17A圖中示出。對應於此等佈局結構的佈局圖亦在對應的第12B圖、第13B圖、第14B圖、第15B圖、第16B圖及第17B圖中示出，各圖在下文論述。
第12A圖係根據本揭示的一些實施例的基於第11B圖中描繪的佈局圖1100B的變化的對應於第11A圖中的IC 1100的佈局結構1200的透視圖的示意圖。佈局結構1200包括對應於第11B圖中示出的佈局圖1100B的部分，因此對應部分在本文中不進一步詳述。在第12A圖的說明中，與第11B圖中示出的PMOS電晶體P3-P5及NMOS電晶體N3-N5相比，導電區段1113及1115的每一者在負Y軸方向上偏移，導電區段1121及1127中的每一者在正Y軸方向上偏移，並且佈局結構1200進一步包括導電跡線1201-1206及通孔1211-1219。在一些實施例中，導電跡線1201-1206在M0層中設置。
對應於PMOS電晶體P3連同NMOS電晶體N4的佈局結構具有與第5A圖中的類似的佈置。為了說明，通孔1211將導電區段1123耦合到導電跡線1201，並且通孔1212將導電區段1113耦合到導電跡線1201。由此，對應於NMOS電晶體N4的一個源極/汲極的導電區段1123耦合到 對應於PMOS電晶體P3的一個源極/汲極的導電區段1113，為了說明，僅使用一個導電跡線1201。換言之，在M0層(為了說明，此M0層係閘極1110、1120及1130上的最靠近金屬層)中設置的導電跡線1201經佈置以將導電區段1123耦合到導電區段1113，這對應於第11A圖中的PMOS電晶體P3及NMOS電晶體N4的連接ZB。
PMOS電晶體P3及NMOS電晶體N4共享閘極1110，這對應於第11A圖中的PMOS電晶體P3的閘極終端A3與NMOS電晶體N4的閘極終端A4的連接。導電跡線1202經由通孔1213耦合到閘極1110，為了說明，以接收用於控制PMOS電晶體P3及NMOS電晶體N4的訊號。
在一些實施例中，導電跡線1203未經佈置為耦合導電區段。通孔1214將閘極1130耦合到導電跡線1204，並且通孔1215將閘極1120耦合到導電跡線1204。換言之，在M0層中設置的導電跡線1204經佈置為將閘極1130耦合到閘極1120，這對應於第11A圖中的PMOS電晶體P4的閘極終端B3與NMOS電晶體N3的閘極終端B4的連接BX。
通孔1216將導電區段1117耦合到導電跡線1205，並且通孔1217將導電區段1111耦合到導電跡線1205。換言之，在M0層中設置的導電跡線1206經佈置為將導電區段1117耦合到導電區段1111，這對應於第11A圖中的節點P5S與P5S’的連接。通孔1218將導電區段1121耦合到導電跡線1206，並且通孔1219將導電區段1127耦合到導電跡線1206。換言之，在M0層中設置的導電跡線1206 經佈置為將導電區段1121耦合到導電區段1127，這對應於第11A圖中的節點N5S及N5S’的連接。
在一些實施例中，因為導電區段1123及1113在如上文論述的不同層中設置，通孔1211的高度大於通孔1212的高度。在一些實施例中，通孔1216及1217的高度與通孔1212的高度相同。在一些實施例中，通孔1218及1219的高度與通孔1211的高度相同。在一些實施例中，通孔1213、1214及1215的高度均係相同的。
第12B圖描繪了根據本揭示的一些實施例的對應於第12A圖中示出的佈局結構1200的佈局圖1200B。如第12B圖中示出，在佈局圖1200B的俯視圖中，閘極1110、1120及1130對應於聚矽部分，導電跡線1201-1206對應於M0部分，通孔1212、1216及1217對應於PVD部分，並且通孔1211、1218及1219對應於NVD部分。通孔1213-1215(未在第12B圖中標記)對應於VG部分。導電區段1111、1113、1115及1117對應於PMD部分。導電區段1121、1123、1125及1127對應於NMD部分。
第12B圖中描繪的佈局圖1200B包括跨越聚矽部分並且在聚矽部分之上延伸的五個M0部分。第12B圖中示出的M0部分的數量係出於說明目的而給出。第12B圖中示出的M0部分的各個數量係在本揭示的預期範疇內。例如，在各個實施例中，省略對應於第12A圖中的導電跡線1203的M0部分，這將在下文參考第16A圖論述。
第13A圖係根據本揭示的一些實施例的基於第11B圖中描繪的佈局圖1100B的對應於第11A圖中的IC 1100的佈局結構1300的透視圖的示意圖。佈局結構1300包括對應於第12A圖中示出的佈局設計的部分，因此對應部分在本文中不進一步詳述。與第12A圖的佈局結構1200相比，在佈局結構1300中的PMOS電晶體P4連同NMOS電晶體N5對應於第2B圖中示出的佈局結構。
此外，與第12A圖的佈局結構1200相比，通孔1218及1219在佈置通孔1211的側面處佈置。通孔1212在佈置通孔1216及1217的側面處佈置。在第13A圖的說明中，通孔1218及1219關於閘極1110與通孔1211相反地佈置，並且通孔1212關於閘極1110與通孔1216及1217相反地佈置。
與包括導電跡線1201的第12A圖的佈局結構1200相比，佈局結構1300包括單獨的導電跡線1207及1208。導電跡線1207經由通孔1211耦合到導電區段1123。導電跡線1208經由通孔1218耦合到導電區段1121(未在第13A圖中標記)，並且經由通孔1219耦合到導電區段1127(未在第13A圖中標記)，這對應於第11A圖中的節點N5S2與N5S2’的連接。
在一些實施例中，與第12A圖的佈局結構1200相比，佈局結構1300進一步包括導電跡線1302與1304及通孔1311-1314。為了說明，導電跡線1304經佈置為在導電跡線1202-1205(未在第13A圖中標記)及1207之上並且 跨越此等導電跡線1202-1205沿著Y軸方向延伸。為了說明，導電跡線1302經佈置為，在導電跡線1202-1204、1206及1208之上並且跨越此等導電跡線1202-1204、1206及1208沿著Y軸方向延伸。通孔1311及1312分別在導電跡線1206及1203上設置。通孔1313及1314分別在導電跡線1203及1207上設置。
在一些實施例中，導電跡線1302及1304在一些實施例中在M1層中設置，由此在一些實施例中，導電跡線1302及1304亦被稱為M1部分。在一些實施例中，通孔1311-1314的高度與通孔1216-1217的高度相同。在一些實施例中，通孔1311-1314的高度與通孔1216-1217的高度不同。
為了實施第11A圖中的PMOS電晶體P3與NMOS電晶體N4的連接ZB，如由第13A圖中的箭頭說明性指示，對應於PMOS電晶體P3的源極的導電區段1113經由通孔1212、導電跡線1206、通孔1311、導電跡線1302、通孔1312、導電跡線1203、通孔1313、導電跡線1304、通孔1314、導電跡線1207及通孔1211耦合到對應於NMOS電晶體N4的源極的導電區段1123。
第13B圖描繪了根據本揭示的一些實施例的對應於第13A圖中示出的佈局結構1300的佈局圖1300B。如第13B圖中示出，在佈局圖1300B的俯視圖中，與第12B圖相比，M0部分(例如，對應於導電跡線1203及1206-1208)、PMD及NMD部分(例如，對應於導電區段 1113及1115)、PVD及NVD部分(例如，對應於通孔1211、1212及1216-1219)及聚矽部分(例如，對應於閘極1110)對應於如上文關於第13A圖中示出的佈局結構1300論述的來佈置。此外，與第12B圖相比，導電跡線1302及1304包括在內並且對應於不同的M1部分，並且通孔1311-1314包括在內並且對應於不同的VIA1部分。
第13B圖中描繪的佈局圖1300B係出於說明目的而給出。各種佈局設計係在本揭示的預期範疇內。例如，第13B圖中描繪的佈局圖1300B包括跨越相應聚矽部分並且在相應聚矽部分之上延伸的七個M0部分，並且在各個實施例中，佈局圖1300B包括七個以上的M0部分。
第14A圖係根據本揭示的一些實施例的基於第11B圖中描繪的佈局圖1100B的對應於第11A圖中的IC 1100的佈局結構1400的透視圖的示意圖。佈局結構1400包括對應於第12A圖中示出的佈局設計的部分，因此對應部分在本文中不進一步詳述。
與第13A圖的佈局結構1300相比，佈局結構1400進一步包括閘極1410、導電區段1411及1413、通孔1425及1426以及導電本端互連1450。為了說明，在第一導電層中佈置導電區段1411，在此第一導電層中佈置導電區段1111、1113、1115及1117。導電區段1411關於閘極1410與導電區段1115相反。在第二導電層中佈置導電區段1413，在此第二導電層中佈置導電區段1121、1123、1125及1127，該等導電區段在第一層下方堆疊。導電區段1413 關於閘極1410與導電區段1127相反。導電區段1411經由導電本端互連1450耦合到導電區段1413。在一些實施例中，通孔1425的高度大於導電本端互連1450的高度。
如第14A圖中進一步示出，與使用導電跡線1207的第13A圖相比，佈局結構1400包括在M0層中設置的導電跡線1433。導電區段1123經由通孔1211、導電跡線1433、通孔1425耦合到導電區段1413。此外，在無第13A圖中的導電跡線1206的情況下，佈局結構1400包括在M0層中設置並且經佈置為跨越閘極1120及1410延伸的導電跡線1435。導電區段1113經由通孔1212、導電跡線1435、通孔1426耦合到導電區段1411。
為了實施第11A圖中的PMOS電晶體P3與NMOS電晶體N4的連接ZB，如由第14A圖中的箭頭說明性指示，對應於PMOS電晶體P3的源極的導電區段1113經由通孔1212、導電跡線1435、通孔1426、導電區段1411、導電本端互連1450、導電區段1413、通孔1425、導電跡線1433、通孔1211耦合到對應於NMOS電晶體N4的源極的導電區段1123。
第14B圖描繪了根據本揭示的一些實施例的對應於第14A圖中示出的佈局結構1400的佈局圖1400B。如第14B圖中示出，在佈局圖1400B的俯視圖中，M0部分(例如，對應於導電跡線1433及1435)、PMD及NMD部分、PVD及NVD部分(例如，對應於導電區段1113、1115、1123、1127及1411)、VG部分(例如，對應於通孔1211 及1212)及聚矽部分(例如，對應於閘極1110、1120及1410)對應於上文關於第14A圖中示出的佈局結構1400論述的彼等來佈置。與第12B圖相比，在第14B圖的說明中，導電本端互連1450包括在內並且對應於MDLI部分，以使得使用MDLI部分實現在PMOS電晶體P3的PMD部分與NMOS電晶體N4的NMD部分之間的連接ZB。
第14B圖中描繪的佈局圖1400B係出於說明目的而給出。各種佈局設計係在本揭示的預期範疇內。例如，在一些實施例中，佈局圖1400B包括多於一個MDLI部分，此MDLI部分用於耦合PMOS電晶體P3的PMD部分及NMOS電晶體N4的NMD部分。
第15A圖係根據本揭示的一些實施例的基於第11B圖中描繪的佈局圖1100B的用於第11A圖中的IC 1100的佈局結構1500的透視圖的示意圖。佈局結構1500包括對應於第14A圖中示出的佈局設計的部分，因此對應部分在本文中不進一步詳述。
與包括通孔1426及導電本端互連1450的第14A圖的佈局結構1400相比，在第15A圖的說明中，佈局結構1500包括在閘極1410上設置的通孔1511及1512。通孔1511將閘極1410耦合到導電跡線1435。通孔1512將閘極1410耦合到導電跡線1433。在一些實施例中，通孔1511及1512的高度與如第12A圖中示出的通孔1214及1215的高度相同。
為了實施第11A圖中的PMOS電晶體P3及NMOS電晶體N4的連接ZB，如由第15A圖中的箭頭說明性指示，對應於PMOS電晶體P3的源極的導電區段1113經由通孔1212、導電跡線1435、通孔1511、閘極1410、通孔1512、導電跡線1433、通孔1211耦合到對應於NMOS電晶體N4的源極的導電區段1123。
第15B圖描繪了根據本揭示的一些實施例的對應於第15A圖中示出的佈局結構1500的佈局圖1500B。如第15B圖中示出，在佈局圖1500B的俯視圖中，M0部分(例如，對應於導電跡線1433及1435)、PMD及NMD部分(例如，對應於導電區段1113及1123)、PVD及NVD部分、VG部分(例如，對應於通孔1211及1212)及聚矽部分(例如，對應於閘極1410)對應於上文關於第15A圖中示出的佈局結構500所論述的彼等來佈置。與第14B圖相比，在第15B圖的說明中，通孔1511及1512包括在內並且對應於兩個以上VG部分，以使得使用VG部分實現在PMOS電晶體P3的PMD部分與NMOS電晶體N4的NMD部分之間的連接ZB。
第15B圖中描繪的佈局圖1500B係出於說明目的而給出。各種佈局設計係在本揭示的預期範疇內。例如，佈局圖1500B包括用於耦合PMOS電晶體P3的PMD部分與NMOS電晶體N4的NMD部分的額外VG部分。
第16A圖係根據本揭示的一些實施例的基於第11B圖中描繪的佈局圖1100B的對應於第11A圖中的IC 1100的佈局結構1600的透視圖的示意圖。佈局結構1600包括對應於第12A圖中示出的佈局設計的部分，因此對應部分在本文中不進一步詳述。
與第12A圖的佈局結構1200相比，佈局結構1600包括在M0層中設置的較少導電跡線，其中為了說明，導電跡線1203不包括在佈局結構1600中。
為了實施第11A圖中的PMOS電晶體P3與NMOS電晶體N4的連接ZB，對應於PMOS電晶體P3的源極的導電區段1113以如第12A圖中示出的類似方式耦合到對應於NMOS電晶體N4的源極的導電區段1123。
第16B圖描繪了根據本揭示的一些實施例的對應於第16A圖中示出的佈局結構1600的佈局圖1600B。如第16B圖中示出，在佈局圖1600B的俯視圖中，與第12B圖的佈局圖1200B相比，對應於導電跡線1203的M0部分不包括在佈局設計中。
第17A圖係根據本揭示的各個實施例的基於第11B圖中描繪的佈局圖1100B的對應於第11A圖中的IC 1100的佈局結構1700的透視圖的示意圖。佈局結構1700包括對應於第13A圖中示出的佈局設計的部分，因此對應部分在本文中不進一步詳述。
與包括通孔1312及1313的第13A圖的佈局結構1300相比，佈局結構1700包括導電跡線1702及通孔1711與1713。在第17A圖的說明中，導電跡線1702經佈置以在導電跡線1302及1304之上並且跨越此等導電跡線 1302及1304沿著X軸方向延伸。導電跡線1702在金屬二(M2)層中設置，由此在一些實施例中，導電跡線1702亦被稱為M2部分。通孔1711將導電跡線1302耦合到導電跡線1702，並且通孔1713將導電跡線1304耦合到導電跡線1702。在一些實施例中，通孔1711及1713的高度與上文論述的通孔1314的高度相同。
為了實施第11A圖中的PMOS電晶體P3及NMOS電晶體N4的連接ZB，如由第17A圖中的箭頭說明性指示，對應於PMOS電晶體P3的源極的導電區段1113經由通孔1212、導電跡線1206、通孔1311、導電跡線1302、通孔1711、導電跡線1702、通孔1713、導電跡線1304、通孔1314、導電跡線1207、通孔1211耦合到對應於NMOS電晶體N4的源極的導電區段1123。
第17B圖描繪了根據本揭示的一些實施例的對應於第17A圖中示出的佈局結構1700的佈局圖1700B。如第17B圖中示出，在佈局圖1700B的俯視圖中，M0部分(例如，對應於導電跡線1206及1207)、M1部分(對應於導電跡線1302及1304)、PMD及NMD部分(例如，對應於導電區段1113及1123)、PVD及NVD部分(例如，對應於通孔1211及1212)、V1A1部分(對應於通孔1311及1314)、VG部分及聚矽部分對應於上文關於第17A圖中示出的佈局結構1700論述的彼等來佈置。與第13B圖相比，對應於導電跡線1702的M2部分包括在內，並且對應於通孔1711及1713的VIA2部分包括在內。
第17B圖中描繪的佈局圖1700B係出於說明目的而給出。各種佈局設計係在本揭示的預期範疇內。例如，在一些實施例中，佈局圖1700B包括在M2層中設置的多於一個的導電跡線，用於將PMOS電晶體P3的源極耦合到NMOS電晶體N4的源極。
第18A圖係根據本揭示的一些實施例的與第10圖中的傳輸閘極電路1000等效的IC 1800的電路圖。與包括第11A圖的PMOS電晶體P5及NMOS電晶體N5的IC 1100相比，在第18A圖的說明中，除了PMOS電晶體P3與P4及NMOS電晶體N3與N4之外，IC 1800包括PMOS電晶體P6與P7及NMOS電晶體N6與N7。PMOS電晶體P3及P4與NMOS電晶體N3及N4的連接與上文關於第11A圖論述的彼等類似，因此在本文中不進一步詳述。
在第18A圖的說明中，NMOS電晶體N6及PMOS電晶體P7的閘極終端耦合到PMOS電晶體P4的閘極終端B3及NMOS電晶體N3的閘極終端B4。NMOS電晶體N7及PMOS電晶體P6的閘極終端耦合到PMOS電晶體P3的閘極終端A3及NMOS電晶體N4的閘極終端A4。NMOS電晶體N6的汲極終端耦合到NMOS電晶體N7的源極終端。PMOS電晶體P7的源極終端耦合到PMOS電晶體P6的汲極終端。為了與第10圖中的傳輸閘極電路1000等效，如在第18A圖中說明性圖示，PMOS電晶體P6與P7及NMOS電晶體N6與N7的每一者的源極及汲極終端以短路構造耦合在一起，以使得PMOS電晶體P6與P7及NMOS電晶體N6 與N7係不可操作的。藉由PMOS電晶體P3、P4、P6及P7與NMOS電晶體N3、N4、N6及N7的連接，如第18A圖中示出，IC 1800能夠操作為與第10圖中的傳輸閘極電路1000等效的電路。
第18B圖描繪了根據本揭示的一些實施例的對應於第18A圖的IC 1800的佈局圖1800B。在第18B圖的實施例中，NMOS電晶體N3、N4、N6及N7被稱為在第18A圖的PMOS電晶體P3、P4、P6及P7上堆疊。由此，將對應NMD部分描繪為在對應PMD部分之上設置並且與對應PMD部分部分重疊。在一些實施例中，PMOS電晶體P3、P4、P6及P7在NMOS電晶體N3、N4、N6及N7上堆疊。
在第18B圖的說明中，佈局圖1800B包括在第一行ROW1中佈置的NMOS電晶體N3與N4及PMOS電晶體P6與P7，並且佈局對應於在第二行ROW2中佈置的NMOS電晶體N6與N7及PMOS電晶體P3及P4。為了說明，閘極1810及1820經佈置為跨越第一行ROW1及第二行ROW2在預定方向(未標記)上延伸。閘極1810經佈置為用於NMOS電晶體N3與N6及PMOS電晶體P4與P7的共用閘極，這對應於耦合到PMOS電晶體P4的閘極終端B3及NMOS電晶體N3的閘極終端B4的NMOS電晶體N6及PMOS電晶體P7的閘極終端。閘極1820經佈置為用於NMOS電晶體N4與N7及PMOS電晶體P3與P6的共用閘極，這對應於耦合到PMOS電晶體P3的閘極終端A3及 NMOS電晶體N4的閘極終端A4的NMOS電晶體N7及PMOS電晶體P6的閘極終端。
導電區段1811-1816在第一導電層中佈置為PMOS電晶體P3、P4、P6及P7的源極/汲極。閘極1810及導電區段1811與1812一起對應於PMOS電晶體P7。閘極1820及導電區段1812與1813一起對應於PMOS電晶體P6。閘極1810及導電區段1814與1815一起對應於PMOS電晶體P4。閘極1820及導電區段1815與1816一起對應於PMOS電晶體P3。
導電區段1821-1826在第一層上堆疊的第二導電層中佈置，其中將導電區段1811-1816佈置為NMOS電晶體N3、N4、N6及N7的源極/汲極。閘極1810及導電區段1821與1822一起對應於NMOS電晶體N3。閘極1820及導電區段1822與1823一起對應於NMOS電晶體N4。閘極1810及導電區段1824與1825一起對應於NMOS電晶體N6。閘極1820及導電區段1825與1826一起對應於NMOS電晶體N7
如第18B圖中示出，PMOS電晶體P7連同NMOS電晶體N3的佈局設計、PMOS電晶體P6連同NMOS電晶體N4的佈局設計、PMOS電晶體P4連同NMOS電晶體N6的佈局設計及PMOS電晶體P3連同NMOS電晶體N7的佈局設計的每一者對應於如第2B圖及第2D圖中示出的佈局結構。第18B圖中示出的佈局圖1800B係出於說明目的而給出。用於第18A圖的IC 1800的各種佈局設計係在本揭示 的預期範疇內。例如，在各個實施例中，佈局圖1800B經修改為包括作為第2A圖至第2D圖中示出的彼等的組合的佈局結構。
基於上文論述的構造，閘極1820對應於PMOS電晶體P3的閘極終端A3及NMOS電晶體N4的閘極終端A4，並且閘極1810對應於PMOS電晶體P4的閘極終端B3及NMOS電晶體N3的閘極終端B4。在此種實施例中，PMOS電晶體P3及NMOS電晶體N4共享閘極1820，這對應於如第18A圖所示的閘極終端A3與A4的連接，並且PMOS電晶體P4及NMOS電晶體N3共享閘極1810，這對應於如第18A圖所示的閘極終端B3與B4的連接。導電區段1815耦合到導電區段1822，這對應於如第18A圖所示的連接ZC。為了瞭解如上文關於第18B圖論述的概念，用於IC 1800的佈局設計在如下文論述的第19A圖至第19E圖中示出。
第19A圖描繪了根據本揭示的一些實施例的基於第18B圖中描繪的佈局圖1800B的對應於第18A圖中的IC 1800的佈局圖1900A。如第19A圖中示出，佈局圖1900A包括如上文關於第18B圖論述的對應部分，因此對應部分在本文中不進一步詳述。
在第19A圖的說明中，與第18B圖中示出者相比，佈局圖1900A進一步包括導電跡線1911-1919及通孔1921-1928、1951及1952。導電跡線1911-1918在閘極1810及1820之上佈置。參考第18B圖及第19A圖，在佈局圖1900A的俯視圖中，導電跡線1911-1918沿著預定方向 (未標記)延伸，為了說明，此預定方向垂直於閘極1810及1820與導電跡線1919沿著其延伸的方向。在一些實施例中，導電跡線1911-1918在M0層中設置，並且導電跡線1919在M0層上方形成的M1層中設置。由此，在一些實施例中，導電跡線1911-1918被稱為M0部分，並且導電跡線1919被稱為M1部分。
通孔1921在導電區段1822上設置，並且將導電區段1822耦合到導電跡線1911。通孔1925在導電區段1815上設置，並且將導電區段1815耦合到導電跡線1915。通孔1951在導電跡線1911上設置，並且將導電跡線1911耦合到導電跡線1919。通孔1952在導電跡線1915上設置，並且將導電跡線1915耦合到導電跡線1919。
通孔1922-1924分別在導電區段1811-1813上設置，並且分別將導電區段1811-1813耦合到導電跡線1914。換言之，導電區段1811-1813經由導電跡線1914彼此耦合，這對應於以短路構造耦合在一起由此不可操作的PMOS電晶體P6及P7的每一者的源極及汲極終端。通孔1926-1928分別在導電區段1824-1826上設置，並且分別將導電區段1824-1826耦合到導電跡線1918。換言之，導電區段1824-1826經由導電跡線1918彼此耦合，這對應於以短路構造耦合在一起由此不可操作的NMOS電晶體N6及N7的每一者的源極及汲極終端。
通孔1921及1926-1928對應於不同的NVD部分。通孔1922-1925對應於不同的PVD部分。通孔 1951-1952對應於不同的VIA1部分。參考第18B圖及第19A圖，導電區段1811-1816對應於不同的PMD部分，並且導電區段1821-1826對應於不同的NMD部分。閘極1810及1820對應於聚矽部分。
為了實現第18A圖及第18B圖中的PMOS電晶體P3與NMOS電晶體N4的連接ZC，參考第18B圖及第19A圖，對應於PMOS電晶體P3的源極的導電區段1815經由通孔1925、導電跡線1915、通孔1952、導電跡線1919、通孔1951、導電跡線1911及通孔1921耦合到對應於NMOS電晶體N4的源極的導電區段1822。換言之，M0層中的導電跡線1915及1911以及M1層中的導電跡線1919經佈置為將導電區段1815耦合到導電區段1822，這對應於第18A圖及第18B圖中的連接ZC。
在以上實施例中，第19A圖中的佈局圖1900A包括跨越聚矽部分並且在聚矽部分之上延伸的八個M0部分。第19A圖中示出的M0部分的數量係出於說明目的而給出。第19A圖中示出的M0部分的各個數量係在本揭示的預期範疇內。
第19B圖描繪了根據本揭示的一些實施例的基於第18B圖中描繪的佈局圖1800B的對應於第18A圖中的IC 1800的佈局圖1900B。在第19B圖的佈局圖1900B中，M0部分的數量減小到六，其中與第19A圖的實施例相比，省略導電跡線1913及1916。
第19C圖描繪了根據本揭示的一些實施例的基於第18B圖中描繪的佈局圖1800B的對應於第18A圖中的IC 1800的佈局圖1900C。如第19C圖中示出，佈局圖1900C包括如上文關於第19A圖論述的對應部分，因此對應部分在本文中不進一步詳述。
在第19C圖的說明中，參考第18B圖，與第19A圖中示出者相比，佈局圖1900C進一步包括閘極1930及通孔1961與1962。閘極1930經佈置為在預定方向上延伸，為了說明，閘極1810及1820沿著此預定方向佈置。在一些實施例中，閘極1930被稱為虛擬閘極，其中在一些實施例中，「虛擬」閘極被稱為未電性連接，由於用於MOS裝置的閘極在電路中不具功能。通孔1961及1962在閘極1930上設置，並且分別將閘極1930耦合到導電跡線1911及1915。
如第19C圖中示出，M0部分(例如，對應於導電跡線1911及1915)、PMD及NMD部分(例如，對應於導電區段1815及1822)、PVD及NVD部分(例如，對應於通孔1921及1925)、VG部分及聚矽部分對應於上文關於第19A圖中示出的佈局圖1900A所論述的彼等。在佈局圖1900C中，閘極1930亦對應於一個聚矽部分，並且通孔1961及1962亦對應於不同的VG部分。
為了實施第18A圖及第18B圖中的PMOS電晶體P3與NMOS電晶體N4的連接ZC，參考第18B圖及第19C圖，對應於PMOS電晶體P3的源極的導電區段1815經由通孔1925、導電跡線1915、通孔1962、閘極1930、通孔1961、 導電跡線1911及通孔1921耦合到對應於NMOS電晶體N4的源極的導電區段1822。換言之，閘極1930經佈置為將導電區段1815耦合到導電區段1822，這對應於第18A圖及第18B圖中的連接ZC。
第19D圖描繪了根據本揭示的一些實施例的基於第18B圖中描繪的佈局圖1800B的對應於第18A圖中的IC 1800的佈局圖1900D。如第19D圖中示出，佈局圖1900D包括如上文關於第19A圖論述的對應部分，因此對應部分在本文中不進一步詳述。
在第19D圖的說明中，參考第18B圖，與第19C圖中的佈局圖1900C相比，佈局圖1900D不包括通孔1961及1962，而是包括導電本端互連1975。此外，導電區段1971及1973在其中佈置導電區段1822的相同層中佈置，並且導電區段1972在其中佈置導電區段1815的相同層中佈置，並且在俯視圖中延伸以與導電跡線1914及1915相交。導電區段1971經由通孔1976耦合到導電跡線1911，並且經由導電本端互連1975耦合到導電區段1972。導電區段1972經由通孔1977耦合到導電跡線1915。
如第19D圖中示出，M0部分(例如，對應於導電跡線1911、1914及1915)、PMD及NMD部分(例如，對應於導電區段1815及1822)、PVD及NVD部分(例如，對應於通孔1921及1925)、VG部分及聚矽部分對應於上文關於第19A圖中示出的佈局圖1900A論述的彼等。在佈局圖1900D中，導電區段1971及1972分別對應於NMD及 PMD部分，並且通孔1976及1977分別對應於NVD及PVD部分。導電本端互連1975對應於MDLI部分。
為了實施第18A圖及第18B圖中的PMOS電晶體P3與NMOS電晶體N4的連接ZC，參考第18B圖及第19D圖，對應於PMOS電晶體P3的源極的導電區段1815經由通孔1925、導電跡線1915、通孔1977、導電區段1972、導電本端互連1975、導電區段1971、通孔1976、導電跡線1911及通孔1921耦合到對應於NMOS電晶體N4的源極的導電區段1822。換言之，導電本端互連1975經佈置為將導電區段1815耦合到導電區段1822，這對應於第18A圖及第18B圖中的連接ZC。
第19E圖描繪了根據本揭示的一些實施例的基於第18B圖中描繪的佈局圖1800B的對應於第18A圖中的IC 1800的佈局圖1900E。如第19E圖中示出，佈局圖1900E包括如上文關於第19A圖論述的對應部分，因此對應部分在本文中不進一步詳述。
在第19E圖的說明中，參考第18B圖，與第19A圖中的佈局圖1900A相比，佈局圖1900E不包括導電跡線1919與通孔1951及1952，而是包括導電本端互連1985。此外，在佈局圖1900E的俯視圖中，導電區段1811-1813的位置與導電區段1821-1823的位置互換，為了用於將導電區段1822經由導電本端互連1985耦合到導電區段1815。
如第19E圖中示出，M0部分、PMD及NMD部分(例如，對應於導電區段1811-1813、1815及 1821-1823)、PVD及NVD部分、VG部分及聚矽部分對應於如上文關於第19A圖中示出的佈局圖1900A論述的彼等部分。在佈局圖1900E中，導電本端互連1985對應於MDLI部分。
為了實施第18A圖及第18B圖中的PMOS電晶體P3與NMOS電晶體N4的連接ZC，參考第18B圖及第19E圖，對應於PMOS電晶體P3的源極的導電區段1815經由導電本端互連1985耦合到對應於NMOS電晶體N4的源極的導電區段1822。換言之，導電本端互連1985經佈置為將導電區段1815耦合到導電區段1822，這對應於第18A圖及第18B圖中的連接ZC。
第20A圖係根據本揭示的各個實施例的與第10圖中的傳輸閘極電路1000等效的IC 2000的電路圖。與第18A圖的IC 1800相比，在第20A圖的說明中，IC 2000包括PMOS電晶體P8與P9及NMOS電晶體N8與N9，並且不包括PMOS電晶體P6與P7及NMOS電晶體N6與N7。與IC 1800相比，在第20A圖的說明中，PMOS電晶體P3的源極終端耦合到PMOS電晶體P9的源極終端，並且PMOS電晶體P4的汲極終端耦合到PMOS電晶體P8的汲極終端。NMOS電晶體N3的汲極終端耦合到NMOS電晶體N9的源極終端，並且NMOS電晶體N4的源極終端耦合到NMOS電晶體N8的汲極終端。為了說明，如第20A圖中示出，PMOS電晶體P3與P4及NMOS電晶體N3與N4耦合在一起，這對應於第20A圖所示的連接ZD。
為了與第10圖中的傳輸閘極電路1000等效，如第20A圖中說明性圖示，PMOS電晶體P8與P9及NMOS電晶體N8與N9的每一者的源極或汲極終端以短路構造耦合在一起，以使得PMOS電晶體P8與P9及NMOS電晶體N8與N9不可操作。
第20B圖描繪了根據本揭示的一些實施例的對應於第20A圖中的IC 2000的佈局設計2000B。如第20B圖中示出，佈局圖2000B包括如上文關於第19A圖論述的對應部分，因此對應部分在本文中不進一步詳述。在第20B圖的說明中，NMOS電晶體N9包括與對應於第19A圖中示出的NMOS電晶體N6的彼等類似的部分，並且NMOS電晶體N3包括與對應於第19A圖中示出的NMOS電晶體N7的彼等類似的部分。PMOS電晶體P3包括與對應於第19A圖中示出的PMOS電晶體P4的彼等類似的部分，並且PMOS電晶體P9包括與對應於第19A圖中示出的PMOS電晶體P3的彼等類似的部分。PMOS電晶體P8包括與對應於第19A圖中示出的PMOS電晶體P7的彼等類似的部分，並且PMOS電晶體P4包括與對應於第19A圖中示出的PMOS電晶體P6的彼等類似的部分。NMOS電晶體N4包括與對應於第19A圖中示出的NMOS電晶體N3的彼等類似的部分，並且NMOS電晶體N8包括與對應於第19A圖中示出的NMOS電晶體N4的彼等類似的部分。
參考第20B圖及第19A圖，佈局圖2000B中的導電跡線2010沿著預定方向延伸，此預定方向垂直於導電 跡線1911-1918沿著其延伸的方向。在一些實施例中，導電跡線2010在M1層中設置。由此，在一些實施例中，導電跡線2010被稱為M1部分。通孔2012-2015分別在導電跡線1911、1914、1915及1918上設置，並且分別將導電跡線1911、1914、1915及1918耦合到導電跡線2010。通孔2012-2015對應於VIA1部分。
為了實施第20A圖所示的連接ZD，在第20B圖的說明中，對應於PMOS電晶體P3的源極的導電區段1815經由通孔1925、導電跡線1915及通孔2014耦合到導電跡線2010。對應於PMOS電晶體P4的汲極終端的導電區段1812經由通孔1923、導電跡線1914及通孔2013耦合到導電跡線2010。對應於NMOS電晶體N3的汲極的導電區段1825經由通孔1927、導電跡線1918及通孔2015耦合到導電跡線2010。對應於NMOS電晶體N4的源極的導電區段1822經由通孔1921、導電跡線1911及通孔2012耦合到導電跡線2010。由此，PMOS電晶體P3與P4及NMOS電晶體N3與N4耦合在一起，對應於第20A圖所示的連接ZD。
在以上實施例中，第20B圖中的佈局圖2000B包括跨越聚矽部分並且在聚矽部分之上延伸的八個M0部分。在第20B圖中示出的M0部分的數量係出於說明目的而給出。第20B圖中示出的M0部分的各個數量係在本揭示的預期範疇內。
第20C圖描繪了根據本揭示的一些實施例的對應於第20A圖中的IC 2000的佈局圖2000C。在第20C圖的 佈局圖2000C中，與第20B圖的實施例相比，藉由包括導電跡線1911、1912、1914、1915、1917及1918，並且移除導電跡線1913及1916，M0部分的數量減小到六。
第20D圖描繪了根據本揭示的各個實施例的對應於第20A圖中的IC 2000的佈局圖2000D。如第20D圖中示出，佈局圖2000D包括如上文關於第19C圖及第20B圖論述的對應部分，因此對應部分在本文中不進一步詳述。在第20D圖的說明中，參考第19C圖，佈局圖2000D進一步包括通孔2021及2022，此等通孔對應於VG部分。通孔2021及2022在閘極1930上設置，並且將閘極1930分別耦合到導電跡線1914及1918。
為了實施第20A圖所示的連接ZD，在第20D圖的說明中，對應於PMOS電晶體P3的源極的導電區段1815經由通孔1925、導電跡線1915及通孔1962耦合到閘極1930。對應於PMOS電晶體P4的汲極終端的導電區段1812經由通孔1923、導電跡線1914及通孔2021耦合到閘極1930。對應於NMOS電晶體N3的汲極的導電區段1825經由通孔1927、導電跡線1918及通孔2022耦合到閘極1930。對應於NMOS電晶體N4的源極的導電區段1822經由通孔1921、導電跡線1911及通孔1961耦合到閘極1930。由此，PMOS電晶體P3與P4及NMOS電晶體N3與N4耦合在一起，對應於第20A圖所示的連接ZD。
第20E圖描繪了根據本揭示的一些實施例的對應於第20A圖中的IC 2000的佈局圖2000E。如第20E圖中 示出，佈局圖2000E包括如上文關於第19D圖及第20D圖論述的對應部分，因此對應部分在本文中不進一步詳述。在第20E圖的說明中，參考第19D圖及第20D圖，佈局圖2000E進一步包括通孔2031與2032及導電本端互連2035。通孔2031對應於NVD部分，並且將導電區段1973耦合到導電跡線1918。通孔2032對應於PVD部分，並且將導電區段1972耦合到導電跡線1914。導電本端互連2035對應於MDLI部分，並且將導電區段1973耦合到導電區段1972。
為了實施第20A圖所示的連接ZD，在第20E圖的說明中，對應於PMOS電晶體P3的源極的導電區段1815經由通孔1925、導電跡線1915及通孔1977耦合到導電區段1972。對應於PMOS電晶體P4的汲極終端的導電區段1812經由通孔1923、導電跡線1914及通孔2032耦合到導電區段1972。對應於NMOS電晶體N3的汲極的導電區段1825經由通孔1927、導電跡線1918及通孔2031、導電區段1973、導電本端互連2035耦合到導電區段1972。對應於NMOS電晶體N4的源極的導電區段1822經由通孔1921、導電跡線1911、通孔1976、導電區段1971、導電本端互連1975耦合到導電區段1972。由此，PMOS電晶體P3與P4及NMOS電晶體N3與N4耦合在一起，如對應於第20A圖所示的連接ZD。
第20F圖描繪了根據本揭示的一些實施例的對應於第20A圖中的IC 2000的佈局圖2000F。如第20F圖中示出，佈局圖2000F包括如上文關於第19E圖及第20E圖論 述的對應部分，因此對應部分在本文中不進一步詳述。與第19E圖中的佈局圖1900E及第20E圖中的佈局圖2000E相比，佈局圖2000F包括導電區段2041。藉由第20F圖的ROW1中的佈置，導電區段2041經由導電本端互連2052耦合到導電區段1971，此導電本端互連2041對應於額外的MDLI部分。
為了實施第20A圖所示的連接ZD，在第20F圖的說明中，對應於PMOS電晶體P3的源極的導電區段1815經由通孔1925、導電跡線1915、通孔1977、導電區段2041耦合到導電本端互連2052。對應於PMOS電晶體P4的汲極終端的導電區段1812經由通孔1923、導電跡線1914、通孔2032、導電區段1972、導電本端互連1975及導電區段1971耦合到導電本端互連2052。對應於NMOS電晶體N3的汲極的導電區段1825經由通孔1927、導電跡線1918、通孔2031、導電區段1973、導電本端互連2035及導電區段2041耦合到導電本端互連2052。對應於NMOS電晶體N4的源極的導電區段1822經由通孔1921、導電跡線1911、通孔1976及導電區段1971耦合到導電本端互連2052。由此，PMOS電晶體P3與P4及NMOS電晶體N3與N4耦合在一起，如對應於第20A圖所示的連接ZD。
第21A圖係根據本揭示的一些實施例的與第10圖中的傳輸閘極電路1000等效的IC 2100的電路圖。IC 2100中的電晶體在與第18A圖中示出的彼等不同的位置處佈置，但具有與第18A圖中示出的彼等類似的連接，因此連 接在本文中不進一步詳述。為了說明，PMOS電晶體P3與P4及NMOS電晶體N3與N4如第21A圖中示出般耦合，這對應於如第21A圖所示的連接ZE。
與第18A圖的IC 1800相比，在第21A圖的說明中，IC 2100不包括PMOS電晶體P6與P7及NMOS電晶體N6與N7，並且替代地包括如下文關於第21B圖論述般構造的PMOS電晶體P10與P11及NMOS電晶體N10與N11。為了與第10圖中的傳輸閘極電路1000等效，如第21A圖中說明性圖示，PMOS電晶體P10與P11及NMOS電晶體N10與N11的每一者的源極或汲極終端以短路構造耦合在一起，以使得PMOS電晶體P10與P11及NMOS電晶體N10與N11不可操作。
第21B圖描繪了根據本揭示的一些實施例的對應於第21A圖中的IC 2000的佈局圖2100B。如第21B圖中示出，佈局圖2100B包括如上文關於第19A圖論述的對應部分，因此對應部分在本文中不進一步詳述。在第21B圖的說明中，PMOS電晶體P3包括與對應於第19A圖中示出的PMOS電晶體P4的彼等類似的部分，並且PMOS電晶體P4包括與對應於第19A圖中示出的PMOS電晶體P3的彼等類似的部分。NMOS電晶體N11包括與對應於如第19A圖中示出的NMOS電晶體N6的彼等類似的部分，並且NMOS電晶體N10包括與對應於如第19A圖中示出的NMOS電晶體N7的彼等類似的而部分。
參考第21B圖，與第19A圖相比，切割導電區段2105經進一步佈置以將閘極1810切割為分離的部分1810a及1810b，並且將閘極1820切割為分離的閘極部分1820a及1820b。在一些實施例中，切割導電區段2105被稱為切割金屬閘極，由此，在一些實施例中，切割導電區段2105被稱為CMG部分。將閘極1820分為閘極部分1820a及1820b，如上文關於第19A圖論述，導電跡線1919亦將閘極部分1820a耦合到閘極部分1820b。為了實施第21A圖中的連接ZE，在第21B圖的說明中，對應於PMOS電晶體P3的源極的導電區段1815亦經由如上文關於第19A圖論述的對應部分耦合到對應於NMOS電晶體N4的源極的導電區段1822。
在第21B圖的說明中，導電跡線2110及2130在佈局圖2100B中進一步佈置以沿著預定方向延伸，此預定方向垂直於導電跡線1911-1918沿著其延伸的方向。在一些實施例中，導電跡線2110及2130在M1層中設置。由此，在一些實施例中，導電跡線2110及2130亦被稱為M1部分。通孔2111及2112分別在導電跡線1913及1917上設置，並且分別將導電跡線1913及1917耦合到導電跡線2110。通孔2131及2132分別在導電跡線1912及1916上設置，並且分別將導電跡線1912及1916耦合到導電跡線2130。通孔2111、2112、2131及2132對應於VIA1部分。
如第21A圖及第21B圖中示出，NMOS電晶體N3及PMOS電晶體P11共享閘極部分1810a，這對應於耦合 在一起的NMOS電晶體N3及PMOS電晶體P11的閘極終端。NMOS電晶體N10及PMOS電晶體P4共享閘極部分1820b，這對應於耦合在一起的NMOS電晶體N10及PMOS電晶體P4的閘極終端。為了實施耦合在一起的NMOS電晶體N3與N10及PMOS電晶體P11與P4的閘極終端，閘極部分1810a經由對應於VG部分的通孔2151、導電跡線1913、通孔2111、導電跡線2110、通孔2112、導電跡線1917及對應於VG部分的通孔2154耦合到閘極部分1820b。
如第21A圖及第21B圖中進一步示出，NMOS電晶體N4及PMOS電晶體P10共享閘極部分1820a，這對應於耦合在一起的NMOS電晶體N4及PMOS電晶體P10的閘極終端。NMOS電晶體N11及PMOS電晶體P3共享閘極部分1810b，這對應於耦合在一起的NMOS電晶體N11及PMOS電晶體P3的閘極終端。為了實施耦合在一起的NMOS電晶體N4與N11及PMOS電晶體P3與P10的閘極終端，閘極部分1820a經由對應於VG部分的通孔2153、導電跡線1912、通孔2131、導電跡線2130、通孔2132、導電跡線1916及對應於VG部分的通孔2152耦合到閘極部分1810b。
第22A圖係根據本揭示的一些實施例的與第10圖中的傳輸閘極電路1000等效的IC 2200的電路圖。IC 2200中的電晶體在與第20A圖中示出的彼等不同的位置處佈置，但具有與第20A圖中示出的彼等類似的連接，因此連接在本文中不進一步詳述。為了說明，PMOS電晶體P3與 P4及NMOS電晶體N3與N4如第22A圖中示出般耦合，這對應於如第22A圖所示的連接ZF。
與第20A圖的IC 2000相比，在第22A圖的說明中，IC 2200不包括PMOS電晶體P8與P9及NMOS電晶體N8與N9，並且替代地包括如下文關於第22B圖論述般構造的PMOS電晶體P12與P13及NMOS電晶體N12與N13。為了與第10圖中的傳輸閘極電路1000等效，如第22A圖中說明性圖示，PMOS電晶體P12與P13及NMOS電晶體N12與N13的每一者的源極或汲極終端以短路構造耦合在一起，以使得PMOS電晶體P12與P13及NMOS電晶體N12與N13係不可操作的。
第22B圖描繪了根據本揭示的一些實施例的對應於第22A圖中的IC 2200的佈局圖2200B。如第22B圖中示出，佈局圖2200B包括如上文關於第20B圖論述的對應部分，因此對應部分在本文中不進一步詳述。在第22B圖的說明中，PMOS電晶體P3包括與對應於第20B圖中示出的PMOS電晶體P4的彼等類似的部分，並且PMOS電晶體P4包括與對應於第20B圖中示出的PMOS電晶體P3的彼等類似的部分。NMOS電晶體N13包括與對應於第20B圖中示出的NMOS電晶體N8的彼等類似的部分，並且NMOS電晶體N12包括與對應於第20B圖中示出的NMOS電晶體N9的彼等類似的部分。
參考第22B圖，與第20B圖相比，切割導電區段2205經進一步佈置為將閘極1810切割為分離的部分 1810a及1810b，並且將閘極1820切割為分離的閘極部分1820a及1820b。在一些實施例中，切割導電區段2205被稱為切割金屬閘極，由此，在一些實施例中，切割導電區段2205被稱為CMG部分。將閘極1810分為閘極部分1810a及1810b，如上文關於第20B圖論述，導電跡線2010亦將閘極部分1810a耦合到閘極部分1810b。為了實施第22A圖中的連接ZF，在第22B圖的說明中，對應於PMOS電晶體P4的源極的導電區段1815、對應於PMOS電晶體P3的汲極終端的導電區段1812、對應於NMOS電晶體N3的汲極的導電區段1825及對應於NMOS電晶體N4的源極的導電區段1822經由如上文關於第20B圖論述的對應部分耦合在一起。
在第22B圖的說明中，佈局圖2200B進一步包括分別在閘極部分1810a、1820a、1810b及1820b上設置的通孔2211-2214。由此，在一些實施例中，通孔2211-2214亦被稱為VG部分。
如第22B圖中示出，NMOS電晶體N4及PMOS電晶體P12共享閘極部分1810a，這對應於耦合在一起的NMOS電晶體N4及PMOS電晶體P12的閘極終端。NMOS電晶體N13及PMOS電晶體P3共享閘極部分1820a，這對應於耦合在一起的NMOS電晶體N13及PMOS電晶體P3的閘極終端。為了實施耦合在一起的NMOS電晶體N4與N13及PMOS電晶體P3與P12的閘極終端，閘極部分1810a經由通孔2211、導電跡線1913及通孔2212耦合到閘極部分1820a。
NMOS電晶體N12及PMOS電晶體P4共享閘極部分1810b，這對應於耦合在一起的NMOS電晶體N12及PMOS電晶體P4的閘極終端。NMOS電晶體N3及PMOS電晶體P13共享閘極部分1820b，這對應於耦合在一起的NMOS電晶體N3及PMOS電晶體P13的閘極終端。為了實施耦合在一起的NMOS電晶體N3與N12及PMOS電晶體P13與P4的閘極終端，閘極部分1810b經由通孔2213、導電跡線1916及通孔2214耦合到閘極部分1820b。
第23圖係根據本揭示的一些實施例的正反器電路2300的電路圖。正反器電路2300包括多工器單元2310、第一反相器單元2320、第二反相器單元2330、第三反相器單元2340、主鎖存(master latch)單元2350、從鎖存(slave latch)單元2360及輸出單元2370。多工器單元2310經構造為至少回應於賦能訊號(enable signal)SE而操作的資料路徑。第一反相器單元2320用以反轉賦能訊號SE以產生賦能條形訊號(enable bar signal)SEB。第二反相器單元2330用以反轉時鐘脈衝訊號CP以產生時鐘訊號CLKB。第三反相器單元2340用以反轉時鐘訊號CLKB以產生時鐘條形訊號CLKBB。主鎖存單元2350回應於時鐘訊號CLKB及時鐘條形訊號CLKBB而操作。從鎖存單元2360亦回應於時鐘訊號CLKB及時鐘條形訊號CLKBB而操作。輸出單元2370用以緩衝及輸出經過主鎖存單元2350及從鎖存單元2360的訊號(未標記)。
在第23圖中示出的實施例中，主鎖存單元2350包括PMOS電晶體P1X與P2X及NMOS電晶體N1X與N2X，這對應於第10圖中的傳輸閘極電路1000。從鎖存單元2360包括PMOS電晶體P3X與P4X及NMOS電晶體N3X與N4X，這對應於第10圖中的傳輸閘極電路1000。在第23圖的說明中，PMOS電晶體P1X與P4X及NMOS電晶體N2X與N3X耦合在一起以接收時鐘條形訊號CLKBB，並且PMOS電晶體P2X與P3X及NMOS電晶體N1X與N4X耦合在一起以接收時鐘訊號CLKB。
第24圖係根據本揭示的一些實施例的與包括第23圖中的兩個傳輸閘極電路的電路等效的IC 2400的電路圖。在第24圖的說明中，PMOS電晶體P1X、P2X與P14及NMOS電晶體N1X、N2X與N14對應於第11A圖中示出的IC 1100，其中PMOS電晶體P1X的源極終端及NMOS電晶體N1X的汲極終端耦合到PMOS電晶體P2X的汲極終端及NMOS電晶體N2X的源極終端，以指示如第24圖所示的連接Z1。PMOS電晶體P3X、P4X與P15及NMOS電晶體N3X、N4X與N15亦對應於第11A圖中示出的IC 1100，其中PMOS電晶體P4X的源極終端及NMOS電晶體N4X的汲極終端耦合到PMOS電晶體P3X的汲極終端及NMOS電晶體N3X的源極終端，以指示如第24圖所示的連接Z2。
在第24圖的說明中，PMOS電晶體P14及NMOS電晶體N14的每一者的源極及汲極終端以短路構造耦合在一起，以使得PMOS電晶體P14及NMOS電晶體N14 係不可操作的。PMOS電晶體P15及NMOS電晶體N15的每一者的源極及汲極終端以短路構造耦合在一起，以使得PMOS電晶體P15及NMOS電晶體N15係不可操作的。藉由PMOS電晶體P1X-P4X及NMOS電晶體N1X-N4X的連接，如第24圖中示出，IC 2400能夠操作為與第23圖中示出的兩個傳輸閘極電路等效的電路。
第25圖描繪了根據本揭示的一些實施例的對應於第24圖的IC 2400的佈局圖2500。在第25圖中描繪的實施例中，PMOS電晶體P1X-P4X、P14及P15在NMOS電晶體N1X-N4X、N14及N15上堆疊。在一些實施例中，NMOS電晶體N1X-N4X、N14及N15在PMOS電晶體P1X-P4X、P14及P15上堆疊。
如第25圖中示出，為了實施連接Z1，對應於PMOS電晶體P1X的源極終端的導電區段2410經由對應於M0部分的導電跡線2420耦合到對應於NMOS電晶體N1X的汲極終端的導電區段2430，這與參考第12A圖及第12B圖示出的實施方式類似。為了實施連接Z2，對應於PMOS電晶體P4X的源極終端的導電區段2440經由對應於M0部分的導電跡線2450耦合到對應於NMOS電晶體N4X的汲極終端的導電區段2460，這與參考第12A圖及第12B圖示出的實施方式類似。
如由第1圖至第25圖中描繪的非限制性實例示出並且如上文論述，各個實施例包括堆疊電晶體，其中源極/汲極沿著閘極方向偏移，由此與源極/汲極不沿著閘極方向 偏移的方法相比，改進對源極/汲極的存取並且增加繞線靈活性。
第26圖係根據本揭示的一些實施例的產生IC佈局圖的方法2600的流程圖。在一些實施例中，產生IC佈局圖包括產生佈局圖300B、400B、400C、500B-500D、600B-600D、700B-700D、800B-800D、900B、1100B-1800B、1900A-1900E、2000A-2000F、2100B、2200B或2500中的一個，此等佈局圖對應於基於所產生的IC佈局圖製造的上文關於第2A圖至第25圖論述的IC結構，例如，佈局結構300、500、600、700、800、900、1200、1300、1400、1500、1600或1700中的一個。在一些實施例中，產生IC佈局圖係操作IC製造系統的部分作為製造IC裝置(例如，記憶體電路、邏輯裝置、處理裝置、訊號處理電路或類似者)的部分。
在一些實施例中，方法2600的一些或全部係由電腦的處理器執行。在一些實施例中，方法2600的一些或全部係由下文關於第27圖論述的IC裝置設計系統2700的處理器2702執行。
方法2600的一些或全部操作能夠作為在設計室(例如，下文關於第28圖論述的設計室2820)中執行的設計程序的部分來執行。
在一些實施例中，方法2600的操作以第26圖中描繪的次序來執行。在一些實施例中，方法2600的操作與第26圖所描繪的次序同時執行及/或以第26圖所描繪的次 序不同的次序來執行。在一些實施例中，一或多個操作在執行方法2600的一或多個操作之前、之間、期間及/或之後執行。
於操作2610處，第一導電層的導電部分在閘極的第一側及第二側上佈置。佈置第一導電層的導電部分包括將第一導電層的第一及第二導電部分佈置為第一類型的第一電晶體的第一及第二源極/汲極，第一電晶體包含閘極。
在一些實施例中，佈置第一導電層的導電部分包括佈置對應於上文關於第1圖至第3B圖論述的源極/汲極112及114的導電部分。在各個實施例中，佈置第一導電層的導電部分包括佈置上文關於第4A圖至第5D圖論述的導電部分411-425、上文關於第6A圖至第8D圖論述的導電部分631-643、上文關於第9A圖及第9B圖論述的導電部分921-935、上文關於第11B圖至第17B圖論述的導電部分1111-1127、上文關於第14A圖至第15B圖論述的導電部分1413、上文關於第18B圖至第22B圖論述的導電部分1821-1826、上文關於第19D圖、第20E圖及第20F圖論述的導電部分1972、上文關於第20F圖論述的導電部分2041或導電部分(例如，上文關於第25圖論述的導電部分2430或2460)中的兩個或兩個以上。
在一些實施例中，在閘極的第一側及第二側上佈置導電部分包括在對應於上文關於第1圖至第3B圖論述的閘極150的閘極或聚矽部分的第一側及第二側上佈置導電部分。在各個實施例中，在閘極的第一側及第二側上佈置 導電部分包括在上文關於第4A圖至第5D圖論述的閘極410-430、上文關於第6A圖至第8D圖論述的閘極610或620、上文關於第9A圖及第9B圖論述的閘極911-914、上文關於第11B圖至第17B圖論述的閘極1110-1130、上文關於第14A圖至第15B圖論述的閘極1410、上文關於第18B圖至第22B圖論述的閘極1810或1820、上文關於第19C圖、第19D圖及第20D圖至第20F圖論述的閘極1930或上文關於第25圖論述的閘極中的一個閘極的第一側及第二側上佈置導電部分。
於操作2620處，第二導電層的導電部分在閘極的第一側及第二側上佈置，第二層覆蓋第一導電層。佈置第二導電層的導電部分包括將第二導電層的第三及第四導電區段佈置為第二類型的第二電晶體的第一及第二源極/汲極，第二電晶體包含閘極。
在一些實施例中，佈置第二導電層的導電部分包括佈置對應於上文關於第1圖至第3B圖論述的源極/汲極122及124的導電部分。在各個實施例中，佈置第二導電層的導電部分包括佈置上文關於第4A圖至第5D圖論述的導電部分411-425、上文關於第6A圖至第8D圖論述的導電部分631-643、上文關於第9A圖及第9B圖論述的導電部分921-935、上文關於第11B圖至第17B圖論述的導電部分1111-1127、上文關於第14A圖至第15B圖論述的導電部分1411、上文關於第18B圖至第22B圖論述的導電部分1821-1826、上文關於第19D圖、第20E圖及第20F圖論述 的導電部分1971或1973或導電部分(例如，上文關於第25圖論述的導電部分2410或2440)中的兩個或兩個以上。
根據如上文關於操作2610論述的在閘極的第一側及第二側上佈置第一導電層的導電部分來執行在閘極的第一側及第二側上佈置第二導電層的導電部分。
佈置第二導電層的導電部分包括在閘極的第一側上部分重疊第一及第三導電部分以及在閘極的第二側上部分重疊第二及第四導電部分。如上文關於第1圖至第3B圖論述，部分重疊導電部分對應於源極/汲極122藉由沿著Y方向偏移來部分重疊源極/汲極112及源極/汲極124藉由沿著Y方向偏移來部分重疊源極/汲極114。
在一些實施例中，對應於第2B圖及第2D圖中描繪的實施例並且在上文關於第4A圖至第25圖論述的各個實施例中實施，部分重疊第一及第三導電部分包括在第一方向上從第三部分偏移第一部分，並且重疊第二及第四導電部分包括在第一方向上從第四部分偏移第二部分。
在一些實施例中，對應於第2A圖及第2C圖中描繪的實施例並且在上文關於第3A圖至第25圖論述的各個實施例中實施，部分重疊第一及第三導電部分包括在第一方向上從第三部分偏移第一部分，並且重疊第二及第四導電部分包括在與第一方向相反的第二方向上從第四部分偏移第二部分。
在一些實施例中，部分重疊第一及第三導電部分包括重疊第一及第三導電部分的每一者與MDLI。在各個 實施例中，重疊第一及第三導電部分的每一者與MDLI包括重疊導電部分與上文關於第3A圖及第3B圖論述的MDLI 350、上文關於第6A圖至第6D圖論述的MDLI 685、上文關於第14A圖及第14B圖論述的MDLI 1450、上文關於第19D圖、第20E圖及第20F圖論述的MDLI 1975、上文關於第19E圖論述的MDLI 1985、上文關於第20E圖及第20F圖論述的MDLI 2035或上文關於第20F圖論述的MDLI 2052中的一個。
於操作2630處，在一些實施例中，將導電特徵佈置為在第一導電層的導電部分與第二導電層的導電部分之間的導電路徑的部分。佈置導電特徵包括根據上文關於第3A圖至第25圖論述的實施例佈置一或多個IC佈局特徵。
在一些實施例中，將導電特徵佈置為導電路徑的部分包括對應於傳輸閘極電路連接的導電區段來佈置導電特徵。在各個實施例中，佈置導電特徵對應於上文關於第4A圖至第9B圖論述的連接ZA、上文關於第10圖至第17B圖論述的連接ZB、上文關於第11A圖至第17B圖論述的連接BX、上文關於第18A圖至第19E圖論述的連接ZC、上文關於第20A圖至第20F圖論述的連接ZD、上文關於第21A圖及第21B圖論述的連接ZE、上文關於第22A圖及第22B圖論述的連接ZF或上文關於第24圖及第25圖論述的連接Z1或Z2。
於操作2640處，在一些實施例中，產生IC佈局圖。IC佈局圖包括如上文關於操作2610-2630論述般佈置的第一、第二、第三及第四導電部分。
在一些實施例中，產生IC佈局圖包括在儲存裝置中儲存IC佈局圖。在各個實施例中，在儲存裝置中儲存IC佈局圖包括將IC佈局圖儲存在非揮發性電腦可讀取記憶體(non-volatile,computer-readable memory)或單元程式庫(例如，資料庫)中及/或包括在網路上儲存IC佈局圖。在一些實施例中，在儲存裝置中儲存IC佈局圖包括將IC佈局圖儲存在下文關於第27圖論述的IC裝置設計系統2700的網路2714上。
於操作2650處，在一些實施例中，基於IC佈局圖製造在半導體IC層中的一或多個半導體遮罩或至少一個部件的至少一個。下文關於第28圖論述製造半導體IC層中的一或多個半導體遮罩或至少一個部件。
於操作2660處，在一些實施例中，基於IC佈局圖執行一或多個製造操作。在一些實施例中，執行一或多個製造操作包括基於IC佈局圖執行一或多個微影暴露(lithographic exposure)。下文關於第28圖論述了基於IC佈局圖執行一或多個製造操作，例如，一或多個微影暴露。
藉由執行方法2600的一些或所有操作，產生IC佈局圖及對應IC裝置，例如，如上文關於第1圖至第25圖論述，其中各個實施例包括堆疊的電晶體，其中源極/汲極沿 著閘極方向偏移，由此與源極/汲極不沿著閘極方向偏移的方法相比，改進對源極/汲極的存取並且增加繞線靈活性。
第27圖係根據本揭示的一些實施例的IC裝置設計系統2700的方塊圖。上文關於第26圖論述的方法2600的一或多個操作可根據一些實施例使用IC裝置設計系統2700實施。
在一些實施例中，IC裝置設計系統2700係包括硬體處理器2702及非暫時性電腦可讀取儲存媒體2704的計算裝置。非暫時性電腦可讀取儲存媒體2704尤其是用電腦程式碼(亦即，可執行指令2706的集合)編碼(亦即，儲存電腦程式碼)。藉由硬體處理器2702執行指令2706(至少部分)表示IC裝置設計系統，此IC裝置設計系統實施上文關於第26圖論述的方法2600(在下文中為所提及的製程及/或方法)的一部分或全部。
處理器2702經由匯流排2708電性耦合到非暫時性電腦可讀取儲存媒體2704。處理器2702亦由匯流排2708電性耦合到I/O介面2710。網路介面2712亦經由匯流排2708電性連接到處理器2702。網路介面2712連接到網路2714，使得處理器2702及非暫時性電腦可讀取儲存媒體2704能夠經由網路2714連接到外部元件。處理器2702用以執行在非暫時性電腦可讀取儲存媒體2704中編碼的指令2706，以便致使IC裝置設計系統2700可用於執行所提及的製程及/或方法的一部分或全部。在一或多個實施例中，處 理器2702係中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用IC(ASIC)及/或適宜的處理單元。
在一或多個實施例中，非暫時性電腦可讀取儲存媒體2704係電子、磁性、光學、電磁、紅外線及/或半導體系統(或者設備或裝置)。例如，非暫時性電腦可讀取儲存媒體2704包括半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，非暫時性電腦可讀取儲存媒體2704包括壓縮磁碟-唯讀記憶體(CD-ROM)、壓縮磁碟讀/寫(CD-R/W)及/或數位視訊光碟(DVD)。
在一或多個實施例中，非暫時性電腦可讀取儲存媒體2704儲存指令2706，此等指令用以致使IC裝置設計系統2700可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，非暫時性電腦可讀取儲存媒體2704亦儲存促進執行所提及製程及/或方法的一部分或全部的資訊。在各個實施例中，非暫時性電腦可讀取儲存媒體2704儲存至少一個IC佈局設計圖2720或至少一個設計規範2722中的一個或組合，各者在上文關於第2A圖至第26圖論述。
IC裝置設計系統2700包括I/O介面2710。I/O介面2710耦合到外部電路系統。在各個實施例中，I/O介面2710包括用於將資訊及命令通訊到處理器2702及/或從處理器2702通訊的下列各項中的一個或組合：鍵盤、小鍵盤 (keypad)、滑鼠、軌跡球(trackball)、軌跡板(trackpad)、顯示器、觸控式螢幕及/或遊標方向鍵。
IC裝置設計系統2700亦包括耦合到處理器2702的網路介面2712。網路介面2712允許IC裝置設計系統2700與網路2714通訊，其中一或多個其他電腦系統連接到此網路2714。網路介面2712包括：無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，在兩個或兩個以上系統2700中實施所提及製程及/或方法的一部分或全部。
IC裝置設計系統2700用以經由I/O介面2710接收資訊。經由I/O介面2710接收的資訊包括下列中的一個或組合：用於由處理器2702處理的至少一個設計規則指令、至少一個準則集合、至少一個設計規則、至少一個DRM及/或其他參數。將資訊經由匯流排2708傳遞到處理器2702。IC裝置設計系統2700用以經由I/O介面2710發送及/或接收關於使用者介面的資訊。
在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為由處理器執行的獨立式軟體應用。在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為軟體應用，此軟體應用係額外軟體應用的一部分。在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為到軟體應用的插件(plug-in)。在一些實施例中，將所提及的製程及/或方法中的至少一個實施為軟體應用，此軟 體應用為EDA工具的一部分。在一些實施例中，IC佈局圖使用諸如獲自CADENCE DESIGN SYSTEMS,Inc.的VIRTUOSO®的工具或另一適宜的佈局產生工具產生。
在一些實施例中，製程被認為隨著在非暫時性電腦可讀取記錄媒體中儲存的程式變化。非暫時性電腦可讀取記錄媒體的實例包括但不限於，外部/可移除及/或內部/內置儲存或記憶體單元，例如，下列中的一或多個：光碟(諸如DVD)、磁碟(諸如硬碟)、半導體記憶體(諸如ROM、RAM、記憶卡)及類似者。
藉由可用於實施第26圖的方法2600的一或多個操作，IC裝置設計系統2700及非暫時性電腦可讀取儲存媒體(例如，非暫時性電腦可讀取儲存媒體2704)實現上文關於第26圖的方法2600論述的益處。
第28圖係根據本揭示的一些實施例的IC製造系統2800及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局設計，使用IC製造系統2800製造下列中的至少一個：(A)一或多個半導體遮罩或(B)在半導體IC層中的至少一個部件。
在第28圖中，IC製造系統2800包括實體，諸如設計室2820、遮罩室2830及IC製造商/生產商(「fab」)2850，此等實體在關於製造IC裝置2860的設計、開發及製造週期及/或服務中彼此相互作用。系統2800中的實體由通訊網路連接。在一些實施例中，通訊網路係單個網路。在一些實施例中，通訊網路係各種不同的網路，諸如網內網路及 網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與其他實體中的一或多個相互作用，並且將服務提供到其他實體中的一或多個及/或從其他實體中的一或多個接收服務。在一些實施例中，設計室2820、遮罩室2830及IC fab 2850中的兩個或兩個以上由單個較大的公司擁有。在一些實施例中，設計室2820、遮罩室2830及IC fab 2850中的兩個或兩個以上在共用設施中共存並且使用共用資源。
設計室(或設計團隊)2820產生基於第26圖的方法2600並且上文關於第2A圖至第25圖論述的IC設計佈局圖(或設計)2822。IC設計佈局圖2822包括各種幾何圖案，此等幾何圖案對應於構成待製造的IC裝置2860的各個部件的金屬、氧化物或半導體層的圖案。各個層結合以形成各種IC特徵。例如，IC設計佈局圖2822的一部分包括待在半導體基板(諸如矽晶圓)中形成的各種IC特徵(諸如主動區域、閘電極、源極及汲極、層間互連的金屬線或通孔及用於接合墊的開口)以及在半導體基板上設置的各種材料層。設計室2820實施適當設計程序以形成IC設計佈局圖2822，此適當設計程序包括第26圖的方法2600並且在上文關於第2A圖至第25圖論述。設計程序包括下列的一或多個：邏輯設計、實體設計或置放與繞線。IC設計佈局圖2822在具有幾何圖案的資訊的一或多個資料檔案中提供。例如，IC設計佈局圖2822可以GDSII檔案格式或DFII檔案格式表達。
遮罩室2830包括資料準備2832及遮罩製造2844。遮罩室2830使用IC設計佈局圖2822，以製造一或多個遮罩2845，此等遮罩2845將用於根據IC設計佈局圖2822製造IC裝置2860的各個層。遮罩室2830執行遮罩資料準備2832，其中IC設計佈局圖2822轉換為代表性資料檔案(「RDF」)。遮罩資料準備2832向遮罩製造2844提供RDF。遮罩製造2844包括遮罩寫入器。遮罩寫入器將RDF轉換為基板(諸如遮罩(主光罩)2845或半導體晶圓2853)上的影像。設計佈局圖2822由遮罩資料準備2832操控，以符合遮罩寫入器的特定特性及/或IC fab 2850的需求。在第28圖中，將遮罩資料準備2832及遮罩製造2844示出為單獨的元件。在一些實施例中，遮罩資料準備2832及遮罩製造2844可共同稱為遮罩資料準備。
在一些實施例中，遮罩資料準備2832包括光學鄰近修正(optical proximity correction，OPC)，此OPC使用微影增強技術來補償影像誤差，諸如可以由繞射、干涉、其他製程影響及類似者產生的彼等。OPC調節IC設計佈局圖2822。在一些實施例中，遮罩資料準備2832包括進一步的解析度增強技術(resolution enhancement techniques，RET)，諸如離軸照明、次解析度輔助特徵、相移遮罩、其他適宜技術及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC視作反向成像問題。
在一些實施例中，遮罩資料準備2832包括遮罩規則檢驗器(mask rule checker，MRC)，此遮罩規則檢驗器檢驗已經歷具有一組遮罩產生規則的OPC中的製程的IC設計佈局圖2822，此等遮罩產生規則含有某些幾何及/或連接性限制以確保足夠裕度，用於考慮在半導體製造製程中的變化性及類似者。在一些實施例中，MRC修改IC設計佈局圖2822以在遮罩製造2844期間補償限制，這可撤銷由OPC執行的部分修改，以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備2832包括模擬處理的微影製程檢驗(lithography process checking，LPC)，此處理將由IC fab 2850實施以製造IC裝置2860。LPC基於IC設計佈局圖2822模擬此處理以產生模擬的製造裝置，諸如IC裝置2860。在LPC模擬中的處理參數可以包括與IC製造週期的各個製程相關聯的參數與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考慮到各種因素，諸如空中影像對比、焦點深度(depth of focus)「DOF」)、遮罩誤差增強因素(mask error enhancement factor)(「MEEF」)、其他適宜因素及類似者或其組合。在一些實施例中，在模擬的製造裝置已經由LPC產生之後，若模擬的裝置形狀不足夠緊密以滿足設計規則，則OPC及/或MRC將重複以進一步細化IC設計佈局圖2822。
應當理解，遮罩資料準備2832的以上描述已經出於清晰目的簡化。在一些實施例中，資料準備2832包括額外特徵，諸如邏輯操作(logic operation，LOP)以根據 製造規則修改IC設計佈局圖2822。另外，在資料準備2832期間應用到IC設計佈局圖2822的製程可以各種不同次序執行。
在遮罩資料準備2832之後並且在遮罩製造2844期間，基於經修改的IC設計佈局圖2822製造遮罩2845或遮罩2845的群組。在一些實施例中，遮罩製造2844包括基於IC設計佈局圖2822執行一或多次微影暴露。在一些實施例中，電子束(e束)或多個電子束的機制用於基於經修改的IC設計佈局圖2822在遮罩(光罩(photomask)或主光罩(reticle))2845上形成圖案。遮罩2845可以在各種技術中形成。在一些實施例中，遮罩2845使用二進制技術形成。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於暴露已經在晶圓上塗佈的影像敏感材料層(例如，光阻劑)的輻射光束(諸如紫外(UV)光束)由不透明區域阻擋並且穿過透明區域發射。在一個實例中，遮罩2845的二進制遮罩版本包括透明基板(例如，熔凝石英)及在二進制遮罩的不透明區域中塗佈的不透明材料(例如，鉻)。在另一實例中，遮罩2845使用相移技術形成。在遮罩2845的相移遮罩(phase shift mask，PSM)版本中，在相移遮罩上形成的圖案中的各種特徵用以具有適當相位差，以增強解析度及成像品質。在各個實例中，相移遮罩可為衰減PSM或交替PSM。由遮罩製造2844產生的遮罩在各種製程中使用。例如，此種遮罩在離子佈植製程中使用以在半導體晶圓2853 中形成各種摻雜區域、在蝕刻製程中使用以在半導體晶圓2853中形成各種蝕刻區域及/或在其他適宜製程中使用。
IC fab 2850包括晶圓製造2852。IC fab 2850係包括用於製造各種不同的IC產品的一或多個製造設施的IC製造公司。在一些實施例中，IC Fab 2850係半導體代工廠。例如，可存在用於複數種IC產品的前端製造(前端製程(FEOL)製造)的製造設施，而第二製造設施可提供用於互連及封裝IC產品的後端製造(後端製程(BEOL)製造)，並且第三製造設施可提供用於代工廠公司的其他服務。
IC fab 2850使用由遮罩室2830製造的遮罩2845來製造IC裝置2860。因此，IC fab 2850至少間接地使用IC設計佈局圖2822來製造IC裝置2860。在一些實施例中，半導體晶圓2853藉由IC fab 2850使用遮罩2845製造以形成IC裝置2860。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖2822執行一或多次微影暴露。半導體晶圓2853包括矽基板或其上形成有材料層的其他適當基板。半導體晶圓2853進一步包括下列中的一或多個：各種摻雜區域、介電特徵、多級互連及類似者(在後續的製造步驟形成)。
例如，關於IC製造系統(例如，第28圖的系統2800)以及與其相關聯的IC製造流程的細節在下列中專利發現：於2016年2月9日授權的美國專利第9,256,709號、於2015年10月1日公開的美國授權前公開案第20150278429號、於2014年2月6日公開的美國授權前公開 案第20140040838號及於2007年8月21日授權的美國專利第7,260,442號，其各者的全文以引用方式併入本文中。
在一些實施例中，一種半導體結構包括第一導電區段、第二導電區段、第三導電區段、第四導電區段及第一閘極。第一導電區段及第二導電區段係在第一導電層中並且經構造為第一類型的第一電晶體的第一終端及第二終端。第三導電區段及第四導電區段係在第一導電層上方堆疊的第二導電層中並且經構造為第二類型的第二電晶體的第一終端及第二終端。第一閘極在第一方向上佈置在第一及第三導電區段與第二及第四導電區段之間。第一閘極經構造為第一電晶體的控制終端及第二電晶體的控制終端，第一導電區段沿著第一方向從第三導電區段偏移，並且第二導電區段沿著第一方向從第四導電區段偏移。在一些實施例中，第三導電區段部分覆蓋第一導電區段，並且第四導電區段部分覆蓋第二導電區段。在一些實施例中，半導體結構包括在第一閘極之上在與第一方向不同的第二方向上佈置的導電跡線，並且第一導電區段經由導電跡線耦合到第四導電區段。在一些實施例中，半導體結構包括將第一導電區段耦合到導電跡線的第一通孔及將第四導電區段耦合到導電跡線的第二通孔，並且第一通孔的高度與第二通孔的高度不同。在一些實施例中，半導體結構包括：第五導電區段，在第一導電層中，關於第二閘極與第二導電區段相對地佈置；第六導電區段，在第二導電層中，關於第二閘極與第四導電區段相對地佈置；導電本端互連，將第五導電區段耦合到第六導電區 段；以及第一導電跡線及第二導電跡線，在與第一方向不同的第二方向上佈置在第一閘極及第二閘極之上；以及第一導電區段經由第一導電跡線、第五導電區段、導電本端互連、第六導電區段及第二導電跡線耦合到第四導電區段。在一些實施例中，半導體結構包括：第二閘極，在第一方向上佈置，並且第二導電區段及第四導電區段在第一閘極與第二閘極之間佈置；以及第一導電跡線及第二導電跡線，在與第一方向不同的第二方向上佈置在第一閘極及第二閘極之上；第三導電跡線，在第一方向上佈置在第一導電跡線及第二導電跡線之上；以及第一導電區段經由第一導電跡線、第三導電跡線及第二導電跡線耦合到第四導電區段。
在一些實施例中，一種半導體裝置包括第一對互補電晶體及第二對互補電晶體。第一對互補電晶體包括在第一方向上延伸並且由第一對互補電晶體共享的第一閘極、在第一導電層中佈置的第一導電區段及第二導電區段以及在覆蓋第一導電層的第二導電層中佈置的第三導電區段及第四導電區段。第一導電區段沿著第一方向且在第一閘極的第一側上從第三導電區段偏移，並且第二導電區段沿著第一方向且在第一閘極的第二側上從第四導電區段偏移。第二對互補電晶體包括在第一方向上延伸的第二導電區段、第三導電區段及第二閘極。第二導電區段耦合到第三導電區段。在一些實施例中，第三導電區段部分覆蓋第一導電區段，並且第四導電區段部分覆蓋第二導電區段。在一些實施例中，半導體裝置包括在第一方向上延伸的第三閘極，第二及第三 閘極對應於第二對互補電晶體且彼此耦合，並且第一閘極在第二閘極與第三閘極之間佈置。在一些實施例中，半導體裝置包括在與第一方向不同的第二方向上佈置的在第二導電層之上的複數個第一導電跡線，並且第二導電區段經由複數個第一導電跡線中的至少一個第一導電跡線耦合到第三導電區段。在一些實施例中，半導體裝置包括在複數個第一導電跡線之上的在第一方向上佈置的複數個第二導電跡線，並且第二導電區段經由複數個第二導電跡線中的至少一個第二導電跡線耦合到第三導電區段。在一些實施例中，半導體裝置包括在複數個第二導電跡線之上的在第二方向上的至少一個第三導電跡線，並且第二導電區段經由至少一個第三導電跡線耦合到第三導電區段。在一些實施例中，半導體裝置包括用以將第一導電層中的第五導電區段耦合到第二導電層中的第六導電區段的導電本端互連，並且第二導電區段經由導電本端互連耦合到第三導電區段。在一些實施例中，半導體裝置包括在第一方向上延伸並且將複數個第一導電跡線中的兩個第一導電跡線彼此耦合的第三閘極，並且第二導電區段經由兩個第一導電跡線及第三閘極耦合到第三導電區段。
在一些實施例中，一種產生IC佈局圖的方法包括：將第一導電層的第一及第二導電部分佈置為第一類型的第一電晶體的第一及第二源極/汲極，第一電晶體包括閘極；將覆蓋第一導電層的第二導電層的第三及第四導電部分佈置為第二類型的第二電晶體的第一及第二源極/汲極，第 二電晶體包括閘極；在閘極的第一側上部分重疊第一及第三導電部分；在閘極的第二側上部分重疊第二及第四導電部分；以及產生包括第一、第二、第三及第四導電部分的IC佈局圖。在一些實施例中，部分重疊第一及第三導電部分包括在第一方向上從第三部分偏移第一部分，並且重疊第二及第四導電部分包括在第一方向上從第四部分偏移第二部分。在一些實施例中，部分重疊第一及第三導電部分包括在第一方向上從第三部分偏移第一部分，並且部分重疊第二及第四導電部分包括在與第一方向相對的第二方向上從第四部分偏移第二部分。在一些實施例中，部分重疊第一及第三導電部分包括重疊第一及第三導電部分的每一者與類金屬定義的本端互連。在一些實施例中，產生IC佈局圖的方法包括：基於IC佈局圖製造下列中的至少一個：一或多個半導體遮罩，或在半導體IC層中的至少一個部件。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示的精神及範疇，且可在不脫離本揭示的精神及範疇的情況下進行本文的各種變化、替代及更改。
100:FET裝置
112:第一源極/汲極
114:第二源極/汲極
122:第一源極/汲極
124:第二源極/汲極
X、Y、Z:方向

Claims (10)

  1. 一種半導體結構，包含：一第一導電區段及一第二導電區段，該第一導電區段及該第二導電區段在一第一導電層中經構造為一第一類型的一第一電晶體的一第一終端及一第二終端；一第三導電區段及一第四導電區段，該第三導電區段及該第四導電區段在該第一導電層上方堆疊的一第二導電層中經構造為一第二類型的一第二電晶體的一第一終端及一第二終端；以及在一第一方向上佈置的一第一閘極，該第一閘極在該等第一及第三導電區段與該等第二及第四導電區段之間，該第一閘極經構造為該第一電晶體的一控制終端及該第二電晶體的一控制終端，其中該第一導電區段沿著該第一方向從該第三導電區段偏移，並且該第二導電區段沿著該第一方向從該第四導電區段偏移。
  2. 如請求項1所述之半導體結構，其中該第三導電區段部分覆蓋該第一導電區段，並且該第四導電區段部分覆蓋該第二導電區段。
  3. 如請求項1所述之半導體結構，進一步包含：一導電跡線，在與該第一方向不同的一第二方向上佈置在該第一閘極之上， 其中該第一導電區段經由該導電跡線耦合到該第四導電區段；一第一通孔，將該第一導電區段耦合到該導電跡線；以及一第二通孔，將該第四導電區段耦合到該導電跡線，其中該第一通孔的一高度與該第二通孔的一高度不同。
  4. 一種半導體裝置，包含：一第一對互補電晶體，包含：一第一閘極，在一第一方向上延伸並且由該第一對互補電晶體共享；一第一導電區段及一第二導電區段，在一第一導電層中佈置；以及一第三導電區段及一第四導電區段，在覆蓋該第一導電層的一第二導電層中佈置，其中該第一導電區段沿著該第一方向且在該第一閘極的一第一側上從該第三導電區段偏移，並且該第二導電區段沿著該第一方向且在該第一閘極的一第二側上從該第四導電區段偏移；以及一第二對互補電晶體，包含該第二導電區段、該第三導電區段及在該第一方向上延伸的一第二閘極，其中該第二導電區段耦合到該第三導電區段。
  5. 如請求項4所述之半導體裝置，進一步包含： 一第三閘極，在該第一方向上延伸，其中該第二閘極及該第三閘極對應於該第二對互補電晶體且彼此耦合，並且該第一閘極在該第二閘極與該第三閘極之間佈置。
  6. 如請求項4所述之半導體裝置，進一步包含：複數個第一導電跡線，在該第二導電層之上，在與該第一方向不同的一第二方向上佈置，其中該第二導電區段經由該些第一導電跡線中的至少一個第一導電跡線耦合到該第三導電區段；複數個第二導電跡線，在該第一方向上佈置在該些第一導電跡線之上，其中該第二導電區段進一步經由該些第二導電跡線中的至少一個第二導電跡線耦合到該第三導電區段；以及至少一個第三導電跡線，在該第二方向上佈置在該些第二導電跡線之上，其中該第二導電區段進一步經由該至少一個第三導電跡線耦合到該第三導電區段。
  7. 如請求項4所述之半導體裝置，進一步包含：複數個第一導電跡線，在該第二導電層之上，在與該第一方向不同的一第二方向上佈置；以及一導電本端互連，用以將該第一導電層中的一第五導電區段耦合到該第二導電層中的一第六導電區段， 其中該第二導電區段經由該些第一導電跡線中的至少一個第一導電跡線並進一步經由該導電本端互連耦合到該第三導電區段。
  8. 一種產生積體電路佈局圖的方法，包含：將一第一導電層的第一導電部分及第二導電部分佈置為一第一類型的一第一電晶體的第一源極/汲極及第二源極/汲極，該第一電晶體包含一閘極；將覆蓋該第一導電層的一第二導電層的第三導電部分及第四導電部分佈置為一第二類型的一第二電晶體的第一源極/汲極及第二源極/汲極，該第二電晶體包含該閘極；在該閘極的一第一側上部分重疊該第一導電部分及該第三導電部分；在該閘極的一第二側上部分重疊該第二導電部分及該第四導電部分；以及產生包含該第一導電部分、該第二導電部分、該第三導電部分及該第四導電部分的一積體電路佈局圖。
  9. 如請求項8所述之產生積體電路佈局圖的方法，其中部分重疊該第一導電部分及該第三導電部分包含：在一第一方向上從該第三導電部分偏移該第一導電部分；以及重疊該第一導電部分及該第三導電部分的每一者與一類金屬定義的本端互連，並且部分重疊該第二導電部分及該第四導電部分包含： 在該第一方向上以及在與該第一方向相對的一第二方向上從該第四導電部分偏移該第二導電部分。
  10. 如請求項8所述之產生積體電路佈局圖的方法，進一步包含基於該積體電路佈局圖製造下列中的至少一者：一或多個半導體遮罩，或在一半導體積體電路的一層中的至少一個部件。
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