KR102184037B1 - 반도체 구조물, 디바이스 및 방법 - Google Patents

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Abstract

구조물은 제1, 제2, 제3 및 제4 전도성 세그먼트 및 게이트를 포함한다. 제1 및 제2 전도성 세그먼트는 제 1 전도성 층 내에 있고 제1 유형의 제 1 트랜지스터의 제1 및 제2 단자로서 구성된다. 제3 및 제4 전도성 세그먼트는 제1 전도성 층 상에 적층된 제2 전도성 층 내에 있으며, 제2 유형의 제2 트랜지스터의 제1 및 제2 단자로서 구성된다. 제1 게이트는 제1 방향으로 제1 및 제3 전도성 세그먼트와 제2 및 제4 전도성 세그먼트 사이에 배열된다. 게이트는 제1 트랜지스터의 제어 단자 및 제2 트랜지스터의 제어 단자로서 구성되고, 제1 전도성 세그먼트는 제1 방향을 따라 제3 전도성 세그먼트로부터 오프셋되고, 제2 전도성 세그먼트는 제1 방향을 따라 제4 전도성 세그먼트로부터 오프셋된다.

Description

반도체 구조물, 디바이스 및 방법{SEMICONDUCTOR STRUCTURE, DEVICE, AND METHOD}
본 출원은 2018년 9월 28일자로 출원된 미국 특허 가출원 제 62/738,973 호를 우선권으로 주장하며, 이 가출원의 전체 개시는 참조로서 본원에 포함된다.
집적 회로(IC; integrated circuit)는 예를 들어, 트랜지스터, 저항, 커패시터 또는 이와 같은 것들을 포함하는 다양한 디바이스를 구현하도록 종종 설계된다. 이러한 디바이스는 종종 회로를 형성하도록 전도성 트레이스(trace)의 접속을 사용하여 설계된다. 점점 더 밀집되는 IC는 속도, 기능 및 비용 측면에서 이점이 있지만, 설계 및 제조 문제를 점점 어렵게 한다.
본 개시의 양태는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징들이 규모에 맞게 그려지지 않는다는 점에 유의한다. 실제로, 다양한 특징의 치수는 명확한 논의를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시내용의 일부 실시예에 따른 전계 효과 트랜지스터(FET) 디바이스에 대응하는 배치(layout) 구조물의 사시도의 개략도이다.
도 2a 내지 도 2d는 본 개시내용의 다양한 실시예에 따른 도 1의 FET 디바이스에 대응하는 배치 구조물의 다양한 사시도의 개략도이다.
도 3a는 본 개시내용의 일부 실시예에 따른 도 2a의 실시예를 포함하는 디바이스에 대응하는 배치 구조물의 사시도의 개략도이다.
도 3b는 본 개시내용의 일부 실시예에 따른 도 3a에 도시된 디바이스에 대응하는 배치도를 도시한다.
도 4a는 본 개시내용의 일부 실시예에 따른 IC의 회로도이다.
도 4b는 본 개시내용의 일부 실시예에 따른 도 4a의 IC에 대응하는 배치도를 도시한다.
도 4c는 본 개시내용의 다양한 실시예에 따른 도 4a의 IC에 대응하는 배치도를 도시한다.
도 5a는 본 개시내용의 일부 실시예에 따른 도 4a의 IC의 부분에 따른 배치 구조물의 사시도의 개략도이다.
도 5b 내지 도 5d는 본 개시내용의 일부 실시예에 따른 도 5a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 6a는 본 개시내용의 일부 실시예에 따른 도 4a의 IC의 부분에 대응하는 배치 구조물의 사시도의 개략도이다.
도 6b 내지 도 6d는 본 개시내용의 일부 실시예에 따른 도 6a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 7a는 본 개시내용의 다양한 실시예에 따른 도 4a의 IC의 부분에 대응하는 배치 구조물의 사시도의 개략도이다.
도 7b 내지 도 7d는 본 개시내용의 일부 실시예에 따른 도 7a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 8a는 본 개시내용의 다양한 실시예에 따른 도 4a의 IC의 부분에 대응하는 배치 구조물의 사시도의 개략도이다.
도 8b 내지 도 8d는 본 개시내용의 일부 실시예에 따른 도 8a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 9a는 본 개시내용의 일부 실시예에 따른 게이트 회로에 대응하는 배치 구조물의 사시도의 개략도이다.
도 9b는 본 개시내용의 일부 실시예에 따른 도 9a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 10은 본 개시내용의 일부 실시예에 따른 전송 게이트 회로의 회로도이다.
도 11a는 본 개시내용의 일부 실시예에 따른 도 10의 전송 게이트 회로와 동등한 IC의 회로도이다.
도 11b는 본 개시내용의 일부 실시예에 따른 도 11a의 IC에 대응하는 배치도를 도시한다.
도 12a는 본 개시내용의 일부 실시예에 따른 도 11a의 IC에 대응하는 배치 구조물 및 도 11b의 배치 설계의 사시도의 개략도이다.
도 12b는 본 개시내용의 일부 실시예에 따른 도 12a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 13a는 본 개시내용의 일부 실시예에 따른 도 11a의 IC에 대응하는 배치 구조물 및 도 11b의 배치 설계의 사시도의 개략도이다.
도 13b는 본 개시내용의 일부 실시예에 따른 도 13a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 14a는 본 개시내용의 일부 실시예에 따른 도 11a의 IC에 대응하는 배치 구조물 및 도 11b의 배치 설계의 사시도의 개략도이다.
도 14b는 본 개시내용의 일부 실시예에 따른 도 14a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 15a는 본 개시내용의 일부 실시예에 따른 도 11a의 IC에 대응하는 배치 구조물 및 도 11b의 배치 설계의 사시도의 개략도이다.
도 15b는 본 개시내용의 일부 실시예에 따른 도 15a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 16a는 본 개시내용의 일부 실시예에 따른 도 11a의 IC에 대응하는 배치 구조물 및 도 11b의 배치 설계의 사시도의 개략도이다.
도 16b는 본 개시내용의 일부 실시예에 따른 도 16a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 17a는 본 개시내용의 다양한 실시예에 따른 도 11a의 IC에 대응하는 배치 구조물 및 도 11b의 배치 설계의 사시도의 개략도이다.
도 17b는 본 개시내용의 일부 실시예에 따른 도 17a에 도시된 배치 구조물에 대응하는 배치도를 도시한다.
도 18a는 본 개시내용의 일부 실시예에 따른 도 10의 전송 게이트 회로와 동등한 IC의 회로도이다.
도 18b는 본 개시내용의 일부 실시예에 따른 도 18a의 IC에 대응하는 배치도를 도시한다.
도 19a 내지 도 19e는 본 개시내용의 일부 실시예에 따른 도 18a의 IC에 대응하는 배치도 및 도 18b의 배치 설계를 도시한다.
도 20a는 본 개시내용의 다양한 실시예에 따른 도 10의 전송 게이트 회로와 동등한 IC의 회로도이다.
도 20b 내지 도 20f는 본 개시내용의 일부 실시예에 따른 도 20a의 IC에 대응하는 배치도를 도시한다.
도 21a는 본 개시내용의 일부 실시예에 따른 도 10의 전송 게이트 회로와 동등한 IC의 회로도이다.
도 21b는 본 개시내용의 일부 실시예에 따른 도 21a의 IC에 대응하는 배치도를 도시한다.
도 22a는 본 개시내용의 일부 실시예에 따른 도 10의 전송 게이트 회로와 동등한 IC의 회로도이다.
도 22b는 본 개시내용의 일부 실시예에 따른 도 21a의 IC에 대응하는 배치도를 도시한다.
도 23은 본 개시내용의 일부 실시예에 따른 플립-플롭(flip-flop) 회로의 회로도이다.
도 24는 본 개시내용의 일부 실시예에 따른 도 23의 2 개의 전송 게이트 회로를 포함하는 회로와 동등한 IC의 회로도이다.
도 25는 본 개시내용의 일부 실시예에 따른 도 24의 IC에 대응하는 배치도를 도시한다.
도 26은 본 개시내용의 일부 실시예에 따른 IC 제조 시스템을 운영하는 방법의 순서도이다.
도 27은 본 개시내용의 일부 실시예에 따른 IC 디바이스 설계 시스템의 블록도이다.
도 28은 본 개시내용의 일부 실시예에 따른 IC 제조 시스템 및 그와 관련된 IC 제조 흐름의 블록도이다.
이하의 개시내용은 제공된 특허 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 추가로, 본 개시내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
본 명세서에서 사용된 용어는 일반적으로 본 기술분야 및 각 용어가 사용되는 특정 문맥에서 통상적인 의미를 가진다. 본 명세서에서 논의된 임의의 용어의 예를 포함하여 본 명세서에서의 예의 사용은 예시적인 것이며, 본 개시내용 또는 임의의 예시된 용어의 범위 및 의미를 제한하는 것은 아니다. 마찬가지로, 본 개시는 본 명세서에 제공된 다양한 실시예로 제한되지 않는다.
비록 "제1", "제2" 또는 이와 같은 용어가 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되지 않아야 한다. 이 용어들은 한 요소를 다른 요소와 구별하기 위해 사용된다. 예를 들어, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 실시예의 범위를 벗어나지 않으면서 제1 구성 요소로 명명될 수 있다. 본원에 사용된 용어 "및/또는"은 관련된 열거된 항목 중 하나 이상의 임의의 및 모든 조합을 포함한다.
또한, "아래"(예, underlying, below, lower), "위"(예, overlying, upper) 등의 공간 관계 용어는 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 이해의 용이성을 위해 본 명세서 전반에 걸쳐 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 구조물은 달리 배향될 수 있으며(예를 들어, 90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
시간이 지남에 따라, 점점 더 밀집된 IC는 점점 더 작은 물리적 치수로 제조되며, 이는 IC 설계 및 제조의 어려움을 초래한다. IC 제조 공정은 종종 FEOL(front-end-of-line) 부분, MOL(middle-of-the-line)이라고도 불리는 MEOL(medium-end-of-line) 부분 및 BEOL(back-end-of-line) 부분을 포함하는 것으로 고려된다. FEOL 공정은 IC 제조 공정의 제 1 부분이며, 개별 활성 디바이스가 반도체 웨이퍼 상에 패터닝된다. FEOL 공정은 예를 들어, 사용될 반도체 웨이퍼의 유형 선택, 웨이퍼의 화학-기계적 평탄화 및 세정, 얕은 트렌치 격리(STI; shallow trench isolation) 형성, 웰(well) 형성, 게이트 모듈 형성 및 소스 및 드레인 생성을 포함한다. MEOL 공정은 FEOL 공정 후에 수행되며, 예를 들어 게이트 접촉 형성, UBM(under bump metallization) 공정 등을 포함한다.
BEOL 공정은 트랜지스터, 커패시터, 저항 등과 같은 개별 디바이스가 예를 들어, 금속 라인을 포함하는 비아 및 전도성 트레이스와 상호접속되는 IC 제조 공정의 최종 부분이다. BEOL 공정은 일반적으로 제 1 금속층이 증착될 때 시작되며, 예를 들어, 접촉부, 절연층(또는 유전체층) 및 칩-패키지 연결을 위한 본딩 사이트를 포함한다. 일부 실시예에서, BEOL 공정 동안 몇몇 금속층이 추가된다.
일부 실시예에서, 개선된 IC 설계 및 제조는 예를 들어, BEOL 공정 동안 생성된 금속층의 금속 라인을 포함하는 전도성 트레이스의 패킹 효율을 증가시키는 IC를 위한 배치 설계 시스템 및 방법을 포함한다. 일부 실시예들에서, 모든 금속 라인들은 금속층들 각각 상에서 하나의 방향으로 라우팅되며, 이는 하나 이상의 방향에서 라우팅되는 금속 라인들의 접근법과 비교하여 전도성 트레이스들의 보다 효율적인 패킹을 통해 디바이스의 더 큰 패킹 밀도를 가능하게 한다. 하나 이상의 설계 규칙에 의해 제시된 바와 같이, 하나의 방향으로 라우팅된 금속 라인을 가지는 금속 구조물은 제조 또는 공정 에러의 위험을 감소시키는 규칙적인 패턴을 가지기 때문에, 금속층들 각각 상에서 하나의 방향으로 모든 금속 라인들을 라우팅하는 것은 전도성 트레이스 사이의 피치 요구조건의 완화를 가능하게 한다.
본 개시내용의 다양한 실시예에서, 완전히 독립적인 소스 및 드레인 콘택트 및 게이트 방향을 따라 연장되는 공통 게이트를 가지는 적어도 2개의 FET의 수직 스택이 제공되며, 여기서 각각의 FET는 제1 소스/드레인에서 제2 소스/드레인으로의 하나 이상의 물리적 채널을 가진다. 독립적인 소스 및 드레인 콘택은 하부 트랜지스터의 대응하는 소스/드레인으로부터 게이트 방향을 따라 상부 트랜지스터의 각 소스/드레인이 오프셋됨으로써 가능해진다. 소스/드레인이 게이트 방향을 따라 오프셋되지 않는 접근법과 비교하여, 오프셋 소스/드레인을 포함하는 적층 구조물은 소스/드레인에 대한 액세스를 증가시켜서, 아래 제공된 비제한적인 예에 의해 예시된 바와 같이 라우팅 유연성을 증가시킨다.
예를 들어, 수직 스택 아래에 있는 기판의 표면에 평행한 평면에 배향된 적어도 2개 이상의 채널의 수직 스택이 제공된다. 상술한 구조물과 같이, 2개의 FET가 p형 FET 및 n형 FET 인 경우, p형 FET 및 n형 FET를 포함하는 상보형 FET(CFET) 디바이스는 쉽고 유연하게 설계되고 제조될 수 있다. 일부 실시예들에서, 위에서 논의된 바와 같은 용어 "p형 FET"는 예를 들어, p형 FET의 도핑된 소스 및 드레인 영역에서 예를 들어, 붕소와 같은 p형 도펀트를 포함하는 FET로 지칭되며, 상기 논의된 바와 같은 용어 "n형 FET"는 예를 들어, n형 FET의 도핑된 소스 및 드레인 영역에서 예를 들어, 인 또는 비소와 같은 n형 도펀트를 포함하는 FET로 지칭된다. 또한, IC(또는 "칩") 설계에 사용되는 CFET 디바이스를 나타내는 표준 셀은 상술한 바와 같이 수직 스택 구조물로 인해 축소될 수 있다. 일부 실시예들에서, 위에서 논의된 "표준 셀"이라는 용어는 논리 기반 기능, 저장 기능 등을 제공하도록 구성된 전기적 컴포넌트로서 지칭된다.
FET 및 그 안에 셀 구조물을 포함하는 디바이스가 이하의 다양한 실시예에 따라 제공된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면들 및 예시적인 실시예들을 통해, 유사한 요소들은 이해를 돕기 위해 유사한 참조 번호로 지정된다.
도 1은 본 개시의 일부 실시예에 따른, FET 디바이스(100)에 대응하는 배치 구조물의 사시도의 개략도이다. 또한, FET 디바이스(100) 외에, 도 1은 X 축, Y 축 및 Z 축 방향을 도시한다. 도 1은 다양한 특징들 사이의 일반적인 공간 관계를 설명하기 위한 목적의 FET 디바이스(100)의 단순화된 버전을 도시하며, 다양한 실시예들의 특정 공간 관계는 도 2a 내지 도 2d와 관련하여 아래에서 논의된다.
도 1에 예시적으로 도시된 바와 같이, FET 디바이스(100)는 완전히 독립적 인 소스 및 드레인을 가지는 2개의 FET들(110 및 120)의 수직 스택을 포함한다. FET들(110 및 120)은 FET(110) 위에 놓인 FET(120)에 기초하여 수직으로 적층되는 것으로 간주된다. 다양한 실시예들에서, FET(110) 위에 놓인 FET(120)는 FET(120)와 FET(110) 사이에 하나 이상의 층(미도시)을 포함하는 FET(110) 및/또는 FET 디바이스(100)의 적어도 일부와 직접 접촉하는 FET(120)의 적어도 일부를 포함한다.
일부 실시예들에서, FET들(110 및 120)은 적층 구조물 아래에 있는 기판(미도시) 상에 서로 수직으로 적층된다. FET들(110 및 120)은 수직 방향(예를 들어, Z축 방향을 따라)을 따라 서로 분리된 2개의 나노 시트 또는 2개 이상의 나노 시트(미도시)의 스택에서 형성된다. 일부 실시예에서, FET(110)는 p형 FET이고, FET(120)는 n형 FET이며, 또는 그 반대이며, 따라서 FET 디바이스(100)는 CFET 디바이스이다. 적층 구조물의 하부에 있는 기판은 에피택셜 성장에 적합한 임의의 기판이고/이거나 예를 들어, 실리콘, 실리콘-게르마늄(SiGe) 등을 포함하는 임의의 적합한 결정질 재료로 형성된다.
용어 "나노 시트"는 단일한 단일층 두께 또는 수 개의 단일층 두께이고, 이로써 일부 실시예에서 1 나노미터(nm) 내지 100nm 범위의 두께를 가지고, 예를 들어, 수백 나노미터 내지 수십 미크론의 측면 치수를 가지는 실질적인 2차원 재료를 지칭한다. 일부 실시예에서, 나노 시트 또는 나노 시트 스택은 금속 유사 정의된(MD; metal-like defined) 세그먼트를 정의한다.
다양한 실시예에서, MD 세그먼트는 적어도 하나의 금속층의 일부, 예를 들어, 구리(Cu), 은(Ag), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 주석(Sn), 알루미늄(Al) 또는 IC 구조 요소들 사이에서 낮은 저항 전기적 접속, 즉, 회로 성능에 대해 저항 기반 효과의 하나 이상의 공차 레벨에 대응하는 미리 결정된 임계값 미만의 저항 레벨을 제공하기에 적합한 다른 금속 또는 재료 중 하나 이상을 포함한다.
다양한 실시예에서, MD 세그먼트는 반도체 기판의 섹션 및/또는 예를 들어, 주입 공정에 기초하여 세그먼트가 낮은 저항 레벨을 가지기에 충분한 도핑 레벨을 가지는 에피택셜 층을 포함한다. 다양한 실시예들에서, 도핑된 MD 세그먼트는 실리콘(Si), SiGe, 실리콘 카바이드(SiC), 붕소(B), 인(P), 비소(As), 갈륨(Ga), 전술한 바와 같은 금속, 또는 낮은 저항 레벨을 제공하기에 적합한 다른 재료 중 하나 이상을 포함한다. 일부 실시예에서, MD 세그먼트는 입방 센티미터(cm-3) 당 약 1 * 1016 이상의 도핑 농도를 가지는 도펀트를 포함한다.
도 1에 도시된 바와 같이, FET(120) 아래의 하부 FET인 FET(110)는 수평 방향을 따라(예를 들어, X 축 방향을 따라) 배열된, 제1 소스/드레인(112), 게이트(150) 및 제2 소스/드레인(114)을 포함한다. 게이트(150)는 FET(110)의 제1 소스/드레인(112)과 제2 소스/드레인(114) 사이에 배치되고 미리결정된 방향으로 연장된다. 게이트(150)는 FET(110)의 제1 소스/드레인(112)과 제2 소스/드레인(114) 사이의 채널(116)을 제어하도록 구성된다. 채널(116)뿐만 아니라 제1 소스/드레인(112) 및 제2 소스/드레인(114)은 일부 실시예들에서 도펀트로 형성되는 활성 영역에 의해 구현된다.
예를 들어, FET(110) 위의 더 높은 FET인 FET(120)는 수평 방향을 따라(예를 들어, X 축 방향을 따라), 제1 소스/드레인(122), 게이트(150) 및 제2 소스/드레인(124)을 포함한다. 대안적으로, 게이트(150)는 FET(110 및 120)에 대응하는 공통 게이트로서 배열되고, FET(110 및 120)는 게이트(150)를 공유한다. 유사하게, 게이트(150)는 FET(120)의 제1 소스/드레인(122)과 제2 소스/드레인(124) 사이에 배열된다. 게이트(150)는 FET(120)의 제1 소스/드레인(122)과 제2 소스/드레인(124) 사이의 채널(126)을 제어하도록 구성된다. 채널(126)뿐만 아니라 제1 소스/드레인(122) 및 제2 소스/드레인(124)은 일부 실시예에서 도펀트로 형성되는 활성 영역에 의해 구현된다.
상술한 바와 같이 FET 디바이스(100)의 구조물에서, 게이트(150)에 대한 전기적 콘택은 도 1에 도시된 적층 구조물의 측면을 사용하여 형성될 수 있다. 이는 FET 디바이스(100)로의 접근을 단순화시킨다. 또한, FET 디바이스(100)를 구현하는 표준 셀은 도 1에 도시된 적층 구조물로 인해 축소될 수 있다.
일부 실시예들에서, "소스/드레인"이라는 용어는 소스 영역 또는 드레인 영역일 수 있는 영역으로 지칭된다. 따라서, 도 1에 도시된 바와 같이, FET(110)의 제1 소스/드레인(112)이 소스 영역인 경우, FET(110)의 제2 소스/드레인(114)은 드레인 영역이고, 그 반대도 마찬가지이다. 대응하여, FET(120)의 제1 소스/드레인(122)이 소스 영역일 때, FET(120)의 제2 소스/드레인(124)은 드레인 영역이고, 그 반대도 마찬가지이다.
상술한 바와 같은 FET 디바이스(100)의 구조물은 예시적인 목적으로 제공된다. FET 디바이스(100)의 다양한 구조물이 본 개시의 고려된 범위 내에 있다. 예를 들어, 다양한 실시예에서, FET 디바이스(100)의 구조물은 상술한 바와 같이 게이트(150)에 병렬, 직렬, 또는 병렬 및 직렬의 조합인 추가적인 게이트를 포함하도록 확장된다. 일부 실시예에서, FET(110)는 FET(120) 위에 적층된다.
일부 실시예에서, 도 1에 도시된 바와 같이, FET(120)는 Z축 방향을 따라 FET(110) 바로 위에 적층된다. 예시를 위해, FET(120)의 제1 소스/드레인(122), 채널(126) 및 제2 소스/드레인(124)은, Z축 방향을 따라 각각 FET(110)의 제1 소스/드레인(112), 채널(116) 및 제2 소스/드레인(114) 바로 위에 배치된다. 위에서 논의된 바와 같은 이 구조물은 예시적인 목적을 위해 제공된다. 다양한 구조물이 본 개시의 고려되는 범위 내에 있다. 예를 들어, 다양한 실시예에서, FET(110)의 제1 소스/드레인(112), 제2 소스/드레인(114) 및/또는 채널(116)은 FET(120)의 제1 소스/드레인(122), 제2 소스/드레인(124) 및/또는 채널(126)과 FET 디바이스(100)의 평면도에서 부분적으로 오버랩한다.
도 2a 내지 도 2d는 본 개시내용의 다양한 실시예에 따른 도 1의 전계 효과 트랜지스터 디바이스(100)에 대한 배치 구조물의 다양한 사시도의 개략도이다. 도 2a 내지 도 2d의 다양한 실시예에 따르면, FET(110)의 제1 소스/드레인(112) 및 제2 소스/드레인(114)은 X축 방향을 따라 서로 정렬되거나, 또는 이들이 위치하는 평면상에서 Y축 방향을 따라 오프셋된다. 다양한 실시예들에서, FET(120)의 제1 소스/드레인(122) 및 제2 소스/드레인(124)은 X축 방향을 따라 서로 정렬되거나, 이들이 위치하는 평면 상에서 Y축 방향을 따라 오프셋된다. 도 2a 내지 도 2d에 도시된 각각의 실시예에서 도시된 바와 같이, FET(120)의 제1 소스/드레인(122)은 FET(110)의 제1 소스/드레인(112) 위에 부분적으로 놓이고, 아래 설명된 바와 같이, FET(120)의 제2 소스/드레인(124)은 FET(110)의 제2 소스/드레인(114) 위에 부분적으로 놓인다.
도 2a에 도시된 바와 같이, FET(110)의 제1 소스/드레인(112) 및 제2 소스/드레인(114)은 X축 방향을 따라 볼 때 Y축 방향을 따라 오프셋되고, FET(120)의 제1 소스/드레인(122) 및 제2 소스/드레인(124)은 X축 방향을 따라 볼 때 Y축 방향을 따라 또한 오프셋된다. 또한, 평면도에서, FET(110)의 제1 소스/드레인(112)은 FET(120)의 제1 소스/드레인(122)과 부분적으로 오버랩되고, FET(110)의 제2 소스/드레인(114)은 FET(120)의 제2 소스/드레인(124)과 부분적으로 오버랩된다. X축 및 Z축 방향 모두를 따라 볼 때, FET(110)의 제1 소스/드레인(112)은 음의 Y축 방향으로 FET(120)의 제1 소스/드레인(122)로부터 오프셋되고, FET(110)의 제2 소스/드레인(114)은 양의 Y축 방향으로 FET(120)의 제2 소스/드레인(124)으로부터 오프셋된다. 따라서, 제1 소스/드레인(112) 및 제2 소스/드레인(114)은 평면도에서 반시계 방향과 일치하는 반대 방향으로 FET(110)의 중심으로부터 멀어지도록 연장되고, 제1 소스/드레인(122) 및 제2 소스/드레인(124)은 평면도에서 시계 방향과 일치하는 반대 방향으로 FET(120)의 중심으로부터 멀어지도록 연장된다.
도 2b의 예시에서, FET(110)의 제1 소스/드레인(112) 및 제2 소스/드레인(114)은 X축 방향을 따라 서로 정렬되고, FET(120)의 제1 소스/드레인(122) 및 제2 소스/드레인(124)은 또한 X축 방향을 따라 서로 정렬된다. 또한, 평면도에서, FET(110)의 제1 소스/드레인(112)은 FET(120)의 제1 소스/드레인(122)에 의해 부분적으로 오버랩되고, FET(110)의 제2 소스/드레인(114)은 FET(120)의 제2 소스/드레인(124)에 의해 부분적으로 오버랩된다. X축 및 Z축 방향을 따라 볼 때, FET(110)의 제1 소스/드레인(112)은 음의 Y축 방향으로 FET(120)의 제1 소스/드레인(122)으로부터 오프셋되고, FET(110)의 제2 소스/드레인(114)은 음의 Y축 방향으로 FET(120)의 제2 소스/드레인(124)으로부터 오프셋된다.
도 2a에 도시된 바와 같이, 도 2c의 예시에서, FET(110)의 제1 소스/드레인(112) 및 제2 소스/드레인(114)은 X축 방향을 따라 볼 때 Y축 방향을 따라 오프셋되고, FET(120)의 제1 소스/드레인(122) 및 제2 소스/드레인(124)은 또한 X축 방향을 따라 볼 때 Y축 방향을 따라 오프셋된다. 또한, 도 2a의 실시예에서와 같이, 평면도에서, FET(110)의 제1 소스/드레인(112)은 FET(120)의 제1 소스/드레인(122)과 부분적으로 오버랩되고, FET(110)의 제2 소스/드레인(114)은 FET(120)의 제 소스/드레인(124)과 부분적으로 오버랩된다. 도 2a의 실시예와는 대조적으로, X축 및 Z축 방향 모두를 따라 볼 때, FET(110)의 제1 소스/드레인(112)은 양의 Y축 방향으로 FET(120)의 제1 소스/드레인(122)으로부터 오프셋되고, FET(110)의 제2 소스/드레인(114)은 음의 Y축 방향으로 FET(120)의 제2 소스/드레인(124)으로부터 오프셋된다. 따라서, 제1 소스/드레인(112) 및 제2 소스/드레인(114)은 평면도에서 시계 방향과 일치하는 반대 방향으로 FET(110)의 중심으로부터 멀어지도록 연장되고, 제1 소스/드레인(122) 및 제2 소스/드레인(124)은 평면도에서 반시계 방향과 일치하는 반대 방향으로 FET(120)의 중심으로부터 멀어지도록 연장된다.
도 2d의 예시에서, 도 2b의 실시예는 X축 및 Z축 방향 모두를 따라 볼 때, FET(110)의 제1 소스/드레인(112)이 양의 Y축 방향으로 FET(120)의 제1 소스/드레인(122)으로부터 오프셋되고, FET(110)의 제2 소스/드레인(114)은 양의 Y축 방향으로 FET(120)의 제2 소스/드레인(124)으로부터 오프셋되도록 180도 회전된 것으로 나타나 있다.
다양한 디바이스를 구현하도록, 도 1 및 도 2a 내지 도 2d와 관련하여 아래에서 논의되는 구조물은 도 3a 내지 도 25와 관련하여 아래에 논의되는 비제한적인 예시들에 의해 예시된 바와 같이 사용되도록 사용되거나 수정된다. 이하에서 논의되는 다양한 실시예들에서, FET 디바이스(100)는 표시된 바와 같이, 도 4a, 10, 11a, 18a, 20a, 21a, 22a, 23 및 24에 도시된 회로도에 대응하는 도 3b, 4b, 4c, 5b-5d, 6b-6d, 7b-7d, 8b-8d, 9b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b, 19a-19e, 20a-20f, 21b, 22b 및 25에 도시된 배치도의 사용을 통해 구현된다. 배치도는 도 3a, 5a, 6a, 7a, 8a, 9a, 12a, 13a, 14a, 15a, 16a 및 17a에 도시된 표시된 배치 구조물에 대응하도록 하나 이상의 제조 공정을 통해 형성된 특징들을 적어도 부분적으로 정의하는데 사용될 수 있고, 이로써 각각의 배치 구조물은 FET 디바이스(100)의 하나 이상의 구현을 포함한다. 주어진 배치도 사이의 대응 및 주어진 배치도 특징에 기초하여 형성된 배치 구조 특징을 나타내기 위해, 동일한 참조 부호는 아래에서 논의되는 바와 같이 배치도 및 구조물 묘사 각각에서 사용된다.
도 3a는 본 개시내용의 일부 실시예에 따른 도 2a의 실시예를 포함하는 디바이스(300)에 대응하는 배치 구조물의 사시도의 개략도이다. 도 2a의 실시예와 비교하여 도 3a의 실시예에서, 디바이스(300)는 전도성 트레이스(311-314)를 더 포함한다. 전도성 트레이스(311-314)는 FET(120)의 게이트(150) 및 제1 소스/드레인(122) 및 제2 소스/드레인(124) 위에 배치된다. 전도성 트레이스(311-314)는 제1 미리결정된 방향(표시되지 않음)을 따라 연장되고, 즉, 예시적으로, 게이트(150)가 연장되는 제2 미리 결정된 방향(표시되지 않음)에 수직이다. 디바이스(300)는 대응하는 전도성 트레이스를 대응하는 소스/드레인에 결합하도록 위치된 비아(322, 324, 331, 333, 335 및 337)를 더 포함한다. 예시를 위해, 전도성 트레이스(311)는 비아(322)를 통해 FET(110)의 제1 소스/드레인(112)에 결합되고, 비아(331)를 통해 FET(120)의 제2 소스/드레인(124)에 결합된다. 전도성 트레이스(312)는 비아(335)를 통해 FET(120)의 제2 소스/드레인(124)에 결합된다. 전도성 트레이스(313)는 비아(337)를 통해 FET(120)의 제1 소스/드레인(122)에 결합된다. 전도성 트레이스(314)는 비아(324)를 통해 FET(110)의 제2 소스/드레인(114)에 결합되고, 비아(333)를 통해 FET(120)의 제1 소스/드레인(122)에 결합된다.
디바이스(300)는 도 3a에 도시된 바와 같이, 적어도 하나의 전도성 국부 상호접속부(350)를 더 포함하고, 이는 FET(110)의 대응하는 소스/드레인과 FET(120)의 대응하는 소스/드레인 사이에 배치되고, FET(110)의 대응하는 소스/드레인을 FET(120)의 대응하는 소스/드레인에 결합한다. 도 3a에 도시된 바와 같이, 전도성 국부 상호접속부(350)는 FET(110)의 제2 소스/드레인(114)을 FET(120)의 제2 소스/드레인(124)에 결합한다.
상술한 바와 같이, 전도성 트레이스, 비아 및 전도성 국부 상호접속부의 수는 예시의 목적으로 제공된다. 다양한 수의 전도성 트레이스, 비아 및 전도성 국부 상호접속부가 본 발명의 예상 범위 내에 있다. 예를 들어, 다양한 실시예에서, 도 3a에 도시된 전도성 트레이스(311-314)의 수는 3으로 감소되거나 5로 증가된다.
도 3b는 본 개시내용의 일부 실시예에 따른 도 3a에 도시된 디바이스(300)에 대응하는 배치도(300B)를 도시한다. 도 3b에 도시된 배치도(300B)는 도 3a를 참조하여 아래에서 논의된다. FET(110)가 p형 FET 인 경우, FET(110)의 제1 소스/드레인(112) 및 제2 소스/드레인(114)은 또한 일부 실시예에서, p형 FET에 대한 MD 세그먼트, 전도성 세그먼트 또는 전도성 부분("PMD"로 표시되고 이하에서 PMD 부분으로 지칭됨)으로 지칭된다. FET(120)가 n형 FET 인 경우, FET(120)의 제1 소스/드레인(122) 및 제2 소스/드레인(124)은 또한 일부 실시예에서, n형 FET에 대한 MD 세그먼트, 전도성 세그먼트 또는 전도성 부분("NMD"로 표시되고 이하 NMD 부분으로 지칭됨)으로 지칭된다. 게이트(150)는 일부 실시예에서 폴리실리콘으로 제조되고, 따라서 일부 실시예에서 게이트(150)는 또한 Poly 부분으로 지칭된다. 게이트(150)는 일부 실시예에서, 예를 들어 금속, 합금 등을 포함하는 다른 재료로 제조되므로, 게이트(150)를 위한 상기 재료는 단지 예시적인 목적으로 제공된다. 전도성 트레이스(311-314)는 일부 실시예에서 금속 0(M0) 층에 배치되고, 따라서 일부 실시예에서 전도성 트레이스(311-314)는 또한 M0 부분으로 지칭된다. 일부 실시예에서, M0 부분은 제1 마스크 패턴 및 제2 마스크 패턴으로 이중 패터닝함으로써 한 방향으로 위치된다.
비아(322 및 324)는 상술한 바와 같이 PMD 부분을 대응하는 전도성 트레이스(311 및 314)에 각각 결합하고, 따라서, 비아(322 및 324)는 일부 실시예에서, p형 FET에 대한 비아 부분("PVD"로 표시되고 이하에서 PVD 부분으로 지칭됨)으로 또한 지칭된다. 비아(331 및 333)는 상술한 바와 같이 NMD 부분을 대응하는 전도성 트레이스(311 및 314)에 각각 결합하고, 따라서 비아(331 및 333)는 또한 일부 실시예에서, n형 FET에 대한 비아 부분("NVD”로 표시되고 이하에서 NVD 부분으로 지칭됨)으로 지칭된다. 전도성 국부 상호접속부(350)는 일부 실시예에서 대응하는 PMD 부분들을 대응하는 NMD 부분들에 결합하도록 MD 국부 상호접속부(MDLI)로도 지칭된다.
도 3a 및 도 3b에 도시된 바와 같이, 배치도, 예를 들어 배치도(300B)에서 오버랩하는 특징들은 대응하는 구조물, 예를 들어 디바이스(300)에서 공간적 관계를 가지는 특징들에 대응한다. 예를 들어, 배치도(300B)에서 PMD 부분(114)과 오버랩하는 MDLI(350)는 디바이스(300)의 전도성 세그먼트(114) 위에 놓인 전도성 국부 상호접속부(350)에 대응하고, 배치도(300B)에서 MDLI(350) 및 PMD 부분(114)과 오버랩하는 NMD 부분(124)은 디바이스(300)의 전도성 국부 상호접속부(350) 및 전도성 세그먼트(114) 위에 놓인 전도성 세그먼트(124)에 대응한다.
도 4a는 본 개시내용의 일부 실시예에 따른 IC(400)의 회로도이다. IC(400)의 예시를 위해, p형 금속 산화물 반도체(PMOS) 트랜지스터(P1)의 게이트 단자는 n형 금속 산화물 반도체(NMOS) 트랜지스터(N1)의 게이트 단자에 결합된다. PMOS 트랜지스터(P1)의 소스/드레인 단자는 노드 A1에서 PMOS 트랜지스터(P2)의 소스/드레인 단자에 결합된다. NMOS 트랜지스터(N1)의 소스/드레인 단자는 노드 B1에서 NMOS 트랜지스터(N2)의 소스/드레인 단자에 결합된다. 노드 A1은 도 4a에 도시된 연결(ZA)에 의해 표시된 바와 같이 노드 B1에 추가로 결합된다. 본 개시내용의 실시예에서 노드 A1 및 노드 B1 사이의 연결(ZA)을 포함하는 IC(400)를 구현하기 위해, 배치 설계 및/또는 구조물의 실시예가 도 4a 내지 도 9b를 참조하여 예시된 바와 같이 아래에 제공되고 논의된다.
일부 실시예들에서, IC(400)는 단위 셀 또는 단위 회로로서 사용되며, 단위 셀 또는 단위 회로는 다양한 디바이스들 또는 회로들로 구현하기 위해, 기본 단위로서 또는 디바이스 또는 회로의 일부로서 사용될 수 있다. 대안적으로, 일부 실시예들에서, IC(400)는 예를 들어, 인버터, NAND 게이트, AND-OR-인버트(AOI) 논리 게이트, 플립 플롭 등을 포함하는 다양한 디바이스 또는 회로에서 구현된다. 일부 실시예에서, CPP(contacted poly pitch)는 2 개의 접촉된 (폴리)게이트 사이의 거리로서 지칭된다. 상기 실시예들에 대해, 일부 실시예에서 인버터는 2배의 CPP를 필요로하고, NAND 게이트는 3배의 CPP를 필요로하고, AND-OR-인버트(AOI) 논리 게이트는 5배의 CPP를 필요로 하고, 플립 플롭은 22배의 CPP를 필요로 한다.
도 4b는 본 개시내용의 일부 실시예에 따른 도 4a의 IC(400)에 대응하는 배치도(400B)를 도시한다. 도 4b의 실시예에서, 도 4a의 NMOS 트랜지스터(N1 및 N2)는 도 4a의 PMOS 트랜지스터(P1 및 P2) 상에 적층되도록 구성된다. 예시를 위해, NMD 부분들이 PMD 부분들 위에 배치되고 부분적으로 오버랩되고, NMOS 트랜지스터(N1 및 N2)는 PMOS 트랜지스터(P1 및 P2) 상에 적층된다.
도 4b에 도시된 바와 같이, 게이트(410, 420, 430)는 미리 정해진 방향으로 (표시되지 않음) 연장되도록 배열된다. 전도성 세그먼트들(411, 413 및 415)은 제1 전도성 층에서 PMOS 트랜지스터(P1 및 P2)의 소스/드레인으로서 배열된다. 게이트(410) 및 전도성 세그먼트(411 및 413)는 함께 PMOS 트랜지스터(P1)에 대응한다. 게이트(420) 및 전도성 세그먼트들(413 및 415)은 함께 PMOS 트랜지스터(P2)에 대응한다. 이러한 실시예들에서, PMOS 트랜지스터들(P1 및 P2)은 전도성 세그먼트(413)를 공유하며, 이는 도 4a와 관련하여 위에서 논의된 바와 같이 노드 A1에서 결합되는 PMOS 트랜지스터들(P1 및 P2)에 대응한다.
도 4b에 또한 도시된 바와 같이, 전도성 세그먼트(421, 423, 425)는 NMOS 트랜지스터(N1 및 N2)의 소스/드레인으로서 전도성 세그먼트(411, 413 및 415)가 배열된 제1 층 위에 적층된 제2 전도성 층에 배열된다. 게이트(410)와 전도성 세그먼트(421 및 423)는 함께 NMOS 트랜지스터(N1)에 대응한다. 게이트(430) 및 전도성 세그먼트(421 및 425)는 함께 NMOS 트랜지스터(N2)에 대응한다. 이러한 실시예에서, NMOS 트랜지스터(N1 및 N2)는 전도성 세그먼트(421)를 공유하는데, 이는 도 4a와 관련하여 위에서 논의된 바와 같이 NMOS 트랜지스터(N1 및 N2)가 노드 B1에서 결합되는 것에 대응한다.
도 4b의 실시예에서, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 도 4a와 관련하여 위에서 논의된 바와 같이 PMOS 트랜지스터(P1)의 게이트 단자와 NMOS 트랜지스터(N1)의 게이트 단자의 연결에 대응하는 게이트(410)를 공유한다. 전도성 세그먼트(413)는 전도성 세그먼트(423)에 결합되며, 이는 노드 A1 및 B1의 연결, 즉 도 4a에서 논의된 바와 같이, 연결(ZA)에 대응한다. 대응하여, 노드들(A1 및 B1) 사이의 연결(ZA)을 포함하는 도 4b의 실시예의 일부는 아래에서 더 상세히 논의되는 배치도 및 구조물의 다양한 실시예에 의해 구현된다.
도 4c는 본 개시의 다양한 실시예에 따른 도 4a의 IC(400)에 대응하는 배치도(400C)를 도시한다. 도 4b와 비교하여 도 4c의 실시예에서, PMOS 트랜지스터(P1 및 P2)는 NMOS 트랜지스터(N1 및 N2) 상에 적층되도록 구성된다. 예를 들어, 위에서 논의된 바와 같이, PMD 부분들은 NMD 부분들 위에 배치되고 NMD 부분들과 부분적으로 오버랩되고, 따라서 PMOS 트랜지스터(P1 및 P2)는 NMOS 트랜지스터(N1 및 N2) 상에 적층된다. 그렇지 않으면, 도 4c에 도시된 구성 및 배열은 도 4b에 도시된 것과 유사하고, 따라서 이들은 본 명세서에서 더 상세히 설명되지 않는다. 대응하여, 노드들(A1 및 B1) 사이의 연결(ZA)을 포함하는 도 4c의 실시예의 일부는 아래에서 더 상세히 논의되는 배치 구조들의 다양한 실시예들에 의해 구현된다.
각각의 배치도(400B 및 400C)는 일부 실시예에서 OD(oxide definition) 부분으로도 지칭되는 활성 영역(AA) 부분을 더 포함한다. 도 4b 및 4c에 도시된 바와 같이, 각각의 배치도(400B 및 400C)는 위에서 논의된 바와 같이 채널(116 및/또는 126)에 대응하는 활성 영역을 구현하며, 이는 설명의 편의를 위해 표시되지 않았다.
도 4b 및/또는 도 4c와 관련하여 위에서 논의된 개념을 실현하도록, IC(400)에 대한 배치 구조물이 도 5a, 6a, 7a 및 8a에 도시되어 있다. 이들 배치 구조물에 대응하는 배치도는 각각 아래에서 논의되는 바와 같이 대응하는 도 5b-5d, 6b-6d, 7b-7d 및 8b-8d에 도시되어 있다.
도 5a는 본 개시내용의 일부 실시예에 따른 도 4a의 IC(400)의 일부에 대응하는 배치 구조물(500)의 사시도의 개략도이다. 배치 구조물(500)는 도 2a의 배열과 유사한 배열을 가지는 도 4c에 도시된 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 대응한다. 예를 들어, 전도성 세그먼트(411 및 413)는 X축 방향을 따라 볼 때 Y축 방향을 따라 오프셋되고, 전도성 세그먼트(421 및 423)는 X축 방향을 따라 볼 때 Y축 방향을 따라 또한 오프셋된다. 따라서, 배치 구조물(500)의 일부 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
도 5a에 도시된 바와 같이, 배치 구조물(500)은 도 4c에 도시된 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)와 비교하여 전도성 트레이스(510) 및 비아(522, 524)를 더 포함한다. 전도성 트레이스(510)의 구성은 전술한 바와 같이 전도성 트레이스(311-314)의 구성과 유사하므로, 여기서 더 상세히 설명하지 않는다. 비아(522)는 전도성 세그먼트(421)를 전도성 트레이스(510)에 결합한다. 비아(524)는 전도성 세그먼트(413)를 전도성 트레이스(510)에 결합한다. 일부 실시예에서, 전도성 세그먼트(421 및 413)는 상술한 바와 같이 상이한 층에 배치되기 때문에, 비아(522)의 높이는 비아(524)의 높이보다 더 크다.
상술한 배치 구조물(500)에 의해, NMOS 트랜지스터(N1)의 일 소스/드레인에 대응하는 전도성 세그먼트(421)는 예시를 위해, 오로지 하나의 전도성 트레이스(510)만을 사용하는 PMOS 트랜지스터(P1)의 일 소스/드레인에 대응하는 전도성 세그먼트(413)에 결합된다. 대안적으로, 도 4a에서 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 연결(ZA)을 구현하기 위해, 도 5a에서 노드 A1은 M0 층, 즉 예컨대, 게이트(410) 및 전도성 세그먼트(413)상에서 가장 가까운 금속층인 M0 층에 배치된 전도성 트레이스(510)에 의해 노드 B1에 결합된다. 따라서, 도 4a의 IC(400)에서 연결의 일부를 구현하도록 여러 적층된 층에서의 요소를 사용하는 일부 접근법과 비교하여, 배치 구조물(500)은 IC(400)의 제조에서 보다 용이하게 구현되고, 배치 구조물(500)을 포함하는 IC(400)는 축소될 수 있다.
도 5b는 본 개시내용의 일부 실시예에 따른 도 5a에 도시된 배치 구조물(500)에 대응하는 배치도(500B)를 도시한다. 도 5b에서 도시된 바와 같이, 배치도(500B)의 평면도에서, 게이트(410)는 Poly 부분에 대응하고, 전도성 트레이스(510)는 M0 부분에 대응하고, 비아(522 및 524)는 각각 NVD 및 PVD 부분에 대응하고, 전도성 세그먼트(421 및 413)는 각각 NMD 및 PMD 부분에 대응한다. 도 5b의 예시에서, 노드 A1을 나타내는 PMD 부분(413)은 PVD(524), M0 부분(510) 및 NVD 부분(522)을 통해 노드 B1을 나타내는 NMD 부분(421)에 결합된다.
도 5b에 도시된 배치도(500B)는 Poly 부분을 가로지르고 그 위로 연장하는 3개의 M0 부분을 포함하고, 여기서 3개의 M0 부분 중 하나는 상술한 바와 같이 노드 B1을 나타내는 NMD 부분을 노드 A1을 나타내는 PMD 부분에 결합한다. 도 5b에 도시된 M0 부분의 수는 설명의 목적으로 제공된다. 도 5b에 도시된 다양한 수의 M0 부분은는 본 개시내용의 예상 범위 내에 있다. 예를 들어, 다양한 실시예들이 도 5c 및 도 5d를 참조하여 아래에서 논의된다.
도 5c 및 도 5d는 본 개시내용의 다양한 실시예에 따른 도 5a에 도시된 배치 구조물(500)에 대응하는 각각의 배치도(500C 및 500D)를 도시한다. 다양한 실시예에서, 도 5b의 실시예와 비교하여, 도 5c에 도시된 배치도(500C)는 Poly 부분을 가로지르고 그 위로 연장하는 4개의 M0 부분(510-513)을 포함하고, 여기서 M0 부분(510)은 상술한 바와 같이 노드 B1을 나타내는 NMD 부분을 노드 A1을 나타내는 PMD 부분에 결합한다. 일부 실시예에서, 도 5b의 실시예와 비교하여, 도 5d에 도시된 배치도(500D)는 Poly 부분을 가로지르고 그 위로 연장하는 5개의 M0 부분(510-514)을 포함하고, 여기서 M0 부분(510)은 상술한 바와 같이 노드 B1을 나타내는 NMD 부분(421)을 노드 A1을 나타내는 PMD 부분(413)에 결합한다.
도 6a는 본 개시내용의 일부 실시예에 따른 도 4a의 IC(400)의 일부에 대응하는 배치 구조물(600)의 사시도의 개략도이다. 배치 구조물(600)은 도 2b의 배열과 유사한 배열을 가지는 도4c에 도시된 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 대응하고, 따라서 배치 구조물(600)의 일부 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
도 4a를 참조한 도 6a의 예시에서, 배치 구조물(600)은 게이트(610 및 620), 전도성 세그먼트(631-633 및 641-643) 및 전도성 트레이스(651-653)를 포함한다. 게이트(610 및 620)는 예시를 위해 Y축 방향을 따라 연장되도록 배열된다. 전도성 트레이스(651-653)는 예시를 위해, 게이트(610 및 620) 위에 X축 방향을 따라 연장되도록 배열된다. 전도성 세그먼트(631-633)는 전도성 세그먼트(631 및 632)가 NMOS 트랜지스터(N1)의 소스/드레인으로서 배열되어 있는 제1 전도성 층에 배치된다. 전도성 세그먼트(641-643)는 전도성 세그먼트(641 및 642)가 PMOS 트랜지스터(P1)의 소스/드레인으로서 배열되어 있는 제1 층 상에 적층된 제 2 전도성 층에 배치된다. 일부 실시예에서, 게이트(620)는 더미 게이트로서 지칭되며, 일부 실시예에서, "더미" 게이트는 회로에서 기능을 가지지 않는 MOS 디바이스용 게이트로서 전기적으로 연결되지 않은 것으로 지칭된다.
전도성 세그먼트(641-643)는 각각 전도성 세그먼트(631-633) 위에 배치되고 전도성 세그먼트(631-633)와 부분적으로 중첩된다. 게이트(610) 및 전도성 세그먼트(641, 642)는 함께 PMOS 트랜지스터(P1)에 대응한다. 게이트(610)와 전도성 세그먼트(631, 632)는 함께 NMOS 트랜지스터(N1)에 대응한다. 전도성 세그먼트(642)는 또한 도 4a과 관련하여 위에서 논의된 바와 같이 노드 A1에 대응하고, 전도성 세그먼트(631)는 또한 도 4a와 관련하여 위에서 논의된 바와 같이 노드 B1에 대응한다.
도 5a에서 도시된 배치 구조물(500)과 비교하여, 도 6a의 예시에서, 전도성 세그먼트(641 및 642)는 게이트(610)에 대해 서로 대향하여 배치된다. 전도성 세그먼트(631 및 632)는 또한 게이트(610)에 대해 서로 대향하여 배치된다. 또한, 전도성 세그먼트(642 및 643)는 게이트(620)에 대해 서로 대향하여 배치되고, 전도성 세그먼트(632 및 633)는 게이트(620)에 대해 서로 대향하여 배치된다.
도 6a에 또한 도시된 바와 같이, 배치 구조물(600)은 비아(662, 664, 672 및 674) 및 전도성 국부 상호접속부(685)를 더 포함한다. 비아(662)는 전도성 세그먼트(631)를 전도성 트레이스(651)에 결합한다. 비아(664)는 전도성 세그먼트(633)를 전도성 트레이스(651)에 결합한다. 비아(672)는 전도성 세그먼트(642)를 전도성 트레이스(653)에 결합한다. 비아(674)는 전도성 세그먼트(643)를 전도성 트레이스(653)에 결합한다. 전도성 국부 상호접속부(685)는 전도성 세그먼트(633)를 전도성 세그먼트(643)에 결합한다. 일부 실시예에서, 비아(662 및 664)의 높이는, 상술한 바와 같이 동일한 M0 층의 전도성 트레이스에 결합되는 상이한 층들에서의 전도성 세그먼트에 대해, 비아(672 및 674)의 높이보다 크다. 일부 실시예에서, 전도성 국부 상호접속부(685)의 높이는 비아(662 및 664) 및/또는 비아(672 및 674)의 높이와는 상이하다.
도 4a의 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 연결(ZA)을 구현하기 위해, 도 6a의 화살표에 의해 표시된 바와 같이, NMOS 트랜지스터(N1)의 일 소스/드레인에 대응하는 전도성 세그먼트(631)는 비아(662), 전도성 트레이스(651), 비아(664), 전도성 세그먼트(633), 전도성 국부 상호접속부(685), 전도성 세그먼트(643), 비아(674), 전도성 트레이스(653), 비아(672)를 통해 PMOS 트랜지스터(P1)의 일 소스/드레인에 대응하는 전도성 세그먼트(642)에 결합된다. 따라서, 노드 A1는 예를 들어, 게이트(610, 620) 및 전도성 세그먼트(641-643) 상에서 가장 가까운 금속층인 M0 층 내에 배치된 전도성 트레이스(651, 653)에 의해 노드 B1에 결합된다.
도 6b는 본 개시내용의 일부 실시예에 따른 도 6a에 도시된 배치 구조물(600)에 대응하는 배치도(600B)를 도시한다. 도 6b에 도시된 바와 같이, 배치도(600B)의 평면도에서, 게이트(610 및 620)는 상이한 Poly 부분에 대응하고, 전도성 트레이스(651-653)는 상이한 M0 부분에 대응하고, 비아(662 및 664)는 상이한 NVD 부분에 대응하고, 비아(672 및 674)는 상이한 PVD 부분에 대응하고, 전도성 세그먼트(631-633)는 상이한 NMD 부분에 대응하고, 전도성 세그먼트(641-643)는 상이한 PMD 부분에 대응하고, 전도성 국부 상호접속부(685)는 MDLI 부분에 대응한다. 도 6b의 배치 설계에서, 노드 B1을 나타내는 제1 NMD 부분(예를 들어, 전도성 세그먼트(631))는 제1 NVD 부분(예를 들어, 비아(662)), 제1 M0 부분(예를 들어, 전도성 트레이스(651)), 제2 NVD 부분(예를 들어, 비아(664)), 제2 NMD 부분(예를 들어, 전도성 세그먼트(633)), MDLI 부분(예를 들어, 전도성 국부 상호접속부(685)), 제1 PMD 부분(예를 들어, 전도성 세그먼트(643)), 제1 PVD 부분(예를 들어, 비아(674)), 제2 M0 부분(예를 들어, 전도성 트레이스(653)), 제2 PVD 부분(예를 들어, 비아(672))를 통해 순차적으로 노드 A1을 나타내는 제2 PMD 부분(예를 들어, 전도성 세그먼트(642))에 결합된다.
도 6b에 도시된 배치도(600B)는 Poly 부분을 가로지르고 그 위로 연장되는 3개의 M0 부분을 포함하고, 여기서 3개의 M0 부분 중 2개는 앞서 논의된 바와 같이, 노드 B1을 나타내는 NMD 부분을 노드 A1을 나타내는 PMD 부분에 결합시키도록 함께 결합된다. 도 6b에 도시된 M0 부분의 수는 예시적인 목적으로 제공된다. 도 6b에 도시된 다양한 수의 M0 부분은 본 개시내용의 예상된 범위 내에 있다. 예를 들어, 다양한 실시예들이 도 6c 내지 도 6d를 참조하여 아래에서 논의된다.
본 개시내용의 다양한 실시예에 따라, 도 6c 및 6d는 도 6a에 도시된 배치 구조물(600)에 기초하여 각각의 배치도(600C 및 600D)을 도시한다. 다양한 실시예에서, 도 6b의 실시예와 비교하여, 도 6c에 도시된 배치도(600C)는 Poly 부분을 가로지르고 그 위로 연장하는 4개의 M0 부분(651 내지 654)을 포함하고, 여기서 M0 부분(651 및 654)은 앞서 논의된 바와 같이, 노드 B1을 나타내는 NMD 부분(631)을 노드 A1을 나타내는 PMD 부분(642)에 결합시키기 위해 함께 결합된다. 일부 실시예에서, 도 6b의 실시예와 비교하여, 도 6d에 도시된 배치도(600D)는 Poly 부분을 가로지르고 그 위로 연장하는 5개의 M0 부분(651-655)을 포함하고, 여기서 M0 부분(651 및 655)은 앞서 논의된 바와 같이, 노드 B1을 나타내는 NMD 부분(631)을 노드 A1을 나타내는 PMD 부분(642)에 결합시키기 위해 함께 결합된다.
본 개시내용의 다양한 실시예에 따라, 도 7a는 도 4a의 IC(400)의 일부에 대응하는 배치 구조물(700)의 사시도의 개략도이다. 배치 구조물(700)은 도 2b의 배열과 유사한 배열을 가지는 도 4c에 도시된 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 대응한다. 배치 구조물(700)은 도 6a의 것들에 대응하는 유사한 부분들을 포함하므로, 따라서 배치 구조물(700)의 대응하는 부분은 더 상세히 설명되지 않는다.
도 7a의 예시에서, 도 6a의 실시예와 비교하여, 비아(664 및 674) 및 전도성 국부 상호접속부(685)는 배치 구조물(700)에 포함되지 않는다. 배치 구조물(700)은 비아(712 및 714)를 더 포함한다. 비아(712 및 714)는 게이트(620) 상에 배열되고 전도성 트레이스(651 및 653) 각각을 게이트(620)에 결합시킨다. 일부 실시예에서, 비아(712 및 714)의 높이는 비아(672)의 높이와 동일하며, 비아(662)의 높이와는 상이하다.
도 7a의 화살표에 의해 나타난 바와 같이, 도 4a의 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 연결(ZA)을 구현하기 위해, NMOS 트랜지스터(N1)의 일 소스/드레인에 대응하는 전도성 세그먼트(631)가 비아(662), 전도성 트레이스(651), 비아(712), 게이트(620), 비아(714), 전도성 트레이스(653), 비아(672)를 통해 PMOS 트랜지스터(P1)의 일 소스/드레인에 대응하는 전도성 세그먼트(642)에 결합된다. 따라서, 노드 A1는 게이트(620) 및 전도성 트레이스(651 및 653)에 의해 노드 B1에 결합된다.
도 7b는 본 개시내용의 일부 실시예에 따른 도 7a에 도시된 배치 구조물(700)에 대응하는 배치도(700B)를 도시한다. 도 7b에 도시된 바와 같이, 도 6b와 비교하여 배치도(700B)의 평면도에서, 비아(712 및 714)가 포함되고 상이한 VG 부분에 대응한다. 도 7b의 배치도(700B)에서, 노드 B1을 나타내는 NMD 부분(예를 들어, 전도성 세그먼트(631))는 NVD 부분(예를 들어, 비아(662)), 제1 M0 부분(예를 들어, 전도성 트레이스(651)), 제1 VG 부분(예를 들어, 비아(712)), Poly 부분(예를 들어, 게이트(620)), 제2 VG 부분(예를 들어, 비아(714)), 제2 M0 부분(예를 들어, 전도성 트레이스(653)), PVD 부분(예를 들어, 비아(672))를 통해 순차적으로 노드 A1을 나타내는 PMD 부분(예를 들어, 전도성 세그먼트(642))에 결합된다.
도 7b에 도시된 배치도(700B)는 Poly 부분을 가로지르고 그 위로 연장하는 3개의 M0 부분을 포함하고, 여기서 3개의 M0 부분 중 2개는 앞서 논의된 바와 같이, 노드 B1을 나타내는 NMD 부분을 노드 A1을 나타내는 PMD 부분에 결합시키도록 함께 결합된다. 도 7b에 도시된 M0 부분의 수는 예시적인 목적으로 제공된다. 도 7b에 도시된 다양한 수의 M0 부분은 본 발명의 예상된 범위 내에 있다. 예를 들어, 다양한 실시예들이 도 7c 및 7d를 참조하여 아래에서 논의된다.
도 7c 및 도 7d는 본 개시내용의 다양한 실시예에 따라 도 7a에 도시된 배치 구조물(700)에 기초한 각각의 배치도(700C 및 700D)를 도시한다. 다양한 실시예에서, 도 7b의 실시예와 비교하여, 도 7c에 도시된 배치도(700C)는 Poly 부분을 가로지르고 그 위로 연장하는 4개의 M0 부분(651 내지 654)을 포함하고, 여기서 M0 부분(651 및 654)은 앞서 논의한 바와 같이, 노드 B1을 나타내는 NMD 부분(631)을 노드 A1을 나타내는 PMD 부분(642)에 결합시키기 위해 함께 결합된다. 일부 실시예에서, 도 7b의 실시예와 비교하여, 도 7d에 도시된 배치도(700D)는 Poly 부분을 가로지르고 그 위로 연장하는 5개의 M0 부분(651-655)을 포함하고, 여기서 M0 부분(651 및 655)은 노드 B1을 나타내는 NMD 부분(631)을 노드 A1을 나타내는 PMD 부분(642)에 결합시키기 위해 함께 결합된다.
도 8a는 본 개시내용의 다양한 실시예에 따른 도 4a의 IC(400)의 일부에 대응하는 배치 구조물(800)의 사시도의 개략도이다. 배치 구조물(800)은 도 2b의 배열과 유사한 배열을 가지는 도 4c에 도시된 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 대응한다. 배치 구조물(800)은 또한 도 7a의 것에 대응하는 유사한 부분을 포함하므로, 따라서 배치 구조물(800)의 대응 부분은 더 상세히 설명되지 않는다.
도 7a의 실시예와 비교하여 도 8a의 예시에서, 비아(712 및 714)는 배치 구조물(800)에 포함되지 않는다. 배치 구조물(800)은 전도성 트레이스(850) 및 비아(852 및 854)를 더 포함한다. 전도성 트레이스(850)는 예시를 위해, Y 축 방향을 따라 전도성 트레이스(651-653)의 상부 및 전도성 트레이스(651-653)에 걸쳐 연장되도록 배치된다. 비아(852 및 854)는 각각 전도성 트레이스(651 및 653) 상에 배치된다. 비아(852 및 854)는 전도성 트레이스(651 및 653)를 각각 전도성 트레이스(850)에 결합시킨다.
일부 실시예에서, 전도성 트레이스(850)는 일부 실시예에서 금속 1(M1) 층에 배치되고, 따라서 일부 실시예에서 전도성 트레이스(850)는 M1 부분으로도 또한 지칭된다. 일부 실시예에서, 비아(852 및 854)의 높이는 비아(672)의 높이와 동일하다. 일부 다른 실시예에서, 비아(852 및 854)의 높이는 비아(672)의 높이와 상이하다.
도 8a의 화살표로 나타낸 바와 같이, 도 4a의 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 연결(ZA)을 구현하기 위해, NMOS 트랜지스터(N1)의 일 소스/드레인에 대응하는 전도성 세그먼트(631)는 비아(662), 전도성 트레이스(651), 비아(852), 전도성 트레이스(850), 비아(854), 전도성 트레이스(653), 비아(672)를 통해 PMOS 트랜지스터(P1)의 일 소스/드레인에 대응하는 전도성 세그먼트(642)에 결합된다. 따라서, 노드 A1은 전도성 트레이스(651 및 653) 및 전도성 트레이스(651 및 653) 위에 배치된 전도성 트레이스(850)에 의해 노드 B1에 결합된다.
도 8b는 본 개시내용의 일부 실시예에 따른 도 8a에 도시된 배치 구조물(800)에 대응하는 배치도(800B)를 도시한다. 도 8b의 예시와 같이, 도 7b와 비교한 배치도(800B)의 평면도에서, 비아(852 및 854)가 포함되고 상이한 VIA1 부분에 대응한다. 전도성 트레이스(850)는 M1 부분에 대응한다. 도 8b의 배치 설계에서, 노드 B1을 나타내는 NMD 부분(예를 들어, 전도성 세그먼트(631))는 NVD 부분(예를 들어, 비아(662)), 제1 M0 부분(예를 들어, 전도성 트레이스(651)), 제1 VIA1 부분(예를 들어, 비아(852)), M1 부분(예를 들어, 전도성 트레이스(850)), 제2 VIA1 부분(예를 들어, 비아(854)), 제 2 M0 부분(예를 들어, 전도성 트레이스(653)), PVD 부분(예를 들어, 비아(672))를 통해 순차적으로 노드 A1을 나타내는 PMD 부분(예를 들어, 전도성 세그먼트(642))에 결합된다.
일부 실시예에서, 도 8b의 배치 설계는 Poly 부분을 가로지르고 그 위로 연장되는 3개의 M0 부분을 포함하고, 여기서 3개의 M0 부분 중 2개는 앞서 논의된 바와 같이, 노드 B1을 나타내는 NMD 부분을 노드 A1을 나타내는 PMD 부분에 결합시키도록 함께 결합된다. 도 8b에 도시된 M0 부분의 수는 예시적인 목적으로 제공된다. 도 8b에 도시된 다양한 수의 M0 부분은 본 발명의 예상된 범위 내에 있다. 예를 들어, 다양한 실시예들이 도 8c 및 도 8d를 참조하여 아래에서 논의된다.
도 8c 및 도 8d는 본 개시내용의 다양한 실시예에 따라, 도 8a에 도시된 배치 구조물(800)에 기초한 각각의 배치도(800C 및 800D)를 도시한다. 다양한 실시예에서, 도 8b의 실시예와 비교하여, 도 8c에 도시된 배치도(800C)는 Poly 부분을 가로지르고 그 위로 연장하는 4개의 M0 부분(651 내지 654)을 포함하고, 여기서 M0 부분(651 및 654)은 앞서 논의한 바와 같이, 노드 B1을 나타내는 NMD 부분(631)을 노드 A1을 나타내는 PMD 부분(642)에 결합시키도록 서로 결합된다. 일부 실시예에서, 도 8b의 실시예와 비교하여, 도 8d에 도시된 배치도(800D)는 Poly 부분을 가로지르고 그 위로 연장하는 5개의 M0 부분(651 내지 655)을 포함하고, 여기서 M0 부분(651 및 655)은 앞서 논의한 바와 같이, 노드 B1을 나타내는 NMD 부분(631)을 노드 A1을 나타내는 PMD 부분(642)에 결합시키도록 서로 결합된다.
도 9a는 본 개시내용의 일부 실시예에 따른, 게이트 회로에 대응하는 배치 구조물(900)의 사시도의 개략도이다. 일부 실시예들에서, 배치 구조물(900)은 AND-OR-INVERT-22(AOI22) 게이트 회로에 대응한다. 일부 실시예에서, AOI22 게이트 회로는 2개의 AND 게이트 및 NOR 게이트의 기능을 가지는 회로를 포함한다. 대안적으로, 2개의 AND 게이트 및 NOR 게이트는 함께 AOI22 게이트 회로의 논리적 표현을 형성한다. 각각의 AND 게이트는 2개의 입력 및 출력을 포함하고, 각각의 AND 게이트의 출력은 NOR 게이트의 2개의 입력 중 하나에 결합된다.
동작에서, NOR 게이트로의 로직 하이(logic high) 입력은 NOR 게이트로 하여금 로직 로우(logic low) 출력을 제공하게 한다. 2개의 AND 게이트 중 하나가 로직 하이 출력을 제공하도록, 해당 AND 게이트에 대한 두 입력은 모두 로직 하이이다. 2개의 AND 게이트 중 하나에 대한 로직 로우 입력은 AND 게이트가 NOR 게이트에 로직 로우 출력을 제공하게 하고, 따라서 다른 AND 게이트가 NOR 게이트의 출력을 제어 할 수 있게 한다. 따라서, AOI22 게이트 회로에 대한 입력은 2개의 AND 게이트에 의해 나눠지고, 하나의 AND 게이트에 대한 입력 및 다른 AND 게이트에 대한 입력으로 지칭된다. 일부 실시예들에서, AOI22 게이트 회로는 예시를 위해, 위에서 논의된 바와 같이 4쌍의 CFET를 포함하는 8개의 트랜지스터에 의해 구현된다.
상술한 바와 같이, 4쌍의 CFET에 의해 구현되는 AOI22 게이트 회로의 실시예에서, 4개의 p형 FET(표시되지 않음) 및 4개의 n형 FET(표시되지 않음)에 대응하는 배치 구조물(900)이 도 9a에서 예시를 위해 제공된다. 도 9a에 예시적으로 도시된 바와 같이, 배치 구조물(900)은 게이트(911-914) 및 전도성 세그먼트(921-925 및 931-935)를 포함한다. 예시를 위해, 게이트(911) 및 전도성 세그먼트(921 및 922)는 함께 제1 n형 FET에 대응한다. 게이트(912) 및 전도성 세그먼트(922 및 923)는 함께 제2 n형 FET에 대응한다. 게이트(913) 및 전도성 세그먼트(923 및 924)는 함께 제3 n형 FET에 대응한다. 게이트(914) 및 전도성 세그먼트(924 및 925)는 함께 제4 n형 FET에 대응한다. 게이트(911)와 전도성 세그먼트(931 및 932)는 함께 제 1p형 FET에 대응한다. 게이트(912) 및 전도성 세그먼트(932 및 933)는 함께 제2 p형 FET에 대응한다. 게이트(913)와 전도성 세그먼트(933 및 934)는 함께 제3 p형 FET에 대응한다. 게이트(914) 및 전도성 세그먼트(934 및 935)는 함께 제4 p형 FET에 대응한다. 전도성 세그먼트(924)는 배치 구조물(900)에서, n형 FET에 대한 다른 전도성 세그먼트로부터 오프셋 위치되도록 배열되고, 전도성 세그먼트(934)는 p형 FET에 대한 다른 전도성 세그먼트로부터 오프셋 위치되도록 배열된다.
제2 및 제3 n형 FET 각각의 일 소스/드레인에 대응하는 전도성 세그먼트(923)는 또한 노드 B1X(도 4a의 노드 B1과 유사함)에 대응하고, 비아(950), 전도성 트레이스(960), 비아(970)를 통해 제3 및 제4 p형 FET 각각의 일 소스/드레인에 대응하는 전도성 세그먼트(934) 및 노드 A1X(도 4a의 노드 A1과 유사함)에 결합되며, 도 5a에 도시된 바와 같이 배치 구조물(500)과 유사하게 배열된다. 앞서 논의된 구성들에 의해, 배치 구조물(900)은 도 4a 내지 도 4c와 관련하여 위에서 논의된 것과 유사한 전기적 연결을 지원하며, 이로써 IC(400)와 관련하여 앞서 논의한 이점들을 실현할 수 있다.
도 9b는 본 개시내용의 일부 실시예에 따른 도 9a에 도시된 배치 구조물(900)에 대응하는 배치도(900B)를 도시한다. 도 9b에 예시된 바와 같이, 배치도(900B)의 평면도에서, 게이트(911-914)는 상이한 Poly 부분에 대응하고, 전도성 트레이스(960)는 M0 부분에 대응하고, 비아(950 및 970)는 각각 NVD 및 PVD 부분에 대응하고, 전도성은 세그먼트(921-925)는 상이한 NMD 부분에 대응하고, 전도성 세그먼트(931-935)는 상이한 PMD 부분에 대응한다. 도 9b의 배치도(900B)에서, 노드 B1X를 나타내는 제1 NMD 부분(예를 들어, 전도성 세그먼트(923))는 NVD 부분(예를 들어, 비아(950)), M0 부분(예를 들어, 전도성 트레이스(960)), PVD 부분(예를 들어, 비아(970))를 통해 노드 A1X를 나타내는 PMD 부분(예를 들어, 전도성 세그먼트(934))에 순차적으로 결합된다.
앞서 논의한 바와 같이, 도 9a에 도시된 배치 구조물(900) 및 AOI22 게이트 회로를 구현하기 위해 사용된 도 9b에 도시된 대응하는 배치도(900B)는 예시적인 목적으로 제공된다. 다양한 배치 구조 및 설계가 본 발명의 예상된 범위 내에 있다. 예를 들어, 각각의 배치 구조들(600, 700 및 800) 및 대응하는 배치 설계는 상술한 바와 같이 AOI22 게이트 회로에서 구현될 수 있다.
도 10은 본 개시내용의 일부 실시예에 따른 전송 게이트 회로(1000)의 회로도이다. 도 10의 예시에서, PMOS 트랜지스터(P3)는 게이트 단자(A3), 드레인(D) 단자 및 소스(S) 단자를 포함한다. NMOS 트랜지스터(N3)는 게이트 단자(B4), D 단자 및 S 단자를 포함한다. PMOS 트랜지스터(P3)의 S 단자는 NMOS 트랜지스터(N3)의 D 단자에 결합되어 제1 트랜지스터 쌍을 형성한다. PMOS 트랜지스터(P4)는 게이트 단자(B3), D 단자 및 S 단자를 포함한다. NMOS 트랜지스터(N4)는 게이트 단자(A4), D 단자 및 S 단자를 포함한다. PMOS 트랜지스터(P4)의 D 단자는 제2 트랜지스터 쌍을 형성하도록 NMOS 트랜지스터(N4)의 S 단자에 결합된다.
PMOS 트랜지스터(P3)의 게이트 단자(A3)는 NMOS 트랜지스터(N4)의 게이트 단자(A4)에 결합된다. PMOS 트랜지스터(P4)의 게이트 단자(B3)는 NMOS 트랜지스터(N3)의 게이트 단자(B4)에 결합된다. 전송 게이트 회로(1000)로서 동작하기 위해, 도 10에 도시된 바와 같이 연결(ZB)을 표시하도록, OS 트랜지스터(P3)의 S 단자 및 NMOS 트랜지스터(N3)의 D 단자는 PMOS 트랜지스터(P4)의 D 단자 및 NMOS 트랜지스터(N4)의 S 단자에 결합된다. 일부 실시예들에서, 전송 게이트 회로(1000)는 단일 셀에있다. 본 개시의 실시예에서 연결(ZB)을 포함하는 전송 게이트 회로(1000)를 구현하기 위해, 배치 설계 및/또는 구조물의 실시예가 아래에서 더 상세히 논의되는 바와 같이 제공된다.
도 11a는 본 개시내용의 일부 실시예에 따른 도 10의 전송 게이트 회로(1000)와 동등한 IC(1100)의 회로도이다. 도 11a의 예시에서, 도 10과 비교하여, IC(1100)는 PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N5)를 더 포함한다. PMOS 트랜지스터(P5)의 게이트 단자(표시되지 않음)는 NMOS 트랜지스터(N3)의 게이트 단자(B4)에 결합되고, NMOS 트랜지스터(N5)의 게이트 단자(표시되지 않음)는 PMOS 트랜지스터(P4)의 게이트 단자(B3)에 결합된다. PMOS 트랜지스터(P5)의 소스 단자(표시되지 않음)는 PMOS 트랜지스터(P3)의 드레인 단자에 결합된다. NMOS 트랜지스터(N5)의 소스 단자(표시되지 않음)는 NMOS 트랜지스터(N4)의 드레인 단자에 결합된다. 노드 P5S 및 P5S'에 대응하는 PMOS 트랜지스터(P5)의 소스 및 드레인 단자는 PMOS 트랜지스터(P5)가 동작하지 않도록 단락 회로 구성으로 함께 결합된다. 노드 N5S 및 N5S'에 대응하는 NMOS 트랜지스터(N5)의 소스 및 드레인은 NMOS 트랜지스터(N5)가 작동하지 않도록 단락 회로 구성으로 함께 결합된다. PMOS 트랜지스터(P3-P5)와 NMOS 트랜지스터(N3-N5)의 연결로, 도 11a에 도시된 바와 같이, IC(1100)는 도 10의 전송 게이트 회로(1000)와 동등한 회로로서 동작할 수 있다.
도 11b는 본 개시내용의 일부 실시예에 따른 도 11a의 IC(1100)에 대응하는 배치도(1100B)를 도시한다. 도 11b의 실시예에서, 도 11a의 PMOS 트랜지스터(P3-P5)는 도 11a의 NMOS 트랜지스터(N3-N5) 상에 적층되도록 구성된다. 예시를 위해, PMD 부분들이 각각 NMD 부분들 위에 배치되고 NMD 부분들과 부분적으로 오버랩된 채로, PMOS 트랜지스터들(P3-P5)은 NMOS 트랜지스터들(N3-N5) 상에 적층된다. 일부 실시예에서, 도 11a의 PMOS 트랜지스터(P3-P5)는 NMOS 트랜지스터(N3-N5) 아래에 적층된다.
도 11b에 예시된 바와 같이, 게이트(1110, 1120, 1130)는 미리 정해진 방향(표시되지 않음)으로 연장되도록 배열된다. 전도성 세그먼트(1111, 1113, 1115 및 1117)는 제 1 전도성 층에서 PMOS 트랜지스터(P3-P5)의 소스/드레인으로서 배열된다. 게이트(1110) 및 전도성 세그먼트(1111 및 1113)는 함께 PMOS 트랜지스터(P3)에 대응한다. 게이트(1120) 및 전도성 세그먼트(1113 및 1115)는 함께 PMOS 트랜지스터(P4)에 대응한다. 게이트(1130) 및 전도성 세그먼트(1111 및 1117)는 함께 PMOS 트랜지스터(P5)에 대응한다. 이러한 실시예에서, PMOS 트랜지스터(P3 및 P4)는 서로 결합된 PMOS 트랜지스터(P3 및 P4)에 대응하는 전도성 세그먼트(1113)를 공유하고, PMOS 트랜지스터(P3 및 P5)는 서로 결합된 PMOS 트랜지스터(P3 및 P5)에 대응하는 전도성 세그먼트(1111)를 공유한다.
도 11b에 추가로 도시된 바와 같이, 전도성 세그먼트(1121, 1123, 1125, 1127)는 NMOS 트랜지스터(N3-N5)의 소스/드레인으로서 전도성 세그먼트(1111, 1113, 1115, 1117)가 배열된 제1 층 아래에 적층된 제2 전도성 층에 배열된다. 게이트(1110) 및 전도성 세그먼트들(1121, 1123)은 함께 NMOS 트랜지스터(N4)에 대응한다. 게이트(1130) 및 전도성 세그먼트(1123 및 1125)는 함께 NMOS 트랜지스터(N3)에 대응한다. 게이트(1120) 및 전도성 세그먼트(1121, 1127)는 함께 NMOS 트랜지스터(N5)에 대응한다. 이러한 실시예에서, NMOS 트랜지스터(N3 및 N4)는 서로 결합된 NMOS 트랜지스터(N3 및 N4)에 대응하는 전도성 세그먼트(1123)를 공유하고, NMOS 트랜지스터(N4 및 N5)는 서로 결합된 NMOS 트랜지스터(N4 및 N5)에 대응하는 전도성 세그먼트(1121)를 공유한다.
도 11b에 도시된 바와 같이, NMOS 트랜지스터(N3)와 함께 PMOS 트랜지스터(P5)의 배치도(1100B)는 도 2b에 도시된 배치 구조물에 대응하고, NMOS 트랜지스터(N5)와 함께 PMOS 트랜지스터(P4)의 배치 설계는 도 2d에 도시된 배치 구조물에 대응한다. 도 11b에 도시된 배치도(1100B)는 예시적인 목적으로 제공된다. 도 11a의 IC(1100)를 위한 다양한 배치 설계가 본 개시내용의 고려된 범위 내에 있다. 예를 들어, 다양한 실시예에서, NMOS 트랜지스터(N3)와 함께 PMOS 트랜지스터(P5)의 배치 설계는 도 2a에 도시된 배치 구조물에 대응하고, NMOS 트랜지스터(N5)와 함께 PMOS 트랜지스터(P4)의 배치 설계는 도 2c에 도시된 배치 구조물에 대응한다.
예시를 위해, 게이트(1110)는 PMOS 트랜지스터(P3)의 게이트 단자(A3) 및 NMOS 트랜지스터(N4)의 게이트 단자(A4)에 대응하고, 게이트(1120)는 PMOS 트랜지스터(P4)의 게이트 단자(B3)에 대응하고, 게이트(1130)는 NMOS 트랜지스터(N3)의 게이트 단자(B4)에 대응한다. 이러한 실시예에서, PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N4)는 게이트(1110)를 공유하며, 이는 도 11a에 도시된 바와 같이 게이트 단자(A3 및 A4)의 연결에 대응한다. 전도성 세그먼트(1113)는 전도성 세그먼트(1123)에 결합되며, 이는 도 11a에 도시된 바와 같이 연결(ZB)에 대응한다. 게이트(1120)는 게이트(1130)에 결합되며, 이는 도 11a에 도시된 바와 같이 게이트 단자(B1 및 B2)의 연결(BX)에 대응한다.
도 11b과 관련하여 위에서 논의된 개념들을 실현하기 위해, IC(1100)의 배치 구조물이 도 12a, 13a, 14a, 15a, 16a 및 17a)에 도시되어 있다. 이들 배치 구조물에 대응하는 배치도는 각각 아래에서 논의되는 도 12b, 13b, 14b, 15b, 16b 및 17b에 또한 도시되어 있다.
도 12a는 본 개시내용의 일부 실시예에 따라, 도 11b에 도시된 배치도(1100B)의 변형에 기초하여 도 11a의 IC(1100)에 대응하는 배치 구조물(1200)의 사시도의 개략도이다. 배치 구조물(1200)은 도 11b에 도시된 배치도(1100B)에 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다. 도 12a의 예시에서, 도 11b에 도시된 PMOS 트랜지스터(P3-P5) 및 NMOS 트랜지스터(N3-N5)와 비교하여, 전도성 세그먼트(1113 및 1115) 각각은 음의 Y축 방향으로 오프셋되고, 전도성 세그먼트(1121 및 1127) 각각은 양의 Y축 방향으로 오프셋되고, 배치 구조물(1200)은 전도성 트레이스(1201-1206) 및 비아(1211-1219)를 더 포함한다. 일부 실시예에서, 전도성 트레이스(1201-1206)는 M0 층에 배치된다.
NMOS 트랜지스터(N4)와 함께 PMOS 트랜지스터(P3)에 대응하는 배치 구조물은 도 5a의 그것과 유사한 배열을 가진다. 예시를 위해, 비아(1211)는 전도성 세그먼트(1123)를 전도성 트레이스(1201)에 결합시키고, 비아(1212)는 전도성 세그먼트(1113)를 전도성 트레이스(1201)에 결합시킨다. 따라서, NMOS 트랜지스터(N4)의 일 소스/드레인에 대응하는 전도성 세그먼트(1123)는 예시를 위해, 단지 하나의 전도성 트레이스(1201)를 사용하여, PMOS 트랜지스터(P3)의 일 소스/드레인에 대응하는 전도성 세그먼트(1113)에 결합된다. 대안적으로, 도 11a의 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZB)에 대응하는 M0 층에 배치된 전도성 트레이스(1201), 즉 예컨대, 게이트(1110, 1120, 1130)상에서 가장 가까운 금속층은, 전도성 세그먼트(1113)에 전도성 세그먼트(1123)를 결합시키도록 배열된다.
PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N4)는 게이트(1110)를 공유하며, 이는 도 11a의 PMOS 트랜지스터(P3)의 게이트 단자(A3)와 NMOS 트랜지스터(N4)의 게이트 단자(A4)의 연결에 대응한다. 전도성 트레이스(1202)는 예시를 위해, PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N4)를 제어하기 위한 신호를 수신하도록 비아(1213)를 통해 게이트(1110)에 결합된다.
전도성 트레이스(1203)는 일부 실시예에서 전도성 세그먼트를 결합하도록 배열되지 않는다. 비아(1214)는 게이트(1130)를 전도성 트레이스(1204)에 결합하고, 비아(1215)는 게이트(1120)를 전도성 트레이스(1204)에 결합한다. 대안적으로, M0 층에 배치된 전도성 트레이스(1204)는 게이트(1130)를 도 11a의 PMOS 트랜지스터(P4)의 게이트 단자(B3)와 NMOS 트랜지스터(N3)의 게이트 단자(B4)의 연결(BX)에 대응하는 게이트(1120)에 결합하도록 배열된다.
비아(1216)는 전도성 세그먼트(1117)를 전도성 트레이스(1205)에 결합하고, 비아(1217)는 전도성 세그먼트(1111)를 전도성 트레이스(1205)에 결합한다. 대안적으로, M0 층에 배치된 전도성 트레이스(1205)는 전도성 세그먼트(1117)를 전도성 세그먼트(1111)에 결합하도록 배열되며, 이는 도 11a의 노드 P5S 및 P5S'의 연결에 대응한다. 비아(1218)는 전도성 세그먼트(1121)를 전도성 트레이스(1206)에 결합하고, 비아(1219)는 전도성 세그먼트(1127)를 전도성 트레이스(1206)에 결합한다. 대안적으로, M0 층에 배치된 전도성 트레이스(1206)는 전도성 세그먼트(1121)를 전도성 세그먼트(1127)에 결합하도록 배열되며, 이는 도 11a의 노드들 N5S 및 N5S'의 연결에 대응한다.
일부 실시예들에서, 전도성 세그먼트들(1123 및 1113)은 앞서 논의된 바와 같이 상이한 층들에 배치되기 때문에 비아(1211)의 높이는 비아(1212)의 높이보다 크다. 일부 실시예에서, 비아(1216 및 1217)의 높이는 비아(1212)의 높이와 동일하다. 일부 실시예에서, 비아(1218 및 1219)의 높이는 비아(1211)의 높이와 동일하다. 일부 실시예에서, 비아(1213, 1214 및 1215)의 높이는 모두 동일하다.
도 12b는 본 개시내용의 일부 실시예에 따른 도 12a에 도시된 배치 구조ㅁ20물f도(l200B)의 평면도에서, 게이트(1110, 1120 및 1130)는 Poly 부분에 대응하고, 전도성 트레이스(1201-1206)는 M0 부분에 대응하고, 비아(1212, 1216 및 1217)는 PVD 부분에 대응하고, 비아(1211, 1218 및 1219)는 NVD 부분에 대응한다. 비아(1213-1215)(도 12b에 표시되지 않음)는 VG 부분에 대응한다. 전도성 세그먼트(1111, 1113, 1115 및 1117)는 PMD 부분에 대응한다. 전도성 세그먼트(1121, 1123, 1125 및 1127)는 NMD 부분에 대응한다.
도 12b에 도시된 배치도(1200B)는 Poly 부분을 가로지르고 그 위로 연장되는 5개의 M0 부분을 포함한다. 도 12b에 도시된 M0 부분의 수는 예시적인 목적으로 제공된다. 도 12b에 도시된 다양한 수의 M0 부분은 본 개시내용의 고려된 범위 내에 있다. 예를 들어, 다양한 실시예에서, 도 12a를 참조하여 아래에서 논의될 도 12a의 전도성 트레이스(1203)에 대응하는 M0 부분은 생략된다.
도 13a는 본 개시내용의 일부 실시예에 따라, 도 11b에 도시된 배치도(1100B)에 기초하여 도 11a의 IC(1100)에 대응하는 배치 구조물(1300)의 사시도의 개략도이다. 배치 구조물(1300)은 도 12a에 도시된 배치 설계에 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다. 도 12a의 배치 구조물(1200)과 비교하여, 배치 구조물(1300)에서 NMOS 트랜지스터(N5)와 함께 PMOS 트랜지스터(P4)는 도 12b에 도시된 배치 구조물에 대응한다.
또한, 도 12a의 배치 구조물(1200)과 비교하여, 비아(1218 및 1219)는 비아(1211)가 배열되는 면에 배열된다. 비아(1212)는 비아(1216 및 1217)가 배열되는 면에 배열된다. 도 13a의 예시에서, 비아(1218 및 1219)는 게이트(1110)에 대해 비아(1211)에 대향하여 배열되고, 비아(1212)는 게이트(1110)에 대해 비아(1216 및 1217)에 대향하여 배열된다.
전도성 트레이스(1201)를 포함하는 도 12a의 배치 구조물(1200)과 비교하여, 배치 구조물(1300)은 별도의 전도성 트레이스(1207 및 1208)를 포함한다. 전도성 트레이스(1207)는 비아(1211)를 통해 전도성 세그먼트(1123)에 결합된다. 전도성 트레이스(1208)는 비아(1218)를 통해 전도성 세그먼트(1121)(도 13a에 표시되지 않음)에 결합되고, 비아(1219)를 통해 전도성 세그먼트(1127)(도 13a에 표시되지 않음)에 결합되며, 이는 도 11a의 노드 N5S2 및 N5S2'의 연결에 대응한다.
일부 실시예에서, 도 12a의 배치 구조물(1200)과 비교하여, 배치 구조물(1300)은 전도성 트레이스(1302 및 1304) 및 비아(1311-1314)를 더 포함한다. 전도성 트레이스(1304)는, 예를 들어, Y축 방향을 따라, 전도성 트레이스(1202-1205 및 1207)(전도성 트레이스(1202-1205)는 도 13a에 도시되지 않음) 위에 그리고 전도성 트레이스(1202-1205 및 1207)를 가로질러 연장되도록 배열된다. 전도성 트레이스(1302)는, 예를 들어, Y축 방향을 따라, 전도성 트레이스(1202-1204, 1206 및 1208) 위에 그리고 전도성 트레이스(1202-1204, 1206 및 1208)를 가로질러 연장되도록 배열된다. 비아(1311 및 1312)는 각각 전도성 트레이스(1206 및 1203) 상에 배열된다. 비아(1313 및 1314)는 각각 전도성 트레이스(1203 및 1207) 상에 배치된다.
일부 실시예에서, 전도성 트레이스(1302 및 1304)는 일부 실시예에서 M1 층에 배치되고, 따라서 일부 실시예에서 전도성 트레이스(1302 및 1304)는 또한 M1 부분으로 지칭된다. 일부 실시예에서, 비아(1311-1314)의 높이는 비아(1216-1217)의 높이와 동일하다. 일부 실시예에서, 비아(1311-1314)의 높이는 비아(1216-1217)의 높이와 상이하다.
도 11a의 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZB)을 구현하기 위해, 도 13a의 화살표에 의해 도시된 바와 같이, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1113)는 비아(1212), 전도성 트레이스(1206), 비아(1311), 전도성 트레이스(1302), 비아(1312), 전도성 트레이스(1203), 비아(1313), 전도성 트레이스(1304), 비아(1314), 전도성 트레이스(1207) 및 비아(1211)를 통해 NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1123)에 결합된다.
도 13b는 본 개시내용의 일부 실시예에 따른 도 13a에 도시된 배치 구조ㅁ30물f배치도(1300B)의 평면도에서, 예를 들어 전도성 트레이스(1203 및 1206-1208)에 대응하는 M0 부분, 예를 들어 전도성 세그먼트(1113 및 1115)에 대응하는 PMD 및 NMD 부분, 예를 들어 비아(1211, 1212 및 1216-1219)에 대응하는 PVD 및 NVD 부분, 예를 들어 게이트(1110)에 대응하는 Poly 부분은 도 13a에 도시된 배치도(1300)와 관련하여 앞서 논의한 것에 대응하게 배열된다. 또한, 도 12b와 비교하여, 전도성 트레이스(1302 및 1304)가 포함되어 있고 상이한 M1 부분에 대응하며, 비아(1311-1314)가 포함되어 있고 상이한 VIA1 부분에 대응한다.
도 13b에 도시된 배치도(1300B)는 설명을 위해 제공된다. 다양한 배치 설계가 본 개시내용의 고려되는 범위 내에 있다. 예를 들어, 도 13b에 도시된 배치도(1300B)는 각각의 Poly 부분을 가로지르고 그 위에서 연장하는 7개의 M0 부분을 포함하고, 다양한 실시예에서, 배치도(1300B)는 7개 이상의 M0 부분을 포함한다.
도 14a는 본 개시내용의 일부 실시예에 따라, 도 11b에 도시된 배치도(1100B)에 기초하여 도 11a의 IC(1100)에 대응하는 배치 구조물(1400)의 사시도의 개략도이다. 배치 구조물(1400)은 도 12a에 도시된 배치 설계에 대응하는 부분을 포함하고, 따라서 이에 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
도 13a의 배치 구조물(1300)과 비교하여, 배치 구조물(1400)은 게이트(1410), 전도성 세그먼트(1411 및 1413), 비아(1425 및 1426) 및 전도성 국부 상호접속부(1450)를 더 포함한다. 예시를 위해, 전도성 세그먼트(1411)는 전도성 세그먼트(1111, 1113, 1115 및 1117)가 배열된 제1 전도성 층에 배열된다. 전도성 세그먼트(1411)는 게이트(1410)와 관련하여 전도성 세그먼트(1115)와 대향한다. 전도성 세그먼트(1413)는 전도성 세그먼트(1121, 1123, 1125, 1127)가 배열된 제2 전도성 층에 배치되며, 제1 전도성 층 아래에 적층된다. 전도성 세그먼트(1413)는 게이트(1410)에 대해 전도성 세그먼트(1127)와 대향한다. 전도성 세그먼트(1411)는 전도성 국부 상호접속부(1450)를 통해 전도성 세그먼트(1413)에 결합된다. 일부 실시예에서, 비아(1425)의 높이는 전도성 국부 상호접속부(1450)의 높이보다 크다.
도 14a에 추가로 예시된 바와 같이, 전도성 트레이스(1207)를 사용하여 도 13a와 비교하면, 배치 구조물(1400)은 M0 층에 배치된 전도성 트레이스(1433)를 포함한다. 전도성 세그먼트(1123)는 비아(1211), 전도성 트레이스(1433), 비아(1425)를 통해 전도성 세그먼트(1413)에 결합된다. 또한, 도 13a의 전도성 트레이스(1206) 없이, 배치 구조물(1400)는 M0 층에 배치된 전도성 트레이스(1435)를 포함하고 게이트(1120 및 1410)를 가로질러 연장되도록 배열된다. 전도성 세그먼트(1113)는 비아(1212), 전도성 트레이스(1435), 비아(1426)를 통해 전도성 세그먼트(1411)에 연결된다.
도 14a의 화살표에 의해 도시된 바와 같이, 도 11a의 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZB)을 구현하기 위해, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1113)는 비아(1212), 전도성 트레이스(1435), 비아(1426), 전도성 세그먼트(1411), 전도성 국부 상호접속부(1450), 전도성 세그먼트(1413), 비아(1425), 전도성 트레이스(1433), 비아(1211)를 통해, NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1123)에 결합된다.
도 14b는 본 개시내용의 일부 실시예에 따라, 도 14a에 도시된 배치 구조물(1400)에 대응하는 배치도(1400B)를 도시한다. 도 14b에 도시된 바와 같이, 배치도(1400B)의 평면도에서, 예를 들어 전도성 트레이스(1433 및 1435)에 대응하는 M0 부분, 예를 들어 전도성 세그먼트(1113, 1115, 1123, 1127 및 1411)에 대응하는 PMD 및 NMD 부분, PVD 및 NVD 부분, 예를 들어 비아(1211 및 1212)에 대응하는 VG 부분 및 게이트(1110, 1120 및 1410)에 대응하는 Poly 부분은, 도 14a에 도시된 배치 구조물(1400)와 관련하여 앞서 논의된 것과 대응하여 배열된다. 도 12b와 비교하여, 도 14b의 예시에서, 전도성 국부 상호접속부(1450)가 포함되고 MDLI 부분에 대응하여, PMOS 트랜지스터(P3)의 PMD 부분과 NMOS 트랜지스터(N4)의 NMD 부분 사이의 연결(ZB)이 MDLI 부분을 사용하여 달성된다.
도 14b에 도시된 배치도(1400B)는 설명적인 목적으로 제공된다. 다양한 배치 설계가 본 개시내용의 고려되는 범위 내에 있다. 예를 들어, 일부 실시예에서, 배치도(1400B)는 PMOS 트랜지스터(P3)의 PMD 부분과 NMOS 트랜지스터(N4)의 NMD 부분을 결합하기 위한 하나 이상의 MDLI 부분을 포함한다.
도 15a는 본 개시내용의 일부 실시예에 따라, 도 11b에 도시된 배치도(1100B)에 기초한 도 11a의 IC(1100)에 대한 배치 구조물(1500)의 사시도의 개략도이다. 배치 구조물(1500)은 도 14a에 도시된 배치 설계에 대응하는 부분을 포함하고, 따라서 이에 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
비아(1426) 및 전도성 국부 상호접속부(1450)를 포함하는 도 14a의 배치 구조물(1400)과 비교하여, 도 15a의 예시에서, 배치 구조물(1500)은 게이트(1410) 상에 배치된 비아(1511 및 1512)를 포함한다. 비아(1511)는 게이트(1410)를 전도성 트레이스(1435)에 결합한다. 비아(1512)는 게이트(1410)를 전도성 트레이스(1433)에 결합한다. 일부 실시예에서, 비아(1511 및 1512)의 높이는 도 12a에 도시된 비아(1214 및 1215)의 높이와 동일하다.
도 15a의 화살표에 의해 도시된 바와 같이, 도 11a의 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZB)을 구현하기 위해, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1113)는 비아(1212), 전도성 트레이스(1435), 비아(1511), 게이트(1410), 비아(1512), 전도성 트레이스(1433), 비아(1211)를 통해 NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1123)에 결합된다.
도 15b는 본 개시내용의 일부 실시예에 따라, 도 15a에 도시된 배치 구조물(1500)에 대응하는 배치도(1500B)를 도시한다. 도 15b에 도시된 바와 같이, 배치도(l500B)의 평면도에서, 예를 들어 전도성 트레이스(1433 및 1435)에 대응하는 M0 부분, 예를 들어 전도성 세그먼트(1113 및 1123)에 대응하는 PMD 및 NMD 부분, PVD 및 NVD 부분, 예를 들어 비아(1211 및 1212)에 대응하는 VG 부분 및 예를 들어 게이트(1410)에 대응하는 Poly 부분은 도 15a에 도시된 배치 구조물(1500)과 관련하여 앞서 논의된 것에 대응하여 배열된다. 도 14b와 비교하여, 도 15b의 실시예에서, 비아(1511 및 1512)가 포함되고 2개 이상의 VG 부분에 대응하여, PMOS 트랜지스터(P3)의 PMD 부분과 NMOS 트랜지스터(N4)의 NMD 부분 사이의 연결(ZB)이 VG 부분을 사용하여 달성된다.
도 15b에 도시된 배치도(1500B)는 설명적인 목적을 위해 제공된다. 다양한 배치 설계가 본 개시내용의 고려되는 범위 내에 있다. 예를 들어, 배치도(1500B)는 PMOS 트랜지스터(P3)의 PMD 부분과 NMOS 트랜지스터(N4)의 NMD 부분을 결합하기 위한 추가적인 VG 부분을 포함한다.
도 16a는 본 개시내용의 일부 실시예에 따라, 도 11b에 도시된 배치도(1100B)에 기초한 도 11a의 IC(1100)에 대응하는 배치 구조물(1600)의 사시도의 개략도이다. 배치 구조물(1600)은 도 12a에 도시된 배치 설계에 대응하는 부분을 포함하고, 따라서 이에 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
도 12a의 배치 구조물(1200)과 비교하여, 배치 구조물(1600)은 M0 층에 배치된 더 적은 전도성 트레이스를 포함하고, 예를 들어 전도성 트레이스(1203)는 배치 구조물(1600)에 포함되지 않는다.
도 11a의 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZB)을 구현하기 위해, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1113)는 도 12a에 도시된 것과 유사한 방식으로 NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1123)에 결합된다.
도 16b는 본 개시내용의 일부 실시예에 따라, 도 16a에 도시된 배치 구조물(1600)에 대응하는 배치도(1600B)를 도시한다. 도 16b에 예시된 바와 같이, 도 12b의 배치도(1200B)와 비교한 배치도(1600B)의 평면도에서, 전도성 트레이스(1203)에 대응하는 M0 부분은 배치 설계에 포함되지 않는다.
도 17a는 본 개시내용의 다양한 실시예에 따라, 도 11b에 도시된 배치도(1100B)에 기초한 도 11a의 IC(1100)에 대응하는 배치 구조물(1700)의 사시도의 개략도이다. 배치 구조물(1700)은 도 13a에 도시된 배치 설계에 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
비아(1312 및 1313)를 포함하는 도 13a의 배치 구조물(1300)과 비교하여, 배치 구조물(1700)는 전도성 트레이스(1702) 및 비아(1711 및 1713)를 포함한다. 도 17a의 예시에서, 전도성 트레이스(1702)는 X 축 방향을 따라, 전도성 트레이스(1302 및 1304)의 위 및 전도성 트레이스(1302 및 1304)를 가로질러 연장되도록 배열된다. 전도성 트레이스(1702)는 금속 2(M2) 층에 배치되며, 따라서 전도성 트레이스(1702)는 일부 실시예에서 또한 M2 부분으로 지칭된다. 비아(1711)는 전도성 트레이스(1302)를 전도성 트레이스(1702)에 결합하고, 비아(1713)는 전도성 트레이스(1304)를 전도성 트레이스(1702)에 결합한다. 일부 실시예에서, 비아(1711 및 1713)의 높이는 앞서 논의된 바와 같이 비아(1314)의 높이와 동일하다.
도 17a의 화살표에 의해 도시된 바와 같이, 도 11a의 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZB)을 구현하기 위해, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1113)는 비아(1212), 전도성 트레이스(1206), 비아(1311), 전도성 트레이스(1302), 비아(1711), 전도성 트레이스(1702), 비아(1713), 전도성 트레이스(1304), 비아(1314), 전도성 트레이스(1207), 비아(1211)를 통해, NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1123)에 결합된다.
도 17b는 본 개시내용의 일부 실시예에 따라, 도 17a에 도시된 배치 구조물(1700)에 대응하는 배치도(1700B)를 도시한다. 도 17b에 도시된 바와 같이, 배치도1l700B)의 평면도에서, 예를 들어 전도성 트레이스(1206 및 1207)에 대응하는 M0 부분, 전도성 트레이스(1302 및 1304)에 대응하는 M1 부분, 예를 들어 전도성 세그먼트(1113 및 1123)에 대응하는 PMD 및 NMD 부분, 예를 들어 비아(1211 및 1212)에 대응하는 PVD 및 NVD 부분, 예를 들어 비아(1311 및 1314)에 대응하는 VIA1 부분, VG 부분 및 Poly 부분은 도 17a에 도시된 배치 구조물(1700)과 관련하여 앞서 논의된 것에 대응하여 배열된다. 도 13b와 비교하여, 전도성 트레이스(1702)에 대응하는 M2 부분이 포함되고, 비아(1711 및 1713)에 대응하는 VIA2 부분이 포함된다.
도 17b에 도시된 배치도(1700B)는 예시적인 목적으로 제공된다. 다양한 배치 설계가 본 개시내용의 고려되는 범위 내에 있다. 예를 들어, 일부 실시예들에서, 배치도(1700B)는 PMOS 트랜지스터(P3)의 소스를 NMOS 트랜지스터(N4)의 소스에 결합하기 위해, M2 층에 배치된 하나 이상의 전도성 트레이스를 포함한다.
도 18a는 본 개시내용의 일부 실시예에 따라, 도 10의 전송 게이트 회로(1000)와 동등한 IC(1800)의 회로도이다. 도 11a의 PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N5)를 포함하는 IC(1100)와 비교하여, 도 18a의 예시에서, IC(1800)는 PMOS 트랜지스터(P3 및 P4) 및 NMOS 트랜지스터(N3 및 N4) 외에, PMOS 트랜지스터(P6 및 P7) 및 NMOS 트랜지스터(N6 및 N7)를 포함한다. PMOS 트랜지스터(P3 및 P4)와 NMOS 트랜지스터(N3 및 N4)의 연결은 도 11a와 관련하여 앞서 논의된 것과 유사하므로, 이들은 본 명세서에서 더 상세히 설명되지 않는다.
도 18a의 예시에서, NMOS 트랜지스터(N6) 및 PMOS 트랜지스터(P7)의 게이트 단자들은 PMOS 트랜지스터(P4)의 게이트 단자(B3) 및 NMOS 트랜지스터(N3)의 게이트 단자(B4)에 결합된다. NMOS 트랜지스터(N7) 및 PMOS 트랜지스터(P6)의 게이트 단자들은 PMOS 트랜지스터(P3)의 게이트 단자(A3) 및 NMOS 트랜지스터(N4)의 게이트 단자(A4)에 결합된다. NMOS 트랜지스터(N6)의 드레인 단자는 NMOS 트랜지스터(N7)의 소스 단자에 결합된다. PMOS 트랜지스터(P7)의 소스 단자는 PMOS 트랜지스터(P6)의 드레인 단자에 연결된다. 도 10의 전송 게이트 회로(1000)와 동등하도록, PMOS 트랜지스터(P6 및 P7) 및 NMOS 트랜지스터(N6 및 N7) 각각의 소스 및 드레인 단자는 도 18a에서 도시된 바와 같이, PMOS 트랜지스터(P6 및 P7) 및 NMOS 트랜지스터(N6 및 N7)가 동작하지 않도록 단락 회로 구성으로 함께 결합된다. 도 18a에서 도시된 바와 같이, PMOS 트랜지스터(P3, P4, P6, P7)와 NMOS 트랜지스터(N3, N4, N6, N7)의 연결에 의해, IC(1800)는 도 10의 전송 게이트 회로(1000)와 동등한 회로로서 동작할 수 있다.
도 18b는 본 개시내용의 일부 실시예에 따라, 도 18a의 IC(1800)에 대응하는 배치도(1800B)를 도시한다. 도 18b의 실시예에서, NMOS 트랜지스터(N3, N4, N6 및 N7)은 도 18a의 PMOS 트랜지스터(P3, P4, P6 및 P7) 상에 적층된 것으로 지칭된다. 따라서, 대응하는 NMD 부분은 대응하는 PMD 부분 위에 배치되고 대응하는 PMD 부분과 부분적으로 오버랩되는 것으로 도시되어 있다. 일부 실시예에서, PMOS 트랜지스터(P3, P4, P6 및 P7)는 NMOS 트랜지스터(N3, N4, N6 및 N7) 상에 적층된다.
도 18b에 도시된 바와 같이, 배치도(1800B)는 제1 행(ROW1)에 배열된 NMOS 트랜지스터(N3 및 N4) 및 PMOS 트랜지스터(P6 및 P7), 그리고 제2 행(ROW2)에 배열된 NMOS 트랜지스터(N6 및 N7) 및 PMOS 트랜지스터(P3 및 P4)에 대응하는 배치를 포함한다. 게이트(1810 및 1820)는 예시를 위해, 제1 행(ROW1) 및 제2 행(ROW2)을 가로질러 미리 결정된 방향(표시되지 않음)으로 연장되도록 배열된다. 게이트(1810)는 NMOS 트랜지스터(N3 및 N6) 및 PMOS 트랜지스터(P4 및 P7)를 위한 공통 게이트로서 배열되며, 이는 PMOS 트랜지스터(P4)의 게이트 단자(B1) 및 NMOS 트랜지스터(N3)의 게이트 단자(B3)에 결합된 NMOS 트랜지스터(N6) 및 PMOS 트랜지스터(P7)의 게이트 단자들에 대응한다. 게이트(1820)는 NMOS 트랜지스터(N4 및 N7) 및 PMOS 트랜지스터(P3 및 P6)를 위한 공통 게이트로서 배열되며, 이는 PMOS 트랜지스터(P3)의 게이트 단자(A3) 및 NMOS 트랜지스터(N4)의 게이트 단자(A4)에 결합된 NMOS 트랜지스터(N7) 및 PMOS 트랜지스터(P6)의 게이트 단자에 대응한다.
전도성 세그먼트(1811-1816)는 PMOS 트랜지스터(P3, P4, P6, 및 P7)의 소스/드레인으로서 제1 전도성 층에 배열된다. 게이트(1810) 및 전도성 세그먼트(1811 및 1812)는 함께 PMOS 트랜지스터(P7)에 대응한다. 게이트(1820) 및 전도성 세그먼트(1812 및 1813)는 함께 PMOS 트랜지스터(P6)에 대응한다. 게이트(1810)와 전도성 세그먼트(1814 및 1815)는 함께 PMOS 트랜지스터(P4)에 대응한다. 게이트(1820)와 전도성 세그먼트(1815 및 1816)는 함께 PMOS 트랜지스터(P3)에 대응한다.
전도성 세그먼트(1821-1826)는 NMOS 트랜지스터(N3, N4, N6 및 N7)의 소스/드레인으로서 전도성 세그먼트(1811-1816)가 배열된 제1 층 상에 적층된 제2 전도성 층에 배열된다. 게이트(1810) 및 전도성 세그먼트(1821 및 1822)는 함께 NMOS 트랜지스터(N3)에 대응한다. 게이트(1820)와 전도성 세그먼트(1822 및 1823)는 함께 NMOS 트랜지스터(N4)에 대응한다. 게이트(1810)와 전도성 세그먼트(1824 및 1825)는 함께 NMOS 트랜지스터(N6)에 대응한다. 게이트(1820)와 전도성 세그먼트(1825 및 1826)는 함께 NMOS 트랜지스터(N7)에 대응한다.
도 18b에 도시된 바와 같이, NMOS 트랜지스터(N3)와 함께 PMOS 트랜지스터(P7)의 배치 설계, NMOS 트랜지스터(N4)와 함께 PMOS 트랜지스터(P6)의 배치 설계, NMOS 트랜지스터(N6)와 함께 PMOS 트랜지스터(P4)의 배치 설계, 및 NMOS 트랜지스터(N7)와 함께 PMOS 트랜지스터(P3)의 배치 설계 각각은 도 2b 및 도 2d에 도시된 배치 구조물에 대응한다. 도 18b에 도시된 배치도(1800B)는 예시적인 목적으로 제공된다. 도 18a의 IC(1800)를 위한 다양한 배치 설계는 본 개시내용의 고려된 범위 내에 있다. 예를 들어, 다양한 실시예에서, 배치도(1800B)는 배치 구조를 도 2a 내지 도 2d에 도시된 배치구조와 조합하여 포함하도록 수정된다.
앞서 논의된 구성에 기초하여, 게이트(1820)는 PMOS 트랜지스터(P3)의 게이트 단자(A3) 및 NMOS 트랜지스터(N4)의 게이트 단자(A4)에 대응하고, 게이트(1810)는 PMOS 트랜지스터(P4)의 게이트 단자(B3) 및 NMOS 트랜지스터(N3)의 게이트 단자(B4)에 대응한다. 이러한 실시예에서, PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N4)는 게이트(1820)를 공유하며, 이는 도 18a에 도시된 바와 같이 게이트 단자(A3 및 A4)의 연결에 대응하고, PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N3)는 게이트(1810)를 공유하며, 이는 도 18a에 도시된 바와 같이 게이트 단자(B3 및 B4)의 연결에 대응한다. 전도성 세그먼트(1815)는 전도성 세그먼트(1822)에 결합되며, 이는 도 18a에 도시된 바와 같이 연결(ZC)에 대응한다. 앞서 도 18a와 관련하여 논의한 개념을 실현하기 위해. IC(1800)에 대한 배치 설계가 후술하는 바와 같이 도 19a 내지 도 19e에 도시되어 있다.
도 19a는 본 개시내용의 일부 실시예에 따라, 도 18b에 도시된 배치도(1800B)에 기초하여 도 18a의 IC(1800)에 대응하는 배치도(1900A)를 도시한다. 도 19a에 도시된 바와 같이, 배치도(1900A)는 도 18b와 관련하여 앞서 논의된 바와 같은 대응 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
도 18b에 도시된 것과 비교하여, 도 19a의 예시에서, 배치도(1900A)는 전도성 트레이스(1911-1919) 및 비아(1921-1928, 1951 및 1952)를 더 포함한다. 전도성 트레이스(1911-1918)는 게이트(1810 및 1820) 위에 배열된다. 도 18b 및 도 19a를 참조하면, 전도성 트레이스(1911-1918)는 배치도(1900A)의 평면도에서, 예를 들어 게이트(1810 및 1820) 및 전도성 트레이스(191)가 연장되는 방향에 수직인 미리 결정된 방향(표시되지 않음)을 따라 연장된다. 일부 실시예에서, 전도성 트레이스(1911-1918)는 M0 층에 배치되고, 전도성 트레이스(1919)는 M0 층 위에 형성된 M1 층에 배치된다. 따라서, 일부 실시예에서, 전도성 트레이스(1911-1918)는 M0 부분으로 지칭되고, 전도성 트레이스(1919)는 M1 부분으로 지칭된다.
비아(1921)는 전도성 세그먼트(1822) 상에 배치되고, 전도성 세그먼트(1822)를 전도성 트레이스(1911)에 결합한다. 비아(1925)는 전도성 세그먼트(1815) 상에 배치되고, 전도성 세그먼트(1815)를 전도성 트레이스(1915)에 결합한다. 비아(1951)는 전도성 트레이스(1911) 상에 배치되고, 전도성 트레이스(1911)를 전도성 트레이스(1919)에 결합한다. 비아(1952)는 전도성 트레이스(1915)에 배치되고 전도성 트레이스(1915)를 전도성 트레이스(1919)에 결합한다.
비아(1922-1924)는 각각 전도성 세그먼트(1811-1813) 상에 배치되고, 전도성 세그먼트(1811-1813)를 각각 전도성 트레이스(1914)에 결합한다. 대안적으로, 전도성 세그먼트(1811-1813)는 전도성 트레이스(1914)를 통해 서로 결합되며, 이는 단락 회로 구성으로 서로 결합되어 동작하지 않는 PMOS 트랜지스터(P6 및 P7)의 각각의 소스 및 드레인 단자에 대응한다. 비아(1926-1928)는 각각 전도성 세그먼트(1824-1826) 상에 배치되고, 전도성 세그먼트(1824-1826)를 각각 전도성 트레이스(1918)에 결합한다. 대안적으로, 전도성 세그먼트(1824-1826)는 전도성 트레이스(1918)를 통해 서로 결합되며, 이는 단락 회로를 구성으로 서로 결합되어 동작하지 않는 NMOS 트랜지스터(N6 및 N7) 각각의 소스 및 드레인 단자에 대응한다.
비아(1921 및 1926-1928)는 상이한 NVD 부분에 대응한다. 비아(1922-1925)는 상이한 PVD 부분에 대응한다. 비아(1951-1952)는 상이한 VIA1 부분에 대응한다. 도 18b 및 도 19a를 참조하면, 전도성 세그먼트(1811-1816)는 상이한 PMD 부분에 대응하고, 전도성 세그먼트(1821-1826)는 상이한 NMD 부분에 대응한다. 게이트(1810 및 1820)는 Poly 부분에 대응한다.
도 18b 및 도 19a를 참조하여, 도 18a 및 도 18b에서 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZC)을 구현하기 위해, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1815)는 비아(1925), 전도성 트레이스(1915), 비아(1952), 전도성 트레이스(1919), 비아(1951), 전도성 트레이스(1911) 및 비아(1921)를 통해, NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)에 결합된다. 대안적으로, M0 층의 전도성 트레이스(1915 및 1911) 및 M1 층의 전도성 트레이스(1919)는 전도성 세그먼트(1815)를 전도성 세그먼트(1822)에 결합하도록 배열되며, 이는 도 18a 및 도 18b의 연결(ZC)에 대응한다.
상술한 실시예에서, 도 19a의 배치도(1900A)는 Poly 부분을 가로지르고 Poly 부분 위로 연장되는 8개의 M0 부분을 포함한다. 도 19a에 도시된 M0 부분의 수는 설명적인 목적으로 제공된다. 도 19a에 도시된 다양한 수의 M0 부분은는 본 개시의 고려된 범위 내에 있다.
도 19b는 본 개시내용의 일부 실시예예에 따라, 도 18b에 도시된 배치도(1800B)에 기초하여 도 18a의 IC(1800)에 대응하는 배치도(1900B)를 도시한다. 도 19b의 배치도(1900B)에서, 도 19a의 실시예와 비교하여, M0 부분의 수는 6개로 감소되는데, 전도성 트레이스(1913 및 1916)는 생략된다.
도 19c는 본 개시내용의 일부 실시예에 따라, 도 18b에 도시된 배치도(1800B)에 기초하여 도 18a의 IC(1800)에 대응하는 배치도(1900C)를 도시한다. 도 19c에 도시된 바와 같이, 배치도(1900C)는 도 19a와 관련하여 앞서 논의된 바와 같은 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
도 18b를 참조한 도 19c의 예시에서, 도 19a의 예시와 비교하면, 배치도(1900C)는 게이트(1930) 및 비아(1961 및 1962)를 더 포함한다. 게이트(1930)는 예시를 위해 게이트(1810 및 1820)가 배열되는 미리정해진 방향으로 연장되도록 배열된다. 일부 실시예에서, 게이트(1930)는 더미 게이트로 지칭되며, 일부 실시예에서, "더미" 게이트는 회로에서 기능을 가지지 않는 MOS 디바이스 용 게이트로서 전기적으로 연결되지 않은 것으로 지칭된다. 비아(1961 및 1962)는 게이트(1930) 상에 배치되고, 게이트(1930)를 각각 전도성 트레이스(1911 및 1915)에 결합한다.
도 19c에 도시된 바와 같이, 예를 들어 전도성 트레이스(1911 및 1915)에 대응하는 M0 부분, 예를 들어, 전도성 세그먼트(1815 및 1822)에 대응하는 PMD 및 NMD 부분, 예를 들어 비아(1921 및 1925)에 대응하는 PVD 및 NVD 부분, VG 부분 및 Poly 부분은 도 19a에 도시된 배치도(1900A)와 관련하여 앞서 논의된 것에 대응한다. 배치도(1900C)에서, 게이트(1930)는 또한 하나의 Poly 부분에 대응하고, 비아(1961 및 1962)는 또한 상이한 VG 부분에 대응한다.
도 18b 및 도 19c를 참조하여, 도 18a 및 도 18b에서 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZC)을 구현하기 위해, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1815)는 비아(1925), 전도성 트레이스(1915), 비아(1962), 게이트(1930), 비아(1961), 전도성 트레이스(1911) 및 비아(1921)를 통해 NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)에 결합된다. 대안적으로, 게이트(1930)는 전도성 세그먼트(1815)를 전도성 세그먼트(1822)에 결합하도록 배열되며, 이는 도 18a 및 도 18b의 연결(ZC)에 대응한다.
도 19d는 본 개시내용의 일부 실시예에 따라, 도 18b에 도시된 배치도(1800B)에 기초한 도 18a의 IC(1800)에 대응하는 배치도(1900D)를 도시한다. 도 19d에 도시된 바와 같이, 배치도(1900D)는 도 19a와 관련하여 앞서 논의된 바와 같은 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
도 18b를 참조한 도 19d의 예시에서, 도 19c의 배치도(1900C)와 비교하면, 배치도(1900D)는 비아(1961 및 1962)를 포함하지 않고 전도성 국부 상호접속부(1975)를 포함한다. 또한, 전도성 세그먼트(1971 및 1973)는 전도성 세그먼트(1822)가 배열된 층과 동일한 층에 배열되고, 전도성 세그먼트(1972)는 전도성 세그먼트(1815)가 배열된 층과 동일한 층에 배치되고 평면도에서 전도성 트레이스(1914 및 1915)와 교차하도록 연장된다. 전도성 세그먼트(1971)는 비아(1976)를 통해 전도성 트레이스(1911)에 결합되고, 전도성 국부 상호연결부(1975)를 통해 전도성 세그먼트(1972)에 결합된다. 전도성 세그먼트(1972)는 비아(1977)를 통해 전도성 트레이스(1915)에 결합된다.
도 19d에 도시된 바와 같이, 예를 들어 전도성 트레이스(1911, 1914 및 1915)에 대응하는 M0 부분, 예를 들어 전도성 세그먼트(1815 및 1822)에 대응하는 PMD 및 NMD 부분, 예를 들어 비아(1921 및 1925)에 대응하는 PVD 및 NVD 부분, VG 부분 및 Poly 부분은 도 19a에 도시된 배치도(1900A)와 관련하여 앞서 논의된 것들에 대응한다. 배치도(1900D)에서, 전도성 세그먼트(1971 및 1972)는 각각 NMD 및 PMD 부분에 대응하고, 비아(1976 및 1977)는 각각 NVD 및 PVD 부분에 대응한다. 전도성 국부 상호접속부(1975)는 MDLI 부분에 대응한다.
도 18b 및 도 19d를 참조하여, 도 18a 및 도 18b에서 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZC)을 구현하기 위해, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1815)는 비아(1925), 전도성 트레이스(1915), 비아(1977), 전도성 세그먼트(1972), 전도성 국부 상호접속부(1975), 전도성 세그먼트(1971), 비아(1976), 전도성 트레이스(1911) 및 비아(1921)를 통해, NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)에 결합된다. 대안적으로, 전도성 국부 상호접속부(1975)는 전도성 세그먼트(1815)를 전도성 세그먼트(1822)에 결합하도록 배열되며, 이는 도 18a 및 도 18b의 연결(ZC)에 대응한다.
도 19e는 본 개시내용의 일부 실시예에 따라, 도 18B에 도시된 배치도(1800B)에 기초한 도 18a의 IC(1800)에 대응하는 배치도(1900E)를 도시한다. 도 19e에 도시된 바와 같이, 배치도(1900E)는 도 19a과 관련하여 앞서 논의된 바와 같은 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다.
도 18b를 참조한 도 19e의 예시에서, 도 19a의 배치도(1900A)와 비교하면, 배치도(1900E)는 전도성 트레이스(1919) 및 비아(1951 및 1952)를 포함하지 않지만, 전도성 국부 상호접속부(1985)를 포함한다. 또한, 배치도(1900E)의 평면도에서, 전도성 세그먼트(1811-1813)의 위치는 전도성 세그먼트(1822)가 전도성 국부 상호접속부(1985)를 통해 전도성 세그먼트(1815)에 결합되기 위해, 전도성 세그먼트(1821-1823)의 위치와 상호 교환된다.
도 19e에 예시된 바와 같이, M0 부분, 예를 들어, 전도성 세그먼트(1811-1813, 1815 및 1821-1823)에 대응하는 PMD 및 NMD 부분, PVD 및 NVD 부분, VG 부분 및 Poly 부분은 도 19a에 도시된 배치도(1900A)와 관련하여 앞서 논의한 것들에 대응한다. 배치도(1900E)에서, 전도성 국부 상호접속부(1985)는 MDLI 부분에 대응한다.
도 18b 및 도 19e를 참조하여, 도 18a 및 도 18b에서 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)의 연결(ZC)을 구현하기 위해, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1815)는 전도성 국부 상호접속부(1985)를 통해 NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)에 결합된다. 대안적으로, 전도성 국부 상호접속부(1985)는 전도성 세그먼트(1815)를 전도성 세그먼트(1822)에 결합하도록 배열되며, 이는 도 18a 및 도 18b의 연결(ZC)에 대응한다.
도 20a는 본 개시내용의 다양한 실시예에 따라, 도 10의 전송 게이트 회로(1000)와 동등한 IC(2000)의 회로도이다. 도 18a의 IC(1800)와 비교하여, 도 20a의 예시에서, IC(2000)는 PMOS 트랜지스터(P8 및 P9) 및 NMOS 트랜지스터(N8 및 N9)를 포함하고, PMOS 트랜지스터(P6 및 P7) 및 NMOS 트랜지스터(N6 및 N7)을 포함하지 않는다. 도 20a의 예시에서 IC(1800)와 비교하여, 도 PMOS 트랜지스터(P3)의 소스 단자는 PMOS 트랜지스터(P9)의 소스 단자에 결합되고, PMOS 트랜지스터(P4)의 드레인 단자는 PMOS 트랜지스터(P8)의 드레인 단자에 결합된다. NMOS 트랜지스터(N3)의 드레인 단자는 NMOS 트랜지스터(N9)의 소스 단자에 결합되고, NMOS 트랜지스터(N4)의 소스 단자는 NMOS 트랜지스터(N8)의 드레인 단자에 결합된다. 예시를 위해, PMOS 트랜지스터(P3 및 P4)와 NMOS 트랜지스터(N3 및 N4)는 도 20a에 도시된 바와 같이 서로 결합되고, 이는 도 20a에 도시된 연결(ZD)에 대응한다.
도 10의 전송 게이트 회로(1000)와 동등하도록, PMOS 트랜지스터(P8 및 P9) 및 NMOS 트랜지스터(N8 및 N9) 각각의 소스 또는 드레인 단자는 도 20a에 도시된 바와 같이, PMOS 트랜지스터(P8 및 P9) 및 NMOS 트랜지스터(N8 및 N9)가 동작하지 않도록 단락 회로 구성으로 함께 결합된다.
도 20b는 본 개시내용의 일부 실시예에 따라, 도 20a의 IC(2000)에 대응하는 배치 설계(2000B)를 도시한다. 도 20b에 도시된 바와 같이, 배치도(2000B)는 도 19a와 관련하여 앞서 논의된 바와 같은 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다. 도 20b의 예시에서, NMOS 트랜지스터(N9)는 도 19a에 도시된 바와 같이 NMOS 트랜지스터(N6)에 대응하는 부분과 유사한 부분을 포함하고, NMOS 트랜지스터(N3)는 도 19a에 도시된 바와 같이 NMOS 트랜지스터(N7)에 대응하는 부분과 유사한 부분을 포함한다. PMOS 트랜지스터(P3)는 도 19a에 도시된 바와 같이 PMOS 트랜지스터(P4)에 대응하는 것과 유사한 부분을 포함하고, PMOS 트랜지스터(P9)는 도 19a에 도시된 바와 같이 PMOS 트랜지스터(P3)에 대응하는 부분과 유사한 부분을 포함한다. PMOS 트랜지스터(P8)는 도 19a에 도시된 바와 같이 PMOS 트랜지스터(P7)에 대응하는 것과 유사한 부분을 포함하고, PMOS 트랜지스터(P4)는 도 19a에 도시된 바와 같이 PMOS 트랜지스터(P6)에 대응하는 부분과 유사한 부분을 포함한다. NMOS 트랜지스터(N4)는 도 19a에 도시된 바와 같이 NMOS 트랜지스터(N3)에 대응하는 것과 유사한 부분을 포함하고, NMOS 트랜지스터(N8)는 도 19a에 도시된 바와 같이 NMOS 트랜지스터(N4)에 대응하는 부분과 유사한 부분을 포함한다.
도 20b 및 도 19a를 참조하면, 배치도(2000B)의 전도성 트레이스(2010)는 전도성 트레이스(1911-1918)가 연장되는 방향에 수직인 미리 결정된 방향을 따라 연장된다. 일부 실시예에서, 전도성 트레이스(2010)는 M1 층에 배치된다. 따라서, 일부 실시예에서, 전도성 트레이스(2010)는 M1 부분으로 지칭된다. 비아(2012-2015)는 각각 전도성 트레이스(1911, 1914, 1915 및 1918)에 배치되고, 전도성 트레이스(1911, 1914, 1915 및 1918) 각각을 전도성 트레이스(2010)에 결합한다. 비아(2012-2015)는 VIA1 부분에 대응한다.
도 20a에 도시된 연결(ZD)을 구현하기 위해, 도 20b의 예시에서, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1815)는 비아(1925), 전도성 트레이스(1915) 및 비아(2014)를 통해 전도성 트레이스(2010)에 결합된다. PMOS 트랜지스터(P4)의 드레인 단자에 대응하는 전도성 세그먼트(1812)는 비아(1913), 전도성 트레이스(1914) 및 비아(2013)를 통해 전도성 트레이스(2010)에 결합된다. NMOS 트랜지스터(N3)의 드레인에 대응하는 전도성 세그먼트(1825)는 비아(1927), 전도성 트레이스(1918) 및 비아(2015)를 통해 전도성 트레이스(2010)에 결합된다. NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)는 비아(1921), 전도성 트레이스(1911) 및 비아(2012)를 통해 전도성 트레이스(2010)에 결합된다. 따라서, PMOS 트랜지스터(P3 및 P4) 및 NMOS 트랜지스터(N3 및 N4)는 도 20a에 도시된 연결(ZD)에 대응하여 함께 결합된다.
상술한 실시예에서, 도 20b의 배치도(2000B)는 Poly 부분을 가로지르고 그 위로 연장되는 8개의 M0 부분을 포함한다. 도 20b에 도시된 M0 부분의 수는 예시적인 목적으로 제공된다. 도 20b에 도시된 다양한 수의 M0 부분은 본 발명의 예상된 범위 내에 있다.
도 20c는 본 개시내용의 일부 실시예에 따라, 도 20a의 IC(2000)에 대응하는 배치도(2000C)를 도시한다. 도 20c의 배치도(2000C)에서, M0 부분의 수는 도 20b의 실시예와 비교하여, 전도성 트레이스(1911, 1912, 1914, 1915, 1917 및 1918)를 포함하고 전도성 트레이스(1913, 1916)를 제거함으로써 6개로 감소된다.
도 20d는 본 개시내용의 일부 실시예에 따라, 도 20a의 IC(2000)에 대응하는 배치도(2000D)를 도시한다. 도 20d에 도시된 바와 같이, 배치도(2000D)는 도 19c 및 도 20b와 관련하여 앞서 논의된 바와 같은 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다. 도 19c를 참조하여 도 20d의 예시에서, 배치도(2000D)는 VG 부분에 대응하는 비아(2021 및 2022)를 더 포함한다. 비아(2021 및 2022)는 게이트(1930) 상에 배치되고, 게이트(1930)를 각각 전도성 트레이스(1914 및 1918)에 결합한다.
도 20a에 도시된 연결(ZD)을 구현하기 위해, 도 20d의 예시에서, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1815)는 비아(1925), 전도성 트레이스(1915) 및 비아(1962)를 통해 게이트(1930)에 결합된다. PMOS 트랜지스터(P4)의 드레인 단자에 대응하는 전도성 세그먼트(1812)는 비아(1923), 전도성 트레이스(1914) 및 비아(2021)를 통해 게이트(1930)에 결합된다. NMOS 트랜지스터(N3)의 드레인에 대응하는 전도성 세그먼트(1825)는 비아(1927), 전도성 트레이스(1918) 및 비아(2022)를 통해 게이트(1930)에 결합된다. NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)는 비아(1921), 전도성 트레이스(1911) 및 비아(1961)를 통해 게이트(1930)에 연결된다. 따라서, PMOS 트랜지스터(P3 및 P4)와 NMOS 트랜지스터(N3 및 N4)는 도 20a에 도시된 연결(ZD)에 대응하여 함께 결합된다.
도 20e는 본 개시내용의 일부 실시예에 따라, 도 20a의 IC(2000)에 대응하는 배치도(2000E)를 도시한다. 도 20e에 도시된 바와 같이, 배치도(2000E)는 도 19d 및 도 20d와 관련하여 앞서 논의된 바와 같은 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다. 도 19d 및 20d를 참조하여 도 20e의 예시에서, 배치도(2000E)는 비아(2031 및 2032) 및 전도성 국부 상호접속부(2035)를 더 포함한다. 비아(2031)는 NVD 부분에 대응하고, 전도성 세그먼트(1973)를 전도성 트레이스(1918)에 결합한다. 비아(2032)는 PVD 부분에 대응하고, 전도성 세그먼트(1972)를 전도성 트레이스(1914)에 결합한다. 전도성 국부 상호접속부(2035)는 MDLI 부분에 대응하고, 전도성 세그먼트(1973)를 전도성 세그먼트(1972)에 결합한다.
도 20a에 도시된 연결(ZD)을 구현하기 위해, 도 20e의 예시에서, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1815)는 비아(1925), 전도성 트레이스(1915) 및 비아(1977)를 통해 전도성 세그먼트(1972)에 결합된다. PMOS 트랜지스터(P4)의 드레인 단자에 대응하는 전도성 세그먼트(1812)는 비아(1923), 전도성 트레이스(1914) 및 비아(2032)를 통해 전도성 세그먼트(1972)에 결합된다. NMOS 트랜지스터(N3)의 드레인에 대응하는 전도성 세그먼트(1825)는 비아(1927), 전도성 트레이스(1918) 및 비아(2031), 전도성 세그먼트(1973), 전도성 국부 상호접속부(2035)를 통해 전도성 세그먼트(1972)에 결합된다. NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)는 비아(1921), 전도성 트레이스(1911), 비아(1976), 전도성 세그먼터(1971), 전도성 국부 상호접속부(1975)를 통해 전도성 세그먼트(1972)에 결합된다. 따라서, PMOS 트랜지스터(P3 및 P4) 및 NMOS 트랜지스터(N3 및 N4)는 도 20a에 도시된 연결(ZD)에 대응하여 서로 결합된다.
도 20f는 본 개시내용의 일부 실시예에 따라, 도 20a의 IC(2000)에 대응하는 배치도(2000F)를 도시한다. 도 20f에 도시된 바와 같이, 배치도(2000F)는 도 19e 및 도 20e와 관련하여 앞서 논의된 바와 같은 대응 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다. 도 19e의 배치도(1900e) 및 도 20e의 배치도(2000e)와 비교하면, 배치도(2000F)는 전도성 세그먼트(2041)를 포함한다. 도 20f의 ROW1에서의 배열에 의해, 전도성 세그먼트(2041)는 추가 MDLI 부분에 대응하는 전도성 국부 상호접속부(2052)를 통해 전도성 세그먼트(1971)에 결합된다.
도 20a에 도시된 연결(ZD)을 구현하기 위해, 도 20f의 예시에서, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1815)는 비아(1925), 전도성 트레이스(1915), 비아(1977), 전도성 세그먼트(2041)를 통해 전도성 국부 상호접속부(2052)에 결합된다. PMOS 트랜지스터(P4)의 드레인 단자에 대응하는 전도성 세그먼트(1812)는 비아(1923), 전도성 트레이스(1914), 비아(2032), 전도성 세그먼트(1972), 전도성 국부 상호접속부(1975) 및 전도성 세그먼트(1971)를 통해 전도성 국부 상호접속부(2052)에 결합된다. NMOS 트랜지스터(N3)의 드레인에 대응하는 전도성 세그먼트(1825)는 비아(1927), 전도성 트레이스(1918), 비아(2031), 전도성 세그먼트(1973), 전도성 국부 상호접속부(2035) 및 전도성 세그먼트(2041)를 통해 전도성 국부 상호접속부(2052)에 결합된다. NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)는 비아(1921), 전도성 트레이스(1911), 비아(1976) 및 전도성 세그먼트(1971)를 통해 전도성 국부 상호접속부(2052)에 결합된다. 따라서, PMOS 트랜지스터(P3 및 P4) 및 NMOS 트랜지스터(N3 및 N4)는 도 20a에 도시된 연결(ZD)에 대응하여 서로 결합된다.
도 21a는 본 개시내용의 실시예에 따라, 도 10의 전송 게이트 회로(1000)와 동등한 IC(2100)의 회로도이다. IC(2100)의 트랜지스터는 도 18a에 도시된 것과 상이한 위치에 배열되나, 도 18a에 도시된 것과 유사한 연결을 가지고, 따라서 연결은 본 명세서에서 더 상세히 설명되지 않는다. 예시를 위해, PMOS 트랜지스터(P3 및 P4)와 NMOS 트랜지스터(N3 및 N4)는 도 21a에 도시된 바와 같이 결합되고, 이는 도 21a에 도시된 바와 같이 연결(ZE)에 대응한다.
도 18a의 IC(1800)와 비교하여 도 21a의 예시에서, IC(2100)는 PMOS 트랜지스터(P6 및 P7) 및 NMOS 트랜지스터(N6 및 N7)를 포함하지 않고, 대신에 도 21b와 관련하여 후술되는 바와 같이 구성된 PMOS 트랜지스터(P10 및 P11) 및 NMOS 트랜지스터(N10 및 N11)를 포함한다. 도 10의 전송 게이트 회로(1000)와 동등하도록, PMOS 트랜지스터(P10 및 P11) 및 NMOS 트랜지스터(N10 및 N11) 각각의 소스 또는 드레인 단자는 도 21a에 도시된 바와 같이, PMOS 트랜지스터(P10 및 P11) 및 NMOS 트랜지스터(N10 및 N11)가 동작하지 않도록 단락 회로 구성으로 함께 결합된다.
도 21b는 본 개시내용의 일부 실시예에 따라, 도 21a의 IC(2000)에 대응하는 배치도(2100B)를 도시한다. 도 21b에 도시된 바와 같이, 배치도(2100B)는 도 19a와 관련하여 앞서 논의된 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다. 도 21b의 예시에서, PMOS 트랜지스터(P3)는 도 19a에 도시된 바와 같이 PMOS 트랜지스터(P4)에 대응하는 부분과 유사한 부분을 포함하고, PMOS 트랜지스터(P4)는 도 19a에 도시된 바와 같이 PMOS 트랜지스터(P3)에대응하는 부분과 유사한 부분을 포함한다. NMOS 트랜지스터(N11)는 도 19a에 도시된 바와 같이 NMOS 트랜지스터(N6)에 대응하는 부분과 유사한 부분을 포함하고, NMOS 트랜지스터(N10)는 도 19a에 도시된 바와 같이 NMOS 트랜지스터(N7)에 대응하는 부분과 유사한 부분을 포함한다.
도 19a와 비교하여 도 21b를 참조하면, 절단 전도성 세그먼트(2105)는 게이트(1810)를 별개의 부분(1810a 및 1810b)으로 절단하고, 게이트(1820)를 별개의 게이트 부분(1820a 및 1820b)으로 절단하도록 추가로 배열된다. 일부 실시예에서, 절단 전도성 세그먼트(2105)는 절단 금속 게이트로 지칭되고, 따라서 일부 실시예에서 절단 전도성 세그먼트(2105)는 CMG 부분으로 지칭된다. 게이트(1820)가 게이트 부분(1820a 및 1820b)으로 분리된 상태에서, 전도성 트레이스(1919)는 또한 도 19a와 관련하여 앞서 논의된 바와 같이 게이트 부분(1820a)을 게이트 부분(1820b)에 결합시킨다. 도 21a의 연결(ZE)을 구현하기 위해, 도 21b의 예시에서, PMOS 트랜지스터(P3)의 소스에 대응하는 전도성 세그먼트(1815)는 또한 도 19a와 관련하여 앞서 논의한 대응하는 부분을 통해 NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)에 결합된다.
도 21b에 도시된 바와 같이, 전도성 트레이스(2110 및 2130)는 전도성 트레이스(1911-1918)가 연장되는 방향에 수직인 미리결정된 방향을 따라 연장되도록 배치도(2l00B)에 추가로 배열된다. 일부 실시예에서, 전도성 트레이스(2110 및 2130)는 M1 층에 배치된다. 따라서, 일부 실시예에서, 전도성 트레이스(2110 및 2130)는 또한 M1 부분으로 지칭된다. 비아(2111 및 2112)는 각각 전도성 트레이스(1913 및 1917) 상에 배치되고, 전도성 트레이스(1913 및 1917) 각각을 전도성 트레이스(2110)에 결합시킨다. 비아(2131 및 2132)는 각각 전도성 트레이스(1912 및 1916) 상에 배치되고, 전도성 트레이스(1912 및 1916) 각각을 전도성 트레이스(2130)에 결합시킨다. 비아(2111, 2112, 2131 및 2132)는 VIA1 부분에 대응한다.
도 21a 및 도 21b에 도시된 바와 같이, NMOS 트랜지스터(N3)와 PMOS 트랜지스터(P11)는 게이트 부분(1810a)을 공유하며, 이는 NMOS 트랜지스터(N3) 및 PMOS 트랜지스터(P11)의 게이트 단자가 서로 결합된 것에 대응한다. NMOS 트랜지스터(N10)와 PMOS 트랜지스터(P4)는 게이트 부분(1820b)을 공유하며, 이는 NMOS 트랜지스터(N10) 및 PMOS 트랜지스터(P4)의 게이트 단자가 서로 결합된 것에 대응한다. NMOS 트랜지스터(N3 및 N10) 및 PMOS 트랜지스터(P11 및 P4)의 게이트 단자가 서로 결합된 것을 구현하기 위해, 게이트 부분(1810a)은 VG 부분에 대응하는 비아(2151), 전도성 트레이스(1913), 비아(2111), 전도성 트레이스(2110), 비아(2112), 전도성 트레이스(1917) 및 VG 부분에 대응하는 비아(2154)를 통해 게이트 부분(1820b)에 결합한다.
도 21a 및 도 21b에 도시된 바와 같이, NMOS 트랜지스터(N4)와 PMOS 트랜지스터(P10)는 게이트 부분(1820a)을 공유하는데, 이는 NMOS 트랜지스터(N4) 및 PMOS 트랜지스터(P10)의 게이트 단자가 서로 결합된 것에 대응한다. NMOS 트랜지스터(N11)와 PMOS 트랜지스터(P3)는 게이트 부분(1810b)을 공유하며, 이는 NMOS 트랜지스터(N11) 및 PMOS 트랜지스터(P3)의 게이트 단자가 서로 결합된 것에 대응한다. NMOS 트랜지스터(N4 및 N11) 및 PMOS 트랜지스터(P3 및 P10)의 게이트 단자가 서로 결합되는 것을 구현하기 위해, 게이트 부분(1820a)은 VG 부분에 대응하는 비아(2153), 전도성 트레이스(1912), 비아(2131), 전도성 트레이스(2130), 비아(2132), 전도성 트레이스(1916), VG 부분에 대응하는 비아(2152)를 통해 게이트 부분(1810b)에 결합된다.
도 22a는 본 개시내용의 일부 실시예에 따라, 도 10의 전송 게이트 회로(1000)와 동등한 IC(2200)의 회로도이다. IC(2200)의 트랜지스터는 도 20a에 도시된 위치와 상이한 위치에 배열되나, 도 20a에 도시된 것과 유사한 연결을 가지므로, 연결은 본 명세서에서 더 상세히 설명되지 않는다. 예시를 위해, PMOS 트랜지스터(P3 및 P4) 및 NMOS 트랜지스터(N3 및 N4)는 도 22a에 도시된 바와 같이 결합되고, 이는 도 22a에 도시된 바와 같이 연결(ZF)에 대응한다.
도 20a의 IC(2000)와 비교하여, 도 22a의 예시에서, IC(2200)는 PMOS 트랜지스터(P8 및 P9) 및 NMOS 트랜지스터(N8 및 N9)를 포함하지 않고, 대신에 도 22b와 관련하여 후술되는 바와 같이 구성된 PMOS 트랜지스터(P12 및 P13) 및 NMOS 트랜지스터(N12 및 N13)를 포함한다. 도 10의 전송 게이트 회로(1000)와 동등하도록, PMOS 트랜지스터(P12 및 P13) 및 NMOS 트랜지스터(N12 및 N13) 각각의 소스 또는 드레인 단자는, 도 22a에 도시된 바와 같이 PMOS 트랜지스터(P12 및 P13) 및 NMOS 트랜지스터(N12 및 N13)가 동작하지 않도록 단락 회로 구성으로 서로 결합된다.
도 22b는 본 개시내용의 일부 실시예에 따라, 도 22a의 IC(2200)에 대응하는 배치도(2200B)를 도시한다. 도 22b에 도시된 바와 같이, 배치도(2200B)는 도 20b와 관련하여 앞서 논의된 바와 같이 대응하는 부분을 포함하고, 따라서 대응하는 부분은 본 명세서에서 더 상세히 설명되지 않는다. 도 22bf에 도시된 바와 같이, PMOS 트랜지스터(P3)는 도 20b에 도시된 바와 같이 PMOS 트랜지스터(P4)에 대응하는 것과 유사한 부분을 포함하고, PMOS 트랜지스터(P4)는 도 20b에 도시된 바와 같이 PMOS 트랜지스터(P3)에 대응하는 부분과 유사한 부분을 포함한다. NMOS 트랜지스터(N13)는 도 20b에 도시된 바와 같이 NMOS 트랜지스터(N8)에 대응하는 것과 유사한 부분을 포함하고, NMOS 트랜지스터(N12)는 도 20b에 도시된 바와 같이 NMOS 트랜지스터(N9)에 대응하는 부분과 유사한 부분을 포함한다.
도 20b와 비교하여 도 22b를 참조하면, 절단 전도성 세그먼트(2205)는 게이트(1810)를 별개의 부분(1810a 및 1810b)으로 절단하고, 게이트(1820)를 별개의 게이트 부분(1820a 및 1820b)으로 절단하도록 추가로 배열된다. 일부 실시예에서, 절단 전도성 세그먼트(2205)는 절단 금속 게이트로 지칭되고, 따라서 일부 실시예에서 절단 전도성 세그먼트(2205)는 CMG 부분으로 지칭된다. 게이트(1810)가 게이트 부분(1810a 및 1810b)으로 분리된 상태에서, 전도성 트레이스(2010)는 또한 도 20b와 관련하여 앞서 논의된 바와 같이 게이트 부분(1810a)을 게이트 부분(1810b)에 결합한다. 도 22a의 연결(ZF)을 구현하기 위해, 도 22b의 예시에서, PMOS 트랜지스터(P4)의 소스에 대응하는 전도성 세그먼트(1815), PMOS 트랜지스터(P3)의 드레인 단자에 대응하는 전도성 세그먼트(1812), NMOS 트랜지스터(N3)의 드레인에 대응하는 전도성 세그먼트(1825) 및 NMOS 트랜지스터(N4)의 소스에 대응하는 전도성 세그먼트(1822)는, 도 20b와 관련하여 앞서 논의한 대응하는 부분을 통해 서로 결합된다.
도 22b에 도시된 바와 같이, 배치도(2200B)는 각각 게이트 부분(1810a, 1820a, 1810b 및 1820b) 상에 배치된 비아(2211-2214)를 더 포함한다. 따라서, 일부 실시예에서, 비아(2211-2214)는 또한 VG 부분으로도 지칭된다.
도 22b에 도시된 바와 같이, NMOS 트랜지스터(N4)와 PMOS 트랜지스터(P12)는 게이트 부분(1810a)을 공유하며, 이는 NMOS 트랜지스터(N4) 및 PMOS 트랜지스터(P12)의 게이트 단자가 서로 결합된 것에 대응한다. NMOS 트랜지스터(N13)와 PMOS 트랜지스터(P3)는 게이트 부분(1820a)을 공유하며, 이는 NMOS 트랜지스터(N13) 및 PMOS 트랜지스터(P3)의 게이트 단자가 서로 결합된 것에 대응한다. NMOS 트랜지스터(N4 및 N13) 및 PMOS 트랜지스터(P3 및 P12)의 게이트 단자가 서로 결합되도록 구현하기 위해, 게이트 부분(1810a)은 비아(2211), 전도성 트레이스(1913) 및 비아(2212)를 통해 게이트 부분(1820a)에 결합된다.
NMOS 트랜지스터(N12)와 PMOS 트랜지스터(P4)는 게이트 부분(1810b)을 공유하며, 이는 NMOS 트랜지스터(N12) 및 PMOS 트랜지스터(P4)의 게이트 단자가 서로 결합된 것에 대응한다. NMOS 트랜지스터(N3)와 PMOS 트랜지스터(P13)는 게이트 부분(1820b)을 공유하며, 이는 NMOS 트랜지스터(N3) 및 PMOS 트랜지스터(P13)가 서로 결합된 것에 대응한다. NMOS 트랜지스터(N3 및 N12) 및 PMOS 트랜지스터(P13 및 P4)의 게이트 단자가 서로 결합되도록 구현하기 위해, 게이트 부분(1810b)은 비아(2213), 전도성 트레이스(1916) 및 비아(2214)를 통해 게이트 부분(1820b)에 결합된다.
도 23은 본 개시내용의 일부 실시예에 따른 플립 플롭 회로(2300)의 회로도이다. 플립 플롭 회로(2300)는 멀티플렉서 유닛(2310), 제1 인버터 유닛(2320), 제2 인버터 유닛(2330), 제3 인버터 유닛(2340), 마스터 래치 유닛(2350), 슬레이브 래치 유닛(2360) 및 출력 유닛(2370)을 포함한다. 멀티플렉서 유닛(2310)은 인에이블 신호(SE; enable signal)에 적어도 응답하여 동작하는 데이터 경로로서 구성된다. 제1 인버터 유닛(2320)은 인에이블 신호(SE)를 반전시켜 인에이블 바 신호(SEB; enable bar signal)를 생성하도록 구성된다. 제2 인버터 유닛(2330)은 클럭 펄스 신호(CP)를 반전시켜 클럭 신호(CLKB)를 생성하도록 구성된다. 제2 인버터 유닛(2340)은 클럭 신호(CLKB)를 반전시켜 클럭 바 신호(CLKBB)를 생성하도록 구성된다. 마스터 래치 부(2350)는 클럭 신호(CLKB) 및 클럭 바 신호(CLKBB)에 응답하여 동작한다. 슬레이브 래치 유닛(2360)은 또한 클럭 신호(CLKB) 및 클럭 바 신호(CLKBB)에 응답하여 동작한다. 출력 유닛(2370)은 마스터 래치 유닛(2350) 및 슬레이브 래치 유닛(2360)을 통과하는 신호(표시되지 않음)를 버퍼링하고 출력하도록 구성된다.
도 23에 도시된 실시예에서, 마스터 래치 유닛(2350)은 도 10의 전송 게이트 회로(1000)에 대응하는 PMOS 트랜지스터(P1X 및 P2X) 및 NMOS 트랜지스터(N1X 및 N2X)를 포함한다. 슬레이브 래치 유닛(2360)은 도 10의 전송 게이트 회로(1000)에 대응하는 PMOS 트랜지스터(P3X 및 P4X) 및 NMOS 트랜지스터(N3X 및 N4X)를 포함한다. 도 23에 도시된 바와 같이, 클록 바 신호(CLKBB)를 수신하기 위해 PMOS 트랜지스터(P1X 및 P4X) 및 NMOS 트랜지스터(N2X 및 N3X)가 함께 결합되고, 클록 신호(CLKB)를 수신하기 위해 PMOS 트랜지스터(P2X 및 P3X) 및 NMOS 트랜지스터(N1X 및 N4X)가 함께 결합된다.
도 24는 본 개시내용의 일부 실시예에 따라, 도 23의 2개의 전송 게이트 회로를 포함하는 회로와 동등한 IC(2400)의 회로도이다. 도 24의 예시에서, PMOS 트랜지스터(P1X, P2X 및 P14) 및 NMOS 트랜지스터(N1X, N2X 및 N14)는 도 11a에 도시된 IC(1100)에 대응하고, 도 24에 도시된 바와 같이 연결(Z1)을 표시하도록, PMOS 트랜지스터(P1X)의 소스 단자와 NMOS 트랜지스터(N1X)의 드레인 단자는 PMOS 트랜지스터(P2X)의 드레인 단자와 NMOS 트랜지스터(N2X)의 소스 단자와 결합한다. PMOS 트랜지스터(P3X, P4X 및 P15) 및 NMOS 트랜지스터(N3X, N4X 및 N15)는 또한 도 11a에 도시된 바와 같이 IC(1100)에 대응하고, 도 24에 도시된 연결(Z2)을 표시하도록, PMOS 트랜지스터(P4X)의 소스 단자 및 NMOS 트랜지스터(N4X)의 드레인 단자는 PMOS 트랜지스터(P3X)의 드레인 단자 및 NMOS 트랜지스터(N3X)의 소스 단자에 결합한다.
도 24의 예시에서, PMOS 트랜지스터(P14) 및 NMOS 트랜지스터(N14) 각각의 소스 및 드레인 단자는 PMOS 트랜지스터(P14) 및 NMOS 트랜지스터(N14)가 동작하지 않도록 단락 회로 구성으로 함께 결합된다. PMOS 트랜지스터(P15) 및 NMOS 트랜지스터(N15) 각각의 소스 및 드레인 단자는 PMOS 트랜지스터(P15) 및 NMOS 트랜지스터(N15)가 동작하지 않도록 단락 회로 구성으로 함께 결합된다. PMOS 트랜지스터(P1X-P4X)와 NMOS 트랜지스터(N1X-N4X)의 연결에 의해, 도 24에 도시된 바와 같이, IC(2400)는 도 23에 도시된 2개의 전송 게이트 회로와 동등한 회로로서 동작할 수 있다.
도 25는 본 개시내용의 일부 실시예에 따라, 도 24의 IC(2400)에 대응하는 배치도(2500)를 도시한다. 도 25에 도시된 실시예에서, PMOS 트랜지스터(P1X-P4X, P14 및 P15)는 NMOS 트랜지스터(N1X-N4X, N14 및 N15) 상에 적층된다. 일부 실시예에서, NMOS 트랜지스터(N1X-N4X, N14 및 N15)는 PMOS 트랜지스터(P1X-P4X, P14 및 P15) 상에 적층된다.
도 25에 도시된 바와 같이, 연결(Z1)을 구현하기 위해, PMOS 트랜지스터(P1X)의 소스 단자에 대응하는 전도성 세그먼트(2410)는 M0 부분에 대응하는 전도성 트레이스(2420)를 통해 NMOS 트랜지스터(N1X)의 드레인 단자에 대응하는 전도성 세그먼트(2430)에 결합되고, 이는 도 12a 및 도 12b를 참조하여 예시된 구현과 유사한다. 연결(Z2)을 구현하기 위해, PMOS 트랜지스터(P4X)의 소스 단자에 대응하는 전도성 세그먼트(2440)는 M0 부분에 대응하는 전도성 트레이스(2450)를 통해 NMOS 트랜지스터(N4X)의 드레인 단자에 대응하는 전도성 세그먼트(2460)에 연결되고, 이는 도 12a 및 도 12b를 참조하여 예시된 구현과 유사하다.
도 1 내지 25에 도시된 비제한적인 예에 의해 예시된 바와 같이, 다양한 실시예는 게이트 방향을 따라 소스/드레인 오프셋을 가지는 적층형 트랜지스터를 포함하여, 이로써 소스/드레인에 대한 액세스를 개선하고 소스/드레인이 게이트 방향을 따라 오프셋되지 않는 접근법과 비교하여 라우팅 유연성을 증가시킨다.
도 26은 본 개시내용의 일부 실시예에 따른 IC 제조 시스템을 운영하는 방법(2600)의 흐름도이다. 일부 실시예들에서, IC 제조 시스템을 운영하는 단계는 IC 배치도, 예를 들어 IC 구조물에 대응하는 배치도(300B, 400B, 400C, 500B-500D, 600B-600D, 700B-700D, 800B-800D, 900B, 1100B-1800B, 1900A-1900E, 2000A-2000F, 2100B, 2200B 또는 2500) 중 하나, 예를 들어 생성된 IC 배치도에 기초하여 제조되는 도 2a 내지 도 25와 관련하여 앞서 논의된 배치 구조물(300, 500, 600, 700, 800, 900, 1200, 1300, 1400, 1500, 1600 또는 1700) 중 하나를 생성하는 단계를 포함한다. 일부 실시예들에서, IC 제조 시스템을 운영하는 단계는 IC 디바이스, 예를 들어 메모리 회로, 논리 디바이스, 처리 디바이스, 신호 처리 회로 등을 제조하는 것의 부분으로서 IC 제조 시스템을 운영하는 단계의 일부이다.
일부 실시예들에서, 방법(2600)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 방법(2600)의 일부 또는 전부는 도 27과 관련하여 후술되는 IC 디바이스 설계 시스템(2700)의 프로세서(2702)에 의해 실행된다.
방법(2600)의 동작의 일부 또는 전부는 설계 하우스, 예를 들어 도 28과 관련하여 후술되는 설계 하우스(2820)에서 수행되는 설계 절차의 일부로서 수행될 수 있다.
일부 실시예들에서, 방법(2600)의 동작들은 도 26에 도시된 순서로 수행된다. 일부 실시예들에서, 방법(2600)의 동작들은 동시에 및/또는 도 26에 도시된 순서 이외의 순서로 수행된다. 일부 실시예에서, 하나 이상의 동작은 방법(2600)의 하나 이상의 동작을 수행하기 전, 사이, 동안 및/또는 후에 수행된다.
동작(2610)에서, 제1 전도성 층의 전도성 부분이 게이트의 제1 및 제2 측면에 배열된다. 제1 전도성 층의 전도성 부분을 배열하는 단계는 제1 유형의 제1 트랜지스터의 제1 및 제2 소스/드레인으로서 제1 전도성 층의 제1 및 제2 전도성 부분을 배열하는 단계를 포함하고, 제1 트랜지스터는 게이트를 포함한다.
일부 실시예에서, 제1 전도성 층의 전도성 부분을 배열하는 단계는 도 1 내지 도 3b와 관련하여 앞서 논의된 소스/드레인(112 및 114)에 대응하는 전도성 부분을 배열하는 단계를 포함한다. 다양한 실시예에서, 제1 전도성 층의 전도성 부분을 배열하는 단계는 도 4a 내지 도 5d와 관련하여 앞서 논의된 둘 이상의 전도성 부분(411-425), 도 6a 내지 도 8d와 관련하여 앞서 논의된 전도성 부분(631-643), 도 9a 및 도 9b와 관련하여 앞서 논의된 전도성 부분(921-935), 도 11b 내지 도 17b와 관련하여 앞서 논의된 전도성 부분(1111-1127), 도 14a 내지 도 15b와 관련하여 앞서 논의된 전도성 부분(1413), 도 18b 내지 도 22b와 관련하여 앞서 논의된 전도성 부분(1821-1826), 도 19d, 도 20e 및 도20f와 관련하여 앞서 논의된 전도성 부분(1972), 도 20f와 관련하여 앞서 논의된 전도성 부분(2041), 또는 도 25와 관련하여 앞서 논의된 전도성 부분들, 예를 들어 전도성 부분(2430 또는 2460) 중 둘 이상을 배열하는 단계를 포함한다.
일부 실시예에서, 게이트의 제1 및 제2 측에 전도성 부분을 배열하는 단계는 도 1 내지 도 3b와 관련하여 앞서 논의된 게이트(150)에 대응하는 게이트 또는 Poly 부분의 제1 및 제2 측에 전도성 부분을 배열하는 단계를 포함한다. 다양한 실시예에서, 게이트의 제1 및 제2 측에 전도성 부분을 배열하는 단계는 도 4a 내지 도 5d와 관련하여 앞서 논의된 게이트(410-430), 도 6a 내지 도 8d와 관련하여 앞서 논의된 게이트(610 또는 620), 도 9a 및 도 9b와 관련하여 앞서 논의된 게이트(911-914), 도 11b 내지 도 17b와 관련하여 앞서 논의된 게이트(1110-1130), 도 14a 내지 도 15b와 관련하여 앞서 논의된 게이트(1410), 도 18b 내지 도 22b와 관련하여 앞서 논의된 게이트(1810 또는 1820), 도 19c, 도 19d, 및 도 20d 내지 도 20f와 관련하여 앞서 논의된 게이트(1930), 또는 도 25와 관련하여 앞서 논의된 게이트들 중 하나의 제1 및 제2 측에 전도성 부분을 배열하는 단계를 포함한다.
동작(2620)에서, 제2 전도성 층의 전도성 부분이 게이트의 제1 및 제2 측면에 배열되고, 제2 층은 제1 전도성 층 위에 놓인다. 제2 전도성 층의 전도성 부분을 배열하는 단계는 제2 유형의 제2 트랜지스터의 제1 및 제2 소스/드레인으로서 제2 전도성 층의 제3 및 제4 전도성 세그먼트를 배열하는 단계를 포함하고, 제2 트랜지스터는 게이트를 포함한다.
일부 실시예에서, 제2 전도성 층의 전도성 부분을 배열하는 단계는 도 1 내지 도 3b와 관련하여 앞서 논의된 소스/드레인(122 및 124)에 대응하는 전도성 부분을 배열하는 단계를 포함한다. 다양한 실시예에서, 제2 전도성 층의 전도성 부분을 배열하는 단계는 도 4a 내지 도 5d와 관련하여 앞서 논의된 전도성 부분(411-425), 도 6a 내지 도 8d와 관련하여 앞서 논의된 전도성 부분(631-643), 도 9a 내지 도 9b와 관련하여 앞서 논의된 전도성 부분(921-935), 도 11b 내지 도 17b와 관련하여 앞서 논의된 전도성 부분(1111-1127), 도 14a 내지 도 15b와 관련하여 앞서 논의된 전도성 부분(1411), 도 18b 내지 도 22b와 관련하여 앞서 논의된 전도성 부분(1821-1826), 도 19d, 도 22e 및 도 20f와 관련하여 앞서 논의된 전도성 부분(1971 또는 1973), 또는 도 25와 관련하여 앞서 논의된 전도성 부분들, 예를 들어 전도성 부분(2410 또는 2440) 중 둘 이상을 배열하는 단계를 포함한다.
동작(2610)과 관련하여 상술한 바와 같이 게이트의 제1 및 제2 측에 제2 전도성 층의 전도성 부분을 배열하는 단계는 게이트의 제1 및 제2 측에 제 1 전도성 층의 전도성 부분을 배열하는 단계에 따라 수행된다.
제2 전도성 층의 전도성 부분을 배열하는 것은 게이트의 제1 면에서 제1 및 제3 전도성 부분을 부분적으로 오버랩하는 단계 및 게이트의 제2 면에서 제2 및 제4 전도성 부분을 부분적으로 오버랩하는 단계를 포함한다. 전도성 부분들을 부분적으로 오버랩하는 단계는 도 1 내지 도 3b와 관련하여 앞서 논의된 바와 같이, Y방향을 따라 오프셋됨으로써 소스/드레인(122) 위에 부분적으로 놓인 소스/드레인(122) 및 Y방향을 따라 오프셋됨으로써 소스/드레인(114) 위에 부분적으로 놓인 소스/드레인(124)에 대응한다.
일부 실시예에서, 제1 및 제3 전도성 부분을 부분적으로 오버랩하는 단계는 제1 방향으로 제2 부분으로부터 제1 부분을 오프셋하는 단계를 포함하고, 제2 및 제4 전도성 부분을 오버랩하는 단계는 제1 방향으로 제4 부분으로부터 제2 부분을 오프셋하는 단계를 포함하고, 이는 도 2b 및 도 2d에 도시된 실시예에 대응하고, 도 4a 내지 도 25와 관련하여 앞서 논의된 다양한 실시예에서 실현된다.
일부 실시예에서, 제1 및 제3 전도성 부분을 부분적으로 오버랩하는 단계는 제1 방향으로 제2 부분으로부터 제1 부분을 오프셋하는 단계를 포함하고, 제2 및 제4 전도성 부분을 오버랩하는 단계는 제1 방향과는 반대인 제2 방향으로 제4 부분으로부터 제2 부분을 오프셋하는 단계를 포함하고, 이는 도 2a 및 도 2c에 도시된 실시예에 대응하고, 도 3a 내지 도 25와 관련하여 앞서 논의된 다양한 실시예에서 실현된다.
일부 실시예에서, 제1 및 제3 전도성 부분을 부분적으로 중첩시키는 단계는 제1 및 제3 전도성 부분 각각을 MDLI와 오버랩하는 단계를 포함한다. 다양한 실시예에서, 제1 및 제3 전도성 부분 각각을 MDLI와 오버랩하는 단계는 도 3a 내지 도 3b과 관련하여 앞서 논의된 MDLI(350), 도 6a 내지 도 6d와 관련하여 앞서 논의된 MDLI(685), 도 14a 및 도 14b와 관련하여 앞서 논의된 MDLI(1450), 도 19d, 도 20e 및 도 20f와 관련하여 앞서 논의된 MDLI(1975), 도 19e와 관련하여 앞서 논의된 MDLI(1985), 도 20e 및 도 20f와 관련하여 앞서 논의된 MDLI(2035), 도 20f와 관련하여 앞서 논의된 MDLI(2052) 중 하나와 전도성 부분을 오버랩하는 단계를 포함한다. 중첩되는 전도성 부분을 포함한다.
동작(2630)에서, 일부 실시예에서, 전도성 피쳐는 제1 전도성 층의 전도성 부분과 제2 전도성 층의 전도성 부분 사이의 전도성 경로의 일부로서 배열된다. 전도성 피처를 배열하는 단계는 도 3a 내지 도 25와 관련하여 앞서 논의된 실시예들에 따라 하나 이상의 IC 배치 피처들을 배열하는 단계를 포함한다.
일부 실시예들에서, 전도성 경로의 일부로서 전도성 피처를 배열하는 단계는 전송 게이트 회로 연결의 전도성 세그먼트에 대응하는 전도성 피처를 배열하는 단계를 포함한다. 다양한 실시예들에서, 전도성 피처를 배열하는 단계는 도 4a 내지도 9b와 관련하여 앞서 논의된 연결(ZA), 도 10 내지 도 17b와 관련하여 앞서 논의된 연결(ZB), 도 11a 내지 도 17b와 관련하여 앞서 논의된 연결(BX), 도 18a 내지 도 19e와 관련하여 앞서 논의된 연결(ZC), 도 20a 내지 도 20f와 관련하여 앞서 논의된 연결(ZD), 도 21a 및 도 21b와 관련하여 앞서 논의된 연결(ZE), 도 22a 및 도 22b와 관련하여 앞서 논의된 연결(ZF), 도 24 및 도 25와 관련하여 앞서 논의된 연결(Z1 또는 Z2)에 대응한다.
일부 실시예에서, 동작(2640)에서, IC 배치도가 생성된다. IC 배치도는 동작(2610-2630)과 관련하여 앞서 논의한 바와 같이 배열된 제1, 제2, 제3 및 제4 전도성 부분을 포함한다.
일부 실시예에서, IC 배치도를 생성하는 단계는 IC 배치도를 저장 디바이스에 저장하는 단계를 포함한다. 다양한 실시예들에서, IC 배치도를 저장 디바이스에 저장하는 단계는 IC 배치도를 비휘발성, 컴퓨터 판독 가능 메모리 또는 셀 라이브러리, 예를 들어 데이터베이스에 저장하는 단계를 포함하고/하거나 IC 배치도를 네트워크를 통해 저장하는 단계를 포함한다. 일부 실시예들에서, IC 배치도를 저장 디바이스에 저장하는 단계는 도 27과 관련하여 아래에서 논의되는 IC 디바이스 설계 시스템(2700)의 네트워크(2714)를 통해 IC 배치도를 저장하는 단계를 포함한다.
일부 실시예들에서, 동작(2650)에서, 하나 이상의 반도체 마스크들 중 적어도 하나, 또는 반도체 IC의 층 내의 적어도 하나의 구성 요소가 IC 배치도에 기초하여 제조된다. 반도체 IC의 층에서 하나 이상의 반도체 마스크 또는 적어도 하나의 구성 요소를 제조하는 단계는 도 28과 관련하여 아래에서 논의된다.
일부 실시예에서, 동작(2660)에서, 하나 이상의 제조 동작이 IC 배치도에 기초하여 수행된다. 일부 실시예들에서, 하나 이상의 제조 동작을 수행하는 단계는 IC 배치도에 기초하여 하나 이상의 리소그래피 노출을 수행하는 단계를 포함한다. IC 배치도에 기초하여 하나 이상의 제조 동작, 예를 들어 하나 이상의 리소그래피 노출을 수행하는 단계는 도 28과 관련하여 아래에서 논의된다.
방법(2600)의 동작들 중 일부 또는 전부를 실행함으로써, 예를 들어, 도 1 내지 도 25와 관련하여 앞서 논의한 바와 같은 IC 배치도 및 대응하는 IC 디바이스가 게이트 방향을 따라 오프셋된 소스/드레인을 가지는 적층된 트랜지스터를 포함하는 다양한 실시예에서 생성되고, 이로 인해 소스/드레인에 대한 액세스를 개선하고 소스/드레인이 게이트를 따라 오프셋되지 않는 접근법에 비해 라우팅 유연성을 증가시킨다.
도 27은 본 개시의 일부 실시예에 따른 IC 디바이스 설계 시스템(2700)의 블록도이다. 도 26과 관련하여 위에서 논의된 바와 같은 방법(2600)의 하나 이상의 동작은 일부 실시예에 따른 IC 디바이스 설계 시스템(2700)을 사용하여 구현 가능하다.
일부 실시예에서, IC 디바이스 설계 시스템(2700)은 하드웨어 프로세서(2702) 및 비일시적 컴퓨터 판독 가능 저장 매체(2704)를 포함하는 컴퓨팅 디바이스이다. 비일시적 컴퓨터 판독 가능 저장 매체(2704)는 무엇보다도 컴퓨터 프로그램 코드를 저장, 즉 실행 가능한 명령들의 세트(2706)로 인코딩된다. 하드웨어 프로세서(2702)에 의한 명령어(2706)의 실행은 예를 들어, 도 26(이하, 언급된 공정들 및/또는 방법들)와 관련하여 앞서 논의된 방법(2600)의 일부 또는 전부를 구현하는 IC 디바이스 설계 시스템을 (적어도 부분적으로) 나타낸다.
프로세서(2702)는 버스(2708)를 통해 비일시적 컴퓨터 판독 가능 저장 매체(2704)에 전기적으로 결합된다. 프로세서(2702)는 또한 버스(2708)에 의해 I/O 인터페이스(2710)에 전기적으로 결합된다. 네트워크 인터페이스(2712)는 또한 버스(2708)를 통해 프로세서(2702)에 전기적으로 연결된다. 네트워크 인터페이스(2712)는 네트워크(2714)에 연결되어, 프로세서(2702) 및 비일시적 컴퓨터 판독 가능 저장 매체(2704)는 네트워크(2714)를 통해 외부 요소에 연결될 수 있다. 프로세서(2702)는 IC 디바이스 설계 시스템(2700)이 언급된 공정 및/또는 방법의 일부 또는 전부를 수행하는데 사용가능하도록 하기 위해, 비일시적 컴퓨터 판독 가능 저장 매체(2704)에 인코딩된 명령들(2706)을 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(2702)는 중앙 처리 장치(CPU), 다중 프로세서, 분산 처리 시스템, ASIC(application specific IC) 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예에서, 비일시적 컴퓨터 판독 가능 저장 매체(2704)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 비일시적 컴퓨터 판독 가능 저장 매체(2704)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시예에서, 비일시적 컴퓨터 판독 가능 저장 매체(2704)는 CD-ROM(Compact Disk-Read Only Memory), CD-R/W(Compact Disk-Read/Write) 및/또는 디지털 비디오 디스크((DVD))를 포함한다.
하나 이상의 실시예에서, 비일시적 컴퓨터 판독 가능 저장 매체(2704)는 IC 디바이스 설계 시스템(2700)이 언급된 공정 및/또는 방법의 일부 또는 전부를 수행하는데 사용가능하도록 구성되는 명령어(2706)를 저장한다. 하나 이상의 실시예에서, 비일시적 컴퓨터 판독 가능 저장 매체(2704)는 또한 언급된 공정 및/또는 방법의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 다양한 실시예에서, 비일시적 컴퓨터 판독 가능 저장 매체(2704)는 각각 도 2a 내지 도 26과 관련하여 앞서 논의된 적어도 하나의 IC 배치 설계도(2720) 또는 적어도 하나의 설계 사양(2722) 중 하나 또는 그 조합을 저장한다.
IC 디바이스 설계 시스템(2700)은 I/O 인터페이스(2710)를 포함한다. I/O 인터페이스(2710)는 외부 회로에 결합된다. 다양한 실시예에서, I/O 인터페이스(2710)는 프로세서(2702)로 및/또는 프로세서(2702)로부터 정보 및 명령을 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 디스플레이, 터치 스크린 및/또는 커서 방향 키 중 하나 또는 그 조합을 포함한다.
IC 디바이스 설계 시스템(2700)은 또한 프로세서(2702)에 결합된 네트워크 인터페이스(2712)를 포함한다. 네트워크 인터페이스(2712)는 IC 디바이스 설계 시스템(2700)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(2714)와 통신하는 것을 허용한다. 네트워크 인터페이스(2712)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 이더넷, USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 둘 이상의 시스템(2700)에서 구현된다.
IC 디바이스 설계 시스템(2700)은 I/O 인터페이스(2710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(2710)를 통해 수신된 정보는 적어도 하나의 설계 규칙 명령, 적어도 하나의 기준 세트, 적어도 하나의 설계 규칙, 적어도 하나의 DRM, 및/또는 프로세서(2702)에 의해 처리되는 다른 파라미터들 중 하나 또는 그 조합을 포함한다. 정보는 버스(2708)를 통해 프로세서(2702)로 전송된다. IC 디바이스 설계 시스템(2700)은 I/O 인터페이스(2710)를 통한 사용자 인터페이스와 관련된 정보를 전송 및/또는 수신하도록 구성된다. .
일부 실시예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 공정 및/또는 방법들의 일부 또는 전부는 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 공정 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, IC 배치 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 이용 가능한 VIRTUOSO®와 같은 툴 또는 다른 적절한 배치 생성 툴을 사용하여 생성된다.
일부 실시예에서, 공정은 비일시적 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 기능으로서 실현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예는 외부/이동식 및/또는 내부/내장 저장 장치 또는 메모리 유닛, 예를 들어 DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM과 같은 반도체 메모리, RAM, 메모리 카드 및 이와 같은 것들 중 하나 이상을 포함하지만, 이에 제한되지는 않는다.
도 26의 방법(2600)의 하나 이상의 동작을 구현하도록 사용가능함으로써. IC 디바이스 설계 시스템(2700) 및 비일시적 컴퓨터 판독 가능 저장 매체, 예를 들어 비일시적 컴퓨터 판독 가능 저장 매체(2704)는 도 26 및 방법(2600)과 관련하여 앞서 논의된 이점들을 가능하게 한다.
도 28은 본 개시내용의 일부 실시예에 따른 IC 제조 시스템(2800) 및 그와 관련된 IC 제조 흐름의 블록도이다. 일부 실시예들에서, 배치 설계에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 IC 층 내의 적어도 하나의 구성 요소 중 적어도 하나가 IC 제조 시스템(2800)을 사용하여 제조된다.
도 28에서, IC 제조 시스템(2800)은 설계, 개발 및 제조 사이클 및/또는 IC 디바이스(2860)를 제조하는 것과 관련된 서비스에서 서로 상호 작용하는 설계 하우스(2820), 마스크 하우스(2830) 및 IC 제조업체/제조자("fab")(2850)와 같은 엔티티를 포함한다. 시스템(2800)의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스를 제공하고/하거나 하나 이상의 다른 엔티티로부터 서비스를 수신한다. 일부 실시예들에서, 설계 하우스(2820), 마스크 하우스(2830) 및 IC 팹(2850) 중 둘 이상이 하나의 더 큰 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(2820), 마스크 하우스(2830) 및 IC 팹(2850) 중 둘 이상이 공통 시설 내에 공존하고 공통 리소스를 사용한다.
설계 하우스(또는 설계 팀)(2820)는 도 2a 내지 도 25와 관련하여 앞서 논의되고 도 26의 방법(2600)에 기초한 IC 설계 배치도(또는 설계)(2822)을 생성한다. IC 설계 배치도(2822)는 제조될 IC 디바이스(2860)의 다양한 구성 요소를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응하는 다양한 기하학적 패턴을 포함한다. 다양한 층들이 결합되어 다양한 IC 피처를 형성한다. 예를 들어, IC 설계 배치도(2822)의 일부는 (실리콘 웨이퍼와 같은)반도체 기판에 형성되고 반도체 기판 상에 배치되는 다양한 재료층을 형성하도록 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속의 금속 라인 또는 비아 및 본딩 패드를 위한 개구와 같은 다양한 IC 특징을 포함한다. 설계 하우스(2820)는 IC 배치도(2822)를 형성하도록, 도 2a 내지 도 25와 관련하여 논의되고 도 26의 방법(2600)을 포함하는 적절한 설계 절차를 구현한다. 설계 절차는 논리 설계, 물리적 설계 또는 장소 및 경로 중 하나 이상을 포함한다. IC 설계 배치도(2822)는 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일로 제시된다. 예를 들어, IC 설계 배치도(2822)는 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(2830)는 데이터 준비(2832) 및 마스크 제조(2844)를 포함한다. 마스크 하우스(2830)는 IC 설계 배치도(2822)에 따라 IC 디바이스(2860)의 다양한 층을 제조하는데 사용될 하나 이상의 마스크(2984)를 제조하도록 IC 설계 배치도(2822)를 사용한다. 마스크 하우스(2830)는 IC 설계 배치 다이어그램(2822)이 대표 데이터 파일("RDF")로 변환되는 마스크 데이터 준비(2832)를 수행한다. 마스크 데이터 준비(2832)는 RDF를 마스크 제조(2844)에 제공한다. 마스크 제조(2844)는 마스크 라이터(writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(2845) 또는 반도체 웨이퍼(2815)와 같은 기판 상의 이미지로 변환한다. 설계 배치도(2822)는 마스크 라이터의 특정한 특성 및/또는 IC 팹(2850)의 요구조건을 준수하도록 마스크 데이터 준비(2832)에 의해 조작된다. 도 28에서, 마스크 데이터 준비(2832) 및 마스크 제조(2844)는 별도의 요소로서 도시되어 있다. 일부 실시예에서, 마스크 데이터 준비(2832) 및 마스크 제작(2844)은 마스크 데이터 준비로 집합적으로 지칭된다.
일부 실시예에서, 마스크 데이터 준비(2832)는 회절, 간섭, 다른 공정 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하도록 리소그래피 향상 기술을 사용하는 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 배치도(2822)를 조정한다. 일부 실시예에서, 마스크 데이터 준비(2832)는 축외 조명, 서브-해상도 보조 특징, 위상-시프팅 마스크, 다른 적절한 기술, 및 이와 같은 것들 또는 이들의 조합과 같은 추가 해상도 향상 기술(RET)을 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(2832)는 반도체 제조 공정의 가변성 등을 설명하기 위해 충분한 마진을 보장하도록 특정한 기하학적 및/또는 연결 제한을 포함하는 마스크 생성 규칙 세트를 가지는 OPC에서 공정을 겪은 IC 설계 배치도(2822)를 점검하는 MRC(mask rule checker)를 포함한다. 일부 실시예에서, MRC는 마스크 제작 규칙(2844) 동안의 한계를 보상하기 위해 IC 설계 배치도(2822)를 수정하며, 이는 마스크 생성 규칙을 충족시키기 위해 OPC에 의해 수행된 수정의 일부를 되돌릴 수 있다.
일부 실시예에서, 마스크 데이터 준비(2832)는 IC 장치(2860)를 제조하기 위해 IC 팹(2850)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 공정 검사(LPC)를 포함한다. LPC는 IC 디바이스(2860)와 같은 시뮬레이션된 제조된 디바이스를 생성하도록 IC 설계 배치도(2822)에 기초하한 이 처리를 시뮬레이션한다. LPC 시뮬레이션에서의 처리 파라미터는 IC 제조 사이클의 다양한 공정과 관련된 파라미터, IC를 제조하는데 사용되는 툴과 관련된 파라미터, 및/또는 제조 공정의 다른 측면을 포함할 수 있다. LPC는 에어리얼(aerial) 이미지 콘트라스트, 초점 심도("DOF"), 마스크 에러 향상 계수("MEEF"), 다른 적절한 요소, 및 이와 같은 것들 또는 이들의 조합과 같은 다양한 요소들을 고려한다. 일부 실시예들에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 디자인 규칙을 만족시키기에 충분한 형상을 가지지 않으면, OPC 및/또는 MRC는 IC 디자인 배치도(2822)를 더 개선하기 위해 반복된다.
마스크 데이터 준비(2832)에 대한 상기 설명은 명확성을 위한 목적으로 단순화되었다는 것이 이해되어야 한다. 일부 실시예에서, 데이터 준비(2832)는 제조 규칙에 따라 IC 설계 배치도(2822)를 수정하기 위한 논리 연산(LOP)과 같은 추가적인 특징을 포함한다. 또한, 데이터 준비(2832) 동안 IC 설계 배치도(2822)에 적용된 공정은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(2832) 후 및 마스크 제작(2844) 동안, 수정된 IC 설계 배치도(2822)에 기초하여 마스크(2822) 또는 마스크의 그룹(2822)이 제조된다. 일부 실시예에서, 마스크 제조(2844)는 IC 설계 배치도(2822)에 기초하여 하나 이상의 리소그래피 노출을 수행하는 단계를 포함한다. 일부 실시예들에서, 전자 빔(e-beam) 또는 다수의 e-빔의 메커니즘은 수정된 IC 디자인 배치도(2822)에 기초하여 마스크(포토 마스크 또는 레티클)(2945) 상에 패턴을 형성하기 위해 사용된다. 마스크(2845)는 다양한 기술로 형성될 수 있다. 일부 실시예들에서, 마스크(2845)는 이진(binary) 기술을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 감광성 재료 층(예를 들어, 포토 레지스트)을 노출시키기 위해 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 일 예에서, 마스크(2845)의 이진 마스크 버전은 투명 기판(예를 들어, 용융 석영) 및 이진 마스크의 불투명 영역에 코팅된 불투명 물질(예를 들어, 크롬)을 포함한다. 다른 예에서, 마스크(2845)는 위상 시프트 기술을 사용하여 형성된다. 마스크(2845)의 위상 시프트 마스크(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 특징은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 가지도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM 일 수 있다. 마스크 제작(2844)에 의해 생성된 마스크(들)는 다양한 공정에서 사용된다. 예를 들어, 이러한 마스크(들)는 이온 주입 공정에서 반도체 웨이퍼(2853)에서 다양한 도핑 영역을 형성하기 위해, 에칭 공정에서 반도체 웨이퍼(2853)에서 다양한 에칭 영역을 형성하기 위해, 및/또는 다른 적절한 공정에서 사용된다.
IC 팹(2850)은 웨이퍼 제조(2852)를 포함한다. IC 팹(2850)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 비지니스이다. 일부 실시에서, IC Fab(2850)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 프론트 엔드 제조(FEOL(front-end-of-line) 제조)를 위한 제조 설비가 있을 수 있는 반면, 제2 제조 설비는 IC 제품의 상호 연결 및 패키징을 위한 백 엔드 제조(BEOL(back-end-of-line) 제조)를 제공 할 수 있고, 제3 제조 시설은 파운드리 비즈니스를 위한 다른 서비스를 제공할 수 있다.
IC 팹(2850)은 IC 디바이스(2860)를 제조하기 위해 마스크 하우스(2830)에 의해 제조된 마스크(들)(2845)를 사용한다. 따라서, IC 팹(2850)은 IC 디바이스(2860)를 제조하기 위해 IC 설계 배치도(2822)를 적어도 간접적으로 사용한다. 일부 실시예에서, 반도체 웨이퍼(2853)는 IC 디바이스(2860)를 형성하도록 마스크(들)(2845)를 사용하여 IC 팹(2850)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 배치도(2822)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노출을 수행하는 단계를 포함한다. 반도체 웨이퍼(2915)는 실리콘 기판 또는 그곳에 형성된 재료 층을 가지는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(2853)는 다양한 도핑된 영역, 유전체 피처, 멀티레벨 상호접속부 등(후속 제조 단계에서 형성됨) 중 하나 이상을 더 포함한다.
IC 제조 시스템(예를 들어, 도 28의 시스템(2800)) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항은, 예를 들어, 2016 년 2월 9일자로 허여된 미국 특허 공보 제 9,256,709 호, 2015년 10월 1일자로 공개된 미국 사전 허가 특허 공보 제 20150278429 호, 2014년 2월 6일자로 공개된 미국 사전 허가 특허 공보 제 20140040838 호, 2007년 8월 21일자로 허여된 미국 특허 공보 제 7,260,442 호에 마련되며, 이들의 전체 개시는 참조로서 본원에 포함된다.
일부 실시예에서, 구조물은 제1 전도성 세그먼트, 제2 전도성 세그먼트, 제3 전도성 세그먼트, 제4 전도성 세그먼트 및 제1 게이트를 포함한다. 제1 전도성 세그먼트 및 제2 전도성 세그먼트는 제1 전도성 층에 있고 제1 유형의 제1 트랜지스터의 제1 단자 및 제2 단자로서 구성된다. 제3 전도성 세그먼트 및 제4 전도성 세그먼트는 제1 전도성 층 상에 적층된 제2 전도성 층에 있고, 제2 유형의 제2 트랜지스터의 제1 단자 및 제2 단자로서 구성된다. 제1 게이트는 제1 및 제3 전도성 세그먼트와 제2 및 제4 전도성 세그먼트 사이에 제1 방향으로 배열된다. 제1 게이트는 제1 트랜지스터의 제어 단자 및 제2 트랜지스터의 제어 단자로 구성되고, 제1 전도성 세그먼트는 제1 방향을 따라 제3 전도성 세그먼트로부터 오프셋되고, 제2 전도성 세그먼트는 제1 방향을 따라 제4 전도성 세그먼트로부터 오프셋도니다. 일부 실시예에서, 제3 전도성 세그먼트는 제1 전도성 세그먼트 위에 부분적으로 놓이고, 제4 전도성 세그먼트는 제2 전도성 세그먼트 위에 부분적으로 놓인다. 일부 실시예에서, 구조물은 제1 게이트 위에, 제1 방향과는 상이한 제2 방향으로 배열된 전도성 트레이스(trace)를 포함하고, 제1 전도성 세그먼트는 전도성 트레이스를 통해 제4 전도성 세그먼트에 결합된다. 일부 실시예에서, 구조물은 제1 전도성 세그먼트를 전도성 트레이스에 결합하는 제1 비아; 및 제4 전도성 세그먼트를 전도성 트레이스에 결합하는 제2 비아를 포함하고, 제1 비아의 높이는 제2 비아의 높이와는 상이하다. 일부 실시예에서, 구조물은 제1 전도성 층에서, 제2 게이트에 대해 제2 전도성 세그먼트와 대향하여 배열된 제5 전도성 세그먼트; 제2 전도성 층에서, 제2 게이트에 대해 제4 전도성 세그먼트에 대향하여 배열된 제6 전도성 세그먼트; 제5 전도성 세그먼트를 제6 전도성 세그먼트에 결합하는 전도성 국부 상호접속부; 및 제1 게이트 및 제2 게이트 위에, 제1 방향과는 상이한 제2 방향으로 배열된 제1 전도성 트레이스 및 제2 전도성 트레이스를 포함하고, 제1 전도성 세그먼트는 제1 전도성 트레이스, 제5 전도성 세그먼트, 전도성 국부 상호접속부, 제6 전도성 세그먼트 및 제2 전도성 트레이스를 통해 제4 전도성 세그먼트에 결합된다. 일부 실시예에서, 구조물은 제1 방향으로 배열된 제2 게이트를 포함하고, 제2 전도성 세그먼트 및 제4 전도성 세그먼트는 제1 게이트 및 제2 게이트 사이에 배열되고, 제1 게이트 및 제2 게이트 위에, 제1 방향과는 상이한 제2 방향으로 배열된 제1 전도성 트레이스 및 제2 전도성 트레이스를 포함하고, 제1 전도성 세그먼트는 제1 전도성 트레이스, 제2 게이트 및 제2 전도성 트레이스를 통해 제4 전도성 세그먼트에 결합된다.
일부 실시예에서, 디바이스는 제1 쌍의 상보적 트랜지스터 및 제2 쌍의 상보적 트랜지스터를 포함한다. 제1 쌍의 상보적 트랜지스터는 제1 방향으로 연장되고 제1 쌍의 상보적 트랜지스터에 의해 공유되는 제1 게이트; 제1 전도성 층에 배열되는 제1 전도성 세그먼트 및 제2 전도성 세그먼트; 및 제1 전도성 층 위에 놓인 제2 전도성 층에 배열된 제3 전도성 세그먼트 및 제4 전도성 세그먼트를 포함한다. 제1 전도성 세그먼트는 제1 방향을 따라 그리고 제1 게이트의 제1 측에서 제3 전도성 세그먼트로부터 오프셋되고; 그리고, 제2 전도성 세그먼트는 제1 방향을 따라 그리고 제1 게이트의 제2 측에서 제4 전도성 세그먼트로부터 오프셋된다. 제2 쌍의 상보적 트랜지스터는 제1 방향으로 연장되는 제2 전도성 세그먼트, 제3 전도성 세그먼트, 및 제2 게이트를 포함한다. 제2 전도성 세그먼트는 제3 전도성 세그먼트에 결합된다. 일부 실시예에서, 제3 전도성 세그먼트는 제1 전도성 세그먼트 위에 부분적으로 놓이고, 제4 전도성 세그먼트는 제2 전도성 세그먼트 위에 부분적으로 놓인다. 일부 실시예에서, 디바이스는 제1 방향으로 연장되는 제3 게이트를 포함하고, 제2 게이트 및 제3 게이트는 제2 쌍의 상보적 트랜지스터에 대응하고 서로 결합되며, 제1 게이트는 제2 게이트 및 제3 게이트 사이에 배열된다. 일부 실시예에서, 디바이스는 제2 전도성 층 위에, 제1 방향과는 상이한 제2 방향으로 배열된 복수의 제1 전도성 트레이스들을 포함하고, 제2 전도성 세그먼트는 복수의 제1 전도성 트레이스들 중 적어도 하나의 제1 전도성 트레이스를 통해 제3 전도성 세그먼트에 결합된다. 일부 실시예에서, 디바이스는 복수의 제1 전도성 트레이스들 위에, 제1 방향으로 배열된 복수의 제2 전도성 트레이스들을 포함하고, 제2 전도성 세그먼트는 복수의 제2 전도성 트레이스들 중 적어도 하나의 제2 전도성 트레이스를 통해 제3 전도성 세그먼트에 결합된다. 일부 실시예에서, 디바이스는 복수의 제2 전도성 트레이스들 위에, 제2 방향으로 배열된 적어도 하나의 제3 전도성 트레이스를 포함하고, 제2 전도성 세그먼트는 적어도 하나의 제3 전도성 트레이스를 통해 제3 전도성 세그먼트에 결합된다. 일부 실시예에서, 디바이스는 제1 전도성 층의 제5 전도성 세그먼트를 제2 전도성 층의 제6 전도성 세그먼트에 결합하도록 구성된 전도성 국부 상호접속부를 포함하고, 제2 전도성 세그먼트는 전도성 국부 상호접속부를 통해 제3 전도성 세그먼트에 결합된다. 일부 실시예에서, 디바이스는 제1 방향으로 연장되고 복수의 제1 전도성 트레이스 중 2개의 전도성 트레이스들을 서로 결합하도록 구성된 제3 게이트를 포함하고, 제2 전도성 세그먼트는 복수의 제1 전도성 트레이스들 중 2개의 전도성 트레이스들 및 제3 게이트를 통해 제3 전도성 세그먼트에 결합된다.
일부 실시예에서, 집적 회로(IC; integrated circuit) 제조 시스템의 운영 방법은 제1 유형의 제1 트랜지스터의 제1 및 제2 소스/드레인으로서, 제1 전도성 층의 제1 및 제2 전도성 부분을 배열하는 단계 - 제1 트랜지스터는 게이트를 포함함 -; 제2 유형의 제2 트랜지스터의 제1 및 제2 소스/드레인으로서, 제1 전도성 층 위에 놓인 제2 전도성 층의 제3 및 제4 전도성 부분을 배열하는 단계 - 제2 트랜지스터는 게이트를 포함함 -; 게이트의 제1 측에서 제1 및 제3 전도성 부분을 부분적으로 오버랩하는 단계; 게이트의 제2 측에서 제2 및 제4 전도성 부분을 부분적으로 오버랩하는 단계; 및 제1, 제2, 제3 및 제4 전도성 부분을 포함하는 IC 배치도를 생성하는 단계를 포함한다. 일부 실시예에 있어서, 제1 및 제3 전도성 부분을 부분적으로 오버랩하는 단계는 제1 방향에서 제2 부분으로부터 제 1 부분을 오프셋하는 단계를 포함하고, 제2 및 제4 전도성 부분을 오버랩하는 단계는 제1 방향에서 제4 부분으로부터 제2 부분을 오프셋하는 단계를 포함한다. 일부 실시예에서, 제1 및 제3 전도성 부분을 오버랩하는 단계는 제1 방향에서 제2 부분으로부터 제1 부분을 오프셋하는 단계를 포함하고, 제2 및 제4 전도성 부분을 오버랩하는 단계는 제1 방향과는 반대인 제2 방향에서 제4 부분으로부터 제2 부분을 오프셋하는 단계를 포함한다. 일부 실시예에서, 제1 및 제3 전도성 부분을 부분적으로 오버랩하는 단계는 제1 및 제3 전도성 부분 각각을 금속-유사 정의된 국부 상호접속부로 오버랩하는 단계를 포함한다. 일부 실시예에서, IC 배치도에 기초하여 하나 이상의 반도체 마스크, 또는 반도체 IC 층에서 적어도 하나의 구성 요소중 적어도 하나를 제조하는 단계를 포함한다.
상술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고/하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변화, 대체 및 변경을 행할 수 있음을 인식해야 한다.
<부 기>
1. 구조물로서,
제1 유형의 제1 트랜지스터의 제1 단자 및 제2 단자로서 구성된, 제1 전도성 층 내의 제1 전도성 세그먼트 및 제2 전도성 세그먼트;
제2 유형의 제2 트랜지스터의 제1 단자 및 제2 단자로서 구성된, 상기 제1 전도성 층 위에 적층된 제2 전도성 층 내의 제3 전도성 세그먼트 및 제4 전도성 세그먼트; 및
상기 제1 및 제3 전도성 세그먼트와 상기 제2 및 제4 전도성 세그먼트 사이에 제1 방향으로 배열된 제1 게이트 - 상기 제1 게이트는 상기 제1 트랜지스터의 제어 단자 및 상기 제2 트랜지스터의 제어 단자로서 구성됨 -
를 포함하고,
상기 제1 전도성 세그먼트는 상기 제1 방향을 따라 상기 제3 전도성 세그먼트로부터 오프셋되고,
상기 제2 전도성 세그먼트는 상기 제1 방향을 따라 상기 제4 전도성 세그먼트로부터 오프셋되는 것인, 구조물.
2. 제1항에 있어서,
상기 제3 전도성 세그먼트는 상기 제1 전도성 세그먼트 위에 부분적으로 놓이고, 상기 제4 전도성 세그먼트는 상기 제2 전도성 세그먼트 위에 부분적으로 놓인 것인, 구조물.
3. 제1항에 있어서,
상기 제1 게이트 위에, 상기 제1 방향과는 상이한 제2 방향으로 배열된 전도성 트레이스(trace)를 더 포함하고,
상기 제1 전도성 세그먼트는 상기 전도성 트레이스를 통해 상기 제4 전도성 세그먼트에 결합되는(coupled) 것인, 구조물.
4. 제3항에 있어서,
상기 제1 전도성 세그먼트를 상기 전도성 트레이스에 결합하는 제1 비아; 및
상기 제4 전도성 세그먼트를 상기 전도성 트레이스에 결합하는 제2 비아를 더 포함하고,
상기 제1 비아의 높이는 상기 제2 비아의 높이와는 상이한 것인, 구조물.
5. 제1항에 있어서,
상기 제1 전도성 층에서, 제2 게이트에 대해 상기 제2 전도성 세그먼트와 반대측에 배열된 제5 전도성 세그먼트;
상기 제2 전도성 층에서, 상기 제2 게이트에 대해 상기 제4 전도성 세그먼트와 반대측에 배열된 제6 전도성 세그먼트;
상기 제5 전도성 세그먼트를 상기 제6 전도성 세그먼트에 결합하는 전도성 국부 상호접속부(conductive local interconnect); 및
상기 제1 게이트 및 상기 제2 게이트 위에, 상기 제1 방향과는 상이한 제2 방향으로 배열된 제1 전도성 트레이스 및 제2 전도성 트레이스
를 더 포함하고,
상기 제1 전도성 세그먼트는 상기 제1 전도성 트레이스, 상기 제5 전도성 세그먼트, 상기 전도성 국부 상호접속부, 상기 제6 전도성 세그먼트 및 상기 제2 전도성 트레이스를 통해 상기 제4 전도성 세그먼트에 결합되는 것인, 구조물.
6. 제1항에 있어서,
상기 제1 방향으로 배열된 제2 게이트 - 상기 제2 전도성 세그먼트 및 상기 제4 전도성 세그먼트는 상기 제1 게이트 및 상기 제2 게이트 사이에 배열됨 -; 및
상기 제1 게이트 및 상기 제2 게이트 위에, 상기 제1 방향과는 상이한 제2 방향으로 배열된 제1 전도성 트레이스 및 제2 전도성 트레이스
를 더 포함하고,
상기 제1 전도성 세그먼트는 상기 제1 전도성 트레이스, 상기 제2 게이트 및 상기 제2 전도성 트레이스를 통해 상기 제4 전도성 세그먼트에 결합되는 것인, 구조물.
7. 제1항에 있어서,
상기 제1 게이트 및 제2 게이트 위에, 상기 제1 방향과는 상이한 제2 방향으로 배열된 제1 전도성 트레이스 및 제2 전도성 트레이스; 및
상기 제1 전도성 트레이스 및 상기 제2 전도성 트레이스 위에, 상기 제1 방향으로 배열된 제3 전도성 트레이스
를 더 포함하고,
상기 제1 전도성 세그먼트는 상기 제1 전도성 트레이스, 상기 제3 전도성 트레이스 및 상기 제2 전도성 트레이스를 통해 상기 제4 전도성 세그먼트에 결합되는 것인, 구조물.
8. 디바이스에 있어서,
제1 쌍의 상보적 트랜지스터로서,
제1 방향으로 연장되고 상기 제1 쌍의 상보적 트랜지스터에 의해 공유되는 제1 게이트;
제1 전도성 층에 배열되는 제1 전도성 세그먼트 및 제2 전도성 세그먼트; 및
상기 제1 전도성 층 위에 놓인 제2 전도성 층에 배열된 제3 전도성 세그먼트 및 제4 전도성 세그먼트
를 포함하고,
상기 제1 전도성 세그먼트는 상기 제1 방향을 따라 그리고 상기 제1 게이트의 제1 측에서 상기 제3 전도성 세그먼트로부터 오프셋되고; 그리고,
상기 제2 전도성 세그먼트는 상기 제1 방향을 따라 그리고 상기 제1 게이트의 제2 측에서 상기 제4 전도성 세그먼트로부터 오프셋되는 것인, 상기 제1 쌍의 상보적 트랜지스터; 및
상기 제2 전도성 세그먼트, 상기 제3 전도성 세그먼트, 및 상기 제1 방향으로 연장되는 제2 게이트를 포함하는 제2 쌍의 상보적 트랜지스터
를 포함하고,
상기 제2 전도성 세그먼트는 상기 제3 전도성 세그먼트에 결합되는 것인, 디바이스.
9. 제8항에 있어서,
상기 제3 전도성 세그먼트는 상기 제1 전도성 세그먼트 위에 부분적으로 놓이고, 상기 제4 전도성 세그먼트는 상기 제2 전도성 세그먼트 위에 부분적으로 놓이는 것인, 디바이스.
10. 제8항에 있어서,
상기 제1 방향으로 연장되는 제3 게이트 - 상기 제2 게이트 및 상기 제3 게이트는 상기 제2 쌍의 상보적 트랜지스터에 대응하고 서로 결합되며, 상기 제1 게이트는 상기 제2 게이트 및 상기 제3 게이트 사이에 배열됨 - 를 더 포함하는, 디바이스.
11. 제8항에 있어서,
상기 제2 전도성 층 위에, 상기 제1 방향과는 상이한 제2 방향으로 배열된 복수의 제1 전도성 트레이스들을 더 포함하고,
상기 제2 전도성 세그먼트는 상기 복수의 제1 전도성 트레이스들 중 적어도 하나의 제1 전도성 트레이스를 통해 상기 제3 전도성 세그먼트에 결합되는 것인, 디바이스.
12. 제11항에 있어서,
상기 복수의 제1 전도성 트레이스들 위에, 상기 제1 방향으로 배열된 복수의 제2 전도성 트레이스들을 더 포함하고,
상기 제2 전도성 세그먼트는 또한, 상기 복수의 제2 전도성 트레이스들 중 적어도 하나의 제2 전도성 트레이스를 통해 상기 제3 전도성 세그먼트에 결합되는 것인, 디바이스.
13. 제12항에 있어서,
상기 복수의 제2 전도성 트레이스들 위에, 상기 제2 방향으로 배열된 적어도 하나의 제3 전도성 트레이스를 더 포함하고,
상기 제2 전도성 세그먼트는 또한, 상기 적어도 하나의 제3 전도성 트레이스를 통해 상기 제3 전도성 세그먼트에 결합되는 것인, 디바이스.
14. 제11항에 있어서,
상기 제1 전도성 층의 제5 전도성 세그먼트를 상기 제2 전도성 층의 제6 전도성 세그먼트에 결합하도록 구성된 전도성 국부 상호접속부를 더 포함하고,
상기 제2 전도성 세그먼트는 또한, 상기 전도성 국부 상호접속부를 통해 상기 제3 전도성 세그먼트에 결합되는 것인, 디바이스.
15. 제11항에 있어서,
상기 제1 방향으로 연장되고 상기 복수의 제1 전도성 트레이스 중 2개의 전도성 트레이스들을 서로 결합하도록 구성된 제3 게이트를 더 포함하고,
상기 제2 전도성 세그먼트는 상기 복수의 제1 전도성 트레이스들 중 상기 2개의 전도성 트레이스들 및 상기 제3 게이트를 통해 상기 제3 전도성 세그먼트에 결합되는 것인, 디바이스.
16. 집적 회로(IC; integrated circuit) 제조 시스템의 운영 방법으로서,
제1 유형의 제1 트랜지스터의 제1 및 제2 소스/드레인으로서, 제1 전도성 층의 제1 및 제2 전도성 부분을 배열하는 단계 - 상기 제1 트랜지스터는 게이트를 포함함 -;
제2 유형의 제2 트랜지스터의 제1 및 제2 소스/드레인으로서, 상기 제1 전도성 층 위에 놓인 제2 전도성 층의 제3 및 제4 전도성 부분을 배열하는 단계 - 상기 제2 트랜지스터는 상기 게이트를 포함함 -;
상기 게이트의 제1 측에서 상기 제1 및 제3 전도성 부분을 부분적으로 오버랩시키는 단계;
상기 게이트의 제2 측에서 상기 제2 및 제4 전도성 부분을 부분적으로 오버랩시키는 단계; 및
상기 제1, 제2, 제3 및 제4 전도성 부분을 포함하는 IC 배치도를 생성하는 단계
를 포함하는, 집적 회로(IC) 제조 시스템의 운영 방법.
17. 제16 항에 있어서,
상기 제1 및 제3 전도성 부분을 부분적으로 오버랩시키는 단계는 제1 방향에서 상기 제 1 전도성 부분을 상기 제2 전도성 부분으로부터 오프셋시키는 단계를 포함하고,
상기 제2 및 제4 전도성 부분을 부분적으로 오버랩시키는 단계는 상기 제1 방향에서 상기 제2 전도성 부분을 상기 제4 전도성 부분으로부터 오프셋시키는 단계를 포함하는 것인, 집적 회로(IC) 제조 시스템의 운영 방법.
18. 제16 항에 있어서,
상기 제1 및 제3 전도성 부분을 부분적으로 오버랩시키는 단계는 제1 방향에서 상기 제1 전도성 부분을 상기 제2 전도성 부분으로부터 오프셋시키는 단계를 포함하고,
상기 제2 및 제4 전도성 부분을 부분적으로 오버랩시키는 단계는 상기 제1 방향과는 반대인 제2 방향에서 상기 제2 전도성 부분을 상기 제4 전도성 부분으로부터 오프셋시키는 단계를 포함하는 것인, 집적 회로(IC) 제조 시스템의 운영 방법.
19. 제16 항에 있어서,
상기 제1 및 제3 전도성 부분을 부분적으로 오버랩시키는 단계는 상기 제1 및 제3 전도성 부분 각각을 금속-유사 정의된 국부 상호접속부로 오버랩시키는 단계를 포함하는 것인, 집적 회로(IC) 제조 시스템의 운영 방법.
20. 제16 항에 있어서,
상기 IC 배치도에 기초하여:
하나 이상의 반도체 마스크, 또는
반도체 IC 층에서의 적어도 하나의 구성 요소
중 적어도 하나를 제조하는 단계를 더 포함하는, 집적 회로(IC) 제조 시스템의 운영 방법.

Claims (10)

  1. 구조물로서,
    제1 유형의 제1 트랜지스터의 제1 단자 및 제2 단자로서 구성된, 제1 전도성 층 내의 제1 전도성 세그먼트 및 제2 전도성 세그먼트;
    제2 유형의 제2 트랜지스터의 제1 단자 및 제2 단자로서 구성된, 상기 제1 전도성 층 위에 적층된 제2 전도성 층 내의 제3 전도성 세그먼트 및 제4 전도성 세그먼트; 및
    상기 제1 및 제3 전도성 세그먼트와 상기 제2 및 제4 전도성 세그먼트 사이에 제1 방향으로 배열된 제1 게이트 - 상기 제1 게이트는 상기 제1 트랜지스터의 제어 단자 및 상기 제2 트랜지스터의 제어 단자로서 구성됨 -
    를 포함하고,
    상기 제1 전도성 세그먼트는 상기 제1 방향을 따라 상기 제3 전도성 세그먼트로부터 오프셋되고,
    상기 제2 전도성 세그먼트는 상기 제1 방향을 따라 상기 제4 전도성 세그먼트로부터 오프셋되는 것인, 구조물.
  2. 제1항에 있어서,
    상기 제3 전도성 세그먼트는 상기 제1 전도성 세그먼트 위에 부분적으로 놓이고, 상기 제4 전도성 세그먼트는 상기 제2 전도성 세그먼트 위에 부분적으로 놓인 것인, 구조물.
  3. 제1항에 있어서,
    상기 제1 게이트 위에, 상기 제1 방향과는 상이한 제2 방향으로 배열된 전도성 트레이스(trace)를 더 포함하고,
    상기 제1 전도성 세그먼트는 상기 전도성 트레이스를 통해 상기 제4 전도성 세그먼트에 결합되는(coupled) 것인, 구조물.
  4. 제3항에 있어서,
    상기 제1 전도성 세그먼트를 상기 전도성 트레이스에 결합하는 제1 비아; 및
    상기 제4 전도성 세그먼트를 상기 전도성 트레이스에 결합하는 제2 비아를 더 포함하고,
    상기 제1 비아의 높이는 상기 제2 비아의 높이와는 상이한 것인, 구조물.
  5. 제1항에 있어서,
    상기 제1 전도성 층에서, 제2 게이트에 대해 상기 제2 전도성 세그먼트와 반대측에 배열된 제5 전도성 세그먼트;
    상기 제2 전도성 층에서, 상기 제2 게이트에 대해 상기 제4 전도성 세그먼트와 반대측에 배열된 제6 전도성 세그먼트;
    상기 제5 전도성 세그먼트를 상기 제6 전도성 세그먼트에 결합하는 전도성 국부 상호접속부(conductive local interconnect); 및
    상기 제1 게이트 및 상기 제2 게이트 위에, 상기 제1 방향과는 상이한 제2 방향으로 배열된 제1 전도성 트레이스 및 제2 전도성 트레이스
    를 더 포함하고,
    상기 제1 전도성 세그먼트는 상기 제1 전도성 트레이스, 상기 제5 전도성 세그먼트, 상기 전도성 국부 상호접속부, 상기 제6 전도성 세그먼트 및 상기 제2 전도성 트레이스를 통해 상기 제4 전도성 세그먼트에 결합되는 것인, 구조물.
  6. 제1항에 있어서,
    상기 제1 방향으로 배열된 제2 게이트 - 상기 제2 전도성 세그먼트 및 상기 제4 전도성 세그먼트는 상기 제1 게이트 및 상기 제2 게이트 사이에 배열됨 -; 및
    상기 제1 게이트 및 상기 제2 게이트 위에, 상기 제1 방향과는 상이한 제2 방향으로 배열된 제1 전도성 트레이스 및 제2 전도성 트레이스
    를 더 포함하고,
    상기 제1 전도성 세그먼트는 상기 제1 전도성 트레이스, 상기 제2 게이트 및 상기 제2 전도성 트레이스를 통해 상기 제4 전도성 세그먼트에 결합되는 것인, 구조물.
  7. 제1항에 있어서,
    상기 제1 게이트 및 제2 게이트 위에, 상기 제1 방향과는 상이한 제2 방향으로 배열된 제1 전도성 트레이스 및 제2 전도성 트레이스; 및
    상기 제1 전도성 트레이스 및 상기 제2 전도성 트레이스 위에, 상기 제1 방향으로 배열된 제3 전도성 트레이스
    를 더 포함하고,
    상기 제1 전도성 세그먼트는 상기 제1 전도성 트레이스, 상기 제3 전도성 트레이스 및 상기 제2 전도성 트레이스를 통해 상기 제4 전도성 세그먼트에 결합되는 것인, 구조물.
  8. 디바이스에 있어서,
    제1 쌍의 상보적 트랜지스터로서,
    제1 방향으로 연장되고 상기 제1 쌍의 상보적 트랜지스터에 의해 공유되는 제1 게이트;
    제1 전도성 층에 배열되는 제1 전도성 세그먼트 및 제2 전도성 세그먼트; 및
    상기 제1 전도성 층 위에 놓인 제2 전도성 층에 배열된 제3 전도성 세그먼트 및 제4 전도성 세그먼트
    를 포함하고,
    상기 제1 전도성 세그먼트는 상기 제1 방향을 따라 그리고 상기 제1 게이트의 제1 측에서 상기 제3 전도성 세그먼트로부터 오프셋되고; 그리고,
    상기 제2 전도성 세그먼트는 상기 제1 방향을 따라 그리고 상기 제1 게이트의 제2 측에서 상기 제4 전도성 세그먼트로부터 오프셋되는 것인, 상기 제1 쌍의 상보적 트랜지스터; 및
    상기 제2 전도성 세그먼트, 상기 제3 전도성 세그먼트, 및 상기 제1 방향으로 연장되는 제2 게이트를 포함하는 제2 쌍의 상보적 트랜지스터
    를 포함하고,
    상기 제2 전도성 세그먼트는 상기 제3 전도성 세그먼트에 결합되는 것인, 디바이스.
  9. 집적 회로(IC; integrated circuit) 제조 시스템의 운영 방법으로서,
    제1 유형의 제1 트랜지스터의 제1 및 제2 소스/드레인으로서, 제1 전도성 층의 제1 및 제2 전도성 부분을 배열하는 단계 - 상기 제1 트랜지스터는 게이트를 포함함 -;
    제2 유형의 제2 트랜지스터의 제1 및 제2 소스/드레인으로서, 상기 제1 전도성 층 위에 놓인 제2 전도성 층의 제3 및 제4 전도성 부분을 배열하는 단계 - 상기 제2 트랜지스터는 상기 게이트를 포함함 -;
    상기 게이트의 제1 측에서 상기 제1 및 제3 전도성 부분을 부분적으로 오버랩시키는 단계;
    상기 게이트의 제2 측에서 상기 제2 및 제4 전도성 부분을 부분적으로 오버랩시키는 단계; 및
    상기 제1, 제2, 제3 및 제4 전도성 부분을 포함하는 IC 배치도를 생성하는 단계
    를 포함하는, 집적 회로(IC) 제조 시스템의 운영 방법.
  10. 제9항에 있어서,
    상기 제1 및 제3 전도성 부분을 부분적으로 오버랩시키는 단계는 제1 방향에서 상기 제 1 전도성 부분을 상기 제2 전도성 부분으로부터 오프셋시키는 단계를 포함하고,
    상기 제2 및 제4 전도성 부분을 부분적으로 오버랩시키는 단계는 상기 제1 방향에서 또는 상기 제1 방향과는 반대인 제2 방향에서 상기 제2 전도성 부분을 상기 제4 전도성 부분으로부터 오프셋하는 단계를 포함하는 것인, 집적 회로(IC) 제조 시스템의 운영 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11469321B2 (en) * 2020-02-27 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11923364B2 (en) * 2020-12-04 2024-03-05 Tokyo Electron Limited Double cross-couple for two-row flip-flop using CFET
US20230047840A1 (en) * 2021-08-13 2023-02-16 Samsung Electronics Co., Ltd. Integrated circuit devices including a cross-coupled structure
US20240055477A1 (en) * 2022-08-11 2024-02-15 International Business Machines Corporation Stacked transistor layout for improved cell height scaling

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
JP5711033B2 (ja) * 2011-04-12 2015-04-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5823833B2 (ja) * 2011-11-25 2015-11-25 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9575538B2 (en) 2013-06-17 2017-02-21 Lg Electronics Inc. Mobile device
GB2529582B (en) 2013-06-25 2019-10-23 Intel Corp Monolithic three-dimensional (3D) ICs with local inter-level interconnects
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9704862B2 (en) * 2014-09-18 2017-07-11 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same
US9734276B2 (en) * 2014-10-22 2017-08-15 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of the same
US9620510B2 (en) * 2014-12-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Stacked metal layers with different thicknesses
KR101684614B1 (ko) 2015-02-23 2016-12-20 경북대학교 산학협력단 질화물 반도체 소자 및 그 제조방법
KR102311929B1 (ko) * 2015-04-01 2021-10-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10109331B2 (en) * 2016-03-01 2018-10-23 Toshiba Memory Corporation Magnetic storage device with a wiring having a ferromagnetic layer
KR101919148B1 (ko) 2017-01-06 2018-11-16 부산대학교 산학협력단 소자 특성 조절형 전계 효과 박막 트랜지스터 및 그 제조 방법
JP6925953B2 (ja) * 2017-12-22 2021-08-25 ルネサスエレクトロニクス株式会社 半導体装置
US10818677B2 (en) * 2018-07-16 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory periphery circuit
JP7013359B2 (ja) * 2018-11-02 2022-01-31 ルネサスエレクトロニクス株式会社 半導体装置及びデータ保持方法
US11374003B2 (en) * 2019-04-12 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US11107805B2 (en) * 2019-04-15 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit

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