KR20200121739A - 집적 회로 - Google Patents

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후이쫑 주앙
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Abstract

집적 회로는 제1 셀과 제2 셀을 포함한다. 제1 방향을 따른 제1 셀 높이를 갖는 제1 셀은 제1 방향과는 상이한 제2 방향으로 연장된 제1 활성 영역과 제2 활성 영역을 포함한다. 제1 활성 영역은 레이아웃도에서 제2 활성 영역과 오버랩된다. 제2 셀 높이를 갖는 제2 셀은 제1의 복수의 활성 영역들과 제2의 복수의 활성 영역들을 포함한다. 제1의 복수의 활성 영역들과 제2의 복수의 활성 영역들은 제2 방향으로 연장되고, 제1의 복수의 활성 영역들은 레이아웃도에서 제2의 복수의 활성 영역들과 각각 오버랩된다. 제1 셀은 제2 셀에 접해 있고, 제1 활성 영역은 레이아웃도에서 제1의 복수의 활성 영역들 중 하나와 정렬된다.

Description

집적 회로{INTEGRATED CIRCUIT}
본 출원은 2019년 4월 15일에 출원된 미국 가특허 출원 62/834,141의 우선권을 청구하며, 이 가특허 출원 내용 전문은 참조로서 본 명세서 내에서 원용된다.
진보적인 반도체 디바이스 제조 공정과 더불어, 상이한 셀 높이들의 셀들을 갖는 레이아웃 설계가 업계에서 널리 구현되어 왔다. 또한, 레이아웃에서 혼합 셀 높이를 갖는 더 큰 셀 밀도 및 제한된 면적 내의 셀들의 더 나은 컴퓨팅 성능이 요구된다.
일부 실시예들에서, 제1 높이를 갖는 제1 셀 및 제1 높이와는 상이한 제2 높이를 갖는 제2 셀을 포함하는 집적 회로가 개시된다. 제1 셀은 제1 활성 영역 및 제2 활성 영역을 포함한다. 제1 활성 영역과 제2 활성 영역은 제1 방향과는 상이한 제2 방향으로 연장되고, 제1 활성 영역은 레이아웃도에서 제2 활성 영역과 오버랩된다. 제2 셀은 서로 분리된 제1의 복수의 활성 영역들 및 서로 분리된 제2의 복수의 활성 영역들을 포함한다. 제1의 복수의 활성 영역들과 제2의 복수의 활성 영역들은 제2 방향으로 연장되고, 제1의 복수의 활성 영역들은 레이아웃도에서 제2의 복수의 활성 영역들과 각각 오버랩된다. 제1 셀은 제2 셀에 접해 있고, 제1 활성 영역의 최상단 경계선은 레이아웃도에서 제1의 복수의 활성 영역들 중의 하나의 활성 영역의 최상단 경계선과 정렬된다. 일부 실시예들에서, 제1의 복수의 활성 영역들의 개수와 제2의 복수의 활성 영역들의 개수는 동일하고, 세 개 이상이다. 일부 실시예들에서, 집적 회로는 제2 셀 높이를 갖는 제3 셀을 더 포함하고, 제3 셀은 서로 분리된 제3의 복수의 활성 영역들 및 서로 분리된 제4의 복수의 활성 영역들을 포함하며, 제3의 복수의 활성 영역들과 제4의 복수의 활성 영역들은 제2 방향으로 연장되고, 제3의 복수의 활성 영역들은 레이아웃도에서 제4의 복수의 활성 영역들과 각각 오버랩된다. 제3의 복수의 활성 영역들의 개수는 제1의 복수의 활성 영역들보다 적다. 제1 셀은 제2 셀 및 제3 셀에 접해 있다. 일부 실시예들에서, 집적 회로는 제1 셀 높이 및 제2 셀 높이와는 상이한 제3 셀 높이를 갖는 제4 셀을 더 포함한다. 제4 셀은 서로 분리된 제5의 복수의 활성 영역들 및 서로 분리된 제6의 복수의 활성 영역들을 포함하며, 제5의 복수의 활성 영역들과 제6의 복수의 활성 영역들은 제2 방향으로 연장되고, 제5의 복수의 활성 영역들은 레이아웃도에서 제6의 복수의 활성 영역들과 각각 오버랩된다. 제1 셀은 제2 셀과 제3 셀 사이에 배치되고 제2 셀에 접해 있고, 제5의 복수의 활성 영역들 중의 하나의 활성 영역의 최상단 경계선은 제1 활성 영역 및 제1의 복수의 활성 영역들 중의 하나의 활성 영역의 최상단 경계선과 정렬된다. 일부 실시예들에서, 제1의 복수의 활성 영역들과 제2의 복수의 활성 영역들의 총 수는 제1의 복수의 활성 영역들과 제2의 복수의 활성 영역들에 접해 있는 셀들 내에 포함된 활성 영역들의 총 수보다 크다. 일부 실시예들에서, 집적 회로는 제2 셀 높이를 갖는 제3 셀을 더 포함하고, 제3 셀은 적어도 세 개의 제3 활성 영역들 및 적어도 세 개의 제4 활성 영역들을 포함하고, 적어도 세 개의 제3 활성 영역들과 적어도 세 개의 제4 활성 영역들은 제2 방향으로 연장되고, 적어도 세 개의 제3 활성 영역들은 적어도 세 개의 제4 활성 영역들과 오버랩된다. 제3 셀은 제1 셀 및 제2 셀에 접해 있다. 일부 실시예들에서, 적어도 세 개의 제3 활성 영역들 중의 하나의 활성 영역의 최상단 경계선은 제1 활성 영역의 최상단 경계선과 정렬된다. 일부 실시예들에서, 적어도 세 개의 제3 활성 영역들 중의 하나의 활성 영역의 최상단 경계선 및 적어도 세 개의 제4 활성 영역들 중의 하나의 활성 영역의 최상단 경계선은 제1의 복수의 활성 영역들 중 하나 및 제2의 복수의 활성 영역들 중 하나와 정렬된다.
제1 셀 높이를 갖는 적어도 하나의 제1 셀, 제1 셀 높이와는 상이한 제2 셀 높이를 갖는 적어도 하나의 제2 셀, 및 제1 셀 높이 및 제2 셀 높이와는 상이한 제3 셀 높이를 갖는 적어도 하나의 제3 셀을 포함하는 집적 회로가 또한 개시되어 있다. 적어도 하나의 제1 셀은 제1 활성 영역 및 제2 활성 영역을 포함한다. 적어도 하나의 제2 셀은 제1의 복수의 활성 영역들 및 제2의 복수의 활성 영역들을 포함한다. 적어도 하나의 제3 셀은 제3의 복수의 활성 영역들 및 제4의 복수의 활성 영역들을 포함한다. 제1 활성 영역, 제1의 복수의 활성 영역들, 및 제3의 복수의 활성 영역들은 제1 층 내에 배치되고, 제2 활성 영역, 제2의 복수의 활성 영역들, 및 제4의 복수의 활성 영역들은 제1 층 위의 제2 층 내에 배치된다. 적어도 하나의 제3 셀은 적어도 하나의 제1 셀과 적어도 하나의 제2 셀 사이에 배치되고, 적어도 하나의 제1 셀 및 적어도 하나의 제2 셀에 접해 있다. 일부 실시예들에서, 제1 셀 높이는 제2 셀 높이보다 작고, 제2 셀 높이는 제3 셀 높이보다 작다. 일부 실시예들에서, 제1의 복수의 활성 영역들의 개수는 제3의 복수의 활성 영역들의 개수보다 작다. 일부 실시예들에서, 집적 회로는 제2 셀 높이를 갖는 적어도 하나의 제4 셀을 더 포함한다. 적어도 하나의 제4 셀은 제1 층에 있는 제5의 복수의 활성 영역들 및 제2 층에 있는 제6의 복수의 활성 영역들을 포함한다. 적어도 하나의 제1 셀은 네 개의 제1 셀들을 포함하고, 적어도 하나의 제2 셀은 세 개의 제2 셀들을 포함하고, 적어도 하나의 제3 셀은 하나의 제3 셀을 포함하며, 적어도 하나의 제4 셀은 하나의 제4 셀을 포함한다. 하나의 제4 셀은 제1 방향을 따라, 네 개의 제1 셀들 중의 하나의 제1 셀과 네 개의 제1 셀들 중의 두 개의 인접해 있는 다른 제1 셀들 사이에 배치되고, 제4 셀은 제2 방향을 따라, 자신의 일 측 상에서 세 개의 제2 셀들 중의 하나의 제2 셀에 접해 있고, 자신의 반대 측 상에서 세 개의 제2 셀들 중의 다른 제2 셀 및 하나의 제3 셀에 접해 있으며, 다른 제2 셀은 하나의 제3 셀에 접해 있다. 다른 두 개의 인접한 제1 셀들은 제2 방향을 따라 자신의 일 측 상에서 하나의 제3 셀에 접해 있고, 자신의 반대 측 상에서 세 개의 제2 셀들 중의 다른 제2 셀에 접해 있다. 네 개의 제1 셀들 중의 다른 하나의 제1 셀은 제1 방향을 따라 하나의 제2 셀에 접해 있고, 제2 방향을 따라 하나의 제1 셀에 접해 있다. 일부 실시예들에서, 적어도 하나의 제1 셀은 두 개의 제1 셀들을 포함하고, 적어도 하나의 제2 셀은 네 개의 제2 셀들을 포함하며, 적어도 하나의 제3 셀은 하나의 제3 셀을 포함한다. 두 개의 제1 셀들 중의 하나의 제1 셀은 제1 방향을 따라 네 개의 제2 셀들 중의 두 개의 인접한 제2 셀들에 접해 있고, 하나의 제3 셀의 일 측 상에서 제2 방향을 따라 하나의 제3 셀에 접해 있으며, 두 개의 인접한 제2 셀들은 하나의 제3 셀의 일 측 상에서 제3 셀에 접해 있다. 두 개의 제1 셀들 중의 다른 하나의 제1 셀은 네 개의 제2 셀들 중의 다른 두 개의 제2 셀들 사이에 배치되고, 다른 하나의 제1 셀은 하나의 제3 셀의 반대 측 상에서 하나의 제3 셀에 접해 있으며, 다른 두 개의 제2 셀들은 하나의 제3 셀의 반대 측 상에서 제3 셀에 접해 있다. 일부 실시예들에서, 적어도 하나의 제2 셀은 제1의 복수의 제2 셀들, 및 제1의 복수의 제2 셀들에 접해 있는 제2의 복수의 제2 셀들을 포함한다. 제1의 복수의 제2 셀들 각각에서의 활성 영역들의 개수는 제2의 복수의 제2 셀들 각각에서의 활성 영역들의 개수와 상이하다. 일부 실시예들에서, 적어도 하나의 제1 셀은 복수의 제1 셀들을 포함한다. 적어도 하나의 제2 셀은 제1 방향을 따라 복수의 제1 셀들에 접해 있고, 제1 방향과는 상이한 제2 방향을 따라 적어도 하나의 제3 셀에 접해 있다.
아래의 동작을 포함하는 방법이 또한 개시되며, 동작은, 집적 회로의 레이아웃을 생성하는 동작 - 상기 생성하는 동작은, 제1 셀 높이를 갖는 제1 셀을 생성하는 동작 - 제1 셀은 제1 활성 영역, 및 제1 활성 영역와 오버랩된 제2 활성 영역을 포함함 -; 제1 셀 높이와는 상이한 제2 셀 높이를 갖는 제2 셀을 생성하는 동작 - 제2 셀은 제1의 복수의 활성 영역들, 및 제1의 복수의 활성 영역들과 오버랩된 제2의 복수의 활성 영역들을 포함함 -; 및 제1 셀을 제2 셀에 접해 있도록 배열시키는 동작 - 제1 활성 영역과, 제1의 복수의 활성 영역들 중의 활성 영역은 제1 행으로 연장되어 있음 -;을 포함함 -; 및 레이아웃에 기초하여 집적 회로의 적어도 하나의 엘리먼트를 제조하는 동작을 포함한다. 일부 실시예들에서, 집적 회로의 레이아웃을 생성하는 동작은 아래의 동작을 더 포함하며, 동작은, 제1 셀과 제2 셀에 접해 있는 제3 셀을 생성하는 동작을 포함하며, 제3 셀은 제3의 복수의 활성 영역들 및 제3의 복수의 활성 영역들과 오버랩된 제4의 복수의 활성 영역들을 포함한다. 제3의 복수의 활성 영역들의 개수는 제1의 복수의 활성 영역들의 개수보다 크다. 제3의 복수의 활성 영역들 중 하나 및 제1의 복수의 활성 영역들 중 하나는 제1 행과는 상이한 제2 행으로 연장되어 있다. 일부 실시예들에서, 제2 셀과 제3 셀은 동일한 셀 높이를 갖는다. 일부 실시예들에서, 제3의 복수의 활성 영역들의 개수와 제4의 복수의 활성 영역들의 개수는 동일하고, 세 개와 같다. 일부 실시예들에서, 집적 회로의 레이아웃을 생성하는 동작은 아래의 동작을 더 포함하며, 동작은, 제2 셀 높이의 제3 셀을 생성하는 동작 - 제3 셀은 제3의 복수의 활성 영역들, 및 제3의 복수의 활성 영역들과 오버랩된 제4의 복수의 활성 영역들을 포함함 -; 제3 셀 높이의 제4 셀을 생성하는 동작 - 제4 셀은 제5의 복수의 활성 영역들, 및 제5의 복수의 활성 영역들과 오버랩된 제6의 복수의 활성 영역들을 포함함 -; 및 제4 셀을 제2 셀 및 제3 셀에 접해 있도록 배열시키는 동작을 포함한다. 제4 셀은 제3 셀 내에 포함된 것보다 많은 수의 활성 영역들을 포함하고, 제3 셀은 제2 셀 내에 포함된 것보다 많은 수의 활성 영역들을 포함한다.
후술되는 바와 같이, 본 발명개시의 집적 회로는 상이한 셀 높이들의 셀들을 포함한다. 상보형 전계 효과 트랜지스터 구조물을 구현함으로써, 보통 셀들과, 보통 셀들에 접해 있는 고성능 셀들 사이의 공백이 제거된다. 따라서, 본 발명개시는 높은 셀 밀도 및 우수한 레이아웃 유연성을 갖는 집적 회로를 제공한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 다양한 실시예들에 따른, 집적 회로의 일부분의 등가 회로이다.
도 2a는 다양한 실시예들에 따른, 도 1의 집적 회로의 일부분의 사시도이다. 도 2b는 다양한 실시예들에 따른, 도 2a의 일부분에 대응하는 집적 회로의 일부분의 평면 레이아웃도이다.
도 3a는 다양한 실시예들에 따른, 집적 회로의 일부분의 사시도이다. 도 3b는 다양한 실시예들에 따른, 도 3a의 일부분에 대응하는 집적 회로의 일부분의 평면 레이아웃도이다. 도 3c는 다양한 실시예들에 따른, 도 3a의 일부분에 대응하는 집적 회로의 일부분의 평면 레이아웃도이다. 도 3d는 다양한 실시예들에 따른, 도 3a의 일부분에 대응하는 집적 회로의 일부분의 평면 레이아웃도이다.
도 4는 다양한 실시예들에 따른, 집적 회로의 일부분의 평면 레이아웃도이다.
도 5는 다양한 실시예들에 따른, 집적 회로의 일부분의 평면 레이아웃도이다.
도 6은 다양한 실시예들에 따른, 집적 회로의 일부분의 평면 레이아웃도이다.
도 7은 다양한 실시예들에 따른, 집적 회로의 일부분의 평면 레이아웃도이다.
도 8은 다양한 실시예들에 따른, 집적 회로의 일부분의 평면 레이아웃도이다.
도 9는 다양한 실시예들에 따른, 집적 회로의 일부분의 평면 레이아웃도이다.
도 10은 다양한 실시예들에 따른, 집적 회로의 일부분의 평면 레이아웃도이다.
도 11은 본 발명개시의 일부 실시예들에 따른, 집적 회로를 제조하기 위한 레이아웃 설계를 생성하는 방법의 흐름도이다.
도 12는 본 발명개시의 일부 실시예들에 따른, 도 11의 방법에 의해 생성된 레이아웃 설계에 기초하여 집적 회로를 제조하는 방법의 흐름도이다.
도 13은 본 발명개시의 일부 실시예들에 따른, 집적 회로 레이아웃 설계를 설계하기 위한 시스템의 블록도이다.
도 14는 일부 실시예들에 따른, 집적 회로 제조 시스템, 및 이와 관련된 집적 회로 제조 흐름의 블록도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
일반적으로, 본 명세서에서 이용되는 용어들은 본 업계에서와 이들 각각의 용어가 이용되는 특수한 환경에서 각자의 통상적인 의미들을 갖는다. 본 명세서에서 논의된 임의의 용어들의 예시들을 비롯하여, 본 명세서에서의 예시들의 이용은 단지 일례에 불과하며, 본 발명개시 또는 임의의 예시화된 용어의 범위와 의미를 어떠한 방식으로든지 제한시키지는 않는다. 마찬가지로, 본 발명개시는 본 명세서에서 주어진 다양한 실시예들로 제한되지 않는다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 본 명세서에서 이용되는, "및/또는"의 용어는 나열된 연관 항목들 중의 하나 이상의 항목들의 모든 조합들과 임의의 조합들을 포함한다.
본 명세서에서 사용되는 "거의", "약", "대략" 또는 "실질적으로"는 일반적으로 주어진 값 또는 범위의 임의의 대략적인 값을 지칭하며, 이는 관련된 다양한 기술들에 따라 변하고, 그 범위는, 그러한 모든 변형들 및 유사한 구조들을 망라하도록, 관련 기술 분야의 당업자에 의해 이해되는 가장 넓은 해석에 따라야 한다. 일부 실시예들에서, 이는 일반적으로 주어진 값 또는 범위의 20% 이내, 바람직하게는 10% 이내, 더욱 바람직하게는 5% 이내를 의미한다. 본 명세서에서 주어진 수치는 근사치이며, 이는 명시적으로 언급되지 않은 경우 용어 "거의", "약", "대략" 또는 "실질적으로"가 추론될 수 있는 것을 의미하거나 또는 다른 근사값들을 의미할 수 있다.
이제 도 1을 참조한다. 도 1은 다양한 실시예들에 따른, 집적 회로(100)의 일부분의 등가 회로이다. 예시를 위해, 집적 회로(100)는 트랜지스터들(M1, M2)을 포함한다. 트랜지스터(M1)의 소스는 전력 공급 단자(VDD)에 결합되고, 트랜지스터(M1)의 드레인은 출력 노드(ZN)에 결합된다. 트랜지스터(M2)의 소스는 전력 공급 단자(VSS)에 결합되고, 트랜지스터(M2)의 드레인은 출력 노드(ZN)에 결합된다. 트랜지스터(M1)의 게이트와 트랜지스터(M2)의 게이트는 집적 회로(100)의 입력 노드(I)에서 함께 결합된다. 일부 실시예들에서, 집적 회로(100)는 인버터로서 동작한다. 집적 회로(100)의 등가 회로는 예시 목적으로 주어진 것이다. 집적 회로(100)의 다양한 구성들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 집적 회로(100)는 AND, OR, NAND, MUX, 플립 플롭, 래치, BUFF, 또는 임의의 다른 유형의 논리 회로를 포함하는 논리 게이트 회로이다.
일부 실시예들에서, 트랜지스터(M1)는 제1 도전형 FET(예를 들어, P형)이고, 트랜지스터(M2)는 제1 도전형과는 상이한 제2 도전형 FET(예를 들어, N형)이다. 트랜지스터들(M1~M2)은 예시 목적으로 주어진 것이다. 트랜지스터들(M1~M2)의 다양한 구성들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 트랜지스터(M1)는 N형 트랜지스터이고, 트랜지스터(M2)는 P형 트랜지스터이다.
이제 도 2a를 참조한다. 도 2a는 다양한 실시예들에 따른, 도 1의 집적 회로(100)의 일부분의 사시도이다. 예시를 위해, 집적 회로(100)는 활성 영역들(111~114), 도전성 세그먼트들(121~124), 게이트(130), 전력 레일들(141~142), 금속 제로(metal-zero) 세그먼트들(151~153), 및 비아들(161~165)을 포함한다. 일부 실시예들에서, 전력 레일들(141~142)은 제1층 내에 배치된다. 활성 영역들(111~112)과 도전성 세그먼트들(121~122)은 제1층 위의 제2층 내에 배치된다. 활성 영역들(113~114)과 도전성 세그먼트들(123~124)은 제2층 위의 제3층 내에 배치된다. 게이트(130)는 제1층, 제2층, 및 제3층을 관통하여 연장된다. 금속 제로 세그먼트들(151~153)은 제3층 위의 제4층 내에 배치된다.
도 1과 도 2a를 참조하면, 일부 실시예들에서, 활성 영역들(111~112), 게이트(130), 및 도전성 세그먼트들(121~122)은 예를 들어, 도 1의 트랜지스터(M2)에 대해 구성된다. 활성 영역들(113~114), 게이트(130), 및 도전성 세그먼트들(123~124)은 예를 들어, 도 1의 트랜지스터(M1)에 대해 구성된다. 구체적으로, 도전성 세그먼트(121)는 출력 노드(ZN)에 결합된 트랜지스터(M2)의 드레인에 대응한다. 도전성 세그먼트(122)는 전력 공급 단자(VSS)에 결합된 트랜지스터(M2)의 소스에 대응한다. 도전성 세그먼트(123)는 전력 공급 단자(VDD)에 결합된 트랜지스터(M1)의 소스에 대응한다. 도전성 세그먼트(124)는 출력 노드(ZN)에 결합된 트랜지스터(M1)의 드레인에 대응한다. 게이트(130)는 서로 결합된 트랜지스터들(M1, M2)의 게이트들로서 구성된다.
계속해서 도 2a를 참조하면, 예시를 위해, 활성 영역들(111~114)은 x방향으로 연장된다. 활성 영역들(111~112)은 z방향으로 활성 영역들(113~114)로부터 분리되어 있다. 일부 실시예들에서, 활성 영역들(111~112)은 제2 도전형(N형)을 갖도록 구성되고, 활성 영역들(113~114)은 제2 도전형과는 상이한 제1 도전형(P형)을 갖도록 구성된다. 예시적으로, 활성 영역들(111~112)은 활성 영역(110A)으로서 구성되고, 활성 영역들(113~114)은 활성 영역(110B)으로서 구성된다. 도 2a의 구성들은 예시 목적으로 주어진 것이다. 활성 영역들(111~114)의 다양한 구성들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 다양한 실시예들에서, 활성 영역들(111~112)은 P형 도전형을 가지며, 활성 영역들(113~114)은 N형 도전형을 갖는다. 대안적인 실시예들에서, 활성 영역들(111~114)은 동일한 도전형을 갖는다.
예시를 위해, 도전성 세그먼트들(121~124)은 x방향과 z방향과는 상이한 y방향으로 연장된다. 도 2a에서 도시된 바와 같이, 도전성 세그먼트들(121, 122)은 각각 활성 영역들(111, 112)에 결합되고, 도전성 세그먼트들(123, 124)은 각각 활성 영역들(113, 114)에 결합된다. 일부 실시예들에서, 도전성 세그먼트들(121~124)은 자신들에 결합된 대응하는 활성 영역들에 의해 관통된다. 일부 실시예들에서, 평면도에서, 도전성 세그먼트(121)는 도전성 세그먼트(123)와 오버랩되고, 도전성 세그먼트(122)는 도전성 세그먼트(124)와 오버랩된다.
예시를 위해, 도 2a에서 도시된 바와 같이, 게이트(130)는 y방향과 z방향을 따라 연장되고, 도전성 세그먼트들(121, 123)과 도전성 세그먼트들(122, 124) 사이에 배치된다. 일부 실시예들에서, 게이트(130)는 y방향을 따라 활성 영역들(111~114)을 가로지른다.
일부 실시예들에서, 게이트(130)는 게이트 유전체층(도시되지 않음) 및 게이트 전극층(도시되지 않음)을 포함한다. 일부 실시예들에서, 게이트(130)는 트랜지스터들(M1, M2)의 채널 영역들 주위에 형성되며, 여기서 채널 영역들은 예를 들어, 둥근/정사각형 와이어, 나노슬래브(nanoslab), 나노시트(nano-sheet), 멀티 브리지 채널, 나노 링의 구조물들 또는 임의의 다른 적절한 종류의 나노 구조물들을 포함한다.
전력 레일들(141~142)은 x방향으로 연장되고 y방향을 따라 서로 분리되어 있다. 일부 실시예들에서, 전력 레일(141)은 집적 회로(100)를 위한 전압(VDD)을 수신하고, 전력 레일(141)은 집적 회로(100)를 위한 전압(VSS)을 수신한다.
금속 제로 세그먼트들(151~153)은 x방향으로 연장되고 y방향을 따라 서로 분리되어 있다. 일부 실시예들에서, 금속 제로 세그먼트(151)는 트랜지스터들(M1, M2)을 제어하기 위한 제어 신호를 게이트(130)에 전송하기 위해 도 1의 입력 노드(I)에 결합된다. 금속 제로 세그먼트(152)는 집적 회로로부터 출력 신호를 출력하기 위해 도 1의 출력 노드(ZN)에 결합된다.
비아들(161~165)은 z방향으로 연장된다. 비아(161)는 도전성 세그먼트(123)와 전력 레일(141) 사이에 결합된다. 비아(162)는 도전성 세그먼트(122)와 전력 레일(142) 사이에 결합된다. 비아(163)는 도전성 세그먼트(122)와 도전성 세그먼트(124) 사이에 결합된다. 비아(164)는 게이트(130)와 금속 제로 세그먼트(151) 사이에 결합된다. 비아(165)는 도전성 세그먼트(124)와 금속 제로 세그먼트(152) 사이에 결합된다.
이제 도 2b를 참조한다. 도 2b는 다양한 실시예들에 따른, 도 2a의 일부분에 대응하는 집적 회로(100)의 일부분의 평면 레이아웃도이다. 예시를 위해, 집적 회로(100)는 게이트 스트립들(130a~130e)을 더 포함한다. 일부 실시예들에서, 게이트 스트립들(130a~130e) 중 적어도 하나는 예를 들어, 게이트(130)에 대해 구성되고, 게이트 스트립들(130a~130e) 중 나머지는 더미 게이트들이라고 칭해지며, 일부 실시예들에서, "더미" 게이트들은 MOS 디바이스들을 위한 게이트들로서 전기적으로 연결되지 않고 회로 내 기능을 갖지 않는 것으로서 지칭된다. 일부 실시예들에서, 게이트 스트립들(130a~130e)은 y방향으로 연장된다. 예시의 간략화를 위해, 도전성 세그먼트들(121~124), 전력 레일들(141~142), 금속 제로 세그먼트들(151~153), 및 비아들(161~165)은 도 2b에서 도시되지 않는다.
예시를 위해, 도 2a의 활성 영역들(110A~110B)은 폭(W1)을 갖도록 구성된다. 도 2b에서 도시된 바와 같이, 활성 영역들(110A~110B)은 x방향으로 연장되고 평면에서 서로 오버랩된다. 활성 영역들(110A~110B)의 구성들은 예시 목적으로 주어진 것이다. 활성 영역들(110A~110B)의 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 활성 영역(110A)과 활성 영역(110B)은 서로 상이한 폭을 갖는다.
계속해서 도 2b를 참조하면, 예시를 위해, 게이트 스트립들(130a~130e)은 활성 영역들(110A~110B)을 가로지른다. 일부 실시예들에서, 게이트 스트립들(130a~130e)과 활성 영역들(110A~110B)은 레이아웃도에서 셀(CELL1) 내에 포함된다. 또한, 일부 실시예들에서, 셀(CELL1)은 y방향을 따라 셀 높이(H1)를 갖는다. 셀(CELL1)의 구성들은 예시 목적으로 주어진 것이다. 셀(CELL1)의 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 셀(CELL1) 내에 여러 개의 게이트 구조물들이 포함되는 대신에, 하나의 게이트 구조물만이 셀(CELL1) 내에 포함된다.
이제 도 3a를 참조한다. 도 3a는 다양한 실시예들에 따른, 집적 회로(300)의 일부분의 사시도이다. 예시를 위해, 집적 회로(300)는 활성 영역들(311a~311c, 312a~312c, 313a~313c, 314a~314c), 도전성 세그먼트들(321a~321c, 322a~322c, 323a~323c, 324a~324c), 게이트들(330a~330c), 및 전력 레일들(341a~341b, 342a~342b)을 포함한다. 예시의 간략화를 위해, 금속 제로 세그먼트들(151~153)과 비아들(161~165)은 도 3a에서 도시되지 않는다.
일부 실시예들에서, 활성 영역들(311a~311c, 312a~312c, 313a~313c, 314a~314c)은, 예를 들어, 도 2a의 활성 영역들(111, 112, 113, 114)에 대해 개별적으로 구성된다. 예시를 위해, 활성 영역들(311a~311c, 312a~312c, 313a~313c, 314a~314c)은 y방향으로 서로 분리되어 있다. 예시적으로, 활성 영역들(311a~312a)은 활성 영역(310A)으로서 구성된다. 활성 영역들(313a~314a)은 활성 영역(310B)으로서 구성된다. 활성 영역들(311b~312b)은 활성 영역(310C)으로서 구성된다. 활성 영역들(313b~314b)은 활성 영역(310D)으로서 구성된다. 활성 영역들(311c~312c)은 활성 영역(310E)으로서 구성된다. 활성 영역들(313c~314c)은 활성 영역(310F)으로서 구성된다. 일부 실시예들에서, 활성 영역들(310A, 310C, 310E)은 예를 들어, 도 2b의 활성 영역(110A)에 대해 구성되고, 활성 영역들(310B, 310D, 310F)은 예를 들어, 도 2b의 활성 영역(110B)에 대해 구성된다.
도전성 세그먼트들(321a~321c, 322a~322c, 323a~323c, 324a~324c)은 예를 들어, 도 2a의 도전성 세그먼트들(121, 122, 123, 124)에 대해 개별적으로 구성된다. 일부 실시예들에서, 도 3a에서 도시된 바와 같이, 도전성 세그먼트들(321a~321c, 322a~322c, 323a~323c, 324a~324c)은 y방향으로 서로 분리되어 있다.
게이트들(330a~330c)은 예를 들어, 도 2a의 게이트(130)에 대해 구성된다. 일부 실시예들에서, 도 3a에서 도시된 바와 같이, 게이트들(330a~330c)은 y방향으로 서로 분리되어 있다.
예시를 위해, 도 3a에서 도시된 바와 같이, 전력 레일들(341a~341b, 342a~342b)은 y방향으로 서로 분리되어 있다.
도 3a의 구성으로, 일부 실시예들에서, 집적 회로(300)는 트랜지스터의 소스/드레인에 대응하도록 함께 동작하는 여러 개의 활성 영역들을 구현함으로써 고성능 컴퓨팅 능력을 제공한다. 달리 말하면, 당업자는 도 3a의 구성을 구현함으로써 원하는 컴퓨팅 능력을 달성하는 것이 이용가능하다.
도 3a의 구성들은 예시 목적으로 주어진 것이다. 집적 회로(300)의 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 집적 회로(300)는 활성 영역들(111, 112, 113, 및/또는 114)에 대해 구성된 활성 영역들을 세 개보다 많이 또는 세 개 미만 포함한다. 다양한 실시예들에서, 집적 회로(300)는 전력 레일들(341b, 342b) 대신에 한 쌍의 전력 레일들만을 포함한다. 또한, 일부 실시예들에서, 게이트들(330a~330c)은 하나의 게이트 구조물로 형성되고/형성되거나, 도전성 세그먼트들(321a~321c, 322a~322c, 323a~323c, 및/또는 324a~324c)은 하나의 도전성 세그먼트 구조물로 형성된다.
이제 도 3b를 참조한다. 도 3b는 다양한 실시예들에 따른, 도 3a의 일부분에 대응하는 집적 회로(300)의 일부분의 평면 레이아웃도이다. 예시를 위해, 집적 회로(300)는 게이트 스트립들(330a~330h)을 더 포함한다. 게이트 스트립들(330a~330h)은 예를 들어, 게이트(330a~330c)에 대해 구성된다. 일부 실시예들에서, 게이트 스트립들(330a~330h)은 y방향으로 연장된다. 예시의 간략화를 위해, 도전성 세그먼트들(321a~321c, 322a~322c, 323a~323c, 324a~324c)과 전력 레일들(341a~341b, 342a~342b)은 도 2b에서 도시되지 않는다.
예시를 위해, 도 3b에서 도시된 바와 같이, 각각 W1의 폭을 갖는 활성 영역들(310A~310F)은 x방향으로 연장된다. 레이아웃도에서, 활성 영역들(310A~310B)은 서로 오버랩되고, 활성 영역들(310C~310D)은 서로 오버랩되고, 활성 영역들(310E~310F)은 서로 오버랩된다.
일부 실시예들에서, 도 3b에서 도시된 바와 같이, 활성 영역들(310A, 310C, 310E)은 서로 가까이 있고, 또한 도 1의 트랜지스터(M2)로서 대응하는 엘리먼트들과 함께 동작한다. 마찬가지로, 활성 영역들(310B, 310D, 310F)은 서로 가까이 있고, 또한 도 1의 트랜지스터(M1)로서 대응하는 엘리먼트들과 함께 동작한다.
전술한 바와 같이, 일부 실시예들에서, 활성 영역들(310A~310F)은 도 3b에서 도시된 바와 같이 집적 회로(300)에서 폭(W2)을 갖는 부분에 배열된다.
계속해서 도 3b를 참조하면, 예시를 위해, 게이트 스트립들(330d~330h)은 활성 영역들(310A~310F)을 가로지른다. 일부 실시예들에서, 게이트 스트립들(330d~330h)과 활성 영역들(310A~310F)은 레이아웃도에서 셀(CELL2) 내에 포함된다. 또한, 일부 실시예들에서, 셀(CELL2)은 y방향을 따라 셀 높이(H2)를 갖는다. 일부 실시예들에서, 셀 높이(H2)는 셀 높이(H1)의 2배이다. 셀(CELL2)의 구성들은 예시 목적으로 주어진 것이다. 셀(CELL2)의 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 셀(CELL2) 내에 여러 개의 게이트 구조물들이 포함되는 대신에, 하나의 게이트 구조물만이 셀(CELL2) 내에 포함된다.
이제 도 3c를 참조한다. 도 3c는 다양한 실시예들에 따른, 도 3a의 일부분에 대응하는 집적 회로(300)의 일부분의 평면 레이아웃도이다. 도 3c의 실시예들과 관련하여, 이해의 용이를 위해, 도 3b에서의 동일한 엘리먼트들에는 동일한 참조번호들이 지정된다. 상기 단락들에서 이미 상세히 논의된 유사한 엘리먼트들의 특정 동작들은, 도 3c에서 도시된 엘리먼트들과의 협력 관계를 소개할 필요가 없는 한, 간결성을 위해 본 명세서에서 생략된다.
도 3b에서의 셀(CELL2)의 실시예들과 비교하여, 활성 영역들(310A~310F)을 포함하는 것 대신에, 셀(CELL3)은 활성 영역들(310A, 310B, 310E, 310F)을 포함하도록 형성된다. 일부 실시예들에서, 셀(CELL3)은 y방향을 따라 셀 높이(H2)를 갖는다.
이제 도 3d를 참조한다. 도 3d는 다양한 실시예들에 따른, 도 3a의 일부분에 대응하는 집적 회로(300)의 일부분의 평면 레이아웃도이다. 도 3d의 실시예들과 관련하여, 이해의 용이를 위해, 도 3b에서의 동일한 엘리먼트들에는 동일한 참조번호들이 지정된다. 상기 단락들에서 이미 상세히 논의된 유사한 엘리먼트들의 특정 동작들은, 도 3d에서 도시된 엘리먼트들과의 협력 관계를 소개할 필요가 없는 한, 간결성을 위해 본 명세서에서 생략된다.
도 3b에서의 셀(CELL2)의 실시예들과 비교하여, 셀(CELL4)은 활성 영역들(310G, 310H, 310I, 310J)을 포함하도록 형성된다. 활성 영역들(310G, 310I)은 예를 들어, 활성 영역(310C)에 대해 구성된다. 활성 영역들(310H, 310J)은 예를 들어, 활성 영역(310D)에 대해 구성된다.
예시를 위해, 활성 영역들(310G, 310H)은 서로 오버랩되고, 활성 영역들(310I, 310J)은 서로 오버랩된다. 일부 실시예들에서, 활성 영역들(310G~310J)은 활성 영역들(310A, 310C) 사이에 배치된다. 도 3d에서의 활성 영역들(310G~310J)의 구성들은 예시를 목적으로 주어진 것이다. 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 활성 영역들(310G~310H)은 활성 영역들(310A~310B/310E~310F) 옆에 배치되고, 예를 들어, 활성 영역들(310A~310B)에 대해 구성된다. 다양한 실시예들에서, 다른 설계의 셀은 셀(CELL4)이 컴퓨팅을 위해 포함하는 것보다 더 많은 활성 영역들을 포함한다.
일부 실시예들에서, 도 3d에서 도시된 바와 같이, 활성 영역들(310A, 310C, 310E, 310G, 310I)은 서로 가까이 있고, 또한 도 1의 트랜지스터(M2)로서 대응하는 엘리먼트들과 함께 동작한다. 마찬가지로, 활성 영역들(310B, 310D, 310F, 310H, 310J)은 서로 가까이 있고, 또한 도 1의 트랜지스터(M1)로서 대응하는 엘리먼트들과 함께 동작한다. 일부 실시예들에서, 활성 영역들(310A~310H)은 폭(W1, W2)보다 더 큰 폭(W3)을 갖는 부분에 배열된다.
도 3d의 구성으로, 일부 실시예들에서, 셀(CELL4)은 동작들을 위해 셀 내에 포함된 더 많은 활성 영역들로 인해 셀(CELL1), 셀(CELL2), 및 셀(CELL3)보다 더 고성능의 컴퓨팅 능력을 제공한다.
일부 실시예들에서, 셀(CELL4)은 y방향을 따라 셀 높이(H3)를 갖는다. 일부 실시예들에서, 셀 높이(H3)는 셀 높이(H1)의 3배이다. 셀(CELL4)의 구성들은 예시 목적으로 주어진 것이다. 셀(CELL4)의 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 셀 높이(H3)는 셀 높이(H1)의 N배이며, 여기서 N은 3보다 큰 정수이다.
도 3a 내지 도 3d의 구성들은 예시 목적으로 주어진 것이다. 도 3a 내지 도 3d의 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 폭(W1, W2, W3)은 집적 회로들의 제조 공정에 따라 변한다.
이제 도 4를 참조한다. 도 4는 다양한 실시예들에 따른, 집적 회로(400)의 일부분의 평면 레이아웃도이다. 예시를 위해, 집적 회로(400)는 셀들(CELL1a, CELL1b, CELL2a, CELL3a)을 포함한다. 일부 실시예들에서, 셀들(CELL1a~CELL1b)은 예를 들어, 도 2b의 셀(CELL1)에 대해 구성된다. 셀(CELL2a)은, 예를 들어, 도 3b의 셀(CELL2)에 대해 구성된다. 셀(CELL3a)은, 예를 들어, 도 3c의 셀(CELL3)에 대해 구성된다.
예시를 위해, 셀(CELL1a)은 x방향을 따라 셀(CELL1b)에 접해 있다. 도 4에서 도시된 바와 같이, 셀(CELL1a)의 활성 영역들의 최상단 경계선들은 x방향을 따라 셀(CELL1b)의 활성 영역들의 최상단 경계선들과 정렬된다. 셀(CELL1a)은 y방향을 따라 셀(CELL2a)에 접해 있다. 셀(CELL1b)은 y방향을 따라 셀(CELL3a)에 접해 있다. 셀들(CELL2a, CELL3a)은 x방향을 따라 서로 접해 있다. 일부 실시예들에서, 셀(CELL2a)의 적어도 하나의 활성 영역의 최상단 경계선은 x방향을 따라 셀(CELL3a)의 적어도 하나의 활성 영역의 최상단 경계선과 정렬된다. 예를 들어, 셀(CELL2a)의 활성 영역들(310A~310B)의 최상단 경계선들은 셀(CELL3a)의 활성 영역들(310A~310B)의 최상단 경계선들과 정렬된다. 달리 말하면, 셀(CELL2a) 내에 포함된 활성 영역들 중 하나와 셀(CELL3a) 내에 포함된 활성 영역들 중 하나는 레이아웃도에서 동일한 행에 배치된다.
일부 실시예들에서, 도 4 내지 도 10의 여러 개의 접해 있는 셀들 내에 포함된 활성 영역들의 정렬 구성은 또한, 예를 들어, 여러 개의 접해 있는 셀들의 활성 영역들의 최하단 경계선들 및/또는 중심선들이 서로 정렬되는 것을 포함한다. 간략화를 위해, 여러 개의 접해 있는 셀들(이들을 서로 정렬되어 있다고 칭함) 내에 포함된 활성 영역들의 특정 부분들은 이후 생략된다.
도 4의 구성들은 예시 목적으로 주어진 것이다. 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, x방향을 따라, 셀(CELL2a)의 활성 영역들(310A~310B)과 셀(CELL3a)의 활성 영역들(310A~310B)은 서로 정렬되는 반면, 셀(CELL2a)의 활성 영역들(310E~310F)과 셀(CELL3a)의 활성 영역들(310E~310F)은 서로 정렬되지 않는다.
이제 도 5를 참조한다. 도 5는 다양한 실시예들에 따른, 집적 회로(500)의 일부분의 평면 레이아웃도이다. 예시를 위해, 집적 회로(500)는 셀들(CELL1c, CELL1d, CELL3b, CELL4a)을 포함한다. 일부 실시예들에서, 셀들(CELL1c~CELL1d)은 예를 들어, 도 2b의 셀(CELL1)에 대해 구성된다. 셀(CELL3b)은, 예를 들어, 도 3c의 셀(CELL3)에 대해 구성된다. 셀(CELL4a)은, 예를 들어, 도 3d의 셀(CELL4)에 대해 구성된다.
예시를 위해, 셀(CELL1c)은 y방향을 따라 셀(CELL1d)에 접해 있다. 셀들(CELL1c, CELL1d)은 x방향을 따라, 일 측 상에서 셀(CELL3b)에 접해 있고, 반대 측 상에서 셀(CELL4a)에 접해 있다. 일부 실시예들에서, 셀(CELL1c)의 활성 영역들(110A~110B)은 x방향을 따라, 셀(CELL3b)의 활성 영역들(310A~310B) 및 셀(CELL4a)의 활성 영역들(310H~310J)과 정렬된다. 셀(CELL1d)의 활성 영역들(110A~110B)은 x방향을 따라, 셀(CELL3b)의 활성 영역들(310E~310F) 및 셀(CELL4a)의 활성 영역들(310E~310F)과 정렬된다. 일부 실시예들에서, 셀(CELL1c/CELL1d)의 활성 영역(110A/110B)은 x방향을 따라, 셀(CELL4a)의 활성 영역들 중 하나 및/또는 셀(CELL3b)의 활성 영역들 중 하나와 정렬된다. 달리 말하면, 일부 실시예들에서, 셀(CELL1c) 내 및/또는 셀(CELL1d) 내에 포함된 활성 영역들 중 하나, 셀(CELL3b) 내에 포함된 활성 영역들 중 하나, 및 셀(CELL4a) 내에 포함된 활성 영역들 중 하나는 레이아웃도에서 동일한 행에 배치된다.
도 5의 구성들은 예시 목적으로 주어진 것이다. 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 셀(CELL3b)은 일 측 상에서 셀(CELL1c, CELL1b)에 접해 있고 반대 측 상에서 셀(CELL4a)에 접해 있다.
이제 도 6을 참조한다. 도 6은 다양한 실시예들에 따른, 집적 회로(600)의 일부분의 평면 레이아웃도이다. 도 6의 실시예들과 관련하여, 이해의 용이를 위해, 도 4와 도 5에서의 동일한 엘리먼트들에는 동일한 참조번호들이 지정된다. 상기 단락들에서 이미 상세히 논의된 유사한 엘리먼트들의 특정 동작들은, 도 6에서 도시된 엘리먼트들과의 협력 관계를 소개할 필요가 없는 한, 간결성을 위해 본 명세서에서 생략된다.
도 5의 집적 회로(500)의 실시예들과 비교하여, 예시를 위해, 집적 회로(600)는 셀들(CELL1a, CELL2a), 셀(CELL3c)을 더 포함하고, 셀(CELL3b)을 제외한다. 예시를 위해, 셀(CELL2a)은 y방향을 따라 셀(CELL1a)과 인접 셀들(CELL1c, CELL1d) 사이에 배치된다. 셀(CELL3c)은 x방향을 따라 셀(CELL1a)에 접해 있고, y방향을 따라 셀(CELL4a)에 접해 있다. 셀(CELL4a)은 x방향을 따라 셀들(CELL1c, CELL1d, CELL2a)에 접해 있다.
도 6에서 도시된 바와 같이, x방향을 따라, 셀(CELL3c)의 활성 영역들(310A~310B)은 셀(CELL1a)의 활성 영역들(110A~110B)에 정렬되고, 셀(CELL3c)의 활성 영역들(310E~310F)은 셀(CELL2a)의 활성 영역들(310A~310B)에 정렬된다. 셀(CELL2a)의 활성 영역들(310E~310F)은 x방향을 따라 셀(CELL4a)의 활성 영역들(310A~310B)에 정렬된다. 달리 말하면, 셀(CELL3c)의 활성 영역들(310E~310F)은 레이아웃도에서 y방향을 따라 셀(CELL4a)의 활성 영역들(310A~310B) 바로 옆에 배치된다. 셀(CELL1a)의 활성 영역들(110A~110B)은 레이아웃도에서 y방향을 따라 셀(CELL2a)의 활성 영역들(310A~310B) 바로 옆에 배치된다. 셀(CELL2a)의 활성 영역들(310E~310F)은 레이아웃도에서 y방향을 따라 셀(CELL1c)의 활성 영역들(110A~110B) 바로 옆에 배치된다.
도 6의 구성들은 예시 목적으로 주어진 것이다. 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, x방향을 따라, 셀(CELL3c)의 활성 영역들(310A~310B)과 셀(CELL1a)의 활성 영역들(110A~110B)은 서로 정렬되는 반면, 셀(CELL3c)의 활성 영역들(310E~310F)과 셀(CELL2a)의 활성 영역들(310A~310B)은 서로 정렬되지 않는다.
이제 도 7을 참조한다. 도 7은 다양한 실시예들에 따른, 집적 회로(700)의 일부분의 평면 레이아웃도이다. 도 7의 실시예들과 관련하여, 이해의 용이를 위해, 도 4 내지 도 6에서의 동일한 엘리먼트들에는 동일한 참조번호들이 지정된다. 상기 단락들에서 이미 상세히 논의된 유사한 엘리먼트들의 특정 동작들은, 도 7에서 도시된 엘리먼트들과의 협력 관계를 소개할 필요가 없는 한, 간결성을 위해 본 명세서에서 생략된다.
도 6에서의 집적 회로(600)의 실시예들과 비교하여, 집적 회로(700)는 셀들(CELL1b, CELL3a, CELL3b)을 더 포함한다. 위에서 논의된 바와 같이, 셀(CELL1b)과 셀(CELL3a)은 각각 셀(CELL1a)과 셀(CELL2a)에 접해 있다. 또한, 셀(CELL3b)은 y방향을 따라 셀(CELL2a)에 접해 있고, x방향을 따라 셀(CELL1c)과 셀(CELL1d)에 접해 있다.
도 7에서 도시된 바와 같이, 셀(CELL3c)의 활성 영역들(310A~310B)은 셀(CELL1a)의 활성 영역들(110A~110B) 및 셀(CELL1b)의 활성 영역들(110A~110B)과 정렬된다. 셀(CELL3c)의 활성 영역들(310E~310F)은 셀(CELL2a)의 활성 영역들(310A~310B) 및 셀(CELL3a)의 활성 영역들(310A~310B)과 정렬된다. 셀(CELL2a)의 활성 영역들(310E~310F)은 셀(CELL3a)의 활성 영역들(310E~310F) 및 셀(CELL4a)의 활성 영역들(310A~310B)과 정렬된다.
일부 접근법에서, 셀 내의 제1 도전형의 활성 영역들과 제2 도전형의 활성 영역들은 동일한 층에서 배열되고 y방향으로 서로 분리되어 있다. 셀들의 인접한 두 개의 셀들에서 동일한 도전형의 활성 영역들은 x방향으로 정렬된다. 또한, y방향을 따른 두 개의 반대 방향을 따라, 높은 컴퓨팅 성능의 셀들은 보통 성능의 셀들과 절반 단일 셀 높이 차이를 갖는다. 셀 높이 차이로 인해, 보통 성능의 셀들이 y방향을 따라 높은 컴퓨팅 성능의 셀들에 접해 있을 때, 보통 성능의 셀들과 높은 컴퓨팅 성능의 셀들 사이에서 절반 단일 셀 높이의 공백이 레이아웃도에서 생성된다. 따라서, 이러한 접근법에서, 집적 회로의 레이아웃은 공백으로 인해 영역 페널티를 받는다.
전술한 접근법과 비교하여, 본 발명개시의 구성으로, 셀들이 y방향을 따라 서로 접해 있을 때 공백이 유발되지 않는다. 따라서, 더 큰 셀 밀도 및 더 나은 레이아웃 유연성이 본 발명개시에서 제공된다.
도 4 내지 도 7의 구성들은 예시 목적으로 주어진 것이다. 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 높은 컴퓨팅 성능을 얻기 위해 셀들(CELL3a~CELL3c)이 셀(CELL2a)로 대체된다.
이제 도 8을 참조한다. 도 8은 다양한 실시예들에 따른, 집적 회로(800)의 일부분의 평면 레이아웃도이다. 예시를 위해, 집적 회로(800)는 셀들(CELL1e, CELL3d, CELL5)을 포함한다. 셀(CELL1e)은, 예를 들어, 도 2b의 셀(CELL1)에 대해 구성된다. 셀(CELL3d)은, 예를 들어, 도 3c의 셀(CELL3)에 대해 구성된다.
도 8에서 도시된 바와 같이, 셀(CELL5)은 제1 도전형(예를 들어, N형)의 복수의 제1 활성 영역들과, 제2 도전형(예를 들어, P형)의 복수의 제2 활성 영역들을 포함한다. 레이아웃도에서 제1 활성 영역들과 제2 활성 영역들은 서로 오버랩된다. 일부 실시예들에서, 제1 활성 영역들은, 예를 들어, 도 3b의 활성 영역들(310A, 310C, 310E)에 대해 구성된다. 제2 활성 영역들은, 예를 들어, 도 3b의 활성 영역들(310B, 310D, 310F)에 대해 구성된다.
일부 실시예들에서, 셀(CELL5)의 제1 활성 영역들은 서로 가까이 있고, 또한 도 1의 트랜지스터(M2)로서 대응하는 엘리먼트들과 함께 동작한다. 마찬가지로, 셀(CELL5)의 제2 활성 영역들은 서로 가까이 있고, 또한 도 1의 트랜지스터(M1)로서 대응하는 엘리먼트들과 함께 동작한다. 일부 실시예들에서, 셀(CELL5)의 제1 활성 영역들과 제2 활성 영역들은 집적 회로(800)에서 폭(W1~W3)보다 더 큰 폭(W4)을 갖는 부분에 배열된다.
예시를 위해, 셀(CELL5)은 y방향을 따라 셀 높이(H4)를 갖는다. 일부 실시예들에서, 셀 높이(H4)는 셀 높이(H1)보다 5배 더 크다. 셀(CELL5)의 구성들은 예시 목적으로 주어진 것이다. 셀(CELL5)의 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 셀 높이(H4)는 셀(CELL5)에 접해 있는 셀들의 셀 높이의 총계이다.
도 8에서의 셀(CELL5)의 구성으로, 일부 실시예들에서, 셀(CELL5)은 동작들을 위해 셀 내에 포함된 더 많은 활성 영역들로 인해 셀들(CELL1~CELL4)보다 더 고성능의 컴퓨팅 능력을 제공한다.
계속해서 도 8을 참조한다. 셀(CELL1e)은 x방향을 따라 셀(CELL5)에 접해 있고, y방향을 따라 셀(CELL3d)에 접해 있다. 셀(CELL3d)은 x방향을 따라 셀(CELL5)에 접해 있다. 일부 실시예들에서, 셀(CELL1e)의 활성 영역들(110A~110B)은 셀(CELL5)의 제1 활성 영역들 중의 하나의 활성 영역 및 제2 활성 영역들 중의 하나의 활성 영역과 정렬된다. 셀(CELL3d)의 활성 영역들(310A~310B, 310E~310F)은 셀(CELL5)의 제1 활성 영역들 중의 2개의 활성 영역들 및 제2 활성 영역들 중의 2개의 활성 영역들과 정렬된다.
이제 도 9를 참조한다. 도 9는 다양한 실시예들에 따른, 집적 회로(900)의 일부분의 평면 레이아웃도이다. 도 9의 실시예들과 관련하여, 이해의 용이를 위해, 도 8에서의 동일한 엘리먼트들에는 동일한 참조번호들이 지정된다. 상기 단락들에서 이미 상세히 논의된 유사한 엘리먼트들의 특정 동작들은, 도 9에서 도시된 엘리먼트들과의 협력 관계를 소개할 필요가 없는 한, 간결성을 위해 본 명세서에서 생략된다.
도 8의 집적 회로(800)의 실시예들과 비교하여, 예시를 위해, 집적 회로(900)는 셀(CELL3e)을 더 포함하고, 셀(CELL3d)을 제외한다. 일부 실시예들에서, 셀(CELL3e)은, 예를 들어, 도 3c의 셀(CELL3)에 대해 구성된다.
예시를 위해, 셀(CELL3e)은 x방향을 따라 셀(CELL5)에 접해 있다. 일부 실시예들에서, 셀(CELL3e)의 활성 영역들(310A~310B)은 셀(CELL5)의 제1 활성 영역들 중의 하나의 활성 영역 및 제2 활성 영역들 중의 하나의 활성 영역, 및 셀(CELL1e)의 활성 영역들(110A~110B)과 정렬된다. 또한, 셀(CELL3e)의 활성 영역들(310E~310F)은 셀(CELL5)의 제1 활성 영역들 중의 다른 하나의 활성 영역 및 제2 활성 영역들 중의 다른 하나의 활성 영역과 정렬된다.
이제 도 10을 참조한다. 도 10은 다양한 실시예들에 따른, 집적 회로(1000)의 일부분의 평면 레이아웃도이다. 도 10의 실시예들과 관련하여, 이해의 용이를 위해, 도 8와 도 9에서의 동일한 엘리먼트들에는 동일한 참조번호들이 지정된다. 상기 단락들에서 이미 상세히 논의된 유사한 엘리먼트들의 특정 동작들은, 도 10에서 도시된 엘리먼트들과의 협력 관계를 소개할 필요가 없는 한, 간결성을 위해 본 명세서에서 생략된다.
도 9에서의 집적 회로(900)의 실시예들과 비교하여, 집적 회로(1000)는 셀들(CELL3d), 셀들(CELL1f, CELL3f, CELL3g)을 더 포함한다. 일부 실시예들에서, 셀(CELL1f)은, 예를 들어, 도 2b의 셀(CELL1)에 대해 구성된다. 셀들(CELL3f, CELL3g)은, 예를 들어, 도 3c의 셀(CELL3)에 대해 구성된다.
예시를 위해, 셀(CELL3d)은 x방향을 따라 셀(CELL5)에 접해 있고, y방향을 따라 셀(CELL3f)에 접해 있다. 셀(CELL3f)은 x방향을 따라 셀(CELL5)에 접해 있다. 셀(CELL1f)은 셀(CELL3e)과 셀(CELL3g) 사이에 배치되고, x방향을 따라 셀(CELL5)에 접해 있다. 셀(CELL3g)은 y방향을 따라 셀(CELL1f)에 접해 있고, x방향을 따라 셀(CELL5)에 접해 있다.
도 10에서 도시된 바와 같이, 셀(CELL3e)의 활성 영역들(310E~310F)은 셀(CELL5)의 제1 활성 영역들 중의 다른 하나의 활성 영역 및 제2 활성 영역들 중의 다른 하나의 활성 영역, 및 셀(CELL3d)의 활성 영역들(310A~310B)과 정렬된다. 셀(CELL1f)의 활성 영역들(110A~110B)은 셀(CELL5)의 제1 활성 영역들 중의 또다른 활성 영역, 셀(CELL5)의 제2 활성 영역들 중의 또다른 활성 영역, 및 셀(CELL3d)의 활성 영역들(310E~310F)과 정렬된다. 또한, 활성 영역들(310A~310B)은 셀(CELL5)의 제1 활성 영역들 중의 또다른 활성 영역들, 셀(CELL5)의 제2 활성 영역들 중의 또다른 활성 영역, 및 셀(CELL3f)의 활성 영역들(310A~310B)과 정렬된다. 활성 영역들(310E~310F)은 셀(CELL5)의 제1 활성 영역들 중의 또다른 활성 영역들, 셀(CELL5)의 제2 활성 영역들 중의 또다른 활성 영역, 및 셀(CELL3f)의 활성 영역들(310E~310F)과 정렬된다. 달리 말하면, 셀(CELL5)의 제1 활성 영역들 중의 제1 부분과 셀(CELL5)의 제2 활성 영역들 중의 제1 부분은 셀(CELL5)에 접해 있는 셀들 내에 포함된 활성 영역들과 정렬된다. 셀(CELL5)의 제1 활성 영역들 중의 제2 부분과 셀(CELL5)의 제2 활성 영역들 중의 제2 부분은 셀(CELL5)에 접해 있는 셀들 내에 포함된 활성 영역들과 정렬되지 않는다.
일부 실시예들에서, 셀(CELL5)의 제1 활성 영역들과 제2 활성 영역들의 총 수는 셀들(CELL1e, CELL3d, CELL3f) 내에 포함된 활성 영역들의 총 수보다 더 크다. 마찬가지로, 셀(CELL5)의 제1 활성 영역들과 제2 활성 영역들의 총 수는 셀들(CELL3e, CELL1f, CELL3g) 내에 포함된 활성 영역들의 총 수보다 더 크다.
일부 접근법들에서, 예를 들어, 높은 컴퓨팅 성능 셀들은 층 내에서, 제1 도전형의 활성 영역들, 및 제1 도전형의 활성 영역들 옆에 배열된 제2 도전형의 활성 영역들을 포함한다. 두 개의 높은 컴퓨팅 성능 셀들이 y방향을 따라 서로 접해 있을 때, 제1 도전형의 활성 영역들과 제2 도전형의 활성 영역들 사이에 여분의 활성 영역들이 배열될 공간이 없다.
전술한 이러한 접근법들과는 대조적으로, 본 발명개시의 구성으로, 두 개의 높은 컴퓨팅 성능 셀들이 y방향을 따라 서로 접해 있고 전술한 접근법들과 동일한 총 셀 높이를 갖는 경우, 제1 도전형의 여분의 활성 영역들이 제1 층 내에서 두 개의 높은 컴퓨팅 성능 셀들의 제1 도전형의 활성 영역들 옆에 배열될 수 있고, 제2 도전형의 여분의 활성 영역들이 제2 층 내에서 두 개의 높은 컴퓨팅 성능 셀들의 제2 도전형의 활성 영역들 옆에 배열될 수 있다. 달리 말하면, 일부 접근법들에 비해, 동작을 위한 활성 영역들이 집적 회로에 더 많이 추가될 수 있다. 따라서, 본 발명개시는 집적 회로에서 셀들의 레이아웃 및 성능의 더 나은 유연성을 제공한다.
도 8 내지 도 10의 구성들은 예시 목적으로 주어진 것이다. 다양한 구현들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 일부 실시예들에서, 셀(CELL5)의 제1 활성 영역들과 제2 활성 영역들의 개수들은 서로 상이하다.
이제 도 11을 참조한다. 도 11은 본 발명개시의 일부 실시예들에 따른, 집적 회로(100, 300, 400, 500, 600, 700, 800, 900, 또는 1000)를 제조하기 위한 레이아웃 설계를 생성하는 방법(1100)의 흐름도이다. 추가적인 동작들이 도 11에 의해 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법(1100)의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 방법(1100)은 도 7을 참조하여 후술되는 동작들(S1110~S1130)을 포함한다.
동작(1110)에서, 셀 높이(H1)를 갖는 셀(CELL1a)을 생성하는 동작이 수행된다. 일부 실시예들에서, 셀(CELL1a)은 도 2b에서 도시된 바와 같이, 활성 영역(110A), 및 활성 영역(110A)과 오버랩된 활성 영역(110B)을 포함한다.
동작(1120)에서, 셀 높이(H2)를 갖는 셀(CELL3c)을 생성하는 동작이 수행된다. 일부 실시예들에서, 셀(CELL3c)은 활성 영역들(310A~310B), 및 활성 영역들(310A~310B)과 오버랩된 활성 영역들(310E~310F)을 포함한다.
동작(1130)에서, 셀(CELL1a)을 셀(CELL3c)에 접해 있도록 배열하는 동작이 수행된다. 일부 실시예들에서, 활성 영역(110A), 및 활성 영역들(310A~310B) 중 하나는 제1 행으로 연장되고/되거나, 활성 영역(110B), 및 활성 영역들(310A~310B) 중 하나는 제1 행으로 연장된다.
일부 실시예들에서, 방법(1100)은 셀(CELL1a)과 셀(CELL3c)에 접해 있는 셀(CELL2a)을 생성하는 동작들을 더 포함한다. 구체적으로, 셀(CELL3c)은 활성 영역들(310A, 310C, 310E), 및 활성 영역들(310A, 310C, 310E)과 오버랩된 활성 영역들(310B, 310D, 310F)을 개별적으로 포함한다. 일부 실시예들에서, 셀(CELL2a)의 활성 영역들(310A, 310C, 310E)의 개수는 셀(CELL3c)의 활성 영역들(310A, 310E)의 개수보다 더 크다. 또한, 셀(CELL2a)의 활성 영역들(310A, 310C, 310E) 중 하나 및 활성 영역들(310A, 310E) 중 하나는 제1 행과는 상이한 제2 행으로 연장된다. 다양한 실시예들에서, 셀(CELL2a)과 셀(CELL3c)은 동일한 셀 높이, 예를 들어, 셀 높이(H2)를 갖는다.
일부 실시예들에서, 방법(1100)은 셀(CELL4a)을 생성하는 동작들을 더 포함하고, 여기서 셀(CELL4a)은 활성 영역들(310A, 310C, 310E, 310G, 310I), 및 활성 영역들(310A, 310C, 310E, 310G, 310I)과 오버랩된 활성 영역들(310B, 310D, 310F, 310H, 310J)을 포함한다. 방법(1100)은 셀(CELL4a)을 셀들(CELL1a, CELL2a, CELL3c)에 접해 있도록 배열하는 동작들을 더 포함한다. 일부 실시예들에서, 셀(CELL4a)은 셀(CELL2a) 내에 포함된 것보다 더 많은 수의 활성 영역들을 포함하고, 셀(CELL2a)은 셀(CELL3c) 내에 포함된 것보다 더 많은 수의 활성 영역들을 포함한다.
일부 실시예들에서, 방법(1100)은 상술된 동작들을 통해 생성된 레이아웃에 기초하여 집적 회로(100, 300, 400, 500, 600, 700, 800, 900, 또는 1000)의 적어도 하나의 엘리먼트를 제조하는 동작들을 더 포함한다.
이제 도 12를 참조한다. 도 12는 본 발명개시의 일부 실시예들에 따른, 도 11의 방법(1100)에 의해 생성된 레이아웃 설계에 기초하여 집적 회로(100, 300, 400, 500, 600, 700, 800, 900, 또는 1000)를 제조하는 방법(1200)의 흐름도이다. 추가적인 동작들이 도 11에 의해 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 몇몇은 본 방법(1200)의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 방법(1200)은 도 3a와 도 4를 참조하여 후술되는 동작들(S1210~S1250)을 포함한다.
동작(1210)에서, 셀들(CELL1a, CELL1b, CELL2a, CELL3a)의 전력 레일들(341a~342a, 341c~342c)이 형성되고 제1 층 내에 배치된다.
동작(1220)에서, 게이트들(330a~330c)이 제1 층, 제1 층 위의 제2 층, 및 제2 층 위의 제3 층을 관통하여 형성된다. 일부 실시예들에서, 게이트들(330a~330c) 각각은 계면층(도시되지 않음) 및 계면층 위에 폴리실리콘(또는 폴리)층(도시되지 않음)을 포함한다. 일부 실시예들에서, 게이트들(330a~330c)은 계면층과 폴리층 사이에 배치된 게이트 유전체층(도시되지 않음) 및 금속 게이트층(도시되지 않음)을 더 포함한다. 일부 실시예들에서, 게이트들(330a~330c)은 폴리층 대신에 하나 이상의 금속층을 포함한다. 다양한 실시예들에서, 계면층은 예를 들어, 실리콘 산화물층(SiO2) 또는 실리콘 산화질화물(SiON)을 비롯한 유전체 물질을 포함하고, 이는 화학적 산화, 열 산화, 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예들에서, 폴리실리콘층은 예를 들어, 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 및 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)를 비롯한 적절한 성막 공정들에 의해 형성된다. 일부 실시예들에서, 게이트 유전체층은 예를 들어, 하프늄 산화물(HfO2), Al2O3, 란타나이드 산화물들, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적합한 물질을 비롯한 하이 k 유전체 물질을 사용하며, 게이트 유전체층은 ALD 및/또는 다른 적절한 방법에 의해 형성된다. 금속 게이트층은 p형 일함수 금속 또는 n형 일함수 금속을 포함하고, CVD, PVD, 및/또는 다른 적절한 공정에 의해 성막된다. 예시적인 p형 일함수 금속들은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, 다른 적절한 p형 일함수 물질들, 또는 이들의 조합들을 포함한다. 예시적인 n형 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n형 일함수 물질들, 또는 이들의 조합들을 포함한다. 하나 이상의 금속층은 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 및/또는 다른 적합한 물질들을 사용하고; CVD, PVD, 도금, 및/또는 다른 적절한 공정들에 의해 형성된다. 게이트들(330a~330c)과 연관된 형성들 및/또는 물질들은 예시 목적으로 주어진 것이다. 게이트들(330a~330c)과 연관된 다양한 형성들 및/또는 물질들이 본 발명개시의 구상가능한 범위 내에 있다.
일부 실시예들에서, 게이트들(330a~330c)은 예를 들어, 둥근/정사각형 와이어, 나노슬래브, 나노시트, 멀티 브리지 채널, 나노 링의 구조물들 또는 임의의 다른 적절한 종류의 나노 구조물들을 비롯한, 다층 스택 내에 포함됨으로써 구현된다.
동작(1230)에서, 도 4의 셀들의 활성 영역들(311a~311c) 및 도전성 세그먼트들(321a~321c, 322a~322c)이 제2 층 내에 형성된다. 일부 실시예들에서, 도전성 세그먼트들(321a~321c, 322a~322c)은 활성 영역들(311a~311c)의 형성 후에 형성된다.
일부 실시예들에서, 활성 영역들(311a~311c)과 도전성 세그먼트들(321a~321c, 322a~322c)의 형성 후, 제2 층과 후속하는 제3 층 내에서 도전성 엘리먼트들을 전기적으로 격리시키기 위해, 활성 영역들(311a~311c)과 도전성 세그먼트들(321a~321c, 322a~322c)의 형성 위에 격리층이 형성된다.
동작(1240)에서, 도 4의 셀들의 활성 영역들(311a~311c) 및 도전성 세그먼트들(321a~321c, 322a~322c)이 제2 층 내에 형성된다. 일부 실시예들에서, 도전성 세그먼트들(321a~321c, 322a~322c)은 활성 영역들(311a~311c)의 형성 후에 형성된다.
위에서 논의된 바와 같이, 일부 실시예들에서, 고성능 셀의 활성 영역들(즉, 도 4의 셀(CELL2a))과 보통 셀의 활성 영역들(즉, 셀들(CELL1a~CELL1b, CELL3a))이 동일한 프로시저에서 형성 및/또는 패터닝된다.
동작(1250)에서, 금속 제로 세그먼트들(151~153)이 형성된다. 일부 실시예들에서, 금속 제로 세그먼트들 위에 배열된 금속 원(metal-one) 세그먼트가 형성된다. 금속 제로 세그먼트들, 금속 원 세그먼트들, 및/또는 더 많은 금속층들의 배열들은 집적 회로의 실제 금속 라우팅에 기초한다.
일부 실시예들에서, 방법(1200)은 또한 집적 회로를 구현하기 위해 도전성 엘리먼트들 사이에 비아들(즉, 전력 레일(141)과 도전성 세그먼트(123) 사이에 결합된 비아(161) 등)을 형성하는 단계를 포함한다.
도 13은 본 발명개시의 일부 실시예들에 따른, 집적 회로 레이아웃 설계를 설계하기 위한 시스템의 블록도이다. 일부 실시예들에 따라, 도 11과 관련하여 위에서 논의된 방법(1100)의 하나 이상의 동작은 IC 디바이스 설계 시스템(1300)을 사용하여 구현가능하다.
일부 실시예들에서, IC 디바이스 설계 시스템(1300)은 하드웨어 프로세서(1302) 및 컴퓨터 판독가능 비일시적 저장 매체(1304)를 포함하는 컴퓨팅 디바이스이다. 무엇보다도, 컴퓨터 판독가능 비일시적 저장 매체(1304)는, 컴퓨터 프로그램 코드들, 즉 실행가능한 명령어들의 세트(1306)로 인코딩되는데, 즉 이들을 저장한다. 하드웨어 프로세서(1302)에 의한 명령어들(1306)의 실행은, 예컨대, 도 11과 관련하여 위에서 논의된 방법(1100)(이하에서는 이를 언급된 공정들 및/또는 방법들이라고 칭한다)의 일부 또는 전부를 구현하는 IC 디바이스 설계 시스템을 (적어도 부분적으로) 나타낸다.
프로세서(1302)는 버스(1308)를 통해 컴퓨터 판독가능 비일시적 저장 매체(1304)에 전기적으로 결합된다. 프로세서(1302)는 또한 버스(1308)에 의해 I/O 인터페이스(1316) 및 제조 툴(1316)에 전기적으로 결합된다. 네트워크 인터페이스(1313)가 또한 버스(1308)를 통해 프로세서(1302)에 전기적으로 연결된다. 네트워크 인터페이스(1313)는 네트워크(1314)에 연결되어, 프로세서(1302) 및 컴퓨터 판독가능 비일시적 저장 매체(1304)는 네트워크(1314)를 통해 외부 엘리먼트들에 연결가능하다. 프로세서(1302)는 IC 디바이스 설계 시스템(1300)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용가능하게 하도록 하기 위해 컴퓨터 판독가능 비일시적 저장 매체(1304)에 인코딩된 명령어들(1306)을 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(1302)는 중앙 처리 장치(CPU), 멀티 프로세서, 분산형 처리 시스템, 주문형 집적 회로(ASIC), 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독가능 비일시적 저장 매체(1304)는 전자적, 자기적, 광학적, 전자기적, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 비일시적 저장 매체(1304)는 반도체 또는 솔리드-스테이트 메모리, 자기 테이프, 착탈가능형 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강체 자기 디스크, 및/또는 광학 디스크를 포함한다. 광학 디스크를 사용한 하나 이상의 실시예에서, 컴퓨터 판독가능 비일시적 저장 매체(1304)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
하나 이상의 실시예에서, 컴퓨터 판독가능 비일시적 저장 매체(1304)는 IC 디바이스 설계 시스템(1300)이 언급된 공정들 및/또는 방법의 일부 또는 전부를 수행하는데 사용될 수 있게 하도록 구성된 명령어들(1306)을 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독가능 비일시적 저장 매체(1304)는 또한 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 다양한 실시예들에서, 컴퓨터 판독가능 비일시적 저장 매체(1304)는 도 2b, 도 3b~도 10 및 도 11에서의 방법(1100)에 대해 각각 논의된, 적어도 하나의 IC 레이아웃 설계(1320) 또는 적어도 하나의 설계 사양(1322) 중 하나 또는 이들의 조합을 저장한다.
IC 디바이스 설계 시스템(1300)은 I/O 인터페이스(1310)를 포함한다. I/O 인터페이스(1310)는 외부 회로에 결합된다. 다양한 실시예들에서, I/O 인터페이스(1310)는 정보 및 커맨드를 프로세서(1302)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 디스플레이, 터치스크린, 및/또는 커서 방향 키 중 하나 또는 이들의 조합을 포함한다.
IC 디바이스 설계 시스템(1300)은 또한 프로세서(1302)에 결합된 네트워크 인터페이스(1313)를 포함한다. 네트워크 인터페이스(1313)는 IC 디바이스 설계 시스템(1300)으로 하여금 네트워크(1314)와 통신할 수 있게 해주며, 이 네트워크(1314)에는 하나 이상의 다른 컴퓨터 시스템이 연결되어 있다. 네트워크 인터페이스(1313)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 두 개 이상의 시스템들(1300)에서 구현된다.
IC 디바이스 설계 시스템(1300)은 또한 프로세서(1302)에 결합된 제조 툴(1316)을 포함한다. 제조 툴(1316)은 프로세서(1302)에 의해 처리된 설계 파일들에 따라, 집적 회로들, 예컨대, 도 1에서 도시된 집적 회로(100)를 제조하도록 구성된다.
IC 디바이스 설계 시스템(1300)은 I/O 인터페이스(1310)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1310)를 통해 수신된 정보는 적어도 하나의 설계 규칙 명령어, 적어도 하나의 기준 세트, 적어도 하나의 설계 규칙, 적어도 하나의 DRM, 및/또는 프로세서(1302)에 의해 처리하기 위한 다른 파라미터들 중 하나 또는 이들의 조합을 포함한다. 정보는 버스(1308)를 통해 프로세서(1302)로 전송된다. IC 디바이스 설계 시스템(1300)은 I/O 인터페이스(1310)를 통해 사용자 인터페이스와 관련된 정보를 송신 및/또는 수신하도록 구성된다.
일부 실시예들에서, 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부는 소프트웨어 애플리케이션으로의 플러그 인으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, IC 레이아웃도는 CADENCE DESIGN SYSTEMS 회사로부터 입수가능한 VIRTUOSO®와 같은 툴, 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시예들에서, 공정들은 컴퓨터 판독가능 비일시적 기록 매체에 저장된 프로그램의 기능들로서 실현된다. 컴퓨터 판독가능 비일시적 기록 매체의 예시들은, 비제한적인 예시로서, 외부/착탈식 및/또는 내부/내장형 저장 또는 메모리 유닛, 예를 들어, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 중 하나 이상을 포함한다.
IC 디바이스 설계 시스템(1300)과 컴퓨터 판독가능 비일시적 저장 매체, 예컨대, 컴퓨터 판독가능 비일시적 저장 매체(1304)는, 도 11에서의 방법(1100)의 하나 이상의 동작을 구현하는데 사용가능함으로써, 도 11에서의 방법(1100)에 대해 위에서 논의된 이점들을 가능케 해준다.
도 14는 본 발명개시의 일부 실시예들에 따른, IC 제조 시스템(1400), 및 이와 관련된 IC 제조 흐름의 블록도이다. 일부 실시예들에서, 레이아웃 설계에 기초하여, 반도체 집적 회로의 층 내의 (A) 하나 이상의 반도체 마스크 또는 (B) 적어도 하나의 컴포넌트 중 적어도 하나가 IC 제조 시스템(1400)을 사용하여 제조된다.
도 14에서, IC 제조 시스템(1400)은 설계, 개발, 및 제조 사이클들 및/또는 IC 디바이스(1460)의 제조와 관련된 서비스들에서 서로 상호작용하는, 설계 하우스(1420), 마스크 하우스(1430), 및 IC 제조자/제작자(즉, 팹(fab))(1450)와 같은 엔티티들을 포함한다. 시스템(1400) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티들과 상호 작용하고 하나 이상의 다른 엔티티들에 서비스를 제공하고/제공하거나 이들로부터 서비스를 수신한다. 일부 실시예들에서, 설계 하우스(1420), 마스크 하우스(1430), 및 IC 팹(1450) 중 두 개 이상은 단일의 대형 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(1420), 마스크 하우스(1430), 및 IC 팹(1450) 중 두 개 이상은 공통 시설에서 공존하며 공통 자원들을 사용한다.
설계 하우스(또는 설계 팀)(1420)은 도 2b, 도 3b~도 10과 관련하여 위에서 논의된, 도 11에서의 방법(1100)에 기초하여 IC 설계 레이아웃도(또는 설계)(1422)를 생성한다. IC 설계 레이아웃도(1422)는 제작될 IC 디바이스(1460)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴에 대응하는 다양한 기하학적 패턴들을 포함한다. 다양한 층들이 결합하여 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃도(1422)의 부분은 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 물질층 내에 형성될, 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호연결부의 금속 라인 또는 비아, 접합 패드용 개구와 같은 다양한 IC 피처를 포함한다. 설계 하우스(1420)는 IC 설계 레이아웃도(1422)를 형성하기 위해, 도 2b, 도 3b~도 10과 관련하여 위에서 논의된, 도 11에서의 방법(1100)을 포함하는 적절한 설계 프로시저를 구현한다. 설계 프로시저는 로직 설계, 물리적 설계, 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 레이아웃도(1422)는 기하학적 패턴에 관한 정보를 갖는 하나 이상의 데이터 파일들에서 제공된다. 예를 들어, IC 설계 레이아웃도(1422)는 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1430)는 데이터 준비(1432) 및 마스크 제조(1444)를 포함한다. 마스크 하우스(1430)는 IC 설계 레이아웃도(1422)에 따라 IC 디바이스(1460)의 다양한 층들을 제조하는데 사용될 하나 이상의 마스크(1445)을 제조하기 위해 IC 설계 레이아웃도(1422)를 사용한다. 마스크 하우스(1430)는 마스크 데이터 준비(1432)를 수행하며, 여기서 IC 설계 레이아웃도(1422)는 대표 데이터 파일(representative data file; RDF)로 변환된다. 마스크 데이터 준비(1432)는 마스크 제조(1444)에 RDF를 제공한다. 마스크 제조(1444)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클)(1445) 또는 반도체 웨이퍼(1453)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃도(1422)는 마스크 기록기의 특정 특성 및/또는 IC 팹(1450)의 요건을 따르기 위해 마스크 데이터 준비(1432)에 의해 조작된다. 도 14에서, 마스크 데이터 준비(1432) 및 마스크 제조(1444)는 별개의 엘리먼트로서 예시된다. 일부 실시예들에서, 마스크 데이터 준비(1432) 및 마스크 제조(1444)는 마스크 데이터 준비로서 총칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1432)는 리소그래피 향상 기술을 사용하여 회절, 간섭, 다른 공정 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃도(1422)를 조정한다. 일부 실시예들에서, 마스크 데이터 준비(1432)는 탈축 조명, 서브 해상도 지원 피처, 위상 시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement technique; RET)을 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(1432)는 반도체 제조 공정들에서의 가변성 등을 다루기 위해, 충분한 마진을 보장하도록 특정의 기하학적 및/또는 연결성 제한을 포함하는 마스크 생성룰들의 세트와 함께 OPC에서 공정들을 거친 IC 설계 레이아웃도(1422)를 검사하는 마스크 룰 체커(mask rule checker; MRC)를 포함한다. 일부 실시예들에서, MRC는 마스크 제조(1444) 동안의 제한을 보상하기 위해 IC 설계 레이아웃도(1422)를 수정하는데, 이는 마스크 생성 룰들을 충족시키기 위해 OPC에 의해 수행되는 수정들의 일부를 취소할 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1432)는 IC 디바이스(1460)를 제조하기 위해 IC 팹(1450)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 공정 체크(lithography process checking; LPC)를 포함한다. LPC는 이 처리를 IC 설계 레이아웃도(1422)에 기초하여 시뮬레이션하여 IC 디바이스(1460)와 같은 시뮬레이션된 제조된 디바이스를 생성한다. LPC 시뮬레이션에서의 처리 파라미터들은 IC 제조 사이클의 다양한 공정들과 관련된 파라미터들, IC를 제조하기 위해 사용되는 툴들과 관련된 파라미터들, 및/또는 제조 공정의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도(DOF), 마스크 오차 강화 인자(MEEF), 다른 적절한 인자들 등, 또는 이들의 조합과 같은 다양한 인자들을 고려한다. 일부 실시예들에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이션된 디바이스가 설계 룰을 만족시키기에 충분히 형상적으로 근접하지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃도(1422)를 추가적으로 정제시킨다.
마스크 데이터 준비(1432)의 상기 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예들에서, 데이터 준비(1432)는 제조 규칙들에 따라 IC 설계 레이아웃도(1422)를 수정하기 위한 로직 동작(logic operation; LOP)과 같은 추가적인 피처들을 포함한다. 추가적으로, 데이터 준비(1432) 동안 IC 설계 레이아웃도(1422)에 적용된 공정들은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1432) 후 그리고 마스크 제조(1444) 동안, 수정된 IC 설계 레이아웃도(1422)에 기초하여 마스크(1445) 또는 마스크 그룹(1445)이 제조된다. 일부 실시예들에서, 마스크 제조(1444)는 IC 설계 레이아웃도(1422)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예들에서, 수정된 IC 설계 레이아웃도(1422)에 기초하여 마스크(포토마스크 또는 레티클)(1445) 상에 패턴을 형성하기 위해 전자 빔(e빔) 또는 다중 e빔의 메커니즘이 사용된다. 마스크(1445)는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크(1445)는 바이너리(binary) 기술을 이용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 물질층(예를 들어, 포토레지스트)을 노광하는데 사용되는, 자외선(UV) 빔과 같은, 방사선 빔은 불투명 영역에 의해서는 차단되고 투명 영역을 투과한다. 일 예시에서, 바이너리 마스크 버전의 마스크(1445)는 바이너리 마스크의 불투명 영역에서 코팅된 불투명 물질(예컨대, 크롬) 및 투명 기판(예컨대, 용융 석영)을 포함한다. 다른 예시에서, 마스크(1445)는 위상 시프트 기술을 이용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM) 버전의 마스크(1445)에서, 위상 시프트 마스크 상에 형성된 패턴에서의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(1444)에 의해 생성된 마스크(들)는 다양한 공정들에서 사용된다. 예를 들어, 반도체 웨이퍼(1453) 내에 다양한 도핑 영역들을 형성하기 위한 이온 주입 공정에서, 반도체 웨이퍼(1453) 내에 다양한 에칭 영역들을 형성하기 위한 에칭 공정에서, 및/또는 다른 적절한 공정들에서, 이러한 마스크(들)가 사용된다.
IC 팹(1450)은 웨이퍼 제조(1452)를 포함한다. IC 팹(1450)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 비즈니스이다. 일부 실시예들에서, IC 팹(1450)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제작(즉, FEOL(front-end-of-line) 제작)을 위한 제조 설비가 있을 수 있지만, 제2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제작(즉, BEOL(back-end-of-line) 제작)을 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1450)은 마스크 하우스(1430)에 의해 제조된 마스크들(1445)을 사용하여 IC 디바이스(1460)를 제조한다. 따라서, IC 팹(1450)은 IC 설계 레이아웃도(1422)를 적어도 간접적으로 사용하여 IC 디바이스(1460)를 제조한다. 일부 실시예들에서, 반도체 웨이퍼(1453)는 마스크들(들)(1445)을 사용하여 IC 디바이스(1460)를 형성하기 위해 IC 팹(1450)에 의해 제조된다. 일부 실시예들에서, IC 제조는 IC 설계 레이아웃도(1422)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1453)는 실리콘 기판 또는 다른 적절한 기판을 포함하며, 이들 위에는 물질층들이 형성된다. 반도체 웨이퍼(1453)는 다양한 도핑 영역들, 유전체 피처들, 다중레벨 상호연결부들 등(후속 제조 단계들에서 형성됨) 중 하나 이상을 더 포함한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대안책들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (20)

  1. 집적 회로에 있어서,
    제1 방향을 따라 제1 셀 높이를 갖고, 제1 활성 영역과 제2 활성 영역을 포함하는 제1 셀 - 상기 제1 활성 영역과 상기 제2 활성 영역은 상기 제1 방향과는 상이한 제2 방향으로 연장되어 있고, 상기 제1 활성 영역은 레이아웃도에서 상기 제2 활성 영역과 오버랩됨 -; 및
    상기 제1 셀 높이와는 상이한 제2 셀 높이를 갖는 제2 셀
    을 포함하고,
    상기 제2 셀은 서로 분리된 제1의 복수의 활성 영역들 및 서로 분리된 제2의 복수의 활성 영역들을 포함하고,
    상기 제1의 복수의 활성 영역들과 상기 제2의 복수의 활성 영역들은 상기 제2 방향으로 연장되어 있고,
    상기 제1의 복수의 활성 영역들은 상기 레이아웃도에서 상기 제2의 복수의 활성 영역들과 각각 오버랩되어 있고;
    상기 제1 셀은 상기 제2 셀에 접해 있고,
    상기 제1 활성 영역의 최상단 경계선은 상기 레이아웃도에서 상기 제1의 복수의 활성 영역들 중의 활성 영역의 최상단 경계선과 정렬되어 있는 것인 집적 회로.
  2. 제1항에 있어서,
    상기 제1의 복수의 활성 영역들의 개수와 상기 제2의 복수의 활성 영역들의 개수는 동일하고, 세 개 이상인 것인 집적 회로.
  3. 제2항에 있어서,
    상기 제1 셀 높이 및 상기 제2 셀 높이와는 상이한 제3 셀 높이를 갖는 제3 셀
    을 더 포함하고,
    상기 제3 셀은 서로 분리된 제3의 복수의 활성 영역들 및 서로 분리된 제4의 복수의 활성 영역들을 포함하고,
    상기 제3의 복수의 활성 영역들과 상기 제4의 복수의 활성 영역들은 상기 제2 방향으로 연장되어 있고,
    상기 제3의 복수의 활성 영역들은 상기 레이아웃도에서 상기 제4의 복수의 활성 영역들과 각각 오버랩되어 있고;
    상기 제3의 복수의 활성 영역들의 개수는 상기 제1의 복수의 활성 영역들보다 적으며;
    상기 제1 셀은 상기 제2 셀과 상기 제3 셀에 접해 있는 것인 집적 회로.
  4. 제3항에 있어서,
    상기 제3 셀 높이를 갖는 제4 셀
    을 더 포함하고,
    상기 제4 셀은 서로 분리된 제5의 복수의 활성 영역들 및 서로 분리된 제6의 복수의 활성 영역들을 포함하고,
    상기 제5의 복수의 활성 영역들과 상기 제6의 복수의 활성 영역들은 상기 제2 방향으로 연장되어 있고,
    상기 제5의 복수의 활성 영역들은 상기 레이아웃도에서 상기 제6의 복수의 활성 영역들과 각각 오버랩되어 있고;
    상기 제1 셀은 상기 제2 셀과 상기 제3 셀 사이에 배치되고, 상기 제2 셀, 상기 제3 셀, 및 상기 제4 셀에 접해 있으며,
    상기 제5의 복수의 활성 영역들 중의 하나의 활성 영역의 최상단 경계선은 상기 제1의 복수의 활성 영역들 중의 하나의 활성 영역의 최상단 경계선과 정렬되어 있는 것인 집적 회로.
  5. 제1항에 있어서,
    상기 제1 셀 높이 및 상기 제2 셀 높이와는 상이한 제3 셀 높이를 갖는 제3 셀
    을 더 포함하고,
    상기 제3 셀은 서로 분리된 제3의 복수의 활성 영역들 및 서로 분리된 제4의 복수의 활성 영역들을 포함하고,
    상기 제3의 복수의 활성 영역들과 상기 제4의 복수의 활성 영역들은 상기 제2 방향으로 연장되어 있고,
    상기 제3의 복수의 활성 영역들은 상기 레이아웃도에서 상기 제4의 복수의 활성 영역들과 각각 오버랩되어 있고;
    상기 제2 셀은 상기 제1 셀과 상기 제3 셀에 접해 있으며;
    상기 제1의 복수의 활성 영역들과 상기 제2의 복수의 활성 영역들의 총 수는 상기 제1의 복수의 활성 영역들과 상기 제2의 복수의 활성 영역들에 접해 있는 셀들 내에 포함된 활성 영역들의 총 수보다 큰 것인 집적 회로.
  6. 제1항에 있어서,
    상기 제2 셀 높이를 갖는 제3 셀
    을 더 포함하고,
    상기 제3 셀은 적어도 세 개의 제3 활성 영역들과 적어도 세 개의 제4 활성 영역들을 포함하고,
    상기 적어도 세 개의 제3 활성 영역들과 상기 적어도 세 개의 제4 활성 영역들은 상기 제2 방향으로 연장되어 있고,
    상기 적어도 세 개의 제3 활성 영역들은 상기 적어도 세 개의 제4 활성 영역들과 오버랩되어 있으며,
    상기 제3 셀은 상기 제1 셀과 상기 제2 셀에 접해 있는 것인 집적 회로.
  7. 제6항에 있어서,
    상기 적어도 세 개의 제3 활성 영역들 중의 하나의 활성 영역의 최상단 경계선은 상기 제1의 복수의 활성 영역들 중의 하나의 활성 영역의 최상단 경계선과 정렬되어 있는 것인 집적 회로.
  8. 제6항에 있어서,
    상기 적어도 세 개의 제3 활성 영역들 중의 하나의 활성 영역의 최상단 경계선과 상기 적어도 세 개의 제4 활성 영역들 중의 하나의 활성 영역의 최상단 경계선은 상기 제1의 복수의 활성 영역들 중의 하나의 활성 영역과 정렬되어 있는 것인 집적 회로.
  9. 집적 회로에 있어서,
    제1 셀 높이를 갖고, 제1 활성 영역과 제2 활성 영역을 포함하는 적어도 하나의 제1 셀;
    상기 제1 셀 높이와는 상이한 제2 셀 높이를 갖는 적어도 하나의 제2 셀 - 상기 적어도 하나의 제2 셀은 제1의 복수의 활성 영역들과 제2의 복수의 활성 영역들을 포함함 -; 및
    상기 제1 셀 높이 및 상기 제2 셀 높이와는 상이한 제3 셀 높이를 갖는 적어도 하나의 제3 셀
    을 포함하고,
    상기 적어도 하나의 제3 셀은 제3의 복수의 활성 영역들과 제4의 복수의 활성 영역들을 포함하고;
    상기 제1 활성 영역, 상기 제1의 복수의 활성 영역들, 및 상기 제3의 복수의 활성 영역들은 제1 층 내에 배치되고,
    상기 제2 활성 영역, 상기 제2의 복수의 활성 영역들, 및 상기 제4의 복수의 활성 영역들은 상기 제1 층 위의 제2 층 내에 배치되며;
    상기 적어도 하나의 제3 셀은 상기 적어도 하나의 제1 셀과 상기 적어도 하나의 제2 셀 사이에 배치되고, 상기 적어도 하나의 제1 셀과 상기 적어도 하나의 제2 셀에 접해 있는 것인 집적 회로.
  10. 제9항에 있어서,
    상기 제1 셀 높이는 상기 제2 셀 높이보다 작고,
    상기 제2 셀 높이는 상기 제3 셀 높이보다 작은 것인 집적 회로.
  11. 제10항에 있어서,
    상기 제1의 복수의 활성 영역들의 개수는 상기 제3의 복수의 활성 영역들의 개수보다 작은 것인 집적 회로.
  12. 제9항에 있어서,
    상기 제2 셀 높이를 갖는 적어도 하나의 제4 셀
    을 더 포함하고,
    상기 적어도 하나의 제4 셀은 상기 제1 층에 있는 제5의 복수의 활성 영역들과 상기 제2 층에 있는 제6의 복수의 활성 영역들을 포함하고;
    상기 적어도 하나의 제1 셀은 네 개의 제1 셀들을 포함하고;
    상기 적어도 하나의 제2 셀은 세 개의 제2 셀들을 포함하고;
    상기 적어도 하나의 제3 셀은 하나의 제3 셀을 포함하고;
    상기 적어도 하나의 제4 셀은 하나의 제4 셀을 포함하고;
    상기 하나의 제4 셀은 제1 방향을 따라, 상기 네 개의 제1 셀들 중의 하나의 제1 셀과 상기 네 개의 제1 셀들 중의 또 다른 두 개의 인접해 있는 제1 셀들 사이에 배치되고,
    상기 하나의 제4 셀은 제2 방향을 따라, 자신의 일 측 상에서 상기 세 개의 제2 셀들 중의 하나의 제2 셀에 접해 있고, 자신의 반대 측 상에서 상기 세 개의 제2 셀들 중 또 다른 제2 셀 및 상기 하나의 제3 셀에 접해 있으며,
    상기 또 다른 제2 셀은 상기 하나의 제3 셀에 접해 있고;
    상기 또 다른 두 개의 인접해 있는 제1 셀들은 상기 제2 방향을 따라 자신의 일 측 상에서 상기 하나의 제3 셀에 접해 있고, 자신의 반대 측 상에서 상기 세 개의 제2 셀들 중의 나머지 다른 제2 셀에 접해 있으며;
    상기 네 개의 제1 셀들 중 나머지 다른 하나의 제1 셀은 상기 제1 방향을 따라 상기 하나의 제2 셀에 접해 있고, 상기 제2 방향을 따라 상기 하나의 제1 셀에 접해 있는 것인 집적 회로.
  13. 제9항에 있어서,
    상기 적어도 하나의 제1 셀은 두 개의 제1 셀들을 포함하고;
    상기 적어도 하나의 제2 셀은 네 개의 제2 셀들을 포함하고;
    상기 적어도 하나의 제3 셀은 하나의 제3 셀을 포함하고;
    상기 두 개의 제1 셀들 중의 하나의 제1 셀은, 제1 방향을 따라 상기 네 개의 제2 셀들 중의 두 개의 인접해 있는 제2 셀들에 접해 있고, 상기 하나의 제3 셀의 일 측 상에서 제2 방향을 따라 상기 하나의 제3 셀에 접해 있으며,
    상기 두 개의 인접해 있는 제2 셀들은 상기 하나의 제3 셀의 일 측 상에서 상기 제3 셀에 접해 있으며;
    상기 두 개의 제1 셀들 중 나머지 다른 하나의 제1 셀은 상기 네 개의 제2 셀들 중 나머지 다른 두 개의 제2 셀들 사이에 배치되고,
    상기 나머지 다른 하나의 제1 셀은 상기 하나의 제3 셀의 반대 측 상에서 상기 하나의 제3 셀에 접해 있으며,
    상기 나머지 다른 두 개의 제2 셀들은 상기 하나의 제3 셀의 상기 반대 측 상에서 상기 하나의 제3 셀에 접해 있는 것인 집적 회로.
  14. 제9항에 있어서,
    상기 적어도 하나의 제2 셀은,
    제1의 복수의 제2 셀들; 및
    상기 제1의 복수의 제2 셀들에 접해 있는 제2의 복수의 제2 셀들
    을 포함하고,
    상기 제1의 복수의 제2 셀들 각각에서의 활성 영역들의 개수는 상기 제2의 복수의 제2 셀들 각각에서의 활성 영역들의 개수와 상이한 것인 집적 회로.
  15. 제9항에 있어서,
    상기 적어도 하나의 제1 셀은 복수의 제1 셀들을 포함하며,
    상기 적어도 하나의 제2 셀은 제1 방향을 따라 상기 복수의 제1 셀들에 접해 있고, 상기 제1 방향과는 상이한 제2 방향을 따라 상기 적어도 하나의 제3 셀에 접해 있는 것인 집적 회로.
  16. 방법에 있어서,
    집적 회로의 레이아웃을 생성하는 단계 - 상기 생성하는 단계는,
    제1 셀 높이를 갖는 제1 셀을 생성하는 단계 - 상기 제1 셀은 제1 활성 영역, 및 상기 제1 활성 영역과 오버랩된 제2 활성 영역을 포함함 -;
    상기 제1 셀 높이와는 상이한 제2 셀 높이를 갖는 제2 셀을 생성하는 단계 - 상기 제2 셀은 제1의 복수의 활성 영역들, 및 상기 제1의 복수의 활성 영역들과 오버랩된 제2의 복수의 활성 영역들을 포함함 -; 및
    상기 제1 셀을 상기 제2 셀에 접해 있도록 배열시키는 단계 - 상기 제1 활성 영역과, 상기 제1의 복수의 활성 영역들 중의 활성 영역은 제1 행으로 연장되어 있음 -;
    을 포함함 -; 및
    상기 레이아웃에 기초하여 상기 집적 회로의 적어도 하나의 엘리먼트를 제조하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    상기 집적 회로의 레이아웃을 생성하는 단계는,
    제3 셀을 생성하는 단계 - 상기 제3 셀은 제3의 복수의 활성 영역들, 및 상기 제3의 복수의 활성 영역들과 오버랩된 제4의 복수의 활성 영역들을 포함함 -
    를 더 포함하고;
    상기 제3의 복수의 활성 영역들의 개수는 상기 제1의 복수의 활성 영역들의 개수와 상이하며;
    상기 제3의 복수의 활성 영역들 중 하나 및 상기 제1의 복수의 활성 영역들 중 하나는 상기 제1 행과는 상이한 제2 행으로 연장되어 있는 것인 방법.
  18. 제17항에 있어서,
    상기 제2 셀과 상기 제3 셀은 동일한 셀 높이를 갖는 것인 방법.
  19. 제17항에
    상기 제3의 복수의 활성 영역들의 개수와 상기 제4의 복수의 활성 영역들의 개수는 동일하고, 세 개인 것인 방법.
  20. 제16항에 있어서,
    상기 집적 회로의 레이아웃을 생성하는 단계는,
    상기 제2 셀 높이의 제3 셀을 생성하는 단계 - 상기 제3 셀은 제3의 복수의 활성 영역들, 및 상기 제3의 복수의 활성 영역들과 오버랩된 제4의 복수의 활성 영역들을 포함함 -;
    제3 셀 높이의 제4 셀을 생성하는 단계 - 상기 제4 셀은 제5의 복수의 활성 영역들, 및 상기 제5의 복수의 활성 영역들과 오버랩된 제6의 복수의 활성 영역들을 포함함 -; 및
    상기 제4 셀을 상기 제2 셀 및 상기 제3 셀에 접해 있도록 배열시키는 단계
    를 더 포함하며,
    상기 제4 셀은 상기 제3 셀 내에 포함된 것보다 더 많은 수의 활성 영역들을 포함하고,
    상기 제3 셀은 상기 제2 셀 내에 포함된 것보다 더 많은 수의 활성 영역들을 포함한 것인 방법.
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