CN115224028A - 共用阱结构、布局和方法 - Google Patents

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Abstract

本申请公开了共用阱结构、布局和方法。一种集成电路(IC)结构包括具有第一阱部分至第三阱部分的连续阱。连续阱是n阱或p阱中的一者，第一阱部分在第一方向上延伸，第二阱部分在垂直于第一方向的第二方向上从第一阱部分延伸，并且第三阱部分在第二方向上平行于第二阱部分从第一阱部分延伸。

Description

共用阱结构、布局和方法
技术领域
本公开涉及半导体制造领域，更具体地涉及共用阱结构、布局和方法。
背景技术
不断发展的集成电路(IC)的小型化趋势已经产生越来越小的器件，这些器件消耗更少的功率，但与早期技术相比以更高的速度提供更多的功能。通过与越来越严格的规范联系在一起的设计和制造创新，已经实现了这种小型化。各种电子设计自动化(EDA)工具用于生成、修改和验证半导体器件的设计，同时确保满足IC结构设计和制造规范。
发明内容
根据本公开的第一方面，提供了一种集成电路(IC)结构，包括：第一连续阱，是n阱或p阱中的一者，所述第一连续阱包括：第一阱部分，在第一方向上延伸；第二阱部分，在垂直于所述第一方向的第二方向上从所述第一阱部分延伸；以及第三阱部分，在所述第二方向上平行于所述第二阱部分从所述第一阱部分延伸。
根据本公开的第二方面，提供了一种集成电路(IC)结构，包括：第一穿硅通孔(TSV)隔离结构和第二TSV隔离结构，沿着第一方向对准；第一连续阱，是n阱或p阱中的一者，所述第一连续阱包括：第一阱部分，与所述第一TSV隔离结构相邻；以及多个第二阱部分，在所述第一方向上从所述第一阱部分延伸；以及第二连续阱，是所述n阱或所述p阱中的另一者，所述第二连续阱包括：第三阱部分，与所述第二TSV隔离结构相邻；以及多个第四阱部分，在与所述第一方向相反的第二方向上从所述第三阱部分延伸，其中，所述多个第二阱部分沿着与所述第一方向和所述第二方向垂直的第三方向与所述多个第四阱部分交替。
根据本公开的第三方面，提供了一种制造集成电路(IC)结构的方法，所述方法包括：将第一IC管芯中的n阱和p阱中的每一者配置为具有下列部分：第一部分，在第一方向上延伸；以及第二部分和第三部分，在垂直于所述第一方向的第二方向上从所述第一部分延伸；以及形成IC器件，所述IC器件包括电连接到所述n阱的第一拾取结构和电连接到所述p阱的第二拾取结构，其中，形成所述IC器件包括：在所述n阱的第二部分或第三部分中形成PMOS晶体管，并且在所述p阱的第二部分或第三部分中形成NMOS晶体管。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式最佳地理解本公开的各方面。应当注意，根据行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1A是根据一些实施例的IC结构的图示。
图1B是根据一些实施例的IC结构的图示。
图1C是根据一些实施例的IC封装的图示。
图2是根据一些实施例的操作IC器件的方法的流程图。
图3是根据一些实施例的制造IC结构的方法的流程图。
图4是根据一些实施例的IC布局图的图示。
图5是根据一些实施例的生成IC布局图的方法的流程图。
图6A-图6C是根据一些实施例的IC布局图的图示。
图7是根据一些实施例的生成IC布局图的方法的流程图。
图8是根据一些实施例的IC布局图生成系统的框图。
图9是根据一些实施例的IC制造系统以及相关联的IC制造流程的框图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件、值、步骤、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。预期其他组件、值、步骤、操作、材料、布置等。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
在各种实施例中，基于IC布局图的IC结构包括通过以下方式在不止两行IC器件之间共用的阱：该阱包括在垂直于各个行的方向上延伸的第一部分以及从第一部分延伸到各个行中的多个部分。第一部分对应于包括IC器件的IC块(例如，穿硅通孔(TSV)之间的块)的边框(或者边框之内的位置)。包括共用阱的IC块通过包括单个拾取结构(pickupstructure)(例如，连接单元(tap cell)的一部分)来实现闩锁保护(latch-upprotection)，该单个拾取结构能够偏置多个部分中的每个部分，使得使用与多个部分的数量相比数量较少的拾取结构来偏置共用阱。相比于其中一行或一对行IC器件对应于包括至少一个拾取结构的单个阱的方法，包括共用阱的IC块使用更少的拾取结构，从而能够增加IC器件的空间利用率。
图1A是根据一些实施例的IC结构100的图示。IC结构100(在一些实施例中，也被称为IC块100)对应于IC管芯(例如，下面关于图1B讨论的IC结构100D)的衬底的电路部分(例如，数字电路块)，并且在一些实施例中，IC结构100还被包括在IC封装(例如，下面关于图1C讨论的IC封装100P)中。除了IC结构100之外，图1A描绘了X和Y方向。
IC结构100是基于IC布局图(例如，下面关于图6A-图6C讨论的IC布局图600A-600C)通过执行下面关于图3讨论的方法300的一些部分或全部而制造的IC结构的非限制性示例。
图1A描绘了IC结构100的平面图(X-Y平面)，该IC结构100包括在Y方向上延伸的边框区域100A和100B以及位于边框区域100A和100B之间的IC器件100C。在图1A所示的实施例中，五行R1-R5的IC器件100C在X方向(在一些实施例中，也称为行方向)上延伸。
IC结构100包括连续阱WA(在一些实施例中也称为共用阱WA)，该连续阱WA包括：部分WAS，位于边框区域100A中并在Y方向上延伸；以及部分WAP1-WAP3，在行R1-R5中的相应一行或多行内在正X方向上从部分WAS延伸。连续阱WB(在一些实施例中，也称为共用阱WB)包括：部分WBS，位于边框区域100B中并在Y方向上延伸；以及部分WBP1-WBP3，在行R1-R5中的相应一行或多行内在负X方向上从部分WBS延伸。IC结构100还包括位于连续阱WA中的拾取结构PA的至少一个实例以及位于连续阱WB中的拾取结构PB的至少一个实例，如下所述。
图1A中描绘的IC结构100的取向是出于说明目的而提供的非限制性示例。在一些实施例中，边框区域100A和100B以及部分WAS和WBS在X方向上延伸，并且行R1-R5以及部分WAP1-WAP3和WBP1-WBP3在Y方向上延伸。在一些实施例中，IC结构100具有与图1A所示的取向相比水平和/或竖直地反转的取向。
本文中的每个附图(例如，图1A)出于说明目的而被简化。这些附图描绘了IC结构、管芯、封装和布局图的视图，其中包括和排除了各种特征以方便进行以下讨论。在各种实施例中，除了图1A-图1C、图4和图6A-图6C中描绘的特征之外，所描绘的IC结构、管芯、封装和/或布局图包括与功率分配结构、金属互连、接触件、通孔、栅极结构或其他晶体管元件、隔离结构等相对应的一个或多个特征。
在各种实施例中，IC器件100C包括逻辑门或其他数字电路、信号或应用处理器的组件、存储器、高带宽存储器(HBM)、IC上系统(SoIC)、发送器和/或接收器、专用IC(ASIC)、大规模集成(LSI)或超大规模集成(VLSI)电路、电压或电流调节器等中的一者或组合。
IC器件100C包括n型金属氧化物半导体(NMOS)和p型金属氧化物半导体(PMOS)晶体管(未示出)。NMOS晶体管位于连续阱WA或WB中的一者中，而PMOS晶体管位于连续阱WA或WB中的另一者中。
在图1A所示的实施例中，IC器件100C沿着具有高度CH1(在一些实施例中，也称为单元高度CH1)的每个行R1-R5从边框区域100A延伸到边框区域100B。在各种实施例中，IC结构100包括通过下列方式配置的IC器件100C，例如，在一行或多行中包括一个或多个间隙，和/或在一行或多行中在边框区域100A和100B之间部分地延伸，使得NMOS和PMOS晶体管位于连续阱WA和WB中。
在图1A所示的实施例中，IC器件100C对应于IC结构100的总数五行R1-R5中的每一者。在各种实施例中，IC器件100C对应于少于或多于总数五行中的每一者，和/或对应于IC结构100的总数行的子集。
IC结构100由此被配置为包括下列总区域，该总区域至少包括由IC器件100C以及边框区域100A和100B所占据的区域。在一些实施例中，IC结构100的总区域等于由IC器件100C以及边框区域100A和100B所占据的总区域。在一些实施例中，IC结构100的总区域大于由IC器件100C以及边框区域100A和100B所占据的总区域，并且除了IC器件100C以及边框区域100A和100B之外，IC结构100包括一个或多个区域(未示出)，例如，一个或多个虚设器件。
阱(例如，连续阱WA或WB)是半导体晶圆(例如，硅(Si)晶圆或外延Si层)的连续部分，适合于形成一个或多个IC器件(例如，IC器件100C)。在各种实施例中，阱是基于包括一种或多种受体掺杂剂(例如，硼(B)或铝(Al))的半导体部分的p阱，或者是基于包括一种或多种供体掺杂剂(例如，磷(P)或砷(As))的半导体部分的n阱。连续阱WA是p阱或n阱中的一者，并且连续阱WB是p阱或n阱中的另一者。
在一些实施例中，IC结构100被一个或多个隔离结构(图1A中未示出)(即，包括一种或多种电介质材料的结构)包围，使得连续阱WA和WB中的每一者与IC结构100外部的衬底电隔离。电介质材料包括下列项中的一种或多种：二氧化硅(SiO2)、氮化硅(Si3N4)、和/或高k电介质材料(例如，k值大于3.8或7.0的电介质材料，例如，氧化铝(Al2O3)、氧化铪(HfO2)、五氧化钽(Ta2O5)、或氧化钛(TiO2)、或其他合适的材料)。在一些实施例中，IC结构100被一个或多个隔离结构部分地包围，使得连续阱WA或WB中的一者或两者与IC结构100外部的衬底(未示出)的一个或多个部分连续。
在图1A所示的实施例中，连续阱WA和WB包括相同总数n的相应部分WAP1-WAP3(WAPn)和WBP1-WBP3(WBPn)。在一些实施例中，连续阱WA和WB包括不同数量的相应部分，例如WAPn和WBPn±1。
在图1A所示的实施例中，连续阱WA和WB中的每一者包括总数n＝3的相应部分WAPn和WBPn。在各种实施例中，连续阱WA或WB中的一者或两者包括总数n小于或大于三的相应部分WAPn或WBPn。
在一些实施例中，连续阱WA或WB中的一者或两者包括总数n从五(5)到75的相应部分。在一些实施例中，连续阱WA或WB中的一者或两者包括总数n从15到50的相应部分。在一些实施例中，连续阱WA或WB中的一者或两者包括总数n从25到40的相应部分。
在一些实施例中，具有总数n的连续阱部分WAPn和/或WBPn使得IC结构100具有与IC器件100C的尺寸相对应的尺寸(例如，在Y方向上)。在一些实施例中，具有总数n的连续阱部分WAPn和/或WBPn使得IC结构100具有与IC结构100外部的一个或多个衬底特征(图1A中未示出)的尺寸(例如，下面关于图1B和图1C讨论的TSV结构TSVS的高度)相对应的尺寸。
在图1A所示的实施例中，连续阱WA和WB包括各个部分WAPn和WBPn，基于在Y方向上延伸并位于相应边框区域100A或100B中的相应单个部分WAS或WBS而彼此连续。在各种实施例中，连续阱WA或WB中的一者或两者包括各个部分WAPn或WBPn，基于在Y方向上延伸的相应部分WAS或WBS的多个实例和/或位于相应边框区域100A或100B外部的IC结构100中的相应部分WAS或WBS的一个或多个实例而彼此连续。
通过上述配置，IC结构100包括例如以交叉指型(interdigitated)、蛇形(serpentine)或其他配置来配置的连续阱WA和WB，使得连续阱WA和WB中的每一者在不止两行(例如，行R1-R5)之间共用。
拾取结构PA和PB的每个实例(在一些实施例中，也统称为连接结构)在相应连续阱WA的部分WAPx(部分WAPn之一)或连续阱WB的部分WBPx(部分WBPn之一)中包括重掺杂量，并且具有与相应连续阱WA或WB的n阱或p阱类型相匹配的n型或p型掺杂。
拾取结构PA或PB的每个实例还包括或接触一个或多个导电元件(未示出)，该一个或多个导电元件被配置为将拾取结构电连接到相应功率分配结构(未示出)。IC结构100被配置为使得n型连续阱WA或WB以及拾取结构PA或PB的相应实例电连接到被配置为具有电源电压的功率分配结构，并且使得p型连续阱WA或WB以及拾取结构PA或PB的相应实例电连接到被配置为具有参考电压(例如，接地)的功率分配结构。
拾取结构PA和PB中的每一者由此被配置为在操作中通过防止二极管(该二极管包括相应连续阱WA或WB以及位于相应连续阱WA或WB中的晶体管的源极/漏极端子)的正向偏置来避免闩锁事件，例如，通过使用电源电压来偏置连续阱WA或WB中是n阱的一者，从而通过防止二极管(该二极管包括连续阱WA或WB中的该一者以及位于连续阱WA或WB中的该一者中的IC器件100C的PMOS晶体管的p型源极/漏极端子)的正向偏置来避免闩锁事件。
在图1A所示的实施例中，拾取结构PA的实例位于部分WAP2和WAP3中，拾取结构PB的实例位于部分WBP1和WBP2中，拾取结构PA和PB中的每一者的第一实例位于行R2中，拾取结构PA和PB中的每一者的第二实例位于行R4中，并且拾取结构PA和PB的实例在Y方向上对准并且位于IC器件100C内。
在各种实施例中，拾取结构PA和/或PB的实例以其他方式布置。在一些实施例中，拾取结构PA和/或PB的实例未在Y方向上对准。在一些实施例中，拾取结构PA和/或PB的一个或多个实例位于边框区域100A和/或边框区域100B中，从而与部分WAS或WBS中的相应一者或两者相邻。
在图1A所示的实施例中，IC结构100包括这样的总数：拾取结构PA和PB各两个实例、部分WAPn和WBPn各三个实例、以及五行R1-R5，从而对应于这样的比率：三个部分WAPn对两个拾取结构PA、三个部分WBPn对两个拾取结构PB、以及五行R1-R5对拾取结构PA和PB各两个实例。
在一些实施例中，IC结构100包括的拾取结构PA和/或PB的实例、部分WAPn和/或WBPn、和/或行R1-R5中的一项或多项与图1A所示相比具有不同的数量，由此一个或多个相应比率具有与图1A所示的实施例相对应的值不同的值。
在一些实施例中，部分WAPn与拾取结构PA的实例的比率或部分WBPn与拾取结构PB的实例的比率中的一者或两者具有从二到二十的值。在一些实施例中，部分WAPn与拾取结构PA的实例的比率或部分WBPn与拾取结构PB的实例的比率中的一者或两者具有从五到十五的值。在一些实施例中，部分WAPn与拾取结构PA的实例的比率或部分WBPn与拾取结构PB的实例的比率中的一者或两者具有等于十(10)的值。
在一些实施例中，IC器件100C的行(例如，行R1-R5)与拾取结构PA和/或PB的实例的比率具有从三到四十的值。在一些实施例中，IC器件100C的行与拾取结构PA和/或PB的实例的比率具有从十到三十的值。在一些实施例中，IC器件100C的行与拾取结构PA和/或PB的实例的比率具有等于二十(20)的值。
随着部分WAPn和/或WBPn和/或IC器件100C的行与拾取结构PA和/或PB的实例的比率增加，对于给定尺寸的IC结构100，拾取结构PA和PB的实例的总数减少，使得相对于IC结构100的总区域，拾取结构100和100所占据的区域减小，并且相对于IC结构100的总区域，IC器件100C能够占据的区域增大。
如上所述，在其之上给定的拾取结构PA或PB能够避免闩锁事件的区域受到多个因素的限制，例如，特征几何形状、掺杂水平和/或电路应用标准。因此，以上讨论的比率具有基于相关设计标准的上限。
通过上述配置，IC结构100包括通过以下方式在不止两行IC器件100C之间共用的每个连续阱WA和WB：该每个连续阱WA和WB包括在Y方向上延伸的部分WAS或WBS以及延伸到多行IC器件100C中的部分WAPn或WBPn。IC结构100由此能够通过包括一个或多个拾取结构PA或PB来实现闩锁保护，该一个或多个拾取结构PA或PB能够偏置部分WAPn或WBPn，使得拾取结构PA或PB的数量小于部分WAPn或WBPn的数量。相比于其中对应于一行或两行IC器件的每个阱包括至少一个拾取结构的方法，包括连续阱WA或WB中的一者或两者的IC结构100使用较少的拾取结构，从而能够增加IC器件的空间利用率。
图1B是根据一些实施例的IC结构100D的图示。除了IC结构100D的平面图之外，图1B描绘了上面关于图1A讨论的X和Y方向。IC结构100D(在一些实施例中，也称为IC管芯100D)是半导体晶圆的IC管芯、IC管芯部分、或其他部分或全部，包括上面关于图1A讨论的IC结构100的一个或多个实例、以及TSV结构TSVS的两个或多个实例。
IC结构100D是基于一个或多个IC布局图(例如，下面关于图6讨论的一个或多个IC布局图600A-600C)通过执行下面关于图3讨论的方法300中的一些部分或全部而制造的IC管芯或IC管芯部分的非限制性示例。
TSV结构(例如，TSV结构TSVS)是IC管芯特征，包括被一个或多个隔离结构(例如，TSV隔离结构TSVI)(其被配置为将一个或多个TSV与相邻IC管芯特征电隔离)包围的一个或多个TSV。
TSV是从半导体衬底的正面(例如，包括IC结构100D的IC管芯)延伸到衬底的背面的导电分段，并且因此被配置为将位于衬底的正面上的一个或多个结构电连接到位于衬底背面上的一个或多个结构。TSV包括一种或多种导电材料，例如下列项中的一者或多者：多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)、或适合于在衬底的正面和背面之间提供低电阻电连接的一种或多种其他材料。
在图1B所示的实施例中，IC结构100D包括在X方向上对准的TSV结构TSVS的三个实例。IC结构100的第一实例位于TSV结构TSVS的第一实例和第二实例之间，并且IC结构100的第二实例和第三实例位于TSV结构TSVS的第二实例和第三实例之间。IC结构100D由此包括在X方向上对准的IC结构100和TSV结构TSVS的实例。
图1B中描绘的IC结构100和TSV结构TSVS的实例的取向和数量是出于说明目的而提供的非限制性示例。在各种实施例中，IC结构100D包括IC结构100和/或TSV结构TSVS的与图1B中描绘的相比不同数量的实例，和/或具有与图1B描绘的相比不同的取向(例如，在Y方向上)。
在图1B所示的实施例中，IC结构100D包括TSV结构TSVS的每个实例，其包括位于TSV隔离结构TSVI内的单个TSV。在一些实施例中，IC结构100D包括TSV结构TSVS的一个或多个实例，其包括位于TSV隔离结构TSVI内的不止一个TSV，或者IC结构100D不包括位于TSV隔离结构TSVI内的TSV，例如是其中TSV隔离结构TSVI对应于整个TSV结构TSVS的虚设区域。在一些实施例中，在图1中描绘为包括TSV结构TSVS的实例的一个或多个位置处，IC结构100D包括除了TSV结构TSVS的一个实例之外的一个或多个结构，例如，IC结构100、IC电路或器件块、或其他IC管芯特征的一个或多个实例。
在各种实施例中，IC结构100D包括IC结构100的实例，这些实例是IC结构100的实施例自身或IC结构100的不止一个实施例(例如，实施例具有不同的取向、拾取结构的数量、和/或IC器件100C)。
位于图1B描绘的TSV结构TSVS的相邻实例之间的IC结构100的实例的数量是非限制性示例。在各种实施例中，IC结构100D包括位于不止两个的TSV结构TSVS的相邻实例之间的IC结构100的一个或多个数量的实例。
在一些实施例中，通过以上讨论的配置，IC结构100D包括IC结构100的一个或多个实例，其中边框区域100A或100B中的一者或两者以及连续阱部分WAS或WBS中的一者或两者(各自在上面关于图1A被讨论)与TSV隔离结构TSVI的实例相邻。在一些实施例中，与TSV隔离结构TSVI的实例相邻的边框区域100A或100B或连续阱部分WAS或WBS被认为与TSV结构TSVS的相应实例相邻并且与在TSV隔离结构TSVI的相邻实例内的TSV相邻。
通过以上讨论的配置，IC结构100D包括IC结构100的一个或多个实例，并且由此能够实现上面关于IC结构100讨论的益处。
图1C描绘了根据一些实施例的IC封装100P。除了IC封装100P之外，图1C描绘了上面关于图1A讨论的X方向以及垂直于X方向和Y方向中的每一者的Z方向。图1C由此对应于图1A和图1B描绘的每个平面图的截面图。
IC封装100P是包括IC结构100D的一个或多个实例并且通过执行下面关于图3讨论的方法300中的一些部分或全部而制造的IC封装的非限制性示例。
除了IC结构100D之外，IC封装100P包括IC管芯D1和D2，该IC管芯D1和D2通过凸块(bump)结构B电气和机械地连接到IC结构100D，使得IC结构100D以及IC管芯D1和D2在Z方向上对准。
图1C中描绘的IC管芯D1和D2以及IC结构100D的实例的布置和数量是出于说明目的而提供的非限制性示例。在各种实施例中，IC封装100P包括与图1C描绘的相比不同数量的IC管芯和/或IC结构100D的实例，和/或具有与图1C描绘的相比不同的布置，例如，IC结构100D的不止一个实例，和/或除了IC管芯D1或D2之外的至少一个IC管芯(未示出)在IC结构100D的相应顶面或底面上电气和机械地连接到IC结构100D。
在各种实施例中，IC封装100P是2.5D IC封装、3D IC封装、集成扇出(InFO)封装、或适合于包括具有TSV结构TSVS的实例的IC结构100D的其他IC封装类型。
每个IC管芯D1和D2是半导体晶圆的IC管芯、IC管芯部分、或其他部分或全部。在一些实施例中，IC管芯D1或D2中的一者或两者是具有扇出布置的衬底，例如插入件(interposer)。
凸块结构(例如，凸块结构B)是覆盖并接触IC结构100D和/或管芯D1和/或D2的部分的导电结构，由此被配置为在IC结构100D与管芯D1和/或D2之间提供电连接。在一些实施例中，凸块结构包括铅。在一些实施例中，凸块结构包括无铅材料，例如锡、镍、金、银、铜、或适合于提供到外部导电元件的电连接的其他材料。在一些实施例中，凸块结构具有基本球形的形状。在一些实施例中，凸块结构是受控塌陷芯片连接(C4)凸块、球栅阵列凸块、微凸块等。
在一些实施例中，IC封装100P在IC结构100D与IC管芯D1或D2中的一者或两者之间不包括凸块结构B，并且IC结构100D直接键合并且由此电连接到IC管芯D1或D2中的相应一者或两者。
在一些实施例中，IC结构100D的一个或多个实例上的TSV结构TSVS的一些或全部实例以及一个或多个凸块结构B(如果存在的话)是IC封装100P的功率分配结构的一部分。
通过以上讨论的配置，IC封装100P包括IC结构100D的至少一个实例，其中IC结构100的一个或多个实例与TSV结构TSVS的一个或多个实例相邻，使得IC封装100P能够实现上面关于IC结构100讨论的益处。
图2是根据一些实施例的操作IC器件的方法200的流程图。方法200可用于包括共用阱的IC结构(例如，上面关于图1A-图1C所讨论的IC结构100)。
在图2中描述的方法200的操作的顺序仅用于说明目的；方法200的操作能够以与图2所示的顺序不同的顺序执行。在一些实施例中，除了图2中描绘的那些操作之外，在图2中描绘的操作之前、之间、期间和/或之后执行其他操作。
在一些实施例中，方法200的一些或全部操作是下列方法的子集：操作包括共用阱的电路(例如，上面关于图1A讨论的IC器件100C)的方法、操作IC管芯(例如，上面关于图1B讨论的IC结构100D)的方法、和/或操作IC封装(例如，上面关于图1C讨论的IC封装100P)的方法。
在操作210处，在第一拾取结构处接收电源电压，并且在第二拾取结构处接收参考电压。接收电源电压包括从第一功率分配结构接收电源电压，并且接收参考电压包括从与第一功率分配结构分开的第二功率分配结构接收参考电压。
在一些实施例中，在第一拾取结构处接收电源电压包括在拾取结构PA或PB中的一者的实例处接收电源电压，并且在第二拾取结构处接收参考电压包括在拾取结构PA或PB中的另一者的实例处接收参考电压，如上面关于图1A所讨论的。
在一些实施例中，第一拾取结构是多个第一拾取结构中的一个第一拾取结构，并且在第一拾取结构处接收电源电压包括在多个第一拾取结构中的每个第一拾取结构处接收电源电压。在一些实施例中，第二拾取结构是多个第二拾取结构中的一个第二拾取结构，并且在第二拾取结构处接收参考电压包括在多个第二拾取结构中的每个第二拾取结构处接收参考电压。
在操作220处，第一拾取结构用于偏置在不止两行IC器件之间共用的n阱，并且第二拾取结构用于偏置在不止两行IC器件之间共用的p阱。使用第一拾取结构偏置共用的n阱包括用电源电压偏置共用的n阱，并且使用第二拾取结构偏置共用的p阱包括用参考电压偏置共用的p阱。用电源电压偏置共用的n阱包括防止二极管(该二极管包括n阱以及IC器件的PMOS晶体管的S/D端子)的正向偏置，并且用参考电压偏置共用的p阱包括防止二极管(该二极管包括p阱以及IC器件的NMOS晶体管的S/D端子)的正向偏置。
在一些实施例中，使用第一拾取结构偏置共用的n阱包括：使用拾取结构PA或PB中的一者的实例来偏置连续阱WA或WB中的相应一者；并且使用第二拾取结构偏置共用的p阱包括：使用拾取结构PA或PB中的另一者的实例来偏置连续阱WA或WB中的相应另一者，如上面关于图1A所讨论的。
在一些实施例中，使用拾取结构PA或PB中的一者的实例来偏置连续阱WA或WB中的相应一者包括：使用拾取结构PA或PB中的一者的多个实例来偏置连续阱WA或WB中的相应一者；并且使用拾取结构PA或PB中的另一者的实例来偏置连续阱WA或WB中的相应另一者包括：使用拾取结构PA或PB中的另一者的多个实例来偏置连续阱WA或WB中的相应另一者，如上面关于图1A所讨论的。
在一些实施例中，共用的n阱是多个共用的n阱中的一个共用的n阱，每个共用的n阱包括多个第一拾取结构中的相应第一拾取结构，并且偏置共用的n阱包括：使用多个第一拾取结构中的每个第一拾取结构来偏置多个共用的n阱中的相应共用的n阱。在一些实施例中，电源电压是多个电源电压中的一个电源电压，并且使用多个第一拾取结构中的每个第一拾取结构来偏置多个共用的n阱中的相应共用的n阱包括：用多个电源电压中的相应电源电压来偏置多个共用的n阱的多个子集中的每个子集。在一些实施例中，共用的p阱是多个共用的p阱中的一个共用的p阱，每个共用的p阱包括多个第二拾取结构中的相应第二拾取结构，并且偏置共用的p阱包括：使用多个第二拾取结构中的每个第二拾取结构来偏置多个共用的p阱中的相应共用的p阱。
在操作230处，在一些实施例中，电源电压和参考电压用于操作IC器件。操作IC器件包括：操作位于与不止两行IC器件相对应的共用的n阱中的PMOS晶体管，以及操作位于与不止两行IC器件相对应的共用的p阱中的NMOS晶体管。
在一些实施例中，操作IC器件包括操作上面关于图1A讨论的IC器件100C。在一些实施例中，操作IC器件包括操作位于TSV结构(例如，上面关于图1B和图1C讨论的TSV结构TSVS)之间的IC器件。在一些实施例中，操作IC器件包括操作IC管芯(例如，上面关于图1B和图1C讨论的IC结构100D)。在一些实施例中，操作IC器件包括操作IC封装(例如，上面关于图1C讨论的IC封装100P)。
通过执行方法200的一些或全部操作，电源电压和参考电压分别用于偏置在不止两行IC器件之间共用的n阱和在不止两行IC器件之间共用的p阱，从而获得上面关于IC结构100讨论的益处。
图3是根据一些实施例的制造IC结构的方法300的流程图。方法300可操作用于形成上面关于图1A和图1B讨论的IC结构100、上面关于图1B和图1C讨论的IC结构100D、和/或上面关于图1C讨论的IC封装100P。
在一些实施例中，方法300的操作以图3中描绘的顺序执行。在一些实施例中，方法300的操作以与图3中描绘的顺序不同的顺序执行。在一些实施例中，在方法300的操作之前、期间和/或之后执行一个或多个其他操作。在一些实施例中，执行方法300的一些或全部操作包括执行下面关于IC制造系统900和图9所讨论的一个或多个操作。
在操作310处，第一阱和第二阱中的每一者被配置为具有在第一方向上延伸的第一部分以及在垂直于第一方向的第二方向上从第一部分延伸的第二部分和第三部分。配置第一阱和第二阱包括：将第一阱或第二阱中的一者配置为第一IC管芯中的n阱，并且将第一阱或第二阱中的另一者配置为第一IC管芯中的p阱。
在一些实施例中，将第一阱配置为具有在第一方向上延伸的第一部分以及在第二方向上从第一部分延伸的第二部分和第三部分包括：将连续阱WA配置为具有在Y方向上延伸的部分WAS以及在X方向上延伸的部分WAPn中的两个部分，并且将第二阱配置为具有在第一方向上延伸的第一部分以及在第二方向上从第一部分延伸的第二部分和第三部分包括：将连续阱WB配置为具有在Y方向上延伸的部分WBS以及在X方向上延伸的部分WBPn中的两个部分，如上面关于图1A所讨论的。
在一些实施例中，第一阱是多个第一阱中的一个第一阱，第二阱是多个第二阱中的一个第二阱，并且配置第一阱和第二阱中的每一者包括：将多个第一阱中的每个第一阱和多个第二阱中的每个第二阱配置为具有在第一方向上延伸的第一部分以及在垂直于第一方向的第二方向上从第一部分延伸的第二部分和第三部分。
在一些实施例中，配置阱(例如，第一阱和/或第二阱)包括：在半导体衬底的对应于阱的区域中执行一个或多个注入工艺，从而针对一个或多个给定掺杂剂实现预定的掺杂浓度，如上面关于图1A所讨论的。在一些实施例中，配置阱包括：通过执行一个或多个注入过程来配置第一阱或第二阱中的一者，由此衬底的在第一阱或第二阱中的该一者的区域之外的区域被视为配置为第一阱或第二阱中的另一者，例如，通过执行P和/或As注入将第一阱配置为n阱，从而基于作为p型衬底的一部分而将第一阱之外的区域配置为p阱。
在一些实施例中，配置第一阱和第二阱中的每一者包括：将第一阱或第二阱中的一者或两者定位为与TSV结构相邻，例如，将IC结构100的连续阱WA和WB中的一者或两者定位为与TSV结构TSVS的一个或多个实例相邻，如上面关于图1B讨论的。
在一些实施例中，配置第一阱和第二阱中的每一者包括：基于下面关于图4讨论的一个或多个单元400A-400C和/或下面关于图6A-图6C讨论的一个或多个IC布局图600A-600C来配置第一阱和第二阱中的每一者。
在操作320处，形成IC器件，该IC器件包括电连接到第一阱的第一拾取结构和电连接到第二阱的第二拾取结构。形成IC器件包括：在被配置为n阱的第一阱或第二阱的第二部分或第三部分的至少一者中形成至少一个PMOS晶体管，以及在被配置为p阱的第一阱或第二阱的第二部分或第三部分的至少一者中形成至少一个NMOS晶体管。
形成电连接到第一阱和第二阱的拾取结构包括：执行一个或多个注入工艺，由此第一拾取结构具有与第一阱的掺杂类型相同的掺杂类型以及与第一阱的掺杂浓度相比较高的掺杂浓度，并且第二拾取结构具有与第二阱的掺杂类型相同的掺杂类型以及与第二阱的掺杂浓度相比较高的掺杂浓度。
形成电连接到第一阱和第二阱的拾取结构包括：形成从第一拾取结构到第一功率分配结构(其被配置为具有电源电压或参考电压中的一者)的电连接，以及形成从第二拾取结构到第二功率分配结构(其被配置为具有电源电压或参考电压中的另一者)的电连接。
在一些实施例中，形成包括第一拾取结构和第二拾取结构的IC器件包括：形成上面关于图1A讨论的IC器件100C以及拾取结构PA和PB中的每一者的一个或多个实例。
在一些实施例中，IC器件是多个IC器件实例中的一个IC器件实例，第一阱是多个第一阱中的一个第一阱，第二阱是多个第二阱中的一个第二阱，并且形成包括第一拾取结构和第二拾取结构的IC器件包括：形成包括与多个第一阱中的第一阱和多个第二阱中的第二阱相对应的第一拾取结构和第二拾取结构的多个IC器件实例中的每个IC器件实例。
形成包括第一拾取结构和第二拾取结构的IC器件包括：通过执行多个制造操作(例如，光刻、扩散、沉积、蚀刻、平坦化、或适合于在半导体晶圆中构建多个IC器件的其他操作中的一种或多种)来构建多个IC器件(例如，晶体管、逻辑门、存储单元、互连结构和/或其他合适的器件)。
在一些实施例中，形成包括第一拾取结构和第二拾取结构的IC器件包括：基于下面关于图4讨论的一个或多个单元400A-400C和/或下面关于图6A-图6C讨论的一个或多个IC布局图600A-600C来形成包括第一拾取结构和第二拾取结构的IC器件。
在操作330处，在一些实施例中，在与第一阱或第二阱相邻的第一IC管芯中构造TSV结构。构造TSV结构包括：构造跨越第一IC管芯的正面和背面并被TSV隔离结构围绕的TSV。
在一些实施例中，构造TSV结构包括：构造与第一阱和第二阱中的每一者相邻的TSV结构。在一些实施例中，构造TSV结构包括：构造上面关于图1B和图1C讨论的TSV结构TSVS的至少一个实例。
在一些实施例中，第一阱是多个第一阱中的一个第一阱，第二阱是多个第二阱中的一个第二阱，TSV结构是多个TSV结构中的一个TSV结构，并且构造TSV结构包括：构造与多个第一阱中的相应第一阱和/或多个第二阱中的相应第二阱相邻的多个TSV结构中的每个TSV结构。
构造TSV结构包括执行多个制造操作，该多个制造操作包括沉积和图案化一个或多个光致抗蚀剂层，执行一个或多个蚀刻工艺，以及执行一个或多个沉积工艺，由此将一种或多种导电材料配置为形成连续的低电阻结构，该连续的低电阻结构跨越IC管芯的正面和背面并被一个或多个连续的电介质层围绕，由此连续的低电阻结构与相邻特征(例如，第一阱或第二阱)电隔离。
在操作340处，在一些实施例中，TSV结构电连接到IC封装的第二IC管芯。在各种实施例中，将TSV结构电连接到第二IC管芯包括：将TSV结构直接连接到第二IC管芯，或通过凸块结构将TSV结构连接到第二IC管芯。在一些实施例中，将TSV结构电连接到IC封装的第二IC管芯包括：将TSV结构电连接到2.5D IC封装、3D IC封装或InFO封装的第二IC管芯。
在一些实施例中，将TSV结构电连接到IC封装的第二IC管芯包括：将TSV结构TSVS的至少一个实例电连接到上面关于图1C讨论的IC封装100P的IC管芯D1或D2中的至少一者。
将TSV结构电连接到第二IC管芯包括执行一个或多个IC封装制造操作，由此将包括TSV结构的IC管芯的一部分或全部连接到IC封装的第二IC管芯。在各种实施例中，一个或多个IC封装制造操作包括下列项中的一者或多者：管芯分离工艺、注模或沉积、键合工艺、金属沉积工艺、焊接工艺、退火工艺、或适合于制造IC封装的另一工艺。
在一些实施例中，重复操作340，使得多个IC管芯的TSV结构电连接到第一IC管芯或第二IC管芯和/或除了第一IC管芯和第二IC管芯之外的一个或多个IC管芯。
通过执行方法300的一些或全部操作，制造了一种IC结构，其中第一阱和第二阱在不止两行IC器件之间共用，从而获得上面关于IC结构100和100D以及IC封装100P讨论的益处。
图4是根据一些实施例的单元400A-400C的IC布局图的图示。图4描绘了每个单元400A-400C的平面图以及上面关于图1A和图1B讨论的X和Y方向。
IC布局图(例如，包括一个或多个单元400A-400C的IC布局图)可用于制造过程中(例如，上面关于图3讨论的方法300和/或与下面关于图9讨论的IC制造系统900相关联的IC制造流程)，作为限定IC结构(例如，上面关于图1A-图3讨论的IC结构100)的一个或多个特征的一部分。
在各种实施例中，单元(例如，单元400A-400C)是独立单元(例如，存储在诸如下面关于图8讨论的单元库807之类的单元库中的标准单元)，或者是较大的IC布局图(例如，下面关于图6A-图6C讨论的一个或多个IC布局图600A-600C)的一部分。
在一些实施例中，一个或多个单元400A-400C是通过执行方法(例如，下面关于图5讨论的方法500)的一个或多个操作来生成的。
单元400A-400C中的每一者包括边界B1-B4、阱区域WR1和WR2、以及在一些实施例中的位于阱区域WR1中的拾取区域PR1和位于阱区域WR2中的拾取区域PR2。单元400A具有单元高度CH1，并且单元400B和400C中的每一者具有单元高度CH2。
单元400A-400C中的每一者的取向是出于说明目的而提供的非限制性示例。单元400A-400C中的每一者能够相对于X或Y方向中的一者或两者旋转和/或倒置。
阱区域(例如，阱区域WR1或WR2)是IC布局图中的下列区域，该区域被包括在制造过程中，作为在半导体衬底(例如，上面关于图1A-图3讨论的IC结构100或100D)的一部分中限定一个或多个n阱或p阱结构(例如，上面关于图1A讨论的连续阱WA或WB)的一部分或全部的一部分。
拾取区域(例如，拾取区域PR1或PR2)是IC布局图中的下列区域，该区域被包括在制造过程中，作为限定拾取结构(例如，上面关于图1A-图3讨论的拾取结构PA或PB)的一部分。
在一些实施例中，一个或多个单元400A-400C被称为边框单元。在单元400A-400C包括拾取区域PR1和PR2的一些实施例中，单元400A-400C被称为拾取单元、带状(strap)单元或连接单元。
阱区域WR1和WR2中的每一者可用作限定连续阱WA或WB中的任一者的一部分的一部分，并且拾取区域PR1和PR2中的每一者可用作限定对应于连续阱WA或WB的拾取结构PA或PB的实例的一部分，如上面关于图1A-图3讨论的，并且下面将进一步讨论。
单元400A-400C中的每一者具有由边界B1-B4限定的边框。边界B1和B3中的每一者在X方向上延伸，并且边界B2和B4中的每一者在Y方向上延伸。单元400A-400C中的每一者包括阱区域WR1，该阱区域WR1在Y方向上从边界B1延伸到边界B3，并且在X方向上从边界B4延伸到边界B2。
单元400A包括阱区域WR1，该阱区域WR1沿着整个边界B4并且沿着边界B2的在边界B1与阱区域WR2之间的一部分，从边界B1延伸到边界B3。阱区域WR1沿着整个边界B1并且沿着边界B3的在边界B4与阱区域WR2之间的一部分，从边界B4延伸到边界B2。
单元400B包括阱区域WR1，该阱区域WR1沿着整个边界B4并且沿着边界B2的在边界B1与阱区域WR2之间的第一部分以及边界B2的在阱区域WR2与边界B3之间的第二部分，从边界B1延伸到边界B3。阱区域WR1沿着整个边界B1并且沿着整个边界B3，从边界B4延伸到边界B2。
单元400C包括阱区域WR1，该阱区域WR1沿着整个边界B4并且沿着边界B2的在阱区域WR2的第一部分与阱区域WR2的第二部分之间的一部分，从边界B1延伸到边界B3。阱区域WR1沿着边界B1的在边界B4与阱区域WR2的第一部分之间的一部分并且沿着边界B3的在边界B4与阱区域WR2的第二部分之间的一部分，从边界B4延伸到边界B2。
在图4所示的实施例中，阱区域WR1指定单元400A-400C的沿着边界B4延伸的一部分，并且阱区域WR2指定单元400A-400C的作为阴影区域的一个或两个其他部分。在一些实施例中，阱区域WR2对应于单元400A-400C的沿着边界B4延伸的一部分，并且阱区域WR1对应于单元400A-400C的由阴影区域指示的一个或两个其他部分，阱区域WR1和WR2从而被认为是倒置的。
单元400A-400C的各种实施例能够被组合，从而限定在不止两行IC器件之间共用的n阱和/或p阱结构的部分，如下面讨论的以及关于图5-图7进一步讨论的。
在图4所示的实施例中，单元高度CH1是与一行IC器件(该IC器件包括在Y方向上与NMOS晶体管的单个实例对准的PMOS晶体管的单个实例)的高度相对应的单个单元高度，并且单元高度CH2是等于两倍的单元高度CH1并且对应于两行IC器件的双单元高度。在一些实施例中，单元400A-400C具有与图4中描绘的单元高度不同的单元高度，例如，单元400B或400C中的一者或两者具有单元高度CH1。
在图4所示的每个实施例中，单元400A-400C包括阱区域WR1和WR2中的每一者，该阱区域WR1和WR2具有由在X或Y方向上延伸的边界限定的边框。在一些实施例中，一个或多个单元400A-400C包括阱区域WR1和WR2，该阱区域WR1和WR2具有由例如通过相对于X和Y方向对角延伸而定向的一个或多个边界限定的边框。在一些实施例中，单元400A-400C不包括阱区域WR2，使得阱区域WR1的边界与单元边界B1-B4相匹配。
通过上面讨论的配置，对应于单元400A-400C的每个IC布局图包括从边界B1和B4延伸到相应边界B3和B2的阱区域WR1，并且由此能够限定在不止两行IC器件之间共用的阱结构的部分(如下面关于图5-图7进一步讨论的)，从而获得上面关于IC结构100讨论的益处。
图5是根据一些实施例的生成IC布局图(例如，上面关于图4讨论的单元400A-400C的IC布局图)的方法500的流程图。
在一些实施例中，生成IC布局图包括：生成与基于所生成的IC布局图而制造的IC结构(例如，上面关于图1A-图1C讨论的IC结构100)相对应的IC布局图。
在一些实施例中，方法500中的一些或全部由计算机的处理器(例如，下面关于图8讨论的IC布局图生成系统800的处理器802)执行。
方法500的一些或全部操作能够作为在设计室(例如，下面关于图9讨论的设计室920)中执行的设计过程的一部分来执行。
在一些实施例中，方法500的操作以图5中描绘的顺序执行。在一些实施例中，方法500的操作同时执行，和/或以与图5中描绘的顺序不同的顺序执行。在一些实施例中，在执行方法500的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。
在操作510处，在一些实施例中，从存储设备获得所存储的单元的IC布局图，该所存储的单元包括第一阱区域和第二阱区域中的一者或两者。在一些实施例中，所存储的单元包括从第一单元边界延伸到第二单元边界并且不从第三单元边界延伸到第四单元边界的每个第一阱区域。
在一些实施例中，从存储设备获得所存储的单元的IC布局图包括：从下面关于图8讨论的IC布局图生成系统800的单元库807获得所存储的单元的IC布局图。
在操作520处，第一阱区域从第一单元边界延伸到第二单元边界，第一单元边界和第二单元边界是单元在第一方向上的相对边界。在一些实施例中，第一方向垂直于单元高度的方向，例如，与上面关于图4讨论的单元高度CH1或CH2垂直的X方向。
在一些实施例中，将第一阱区域从第一单元边界延伸到第二单元边界包括：沿着整个第三单元边界以及第四单元边界的一部分延伸第一阱区域。在一些实施例中，将第一阱区域从第一单元边界延伸到第二单元边界包括：沿着整个第三单元边界以及整个第四单元边界延伸第一阱区域。在一些实施例中，将第一阱区域从第一单元边界延伸到第二单元边界包括：沿着第三单元边界的一部分以及第四单元边界的一部分延伸第一阱区域。
在一些实施例中，将第一阱区域从第一单元边界延伸到第二单元边界包括：将阱区域WR1从单元400A-400C的边界B4延伸到边界B2，如上面关于图4所讨论的。
在操作530处，第一阱区域从第三单元边界延伸到第四单元边界，第三单元边界和第四单元边界是单元在垂直于第一方向的第二方向上的相对边界。在一些实施例中，第二方向是单元高度的方向，例如，上面关于图4讨论的单元高度CH1或CH2的Y方向。
在一些实施例中，将第一阱区域从第三单元边界延伸到第四单元边界包括：沿着整个第一单元边界延伸第一阱区域。在一些实施例中，将第一阱区域从第三单元边界延伸到第四单元边界包括：沿着第二单元边界的一部分延伸第一阱区域。
在一些实施例中，将第一阱区域从第三单元边界延伸到第四单元边界包括：将阱区域WR1从单元400A-400C的边界B1延伸到边界B3，如上面关于图4所讨论的。
在一些实施例中，将第一阱区域从第三单元边界延伸到第四单元边界包括：增加在操作510中获得的所存储的单元的第一阱区域的尺寸，并且减小在操作510中获得的所存储的单元的第二阱区域的尺寸。
在操作540处，在一些实施例中，第一阱区域和第二阱区域中的每一者与拾取区域重叠。在一些实施例中，将第一阱区域和第二阱区域中的每一者与拾取区域重叠包括：将阱区域WR1与拾取区域PR1重叠，并且将阱区域WR2与拾取区域PR2重叠，如上面关于图4所讨论的。
在操作550处，在一些实施例中，IC布局图被存储在存储设备中。在各种实施例中，将IC布局图存储在存储设备中包括：将IC布局图存储在非易失性计算机可读存储器或单元库(例如数据库)中，和/或将IC布局图存储在网络上。在一些实施例中，将IC布局图存储在存储设备中包括：将IC布局图存储在下面关于图8讨论的IC布局图生成系统800的单元库807中或网络814上。
在操作560处，在一些实施例中，将IC布局图放置在IC管芯的IC布局图中。在各种实施例中，将IC布局图放置在IC管芯的IC布局图中包括：围绕一个或多个轴旋转IC布局图、在一个或多个方向上相对于一个或多个其他IC布局图移动IC布局图、和/或反转第一阱区域和第二阱区域。
在一些实施例中，将IC布局图放置在IC管芯的IC布局图中包括：将IC布局图放置在下面关于图6A-图6C讨论的IC布局图600A-600C中的一者中。
在一些实施例中，将IC布局图放置在IC管芯的IC布局图中包括：执行下面关于图7讨论的方法700的一个或多个操作。
在操作570处，在一些实施例中，基于IC布局图来制造一个或多个半导体掩模中的至少一者或半导体IC的一层中的至少一个组件。下面关于图9讨论制造一个或多个半导体掩模或半导体IC的一层中的至少一个组件。
在操作580处，在一些实施例中，基于IC布局图来执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括：基于IC布局图来执行一个或多个光刻曝光。下面关于图9讨论基于IC布局图来执行一个或多个制造操作(例如，一个或多个光刻曝光)。
通过执行方法500的一些或全部操作，生成与IC结构相对应的IC布局图，在该IC结构中，第一阱和第二阱在不止两行IC器件之间共用，从而获得上面关于IC结构100讨论的益处。
图6A-6C是根据一些实施例的各个IC布局图600A-600C的图示。图6A-图6C描绘了各个IC布局图600A-600C的平面图以及上面关于图1A、图1B和图4所讨论的X和Y方向。
IC布局图600A-600C中的每一者包括IC器件区域ICR，该IC器件区域ICR包括与上面关于图1A讨论的IC器件100C的行R1-R5相对应的行R1-R5。IC器件区域ICR是IC布局图600A-600C中的每一者中的下列区域，该区域包括多个单元和/或其他IC布局特征，被配置为包括在制造过程中作为限定多个IC器件(例如，IC器件100C)的一部分。在图6A-图6C中的每一者中的IC器件区域ICR的描绘出于说明目的而被简化，如上面关于图1A所讨论的。
IC布局图600A-600C还包括与边框区域100A相对应的各个边框区域BR1A-BR1C以及与边框区域100B相对应的各个边框区域BR2A-BR2C，如上面关于图1A讨论的。边框区域BR1A和BR2A中的每一者包括单元400A的多个实例，边框区域BR1B和BR2B中的每一者包括单元400B的多个实例，并且边框区域BR1C和BR2C中的每一者包括单元400C的多个实例，各自如上面关于图4所讨论的。
图6A-图6C中描绘的行R1-R5的数目和单元400A-400C的实例是出于说明目的而提供的。在各种实施例中，一个或多个IC布局图600A-600C包括与图6A-图6C中描绘的数量不同的一个或多个数量的行或单元。
如下面讨论的，IC布局图600A-600C中的每一者包括单元400A-400C和IC器件区域ICR的相应实例，其具有限定在X方向和Y方向两者上延伸的阱区域WR1和WR2的布置。在一些实施例中，阱区域WR1和WR2对应于上面关于图1A讨论的相应连续阱WA和WB。
在图6A所示的实施例中，边框区域BR1A和BR2A中的每一者在行R1-R5中的每一者中包括单元400A的实例。在边框区域BR1A中，行R1、R3和R5中的单元400A的实例对应于图4中描绘的实施例，并且行R2和R4中的单元400A的实例对应于围绕x轴旋转的图4中描绘的实施例。在边框区域BR2A中，行R2和R4中的单元400A的实例对应于围绕y轴旋转并包括反转的阱区域WR1和WR2的图4中描绘的实施例，并且行R1、R3和R5中的单元400A的实例对应于进一步围绕x轴旋转的R2和R4中的实例。
在图6B所示的实施例中，边框区域BR1B包括行R1和R2中的单元400B的实例、行R3和R4中的单元400B的实例、以及具有行R5的一部分的单元400B的实例，每个单元400B的实例对应于图4中描绘的实施例。边框区域BR2B包括具有行R1的一部分的单元400B的实例、行R2和R3中的单元400B的实例、以及行R4和R5中的单元400B的实例，每个单元400B的实例对应于围绕y轴旋转并具有反转的阱区域WR1和WR2的图4中描绘的实施例。
在图6C所示的实施例中，边框区域BR1C包括具有行R1的一部分的单元400C的实例、行R2和R3中的单元400C的实例、以及行R4和R5中的单元400C的实例，每个单元400C的实例对应于图4中描绘的实施例。边框区域BR2C包括行R1和R2中的单元400C的实例、行R3和R4中的单元400C的实例、以及具有行R5的一部分的单元400C的实例，每个单元400C的实例对应于围绕y轴旋转并具有反转的阱区域WR1和WR2的图4中描绘的实施例。
在图6A-图6C所示的实施例中，每个IC布局图600A-600C包括位于每个相应边框区域BR1A-BR1C和BR2A-BR2C中的单个单元400A-400C中的实例，由此单元400A-400C的相应阱区域WR1和WR2以及IC器件区域ICR在X方向上对准。在各种实施例中，一个或多个IC布局图600A-600C包括位于相应边框区域BR1A-BR1C和BR2A-BR2C中的一者或两者中的不止一个单元400A-400C的实例，由此单元400A-400C的相应阱区域WR1和WR2以及IC器件区域ICR在X方向上对准。
每个IC布局图600A-600C包括在每个阱区域WR1和WR2中的拾取区域(未示出)的一个或多个实例，对应于基于IC布局图600A-600C而制造的阱结构中的一个或多个拾取结构。拾取区域的数量与下列数量有关：根据上面关于IC结构100的拾取结构以及图1A-图3的讨论的IC器件区域ICR的行数量、以及阱区域WR1和WR2在X方向上延伸的部分的数量。
在一些实施例中，一个或多个拾取区域包括在IC器件区域ICR中，例如，作为一个或多个连接单元，从而对应于如图1A所示的拾取结构PA和PB。在一些实施例中，一个或多个拾取区域是被包括在相应IC布局图600A-600C中包括的单元400A-400C的一个或多个实例中的拾取区域PR1和PR2。
通过上面讨论的配置，每个IC布局图600A-600C包括每个阱区域WR1和WR2，被配置为限定在不止两行IC器件之间共用的阱结构的部分(如下面关于图7进一步讨论的)，从而获得上面关于IC结构100讨论的益处。在包括一个或多个拾取区域PR1和PR2的实施例中，由IC器件区域ICR限定的可用于IC器件的区域进一步增加，从而与一个或多个拾取区域位于IC器件区域中的方法相比，进一步提高了布局效率并且改进了布线灵活性。
图7是根据一些实施例的生成IC布局图(例如，上面关于图6A-图6C讨论的IC布局图600A-600C中的一者)的方法700的流程图。在一些实施例中，生成IC布局图包括：生成与基于所生成的IC布局图而制造的上面关于图1A-图1C讨论的IC结构100相对应的IC布局图。
在一些实施例中，方法700中的一些或全部由计算机的处理器执行。在一些实施例中，方法700中的一些或全部由下面关于图8讨论的IC布局图生成系统800的处理器802执行。
方法700的一些或全部操作能够作为在设计室(例如，下面关于图9讨论的设计室920)中执行的设计过程的一部分来执行。
在一些实施例中，方法700的操作以图7中描绘的顺序执行。在一些实施例中，方法700的操作同时执行，和/或以与图7中描绘的顺序不同的顺序执行。在一些实施例中，在执行方法700的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。
在操作710处，在一些实施例中，接收多个边框单元。接收多个边框单元包括：接收多个边框单元中的每个边框单元(其包括从第一边界延伸至第二边界并从第三边界延伸至第四边界的第一阱区域)。
在各种实施例中，接收多个边框单元包括：接收多个边框单元中的一些或全部(其具有相同或变化的取向、和/或包括具有相同或反转的指定的第一阱区域和第二阱区域)。
在一些实施例中，接收多个边框单元包括：接收许多个上面关于图4讨论的一个或多个单元400A-400C。在一些实施例中，接收多个边框单元包括：执行上面关于图5讨论的方法500的一个或多个操作。
在一些实施例中，接收多个边框单元包括：从单元库(例如，下面关于图8讨论的单元库807)接收多个边框单元。
在操作720处，将多个边框单元布置在第一边框区域和第二边框区域中，从而限定第一阱区域和第二阱区域中的每一者的在第一方向上延伸的第一部分。在一些实施例中，限定第一部分包括：在第一方向上对准多个边框单元的第三边界和第四边界。
在一些实施例中，布置多个边框单元包括：重新定向如上面关于图4讨论的一个或多个边框单元，和/或反转如上面关于图4讨论的一个或多个边框单元的第一阱区域和第二阱区域。
在一些实施例中，将多个边框单元布置在一个或多个边框区域中包括：将两个或更多个单元400A-400C布置在如上面关于图6A-图6C讨论的边框区域BR1A-BR1C和BR2A-BR2C中。
在操作730处，将第一边框区域和第二边框区域与IC器件区域对准，从而限定第一阱区域和第二阱区域中的每一者的在垂直于第一方向的第二方向上延伸的多个阱区域部分。
将第一边框区域和第二边框区域与IC器件设计区域对准包括：将每个边框区域的n阱区域和p阱区域与IC器件设计区域的n阱区域和p阱区域对准。
在一些实施例中，将第一边框区域和第二边框区域与IC器件区域对准包括：将边框区域BR1A-BR1C和BR2A-BR2C中的两个或更多个单元400A-400C与IC器件设计区域ICR对准，如上面关于图6A-图6C讨论的。
在操作740处，生成包括多个边框单元和IC器件设计区域的IC布局图。生成IC布局图由是处理器(例如，下面关于图8讨论的IC布局图生成系统800的处理器802)执行的。在一些实施例中，生成包括多个边框单元和IC器件设计区域的IC布局图包括：执行一个或多个自动布局布线(APR)算法，由此一个或多个功能单元被定位在IC器件区域中。
在一些实施例中，生成IC布局图包括：生成上面关于图6A-图6C讨论的IC布局图600A-600C中的一者。
在一些实施例中，多个边框单元是许多多个边框单元中的一个多个边框单元，IC器件设计区域是多个IC器件设计区域中的一个IC器件设计区域，并且生成IC布局图包括：生成具有许多多个边框单元和多个IC器件设计区域的IC布局图。
在一些实施例中，生成包括多个边框单元和IC器件设计区域的IC布局图包括：生成还包括一个或多个TSV区域的IC布局图，该一个或多个TSV区域被配置为包括在制造过程中作为限定一个或多个TSV结构(例如，上面关于图1B和图1C讨论的TSV结构TSVS)的一部分。
在一些实施例中，在操作750处，将IC布局图存储在存储设备中。在各种实施例中，将IC布局图存储在存储设备中包括：将IC布局图存储在非暂态计算机可读存储器或单元库(例如，数据库)中，和/或将IC布局图存储在网络上。在各种实施例中，将IC布局图存储在存储设备中包括：将IC布局图存储在下面关于图8讨论的IC布局图生成系统800的计算机可读存储介质804中或网络814上。
在操作760处，在一些实施例中，基于IC布局图来制造一个或多个半导体掩模中的至少一者或半导体IC的一层中的至少一个组件。下面关于IC制造系统900和图9讨论制造一个或多个半导体掩模或半导体IC的一层中的至少一个组件。
在操作770处，在一些实施例中，基于IC布局图来执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括：基于IC布局图来执行一个或多个光刻曝光。下面关于图9讨论基于IC布局图来执行一个或多个制造操作(例如，一个或多个光刻曝光)。
通过执行方法700的一些或全部操作，生成与IC结构相对应的IC布局图，在该IC结构中，第一阱和第二阱在不止两行IC器件之间共用，从而获得上面关于IC结构100和IC布局图600A-600C讨论的益处。
图8是根据一些实施例的IC布局图生成系统800的框图。根据一个或多个实施例，本文描述的用于设计IC布局图的方法例如根据一些实施例可使用IC布局图生成系统800来实施。
在一些实施例中，IC布局图生成系统800是通用计算设备，包括硬件处理器802和非暂态计算机可读存储介质804。除其他之外，存储介质804被编码有(即，存储有)计算机程序代码806(即，一组可执行指令)。硬件处理器802执行指令806(至少部分地)表示实现方法(例如，关于图5描述的生成IC布局图的方法500和/或关于图7描述的生成IC布局图的方法700)(在下文中称为所提及的过程和/或方法)的一部分或全部的EDA工具。
处理器802经由总线808电耦合至计算机可读存储介质804。处理器802还经由总线808电耦合至I/O接口810。网络接口812还经由总线808电耦合至处理器802。网络接口812连接到网络814，使得处理器802和计算机可读存储介质804能够经由网络814连接到外部元件。处理器802被配置为执行编码在计算机可读存储介质804中的计算机程序代码806，以使得IC布局图生成系统800可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，处理器802是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)、和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质804是电的、磁的、光的、电磁的、红外的、和/或半导体系统(或装置或设备)。例如，计算机可读存储介质804包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质804包括光盘只读存储器(CD-ROM)、读/写光盘(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，计算机可读存储介质804存储计算机程序代码806，该计算机程序代码806被配置为使得IC布局图生成系统800(其中这种执行(至少部分地)表示EDA工具)可用于执行所提及的过程和/或方法的一部分或全部。在一个或多个实施例中，计算机可读存储介质804还存储有助于执行所提及的过程和/或方法的一部分或全部的信息。在一个或多个实施例中，计算机可读存储介质804存储单元的单元库807，包括本文所公开的这类单元，例如上面关于图4-图7讨论的单元400A-400C。
IC布局图生成系统800包括I/O接口810。I/O接口810耦合到外部电路。在一个或多个实施例中，I/O接口810包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传达给处理器802。
IC布局图生成系统800还包括耦合到处理器802的网络接口812。网络接口812允许系统800与一个或多个其他计算机系统连接到的网络814进行通信。网络接口812包括无线网络接口，例如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个IC布局图生成系统800中实现所提及的过程和/或方法的一部分或全部。
IC布局图生成系统800被配置为通过I/O接口810来接收信息。通过I/O接口810接收到的信息包括指令、数据、设计规则、标准单元的库、和/或用于由处理器802处理的其他参数中的一个或多个。经由总线808将信息传送到处理器802。IC布局图生成系统800被配置为通过I/O接口810接收与UI有关的信息。该信息作为用户界面(UI)842存储在计算机可读介质804中。
在一些实施例中，所提及的过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提及的过程和/或方法的一部分或全部被实现为附加软件应用的一部分的软件应用。在一些实施例中，所提及的过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所提及的过程和/或方法中的至少一个被实现为EDA工具的一部分的软件应用。在一些实施例中，所提及的过程和/或方法的一部分或全部被实现为IC布局图生成系统800使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS公司获得的
Figure BDA0003107254690000301
之类的工具或其他合适的布图生成工具，来生成包括标准单元的布图。
在一些实施例中，过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，诸如DVD之类的光盘、诸如硬盘之类的磁盘、诸如ROM、RAM、存储卡等之类的半导体存储器中的一个或多个。
图9是根据一些实施例的IC制造系统900以及相关联的IC制造流程的框图。在一些实施例中，基于IC布局图，使用制造系统900来制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一者。
在图9中，IC制造系统900包括在与制造IC器件960有关的设计、开发、和制造周期和/或服务中彼此相互作用的实体，例如设计室920、掩模室930、和IC制造商/制造者(“fab”)950。系统900中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室920、掩模室930和IC fab 950中的两个或更多个由单个大公司拥有。在一些实施例中，设计室920、掩模室930和IC fab 950中的两个或更多个在公共设施中共存，并且使用公共资源。
设计室(或设计团队)920生成IC设计布局图922。IC设计布局图922包括各种几何图案，例如，上面关于图4-图7讨论的单元400A-400C和/或IC布局图600A-600C。几何图案对应于构成要制造的IC器件960的各种组件的金属、氧化物或半导体层的图案。各个层组合以形成各种IC功能。例如，IC设计布局图922的一部分包括要在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层中形成的各种IC特征，例如有源区域、栅极电极、源极和漏极、层间互连的金属线或通孔、和用于焊盘的开口。设计室920实现适当的设计过程以形成IC设计布局图922。设计过程包括逻辑设计、物理设计、或布图和布线中的一个或多个。IC设计布局图922被呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图922可以用GDSII文件格式或DFII文件格式表达。
掩模室930包括数据准备932和掩模制造944。掩模室930使用IC设计布局图922来制造一个或多个掩模945，以用于根据IC设计布局图922来制造IC器件960的各个层。掩模室930执行掩模数据准备932，其中IC设计布局图922被转换为代表性数据文件(“RDF”)。掩模数据准备932提供RDF以用于掩模制造944。掩模制造944包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(掩模版(reticle))945或半导体晶圆953。IC设计布局图922由掩模数据准备932处理，以符合掩模写入器的特定特性和/或IC fab 950的要求。在图9中，掩模数据准备932和掩模制造944被示为单独的元件。在一些实施例中，掩模数据准备932和掩模制造944可以被统称为掩模数据准备。
在一些实施例中，掩模数据准备932包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由于衍射、干涉、其他处理效果等引起的那些图像误差。OPC调整IC设计布局图922。在一些实施例中，掩模数据准备932包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等、或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备932包括掩模规则检查器(MRC)，该MRC使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图922，该组掩模创建规则包括某些几何和/或连接性限制以确保足够的余量，以考虑半导体制造工艺等中的可变性等。在一些实施例中，MRC修改IC设计布局图922以补偿掩模制造944期间的限制，其可以撤消由OPC执行的修改的一部分以满足掩模创建规则。
在一些实施例中，掩模数据准备932包括光刻工艺检查(LPC)，其模拟将由IC fab950实现以制造IC器件960的处理。LPC基于IC设计布局图922来模拟该处理以创建模拟制造器件，例如IC器件960。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，例如，投影对比度、焦距深度(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等、或其组合。在一些实施例中，在通过LPC创建了模拟制造器件之后，如果模拟器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图922。
应当理解，为了清楚起见，已经简化了对掩模数据准备932的以上描述。在一些实施例中，数据准备932包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图922。另外，可以用各种不同的顺序来执行在数据准备932期间应用于IC设计布局图922的处理。
在掩模数据准备932之后以及在掩模制造944期间，基于修改的IC设计布局图922来制造掩模945或掩模组945。在一些实施例中，掩模制造944包括基于IC设计布局图922执行一个或多个光刻曝光。在一些实施例中，使用电子束(e-beam)或多个电子束的机制基于修改的IC设计布局图922来在掩模(光掩模或掩模版)945上形成图案。掩模945可以用各种技术形成。在一些实施例中，使用二元技术来形成掩模945。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如紫外线(UV)或EVU束)被不透明区域阻挡并且透射穿过透明区域。在一个示例中，掩模945的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术来形成掩模945。在掩模945的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或调整PSM。由掩模制造944生成的(一个或多个)掩模被用于各种工艺。例如，这类(一个或多个)掩模被用于离子注入工艺中以在半导体晶圆953中形成各种掺杂区域，被用于蚀刻工艺中以在半导体晶圆953中形成各种蚀刻区域，和/或被用于其他合适的工艺中。
IC fab 950是IC制造企业，其包括用于制造各种不同的IC产品的一个或多个制造设施。在一些实施例中，IC Fab 950是半导体铸造厂。例如，可以有一个制造工厂用于多个IC产品的前段制造(前段制程(FEOL)制造)，而第二制造工厂可以为IC产品的互连和封装提供后段制造(后段制程(BEOL)制造)，并且第三制造工厂可以为铸造业务提供其他服务。
IC fab 950包括晶圆制造工具952，该晶圆制造工具952被配置为对半导体晶圆953执行各种制造操作，使得根据(一个或多个)掩模(例如，掩模945)来制造IC器件960。在各种实施例中，制造工具952包括下列项中的一者或多者：晶圆步进器、离子注入机、光致抗蚀剂涂布机、处理室(例如，CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统、或能够执行本文所讨论的一个或多个制造工艺的其他制造设备。
IC fab 950使用由掩模室930制造的(一个或多个)掩模945来制造IC器件960。因此，IC fab 950至少间接地使用IC设计布局图922来制造IC器件960。在一些实施例中，由ICfab 950使用(一个或多个)掩模945来制造半导体晶圆953以形成IC器件960。在一些实施例中，IC制造包括至少间接基于IC设计布局图922执行一个或多个光刻曝光。半导体晶圆953包括在其上形成有材料层的硅衬底或其他合适衬底。半导体晶圆953还包括(在后续制造步骤中形成的)各种掺杂区域、电介质特征、多层互连等中的一个或多个。
关于IC制造系统(例如，图9的系统900)以及相关联的IC制造流程的细节可在下列文献中找到：例如，于2016年2月9日授权的美国专利号9,256,709、于2015年10月1日公布的美国授权前公告号20150278429、于2014年2月6日公布的美国授权前公告号20140040838、以及于2007年8月21日授权的美国专利号7,260,442，它们在此通过引用以其整体并入本文。
在一些实施例中，一种IC结构包括：第一连续阱，是n阱或p阱中的一者，该第一连续阱包括：第一阱部分，在第一方向上延伸；第二阱部分，在垂直于第一方向的第二方向上从第一阱部分延伸；以及第三阱部分，在第二方向上平行于第二阱部分从第一阱部分延伸。在一些实施例中，IC结构包括：第二连续阱，是n阱或p阱中的另一者，第二连续阱包括：第四阱部分，在第一方向上延伸；第五阱部分，在与第二方向相反的第三方向上从第四阱部分延伸，并且在第二阱部分和第三阱部分之间；以及第六阱部分，在第三方向上并平行于第五阱部分从第四阱部分延伸。在一些实施例中，第二阱部分和第五阱部分对应于第一行IC器件，并且第三阱部分和第六阱部分对应于第二行IC器件。在一些实施例中，IC结构包括：第三连续阱，包括：第七阱部分，在第一方向上延伸；第八阱部分，在第二方向上从第七阱部分延伸；以及第九阱部分，在第二方向上平行于第八阱部分从第七阱部分延伸；以及TSV结构，位于第三连续阱与第一连续阱和第二连续阱之间。在一些实施例中，第一连续阱和第二连续阱、TSV结构、以及第三连续阱沿着第二方向对准。在一些实施例中，第四阱部分和第七阱部分中的每一者沿着TSV结构的隔离结构的边框定位。在一些实施例中，第一IC管芯包括IC结构，IC封装包括第一IC管芯和第二IC管芯，并且TSV结构电连接到第二IC管芯。在一些实施例中，第一连续阱是n阱并且包括电连接到被配置为具有电源电压的第一功率分配结构的单个拾取结构，并且第二连续阱是p阱并且包括电连接到被配置为具有参考电压的第二功率分配结构的单个拾取结构。
在一些实施例中，一种IC结构包括：第一TSV隔离结构和第二TSV隔离结构，沿着第一方向对准；第一连续阱，是n阱或p阱中的一者，第一连续阱包括：第一阱部分，与第一TSV隔离结构相邻；以及多个第二阱部分，在第一方向上从第一阱部分延伸；以及第二连续阱，是n阱或p阱中的另一者，第二连续阱包括：第三阱部分，与第二TSV隔离结构相邻；以及多个第四阱部分，在与第一方向相反的第二方向上从第三阱部分延伸，其中，多个第二阱部分沿着与第一方向和第二方向垂直的第三方向与多个第四阱部分交替。在一些实施例中，IC结构包括多个连接结构，其中，多个连接结构中的每个连接结构包括：第一拾取结构，电连接到第一连续阱和第一功率分配结构；以及第二拾取结构，电连接到第二连续阱和与第一功率分配结构分开的第二功率分配结构，并且多个连接结构中的连接结构的数量小于多个第二阱部分和多个第四阱部分中的每一者的阱部分的数量。在一些实施例中，多个第二阱部分和多个第四阱部分中的每一者的阱部分的数量与多个连接结构的连接结构的数量的比率具有在从五到十五的范围内的值。在一些实施例中，多个连接结构中的连接结构位于与第一阱部分或第三阱部分中的一者相邻的位置。在一些实施例中，第一连续阱和第二连续阱被包括在3D IC封装的第一管芯中，第一TSV隔离结构围绕电连接到3D IC封装的第二管芯的第一TSV结构，并且第二TSV隔离结构围绕电连接到第二管芯的第二TSV结构。在一些实施例中，IC结构包括多行IC器件，其中，多行IC器件中的每一行IC器件包括：第一晶体管，位于多个第二阱部分的第二阱部分中；以及第二晶体管，位于多个第四阱部分的第四阱部分中。
在一些实施例中，一种制造IC结构的方法包括：将第一IC管芯中的n阱和p阱中的每一者配置为具有下列部分：第一部分，在第一方向上延伸；以及第二部分和第三部分，在垂直于第一方向的第二方向上从第一部分延伸；以及形成IC器件，IC器件包括电连接到n阱的第一拾取结构和电连接到p阱的第二拾取结构，其中，形成IC器件包括：在n阱的第二部分或第三部分中形成PMOS晶体管，并且在p阱的第二部分或第三部分中形成NMOS晶体管。在一些实施例中，将n阱和p阱中的每一者配置为具有在第二方向上从第一部分延伸的第二部分和第三部分包括：n阱和p阱的第二部分和第三部分具有交叉指型配置。在一些实施例中，配置n型阱包括：对p型衬底执行注入工艺，并且配置p型阱包括：基于作为p型衬底的一部分而将n阱之外的区域配置为p阱。在一些实施例中，形成IC器件包括：形成从第一拾取结构到被配置为具有电源电压的第一功率分配结构的第一电连接；以及形成从第二拾取结构到被配置为具有参考电压的第二功率分配结构的第二电连接。在一些实施例中，方法包括：在第一管芯中邻近n阱的第一部分或p阱的第一部分来构造TSV结构。在一些实施例中，方法包括：将TSV结构电连接到IC封装的第二IC管芯。
本领域普通技术人员将容易地看出，所公开的一个或多个实施例实现了上面阐述的一个或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够获知本文广泛公开的各种变化、等同物的替代和各种其他实施例。因此，这里授予的保护仅受所附权利要求及其等同物中包含的限定的限制。
示例
示例1.一种集成电路(IC)结构，包括：第一连续阱，是n阱或p阱中的一者，所述第一连续阱包括：第一阱部分，在第一方向上延伸；第二阱部分，在垂直于所述第一方向的第二方向上从所述第一阱部分延伸；以及第三阱部分，在所述第二方向上平行于所述第二阱部分从所述第一阱部分延伸。
示例2.根据示例1所述的IC结构，还包括：第二连续阱，是所述n阱或所述p阱中的另一者，所述第二连续阱包括：第四阱部分，在所述第一方向上延伸；第五阱部分，在与所述第二方向相反的第三方向上从所述第四阱部分延伸，并且在所述第二阱部分和所述第三阱部分之间；以及第六阱部分，在所述第三方向上并平行于所述第五阱部分从所述第四阱部分延伸。
示例3.根据示例2所述的IC结构，其中，所述第二阱部分和所述第五阱部分对应于第一行IC器件，并且所述第三阱部分和所述第六阱部分对应于第二行IC器件。
示例4.根据示例2所述的IC结构，还包括：第三连续阱，包括：第七阱部分，在所述第一方向上延伸；第八阱部分，在所述第二方向上从所述第七阱部分延伸；以及第九阱部分，在所述第二方向上平行于所述第八阱部分从所述第七阱部分延伸；以及穿硅通孔(TSV)结构，位于所述第三连续阱与所述第一连续阱和所述第二连续阱之间。
示例5.根据示例4所述的IC结构，其中，所述第一连续阱和所述第二连续阱、所述TSV结构、以及所述第三连续阱沿着所述第二方向对准。
示例6.根据示例5所述的IC结构，其中，所述第四阱部分和所述第七阱部分中的每一者沿着所述TSV结构的隔离结构的边框定位。
示例7.根据示例4所述的IC结构，其中，第一IC管芯包括所述IC结构，IC封装包括所述第一IC管芯和第二IC管芯，并且所述TSV结构电连接到所述第二IC管芯。
示例8.根据示例1所述的IC结构，其中，所述第一连续阱是所述n阱，并且包括电连接到第一功率分配结构的单个拾取结构，所述第一功率分配结构被配置为具有电源电压，并且所述第二连续阱是所述p阱，并且包括电连接到第二功率分配结构的单个拾取结构，所述第二功率分配结构被配置为具有参考电压。
示例9.一种集成电路(IC)结构，包括：第一穿硅通孔(TSV)隔离结构和第二TSV隔离结构，沿着第一方向对准；第一连续阱，是n阱或p阱中的一者，所述第一连续阱包括：第一阱部分，与所述第一TSV隔离结构相邻；以及多个第二阱部分，在所述第一方向上从所述第一阱部分延伸；以及第二连续阱，是所述n阱或所述p阱中的另一者，所述第二连续阱包括：第三阱部分，与所述第二TSV隔离结构相邻；以及多个第四阱部分，在与所述第一方向相反的第二方向上从所述第三阱部分延伸，其中，所述多个第二阱部分沿着与所述第一方向和所述第二方向垂直的第三方向与所述多个第四阱部分交替。
示例10.根据示例9所述的IC结构，还包括多个连接结构，其中，所述多个连接结构中的每个连接结构包括：第一拾取结构，电连接到所述第一连续阱和第一功率分配结构；以及第二拾取结构，电连接到所述第二连续阱和与所述第一功率分配结构分开的第二功率分配结构，并且所述多个连接结构的连接结构的数量小于所述多个第二阱部分和所述多个第四阱部分中的每一者的阱部分的数量。
示例11.根据示例10所述的IC结构，其中，所述多个第二阱部分和所述多个第四阱部分中的每一者的阱部分的数量与所述多个连接结构的连接结构的数量的比率具有在从五到十五的范围内的值。
示例12.根据示例10所述的IC结构，其中，所述多个连接结构中的连接结构位于与所述第一阱部分或所述第三阱部分中的一者相邻的位置。
示例13.根据示例9所述的IC结构，其中，所述第一连续阱和所述第二连续阱被包括在3D IC封装的第一管芯中，所述第一TSV隔离结构围绕电连接到所述3D IC封装的第二管芯的第一TSV结构，并且所述第二TSV隔离结构围绕电连接到所述第二管芯的第二TSV结构。
示例14.根据示例9所述的IC结构，还包括多行IC器件，其中，所述多行IC器件中的每一行IC器件包括：第一晶体管，位于所述多个第二阱部分的第二阱部分中；以及第二晶体管，位于所述多个第四阱部分的第四阱部分中。
示例15.一种制造集成电路(IC)结构的方法，所述方法包括：将第一IC管芯中的n阱和p阱中的每一者配置为具有下列部分：第一部分，在第一方向上延伸；以及第二部分和第三部分，在垂直于所述第一方向的第二方向上从所述第一部分延伸；以及形成IC器件，所述IC器件包括电连接到所述n阱的第一拾取结构和电连接到所述p阱的第二拾取结构，其中，形成所述IC器件包括：在所述n阱的第二部分或第三部分中形成PMOS晶体管，并且在所述p阱的第二部分或第三部分中形成NMOS晶体管。
示例16.根据示例15所述的方法，其中，将所述n阱和所述p阱中的每一者配置为具有在所述第二方向上从所述第一部分延伸的所述第二部分和所述第三部分包括：所述n阱和所述p阱的第二部分和第三部分具有交叉指型配置。
示例17.根据示例15所述的方法，其中，配置所述n阱包括：对p型衬底执行注入工艺，并且配置所述p阱包括：基于作为所述p型衬底的一部分而将所述n阱之外的区域配置为所述p阱。
示例18.根据示例15所述的方法，其中，形成所述IC器件包括：形成从所述第一拾取结构到被配置为具有电源电压的第一功率分配结构的第一电连接；以及形成从所述第二拾取结构到被配置为具有参考电压的第二功率分配结构的第二电连接。
示例19.根据示例15所述的方法，还包括：在所述第一管芯中邻近所述n阱的第一部分或所述p阱的第一部分来构造穿硅通孔(TSV)结构。
示例20.根据示例19所述的方法，还包括：将所述TSV结构电连接到IC封装的第二IC管芯。

Claims (10)

1.一种集成电路(IC)结构，包括：
第一连续阱，是n阱或p阱中的一者，所述第一连续阱包括：
第一阱部分，在第一方向上延伸；
第二阱部分，在垂直于所述第一方向的第二方向上从所述第一阱部分延伸；以及
第三阱部分，在所述第二方向上平行于所述第二阱部分从所述第一阱部分延伸。
2.根据权利要求1所述的IC结构，还包括：
第二连续阱，是所述n阱或所述p阱中的另一者，所述第二连续阱包括：
第四阱部分，在所述第一方向上延伸；
第五阱部分，在与所述第二方向相反的第三方向上从所述第四阱部分延伸，并且在所述第二阱部分和所述第三阱部分之间；以及
第六阱部分，在所述第三方向上并平行于所述第五阱部分从所述第四阱部分延伸。
3.根据权利要求2所述的IC结构，其中，
所述第二阱部分和所述第五阱部分对应于第一行IC器件，并且
所述第三阱部分和所述第六阱部分对应于第二行IC器件。
4.根据权利要求2所述的IC结构，还包括：
第三连续阱，包括：
第七阱部分，在所述第一方向上延伸；
第八阱部分，在所述第二方向上从所述第七阱部分延伸；以及
第九阱部分，在所述第二方向上平行于所述第八阱部分从所述第七阱部分延伸；以及
穿硅通孔(TSV)结构，位于所述第三连续阱与所述第一连续阱和所述第二连续阱之间。
5.根据权利要求4所述的IC结构，其中，所述第一连续阱和所述第二连续阱、所述TSV结构、以及所述第三连续阱沿着所述第二方向对准。
6.根据权利要求5所述的IC结构，其中，所述第四阱部分和所述第七阱部分中的每一者沿着所述TSV结构的隔离结构的边框定位。
7.根据权利要求4所述的IC结构，其中，
第一IC管芯包括所述IC结构，
IC封装包括所述第一IC管芯和第二IC管芯，并且
所述TSV结构电连接到所述第二IC管芯。
8.根据权利要求1所述的IC结构，其中，
所述第一连续阱是所述n阱，并且包括电连接到第一功率分配结构的单个拾取结构，所述第一功率分配结构被配置为具有电源电压，并且
所述第二连续阱是所述p阱，并且包括电连接到第二功率分配结构的单个拾取结构，所述第二功率分配结构被配置为具有参考电压。
9.一种集成电路(IC)结构，包括：
第一穿硅通孔(TSV)隔离结构和第二TSV隔离结构，沿着第一方向对准；
第一连续阱，是n阱或p阱中的一者，所述第一连续阱包括：
第一阱部分，与所述第一TSV隔离结构相邻；以及
多个第二阱部分，在所述第一方向上从所述第一阱部分延伸；以及
第二连续阱，是所述n阱或所述p阱中的另一者，所述第二连续阱包括：
第三阱部分，与所述第二TSV隔离结构相邻；以及
多个第四阱部分，在与所述第一方向相反的第二方向上从所述第三阱部分延伸，
其中，所述多个第二阱部分沿着与所述第一方向和所述第二方向垂直的第三方向与所述多个第四阱部分交替。
10.一种制造集成电路(IC)结构的方法，所述方法包括：
将第一IC管芯中的n阱和p阱中的每一者配置为具有下列部分：第一部分，在第一方向上延伸；以及第二部分和第三部分，在垂直于所述第一方向的第二方向上从所述第一部分延伸；以及
形成IC器件，所述IC器件包括电连接到所述n阱的第一拾取结构和电连接到所述p阱的第二拾取结构，
其中，形成所述IC器件包括：在所述n阱的第二部分或第三部分中形成PMOS晶体管，并且在所述p阱的第二部分或第三部分中形成NMOS晶体管。
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