JP5711033B2 - 半導体集積回路装置 - Google Patents
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Description
L3A=L1+WQ1+LQ2+L2
ここで、L1はゲート突き出し長さを示し、WQ1は第1のトランジスタQ1のゲート幅を示し、LQ2は第2のトランジスタQ2のゲート長を示し、L2はコンタクト有り最小ソース・ドレイン幅を示している。なお、第2のトランジスタQ2のゲート長LQ2は、第3のトランジスタQ3のゲート長LQ3に等しい。
L3B=(L1×2)+WQ2+WQ3
ここで、L1は上記と同様にゲート突き出し長さを示し、WQ2は第2のトランジスタQ2のゲート幅を示し、WQ3は第3のトランジスタQ3のゲート幅を示している。
図4は、本発明の第1の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
図4の半導体集積回路装置は、上記に説明した図1の回路図に示したセンスアンプ回路のうち、プリチャージ/バランス素子Qの部分に対応している。そこで、繰り返しになるが、先に図1の回路図について再度説明する。
L4=L1+WQ3+LQ1+L2
ここで、L1はゲート突き出し長さを示し、WQ3は第3のトランジスタQ3のゲート幅を示し、LQ1は第1のトランジスタQ1のゲート長を示し、L2はコンタクト有り最小ソース・ドレイン幅を示している。なお、第3のトランジスタQ3のゲート幅WQ3は、第2のトランジスタQ2のゲート幅WQ2に等しく、第1のトランジスタQ1のゲート長LQ1は、第2および第3のトランジスタQ2およびQ3のゲート長LQ2およびLQ3に等しい。すなわち、本実施形態によれば、図4における縦方向の寸法L4が、従来例として説明した図3Aや図3Bの場合よりも、ゲート突き出し長さL1の分だけ短縮されている。
図5は、本発明の第1の実施形態による半導体集積回路装置のレイアウトを示す平面図である。図5の半導体集積回路装置は、上記に図4で説明した本発明の第1の実施形態によるプリチャージ/バランス素子Qを、左右に2つ並べて組み合わせたものである。ここで、右側のプリチャージ/バランス素子は、図4の場合と同じレイアウトを有しており、左側のプリチャージ/バランス素子は、図4の場合とは左右が反転したレイアウトを有している。以降の説明においては、左側のプリチャージ/バランス素子を、第1のプリチャージ/バランス素子とし、右側のプリチャージ/バランス素子を、第2のプリチャージ/バランス素子とする。
図6は、本発明の第1の実施形態による半導体集積回路装置のレイアウトを示す平面図である。
本発明の第1および第2の実施形態では、複数の拡散層を横方向に並べる場合について説明したが、本実施形態では、複数の拡散層を縦方向に並べる場合について説明する。
12 (第2の)拡散層
BLT、BLT0、BLT1、BLT2 (第1の)ビット線(配線およびコンタクト)
BLN、BLN0、BLN1、BLN2 (第2の)ビット線(配線およびコンタクト)
EQ イコライズ信号入力部(用のコンタクト)
HVC ハーフ電源電圧入力部(用のコンタクト)
L1 ゲート突き出し長
L2 コンタクト有り最小ソース・ドレイン幅
L3 最小拡散層間隔
L4 センスアンプの横方向ピッチの2倍
LQ1 第1のトランジスタQ1のゲート長
LQ2 第2のトランジスタQ2のゲート長
LQ3 第3のトランジスタQ3のゲート長
LQ4 第4のトランジスタQ4のゲート長
LQ5 第5のトランジスタQ5のゲート長
Q プリチャージ/バランス素子
Q1 (バランス素子としての)第1のトランジスタ
Q2 (プリチャージ素子としての)第2のトランジスタ
Q3 (プリチャージ素子としての)第3のトランジスタ
Q4 (バランス素子としての)第4のトランジスタ
Q5 (プリチャージ素子としての)第5のトランジスタ
Q6 (プリチャージ素子としての)第6のトランジスタ
Q7 (センスアンプとしての)第7のトランジスタ
SA センスアンプ
WQ1 第1のトランジスタQ1のゲート幅
WQ2 第2のトランジスタQ2のゲート幅
WQ3 第3のトランジスタQ3のゲート幅
WQ6 第6のトランジスタQ6のゲート幅
Claims (9)
- 半導体基板上に形成された拡散層と、
前記拡散層に形成された第1のトランジスタと、
前記拡散層に形成された第2のトランジスタと、
前記拡散層に形成された第3のトランジスタと
を具備し、
前記第1のトランジスタにおけるソースまたはドレインの一方は、前記第2のトランジスタにおけるソースまたはドレインの一方に接続されていて、
前記第1のトランジスタにおけるゲートは、前記第2のトランジスタにおけるゲートに接続されていて、
前記第3のトランジスタにおけるソースまたはドレインの一方は、前記第1のトランジスタにおける前記ソースまたは前記ドレインの他方に接続されていて、
前記第3のトランジスタにおける前記ソースまたは前記ドレインの他方は、前記第2のトランジスタにおける前記ソースまたは前記ドレインの他方に接続されていて、
前記第3のトランジスタにおけるゲートは、前記第1のトランジスタにおける前記ゲートおよび前記第2のトランジスタにおける前記ゲートに接続されていて、
前記第1のトランジスタにおける前記ゲートの幅方向と、前記第2のトランジスタにおける前記ゲートの幅方向とは異なり、
前記第3のトランジスタにおける前記ゲートおよび前記第1のトランジスタにおける前記ゲートは、幅方向が延長線上に配置され、
前記第3のトランジスタにおけるゲート幅は、前記第1および前記第2のトランジスタにおけるゲート幅よりも長い
半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記第1のトランジスタにおける前記ソースまたは前記ドレインの前記他方および前記第3のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続された第1の配線と、
前記第2のトランジスタにおける前記ソースまたは前記ドレインの前記他方および前記第3のトランジスタにおける前記ソースまたは前記ドレインの前記他方に接続された第2の配線と
をさらに具備し、
前記第1および前記第2の配線における方向と、前記第3のトランジスタにおける前記ゲートの幅方向とは異なる
半導体集積回路装置。 - 請求項2に記載の半導体集積回路装置において、
前記第1のトランジスタにおける前記ゲート、前記第2のトランジスタにおける前記ゲートおよび前記第3のトランジスタの前記ゲートに接続された第3の配線
をさらに具備し、
前記第3の配線における方向と、前記第1および前記第2の配線における前記方向とは異なる
半導体集積回路装置。 - 請求項1〜3のいずれかに記載の半導体集積回路装置において、
前記半導体基板上に、第1の拡散層である前記拡散層に隣接して形成された第2の拡散層と、
前記第2の拡散層に形成された第4、第5および第6のトランジスタと
をさらに具備し、
前記第1および前記第2の拡散層は、前記第1および前記第3のトランジスタにおける前記ゲートの幅方向に配列されていて、
前記第1、第3、第4および第5のトランジスタは、ゲート幅方向に延長線上に配置されており、
前記第6のトランジスタと、前記第4または前記第5のトランジスタとは、ゲート幅方向が異なる
半導体集積回路装置。 - 請求項4に記載の半導体集積回路装置において、
前記第1および前記第4のトランジスタは、前記第1の拡散層または前記第2の拡散層からのゲート突き出し部分を共有している
半導体集積回路装置。 - 請求項1〜5のいずれかに記載の半導体集積回路装置において、
前記半導体基板上に、前記拡散層に隣接して形成された別の拡散層と、
前記別の拡散層に形成された別のトランジスタと
をさらに具備し、
前記拡散層および前記別の拡散層は、前記第2のトランジスタにおけるゲート突き出し部分の方向に配列されていて、
前記別のトランジスタは、
前記別の拡散層から前記拡散層への方向を向いたゲート突き出し部分
を具備し、
前記第2のトランジスタにおける前記ゲート突き出し部分と、前記別のトランジスタにおける前記ゲート突き出し部分とは、前記第1のトランジスタにおける前記ゲートの幅方向で互い違いに配置されている
半導体集積回路装置。 - 請求項1〜6のいずれかに記載の半導体集積回路装置において、
前記第1および前記第2のトランジスタにおけるゲート幅が等しい
半導体集積回路装置。 - 請求項3〜6のいずれかに記載の半導体集積回路装置と、
前記半導体基板上にマトリックス上に配列された複数のメモリセルを有し、前記第1および前記第2の配線に接続されたメモリセルアレイと、
前記第1のトランジスタにおける前記ソースまたは前記ドレインの前記一方および前記第2のトランジスタにおける前記ソースまたは前記ドレインの前記一方に所定の電圧を印加する第4の配線と
を具備し、
前記第1および前記第2のトランジスタにおける前記ゲートの幅が等しく、
前記第3のトランジスタにおける前記ゲートの幅は、前記第1および前記第2のトランジスタにおける前記ゲートの幅よりも長く、
前記第1のトランジスタを有し、前記所定の電圧を前記第1の配線を介して前記メモリセルアレイに印加する第1のプリチャージ素子と、
前記第2のトランジスタを有し、前記所定の電圧を前記第2の配線を介して前記メモリセルアレイに印加する第2のプリチャージ素子と、
前記第3のトランジスタを有し、前記第3の配線からの制御信号に応じて前記第1および前記第2の配線を導通するバランス素子と
をさらに具備する
半導体記憶装置。 - 第1方向に延伸する2本の信号線を少なくとも3素子でイコライズする回路であって、
前記3素子共通の拡散層と、
前記拡散層上に形成されるゲートと
を備え、
前記ゲートは、
前記第1方向と交差する方向に前記拡散層を横切って延伸する第1領域と、
前記第1領域から前記第1方向に前記拡散層の1辺方向にのみ分岐する第2領域と
を有し、
前記3素子のうち2素子は、前記第1領域に互いのゲート幅が異なるように形成され、
前記3素子のうち残る1素子は、前記2素子のうちゲート幅の短い1素子とそのゲート幅がほぼ等しくなるように前記第2領域に形成されること
を特徴とする
半導体集積回路装置。
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US11545495B2 (en) | 2017-06-29 | 2023-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM |
US10977417B2 (en) * | 2018-09-28 | 2021-04-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure, device, and method |
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Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5892261A (en) * | 1997-01-07 | 1999-04-06 | Winbond Electronics Corp. | SRAM bitline pull-up MOSFET structure for internal circuit electro-static discharge immunity |
JP4005663B2 (ja) * | 1997-05-09 | 2007-11-07 | 株式会社東芝 | 半導体記憶装置 |
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JP2978467B2 (ja) * | 1998-03-16 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
DE10009346B4 (de) | 2000-02-28 | 2011-06-16 | Qimonda Ag | Integrierte Schreib-/Leseschaltung zur Auswertung von zumindest einer Bitline in einem DRAM Speicher |
JP4885365B2 (ja) * | 2000-05-16 | 2012-02-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2002208277A (ja) * | 2001-01-05 | 2002-07-26 | Toshiba Corp | 半導体記憶装置のセンスアンプ制御回路 |
JP2003173681A (ja) * | 2001-12-07 | 2003-06-20 | Mitsubishi Electric Corp | 半導体メモリ回路およびラッチ回路 |
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