JP4874627B2 - 半導体記憶装置 - Google Patents

Description

本発明は、メモリ・アレイ領域と回路領域とを有する半導体記憶装置に関し、特に回路領域内に省スペースで半導体素子を配置した半導体記憶装置に関する。

特許文献１では、オーバー・ドライブ用の駆動スイッチ（ＱＤＰ１）をセンス・アンプ領域ＳＡＡ内に分布配置するとともにメッシュ状電源（ＶＤＢＨ配線）を利用してオーバー・ドライブ用電位を供給することにより、センス時の電流を分散し、センス時の電圧の遠近端差をおさえることを目的とした半導体装置が提案されている。

特開２０００−２４３０８５

特許文献１の半導体装置は、センス・アンプ領域内で、複数のセンス・アンプが直線状に並ぶワード線方向に、個々のセンス・アンプに対応したオーバー・ドライブ用の駆動スイッチを分散させた構成を有する。この構成では、オーバー・ドライブ用の駆動スイッチが並ぶワード線方向の領域内には、オーバー・ドライブ用の駆動スイッチしか含ませることができない。

本発明は、第１及び第２の方向で規定されるメモリ・アレイ領域の周辺で第１の方向に設けられたセンス・アンプ領域等の回路領域内に、複数の異なる機能をもつ半導体素子を第２の方向に並べて配置することができる半導体記憶装置を提供することを目的とする。

第１の半導体記憶装置は、メモリ・アレイ領域及び回路領域を有する半導体素子層と配線層とを備える。メモリ・アレイ領域は、互いに直交する第１の方向及び第２の方向により規定される面内に設けられている。回路領域は、メモリ・アレイ領域に対して第１の方向に設けられており、第２の方向に並ぶ異機能の半導体素子をもつ第１の素子レイアウト領域と、第２の方向に並ぶ同機能の半導体素子をもつ第２の素子レイアウト領域とを含む。配線層は、前記第１の素子レイアウト領域に設けられた半導体素子に電位を与え第１の方向に延びた電位供給線を有する。

第２の半導体記憶装置は第１の半導体記憶装置であって、第１の素子レイアウト領域は、第１の半導体素子と第２の半導体素子とをもち、電位供給線は、第１の電位供給線と第２の電位供給線とをもち、配線層は、第１の半導体素子と第１の電位供給線との間に接続されて第２の方向に延びた第１の分割配線と、第２の半導体素子と第２の電位供給線との間に接続されて第２の方向に延びた第２の分割配線とを有する。

第３の半導体記憶装置は第２の半導体記憶装置であって、第１の分割配線と第２の分割配線とは、同一直線上において第２の方向に並んで形成されている。

第４の半導体記憶装置は第３の半導体記憶装置であって、配線層は、第１の半導体素子と第１の分割配線との間に接続されて第１の方向に延びた第１の配線と、第２の半導体素子と第２の分割配線との間に接続されて第１の方向に延びた第２の配線とを有する。

第５の半導体記憶装置は第４の半導体記憶装置であって、配線層は、第１の配線及び第２の配線を含む第１の配線層と、第１の分割配線及び第２の分割配線を含む第２の配線層と、電位供給線を含む第３の配線層とを有する。

第６の半導体記憶装置は第１から第５のいずれかの半導体記憶装置であって、第２の方向に延びる第５の配線と、第２の方向に延びる第６の配線とを備え、第１の半導体素子は、第３の配線と第５の配線との間の接続をスイッチングするトランジスタを含み、第２の半導体素子は、第４の配線と第６の配線との間の接続をスイッチングするトランジスタを含む。

第７の半導体記憶装置は第１から第６のいずれかの半導体記憶装置であって、第５の配線は、第２の素子レイアウト領域がもつ複数の半導体素子に接続され、第６の配線は、他の第２の素子レイアウト領域がもつ複数の半導体素子に接続されている。

第８の半導体記憶装置は第１から第７のいずれかの半導体記憶装置であって、回路領域は、センス・アンプ領域、サブ・ワード領域、Ｘデコーダ領域、又は、Ｙデコーダ領域である。

本発明の半導体記憶装置によれば、第１及び第２の方向で規定されるメモリ・アレイ領域の周辺で第１の方向に設けられたセンス・アンプ領域等の回路領域内に、複数の異なる機能をもつ半導体素子を第２の方向に並べて配置することができる

図１の平面図に示す本実施形態の半導体記憶装置１は、図２の断面図に示すように半導体素子層１０と第１の配線層１１と第２の配線層１２と第３の配線層１３と第４の配線層１４と、その他の回路素子や端子等を有する。本実施形態では、いわゆるＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について説明するが、半導体記憶装置１はこのタイプのＤＲＡＭに限定されるものではない。

図１の平面図に示すように半導体素子層１０には、複数の大区画メモリ・アレイ（大区画ＭＡＴ）領域２０と周辺回路領域２１とが設けられている。大区画ＭＡＴ領域２０は、半導体素子層１０の面内において、ビット・ライン（ＢＬ）方向に４つ、これに直交するワード・ライン（ＷＬ）方向に２つ、合計８つ設けられている。半導体素子層１０は、ＢＬ方向及びＷＬ方向中央で対称的な構成をもち、ＢＬ方向中央で区切った各半分の領域内において、さらにＢＬ方向中央で対称的な構成をもつ。周辺回路領域２１は、大区画ＭＡＴ領域２０を区切る領域に設けられている。周辺回路領域２１には、制御系回路、出力回路、電源回路、接続端子等が設けられている。

図３の平面図に示すように各大区画ＭＡＴ領域２０には、中区画ＭＡＴ領域２３とＸデコーダ（Ｘ−ＤＥＣ）領域２４とＹデコーダ（Ｙ−ＤＥＣ）領域２５とデコーダ・クロス領域２６とが設けられている。中区画ＭＡＴ領域２３は、ＢＬ方向に２つ、ＷＬ方向に２つ、合計４つ設けられている。Ｘ−ＤＥＣ領域２４は、大区画ＭＡＴ領域２０の中央をＢＬ方向に横断している。Ｘ−ＤＥＣ領域２４にはメイン・ワード・ドライバ（ＭＷＤ）とロー・アドレス・デコーダとが設けられている。Ｙデコーダ（Ｙ−ＤＥＣ）領域２５は、大区画ＭＡＴ領域２０の中央をＷＬ方向に横断している。Ｙ−ＤＥＣ領域２５には、カラム・アドレス・デコーダが設けられている。デコーダ・クロス領域２６は、Ｘ−ＤＥＣ領域２４とＹ−ＤＥＣ領域２５との交差部分に位置する領域である。デコーダ・クロス領域２６には、必要に応じて種々の半導体素子が設けられている。また、大区画ＭＡＴ領域２０のＢＬ方向及びＷＬ方向両側にも、必要に応じて種々の半導体素子が設けられている。

図４の平面図に示すように中区画ＭＡＴ領域２３には、複数のサブＭＡＴ領域３１と複数のセンス・アンプ（Ｓ．Ａ．）領域３２と複数のサブ・ワード・ドライバ（ＳＷＤ）領域３３と複数のクロス領域３４とが設けられている。サブＭＡＴ領域３１は、図３に示されるようにＢＬ方向に８つ、ＷＬ方向に８つ合計６４個設けられている。図４に示すように、Ｓ．Ａ．領域３２は、ＢＬ方向においてサブＭＡＴ領域３１を挟むように配置されている。ＳＷＤ領域３３は、ＷＬ方向においてサブＭＡＴ領域３１を挟むように配置されている。クロス領域３４は、Ｓ．Ａ．領域３２とＳＷＤ領域３３との交差部分に位置する領域である。

図５の回路図に示すように、各サブＭＡＴ領域３１には、複数のメモリセルが整列して配置されている。さらにサブＭＡＴ領域３１には、ＷＬ方向に延びる複数のサブ・ワード線（ＳＷＬ０〜ｍ）とＢＬ方向に延びる複数のビット線とが異なる層に設けられている。サブＭＡＴ領域３１に設けられた各メモリセルはサブ・ワード線及びビット線の各交点付近に配置され、サブ・ワード線及びビット線の選択に伴って読み書きされる。ビット線にはＢＬＴ線とＢＬＢ線とが交互に設けられている。

図６の平面図に示すようにＳ．Ａ．領域３２には、第１〜第８の素子レイアウト領域４１〜４８が設けられている。第１〜第７の素子レイアウト領域４１〜４７は、それぞれＷＬ方向に延びた形状を有し、ＷＬ方向に整列した各ｎ個の半導体素子を有する。第１〜第７の素子レイアウト領域４１〜４７は、ＢＬ方向に順に並んでおり、第８の素子レイアウト領域４８は、第４の素子レイアウト領域４４と第５の素子レイアウト領域４５との間に設けられている。

図６及び図７に示されるように、第１の素子レイアウト領域４１にはビット線イコライズＭＯＳ（ＢＬＥＱ）５１が設けられている。第２の素子レイアウト領域４２にはビット線シェアードＭＯＳ（Ｍｅｔａｌ Ｏｘｙｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（ＳＨＲ）５２が設けられている。第３の素子レイアウト領域４３にはＹスイッチ（Ｙ−Ｓｗｉｔｃｈ）５３が設けられている。第４の素子レイアウト領域４４にはセンス・アンプ（Ｓ．Ａ．）を構成するＮチャネルＭＯＳ（ＮｃｈＳ．Ａ．）５４が設けられている。第５の素子レイアウト領域４５にはＳ．Ａ．を構成するＰチャネルＭＯＳ（ＰｃｈＳ．Ａ．）５５が設けられている。第６の素子レイアウト領域４６にはビット線シェアードＭＯＳ（ＳＨＲ）５６が設けられている。第７の素子レイアウト領域４７にはビット線イコライズＭＯＳ（ＢＬＥＱ）５７が設けられている。

図６に示された第８の素子レイアウト領域４８には、図７の回路図に示されるようなオーバー・ドライブ用ＭＯＳ（ＣＳ−Ｄｒｉｖ．（ＯＤ））６１と、コモン−ソース・イコライズ用ＭＯＳ（ＣＳ−ＥＱ）６２と、リストア用ドライバＭＯＳ（ＣＳ−Ｄｒｉｖ．（Ｒｅｓｔｏｒ））６３と、ＬＩ／ＯイコライズＭＯＳ（ＬＩ／Ｏ−ＥＱ）６４、ＧＮＤ用ドライバＭＯＳ（ＣＳ−Ｄｒｉｖ．（ＧＮＤ））６５とがＷＬ方向に順に１つずつ並んでいる。第８の素子レイアウト領域４８に設けられた半導体素子は、それぞれがＳ．Ａ．領域３２内の全ての或いは複数のＳ．Ａ．に対して共通の動作を行う素子であり、互いの機能は異なっており、それぞれＷＬ方向において他の素子レイアウト領域に設けられた半導体素子の複数個分の領域に広がって設けられている。

図６に示されたＳＷＤ領域３３には、図８の回路図に示されるようなサブ・ワード線ドライバ（ＳＷＤ−Ｄｒｉｖ．（０〜ｍ））７０がＢＬ方向に並んでいる。

図６に示されたクロス領域３４は、ＢＬ方向に並ぶ３つの領域に分かれている。クロス領域３４の中央の領域には、ＷＬ方向に図９の回路図に示すようなＩ／Ｏスイッチ（Ｉ／Ｏ−Ｓｗｉｔｃｈ）７１とＣＳ−Ｄｒｉｖ．起動用ドライバ（Ｓ．Ａ．−ＡｃｔＤｒｉｖ．）７２とが並んでいる。クロス領域３４の第１の素子レイアウト領域４１側の領域には、ＷＬ方向にＢＬＥＱ用ドライバ（ＢＬＥＱ−Ｄｒｉｖ．）７３とＳＨＲ用ドライバ（ＳＨＲ−Ｄｒｉｖ．）７４とＦＸ用ドライバ（ＦＸ−Ｄｒｉｖ．）７５とが並んでいる。クロス領域３４の第７の素子レイアウト領域４７側の領域には、ＷＬ方向にＢＬＥＱ用ドライバ（ＢＬＥＱ−Ｄｒｉｖ．）７６とＳＨＲ用ドライバ（ＳＨＲ−Ｄｒｉｖ．）７７とＦＸ用ドライバ（ＦＸ−Ｄｒｉｖ．）７８とが並んでいる。

第１〜第３の配線層１１〜１３は、アルミニウム（Ａｌ）で形成されており、第４の配線層１４はタングステン（Ｗ）で形成されている。なお、第１〜第４の配線層１１〜１４の材質はＡｌ及びＷに限定されるものではない。

図２の第１の配線層１１には、図１０の部分的な平面図に示すように第８の素子レイアウト領域４８付近に設けられた第１の配線群８１が含まれる。第１の配線群８１の各配線は、ＢＬ方向に比較的短く延びて形成されており、第８の素子レイアウト領域４８に設けられたＣＳ−Ｄｒｉｖ．（ＯＤ）６１とＣＳ−ＥＱ６２とＣＳ−Ｄｒｉｖ．（Ｒｅｓｔｏｒ）６３とＬＩ／Ｏ−ＥＱ６４とＣＳ−Ｄｒｉｖ．（ＧＮＤ）６５とのそれぞれに含まれるＭＯＳ８４のゲート電極８５を挟んだ各一方の電極に接続されている。また、第１の配線層１１には、図７に示すようなＹＳ線が含まれている。

図２の第２の配線層１２には、図６に示すＳ．Ａ．領域３２及びクロス領域３４にかけてＷＬ方向に延びた複数の配線が含まれている。第２の配線層１２の配線には、図７に示されるようなプリチャージ電位が与えられたＶＢＬＰ線と、ＮｃｈＳ．Ａ．５４に共通の動作電位を与えるコモン・ソース線（ＮＣＳ）線と、ＰｃｈＳ．Ａ．５５に共通の動作電位を与えるコモン・ソース線（ＰＣＳ）線と、信号線であるＢＬＥＱ０Ｔ線とＳＨＲ０Ｂ線とＬＩＯＴ＿０線とＬＩＯＢ＿０線とＬＩＯＴ＿１線とＬＩＯＢ＿１線とＳＨＲ１Ｂ線とＢＬＥＱ１Ｔ線とが含まれている。

さらに、第２の配線層１２には、図１０の平面図に示すような第８の素子レイアウト領域４８付近に設けられた第２の配線群８２が含まれる。第２の配線群８２は複数の分割配線８６により構成されている。分割配線８６は、ＷＬ方向に延びた１つの直線上にある配線を複数に分割したような位置関係で形成されており、ＣＳ−Ｄｒｉｖ．（ＯＤ）６１とＣＳ−ＥＱ６２とＣＳ-Ｄｒｉｖ．（Ｒｅｓｔｏｒ）６３とＬＩ／Ｏ−ＥＱ６４とＣＳ−Ｄｒｉｖ．（ＧＮＤ）６５とのそれぞれに対応して順に設けられている。各分割配線８６には、第１の配線群８１に含まれる配線のうち、対応する各半導体素子に接続されたものが接続されている。

図２の第３の配線層１３には、図６に示すＳ．Ａ．領域３２及びサブＭＡＴ領域３１にかけてＢＬ方向に延びた複数の配線がＷＬ方向に並んでいる。第３の配線層１３の配線には、図７に示すようなＣＳＥＱＴ線が含まれている。さらに、第３の配線層１３には、図１０に示すような電位供給配線を含む第３の配線群８３が含まれる。第３の配線群８３の各電位供給配線は、図６に示すＳ．Ａ．領域３２及びサブＭＡＴ領域３１にかけてＢＬ方向に延びている。第３の配線群８３には、図７に示すようなＶＯＤ線とＶＢＬＰ線とＶＡＲＹ線とＶＳＳＳＡ線とが含まれている。第３の配線群８３の各電位供給配線は、第２の配線群８２の異なる配線にそれぞれ接続されている。

図７に示すように、ＣＳ−Ｄｒｉｖ．（ＯＤ）６１、ＣＳ-Ｄｒｉｖ．（Ｒｅｓｔｏｒ）６３及びＣＳ−Ｄｒｉｖ．（ＧＮＤ）６５に関しては、第３の配線群８３に接続されるＭＯＳ８４が１つ含まれているため、図１０の上方に示すように１つの第２の配線群８２に１つの第１の配線群８１が接続される。一方、図７に示すようにＣＳ−ＥＱ６２及びＬＩ／Ｏ−ＥＱ６４に関しては、第３の配線群８３に接続されるＭＯＳ８４がそれぞれ２つ含まれているため、図１０の下方に示すように１つの第２の配線群８２に２つの第１の配線群８１が接続される。

なお、１つのＭＯＳ８４に接続される第１の配線群８１は複数であってもよい。また、複数のＭＯＳ８４を有する半導体素子では、１つの半導体素子に対応する第２の配線群８２が複数の配線により構成されるものであってもよい。また、１つの半導体素子に対応する第３の配線群８３が、複数の配線により構成されるものであってもよい。また、第２の配線群８２の配線同士はＢＬ方向にずれていてもよく、ＷＬ方向に沿って直線的に配置されることが好ましい。第２の配線群８２が直線状に配置されることにより、第８の素子レイアウト領域４８をより小さな領域とすることができる。

図１０に示されるように、第２の配線群８２がＷＬ方向に分割されていることにより、異なる機能をもつ半導体素子を１つの第８の素子レイアウト領域４８内にＷＬ方向に沿って並べることができる。そのため、分割された第２の配線群８２を設けない場合に比較して、素子レイアウト領域の幅を狭くすることができる。さらに、第８の素子レイアウト領域４８内に設けられている半導体素子をクロス領域３４内に配置する場合に比較して、クロス領域３４を小さくすることができ、サブＭＡＴ領域３１間の領域を効率よく使用することができる。

図２の第４の配線層１４には、図７の回路図に示す第１のビット（ＢＬＴ）線及び第２のビット（ＢＬＢ）線が設けられている。ＢＬＴ線とＢＬＢ線とは、Ｓ．Ａ．領域３２を横断してＢＬ方向に延びており、ＷＬ方向に交互に設けられている。ＢＬＴ線及びＢＬＢ線は、図６に示すＳ．Ａ．領域３２の両側の２つのサブＭＡＴ領域３１のＢＬＴ線及びＢＬＢ線にそれぞれ接続されている。サブＭＡＴ領域３１内でみた場合、ＷＬ方向で隣接したＢＬＴ線とＢＬＢ線との組は、ＷＬ方向で隣接した他のＢＬＴ線とＢＬＢ線との組に対して、ＢＬ方向において逆方向のＳ．Ａ．領域３２に接続されている。

図７の回路図に示されるように、１組のＢＬＴ線及びＢＬＢ線には、第１〜第７の素子レイアウト領域４１〜４７に設けられたＢＬＥＱ５１とＳＨＲ５２とＹ−Ｓｗｉｔｃｈ５３とＮｃｈＳ．Ａ．５４とＰｃｈＳ．Ａ．５５とＳＨＲ５６とＢＬＥＱ５７とが１個ずつ接続されて１つのセンス・アンプ・ブロックを構成している。

第１の素子レイアウト領域４１に設けられたＢＬＥＱ５１は、ＢＬＴ線とＢＬＢ線との間を接続するＭＯＳと、ＢＬＴ線とＶＢＬＰ線との間を接続するＭＯＳと、ＢＬＢ線とＶＢＬＰ線との間を接続するＭＯＳとにより構成されている。これら３つのＭＯＳのゲートにはＢＬＥＱ０Ｔ線が接続されている。ＢＬＥＱ５１は、ＢＬＥＱ０Ｔ線からＢＬＥＱ０Ｔ信号を入力し、ＢＬＴ線及びＢＬＢ線の電圧をＶＢＬＰ線のプリチャージ電位に揃えた後、フローティング状態に維持する。第７の素子レイアウト領域４７に設けられたＢＬＥＱ５７はＢＬＥＱ５１と同様に、ＢＬＥＱ１Ｔ線からＢＬＥＱ１Ｔ信号を入力し、ＢＬＴ線及びＢＬＢ線の電圧をＶＢＬＰ線のプリチャージ電位に揃えた後、フローティング状態に維持する。

第２の素子レイアウト領域４２に設けられたＳＨＲ５２は、隣接したサブＭＡＴ領域３１のＢＬＴ線及びＢＬＢ線とＳ．Ａ．領域３２内のＢＬＴ線及びＢＬＢ線との間にそれぞれ接続されたＭＯＳにより構成され、ＭＯＳのゲートにはＳＨＴ０Ｂ線からＳＨＴ０Ｂ信号が入力される。ＳＨＲ５２はＳＨＴ０Ｂ信号が入力されると、サブＭＡＴ領域３１のＢＬＴ線及びＢＬＢ線とＳ．Ａ．領域３２内のＢＬＴ線及びＢＬＢ線とを接続する。第６の素子レイアウト領域４６に設けられたＳＨＲ５６は、同様にＳＨＴ１Ｂ線からＳＨＴ１Ｂ信号を入力し、ＳＨＲ５２と反対側で隣接したサブＭＡＴ領域３１のＢＬＴ線及びＢＬＢ線とＳ．Ａ．領域内のＢＬＴ線及びＢＬＢ線とを接続する。第２の素子レイアウト領域４２に設けられたＳＨＲ５２と第６の素子レイアウト領域４６に設けられたＳＨＲ５６とのいずれか一方のみが、Ｓ．Ａ．領域３２内のＢＬＴ線及びＢＬＢ線と隣接するサブＭＡＴ領域３１のＢＬＴ線及びＢＬＢ線とを接続する。

第４の素子レイアウト領域４４に設けられたＮｃｈＳ．Ａ．５４と第５の素子レイアウト領域４５に設けられたＰｃｈＳ．Ａ．５５とは、１組のセンス・アンプ（Ｓ．Ａ．）を構成しており、ＮＣＳ線からグランド電位を与えられ、ＰＣＳ線から電源電位が与えられて動作する。図５に示すメモリセルにおいてＳＷＬ０又はＳＷＬ１により選択されたメモリセルにチャージされた電位がＢＬＴ線又はＢＬＢ線に読み出され、Ｓ．Ａ．によりＢＬＴ線とＢＬＢ線との間の電位差が増幅されてラッチされる。

第３の素子レイアウト領域４３に設けられたＹ−Ｓｗｉｔｃｈ５３は、ＢＬＴ線とＬＩＯＴ＿０線との間に接続されたＭＯＳと、ＢＬＢ線とＬＩＯＢ＿０線との間に接続されたＭＯＳとにより構成され、ＹＳ線からのＹＳ信号を入力しＢＬＴ線及びＢＬＢ線をそれぞれＬＩＯＴ＿０線及びＬＩＯＢ＿０線に接続する。このＹ−Ｓｗｉｔｃｈ５３にＢＬＢ線側で隣接した他のＹ−Ｓｗｉｔｃｈ５３は、同時に同じＹＳ信号を入力し、隣接する他の１組のＢＬＴ線及びＢＬＢ線をそれぞれＬＩＯＴ＿１線及びＬＩＯＢ＿１線に接続する。

第８の素子レイアウト領域４８に設けられたＣＳ−Ｄｒｉｖ．（ＯＤ）６１は、ＶＯＤ線とＰＣＳ線との間に接続されたＭＯＳにより構成され、ＳＡＰ１Ｂ信号を入力し、ＶＯＤ線をＰＣＳ線に接続する。ＣＳ−Ｄｒｉｖ．（ＯＤ）６１は、Ｓ．Ａ．の駆動初期状態において最終的な増幅電圧よりも大きいオーバー・ドライブ電位をＶＯＤ線からＰｃｈＳ．Ａ．５５のソース・ノードにつながるＰＣＳ線に与えることによりセンス・アンプの動作を安定化する。

ＣＳ−Ｄｒｉｖ．（Ｒｅｓｔｏｒ）６３は、ＶＡＲＹ線とＰＣＳ線との間に接続されたＭＯＳにより構成され、ＭＯＳのゲートからＳＡＰ２Ｔ信号を入力し、ＶＡＲＹ線の電位をＰＣＳ線に与える。ＣＳ−Ｄｒｉｖ．（ＧＮＤ）６５は、ＶＳＳＳＡ線とＮＣＳ線との間に接続されたＭＯＳにより構成され、ＭＯＳのゲートからＳＡＮＴ信号を入力し、ＶＳＳＳＡ線から供給されるグランド電位をＮＣＳ線に与える。

２つのＬＩ／Ｏ−ＥＱ６４は、ＣＳＥＱＴ線からＣＳＥＱＴ信号を入力し、ＬＩＯＴ＿０線及びＬＩＯＢ＿０線の電位をＶＢＬＰ線から供給されるプリチャージ電位に揃えるとともに、ＬＩＯＴ＿１線及びＬＩＯＢ＿１線の電位をＶＢＬＰ線から供給されるプリチャージ電位に揃える。ＣＳ−ＥＱ６２は、ＣＳＥＱＴ線からＣＳＥＱＴ信号を入力し、ＮＣＳ線及びＰＣＳ線の電位をＶＢＬＰ線から供給されるプリチャージ電位に揃える。

図８の回路図にしめすように、ＳＷＤ領域３３に設けられたＳＷＤ−Ｄｒｉｖ．（０〜ｍ）７０は、それぞれ第１のＭＯＳ９１と第２のＭＯＳ９２と第３のＭＯＳ９３とを有しており、ＳＷＬ０〜ｍ線を選択的に起動させる。第１のＭＯＳ９１及び第２のＭＯＳ９２により構成されるＣＭＯＳインバータは、ＦＸＴ０〜ｍ信号により電源電位を与えられたときにＭＷＬ信号による選択をＳＷＬ０〜ｍ側に伝達する。第３のＭＯＳ９３は、ＦＸＢ０〜ｍ信号を入力してＣＭＯＳインバータの出力を選択的にＳＷＬ０〜ｍに伝達する。

図９の回路図に示すように、クロス領域３４の中央に設けられたＩ／Ｏ−Ｓｗｉｔｃｈ７１は、ＣＳＥＱＢ信号を入力し、ローカルなデータ線であるＬＩＯＴ＿０線とＬＩＯＢ＿０線とＬＩＯＴ＿１線とＬＩＯＢ＿１線とを、それぞれ、メインのデータ線であるＭＩＯＴ＿０線とＭＩＯＢ＿０線とＭＩＯＴ＿１線とＭＩＯＢ＿１線とに接続する。ＭＩＯＴ＿０線とＭＩＯＢ＿０線とＭＩＯＴ＿１線とＭＩＯＢ＿１線とは、それぞれ、ビット線から読み出された信号を周辺回路に伝達する。Ｓ．Ａ．−ＡｃｔＤｒｉｖ．７２は、ＳＡＰ１Ｔ信号を入力し、ＣＳ−Ｄｒｉｖ．（ＯＤ）６１を動作させるＳＡＰ１Ｂ信号を出力するとともに、ＳＡＮＢ信号を入力し、ＣＳ−Ｄｒｉｖ．（ＧＮＤ）６５を動作させるＳＡＮＴ信号を出力する。

クロス領域３４の第１の素子レイアウト領域４１側に設けられたＢＬＥＱ−Ｄｒｉｖ．７３は、ＢＬＥＱ０Ｂ信号を入力し、第１の素子レイアウト領域４１に設けられたＢＬＥＱ５１を動作させるＢＬＥＱ０Ｔ信号をＢＬＥＱ０Ｔ線に出力する。ＳＨＲ−Ｄｒｉｖ．７４は、ＳＨＴ０Ｔ信号を入力し、第２の素子レイアウト領域４２に設けられたＳＨＲ５２を動作させるＳＨＲ０Ｂ信号をＳＨＲ０Ｂ線に出力する。ＦＸ−Ｄｒｉｖ．７５は、ＦＸＢ０信号を入力し、ＳＷＤ領域３３に設けられたＳＷＤ-Ｄｒｉｖ．（０）７０を動作させるＦＸＴ０信号を出力する。

クロス領域３４の第７の素子レイアウト領域４７側に設けられたＢＬＥＱ−Ｄｒｉｖ．７６は、ＢＬＥＱ１Ｂ信号を入力し、第７の素子レイアウト領域４７に設けられたＢＬＥＱ５７を動作させるＢＬＥＱ１Ｔ信号をＢＬＥＱ１Ｔ線に出力する。ＳＨＲ−Ｄｒｉｖ．７７は、ＳＨＴ１Ｔ信号を入力し、第６の素子レイアウト領域４６に設けられたＳＨＲ５６を動作させるＳＨＲ１Ｂ信号をＳＨＲ１Ｂ線に出力する。ＦＸ−Ｄｒｉｖ．７８は、ＦＸＢ１信号を入力し、ＳＷＤ領域３３に設けられたＳＷＤ-ＤＲＩＶ．（１）７０を動作させるＦＸＴ１信号を出力する。

なお、図１１に示すように、第８の素子レイアウト領域４８に設けられる半導体素子は、図６に示すクロス領域３４内に設けられていた他の半導体素子であってもよい。また、図１２に示すように、第８の素子レイアウト領域４８に設けられる半導体素子には、同じ半導体素子が複数個含まれていてもよい。同じ半導体素子を複数個設けることにより、ＬＩＯＴ＿０線、ＬＩＯＢ＿０線、ＬＩＯＴ＿１線、ＬＩＯＢ＿１線、ＮＣＳ線、及び、ＰＣＳ線の負荷をさらに低減することができる。すなわち、Ｓ．Ａ．領域３２のＷＬ方向に同じ半導体素子が複数設けられることにより、ＷＬ方向における配線上の特性ばらつきを低減することができる。第８の素子レイアウト領域４８に設けられる半導体素子は、拡散層上のコンタクトの数が制限されることから、コンタクト数が少なくても特性に余裕のある半導体素子であることが好ましい。

第２の実施形態では、図１３の平面図に示すようにＳＷＤ領域３３内に、第９〜第１３の素子レイアウト領域１０９〜１１３が設けられている。第９〜第１２の素子レイアウト領域１０９〜１１２は、それぞれＢＬ方向に延びた形状を有し、ＢＬ方向に整列した半導体素子を有する。第９〜第１２の素子レイアウト領域１０９〜１１２は、ＷＬ方向に順に並んでおり、第１３の素子レイアウト領域１１３は、第９の素子レイアウト領域１０９と第１０の素子レイアウト領域１１０との間に設けられている。

第９の素子レイアウト領域１０９には図８に示す第１のＭＯＳ９１が設けられている。第１０の素子レイアウト領域１１０及び第１２の素子レイアウト領域１１２には、第２のＭＯＳ９２が設けられている。第１１の素子レイアウト領域１１１には、第３のＭＯＳ９３が設けられている。第１３の素子レイアウト領域１１３には、図６に示すＳ．Ａ．領域３２の第８の素子レイアウト領域４８内に設けられた半導体素子、又は、クロス領域３４内に設けられた半導体素子を配置する。この場合、第１〜第３の配線群８１〜８３の方向を９０°回転させる。すなわち、Ｓ．Ａ．領域３２内でＷＬ方向に延びた第８の素子レイアウト領域４８を、ＳＷＤ領域３３内でＢＬ方向に設けることができる。なお、第１３の素子レイアウト領域１１３には、第１〜第３のＭＯＳ９１〜９３以外であれば他の半導体素子を配置してもよい。

第３の実施形態では、図１４に示すようにＹ−ＤＥＣ領域２５内に、第１の実施形態の第８の素子レイアウト領域４８に対応する第１４の素子レイアウト領域１１４が設けられている。半導体素子を構成するＭＯＳ及び第１〜第３の配線群８１〜８３の構成は、図１０に示される第１の実施形態と同様である。Ｙ−ＤＥＣ領域２５に設けられる素子は、従来デコーダ・クロス領域２６に設けられていた半導体素子であることが好ましい。具体的には、Ｙ−ＤＥＣ領域２５内にＷＬ方向に設けられた他の素子に共通の機能をもつ半導体素子であることが好ましい。なお、Ｘ−ＤＥＣ領域２４内に、第２の実施形態の第１３のレイアウト領域に対応する第１５の素子レイアウト領域１１５が設けられていてもよい。半導体素子を構成するＭＯＳ及び第１〜第３の配線群８１〜８３の構成は、図１３に示される第２の実施形態と同様である。

なお、上記実施形態の他にも、サブＭＡＴ領域３１又は中区画ＭＡＴ領域２３のようなメモリ・アレイ領域の周辺に設けられたＳ．Ａ．領域３２、Ｘ−ＤＥＣ領域２４、又は、Ｙ−ＤＥＣ領域２５のような回路領域を有する各種半導体記憶装置において種々の変形が可能である。

本実施形態の半導体記憶装置内部の平面図である。 図１の半導体記憶装置の断面図である。 図１に示された大区画メモリ領域の平面図である。 図３に示された中区画メモリ領域の部分的な平面図である。 図４に示されたＭＡＴ領域内の部分的な回路図である。 図４に示されたＳ．Ａ．領域及び周辺領域の平面図である。 図６に示されたＳ．Ａ．領域内の部分的な回路図である。 図６に示されたＳＷＤ領域内の部分的な回路図である。 図６に示されたクロス領域内の部分的な回路図である。 図６に示されたＳ．Ａ．領域内の部分的な配線図である。 他の構成をもつＳ．Ａ．領域の平面図である。 さらに他の構成を持つＳ．Ａ．領域の平面図である。 図６に示されたＳＷＤ領域内の部分的な配線図である。 図３に示された中区画メモリ領域及び周辺領域の平面図である。

符号の説明

１；半導体記憶装置、１０；半導体素子層、１１〜１４；第１〜４の配線層、
２０；大区画アレイ領域、２１；周辺回路領域、２３；中区画アレイ領域、
２４；Ｘ−ＤＥＣ領域、２５；Ｙ−ＤＥＣ領域、２６；デコーダ・クロス領域、
３１；ＭＡＴ領域、３２；Ｓ．Ａ．領域、３３；ＳＷＤ領域、３４；クロス領域、
４１〜４８；第１〜第８の素子レイアウト領域、５１；ＢＬＥＱ、５２；ＳＨＲ、
５３；Ｙ−Ｓｗｉｔｃｈ、５４；ＮｃｈＳ．Ａ．、５５；ＰｃｈＳ．Ａ．、
５６；ＳＨＲ、５７；ＢＬＥＱ、６１；ＣＳ−Ｄｒｉｖ．（ＯＤ）、６２；ＣＳ−ＥＱ、
６３；ＣＳ−Ｄｒｉｖ．（Ｒｅｓｔｏｒｅ）、６４；ＬＩ／Ｏ−ＥＱ、
６５；ＣＳ−Ｄｒｉｖ．（ＧＮＤ）、７０；ＳＷＤ−Ｄｒｉｖ．（０〜ｍ）、
７１；Ｉ／Ｏ−Ｓｗｉｔｃｈ、７２；Ｓ．Ａ．−ＡｃｔＤｒｉｖ．、
７３；ＢＬＥＱ−Ｄｒｉｖ．、７４；ＳＨＲ−Ｄｒｉｖ．、７５；ＦＸ−Ｄｒｉｖ．、
７６；ＢＬＥＱ−Ｄｒｉｖ．、７７；ＳＨＲ−Ｄｒｉｖ．、７８；ＦＸ−Ｄｒｉｖ．、
８１〜８３；第１〜第３の配線群、８４；ＭＯＳ、８５；ゲート電極、８６；分割配線、
９１；第１のＭＯＳ、９２；第２のＭＯＳ、９３；第３のＭＯＳ、
１０９〜１１３；第９〜第１３の素子レイアウト領域、
１１４；第１４の素子レイアウト領域、１１５；第１５の素子レイアウト領域。

Claims (8)

1. メモリ・アレイ領域と、
   前記メモリ・アレイ領域に対して第１の方向に設けられた回路領域と、を備え、
   前記回路領域は、第１の素子レイアウト領域と、前記第１の素子レイアウト領域に対して前記第１の方向に設けられた第２の素子レイアウト領域とを含み、
   前記第１の素子レイアウト領域は、前記第１の方向と直交する第２の方向に配列され、互いに異なる機能を有する第１及び第２の回路を含み、
   前記第２の素子レイアウト領域は、前記第２の方向に配列され、互いに同じ機能を有する複数の第３の回路を含む、
   半導体記憶装置。
2. 前記第２の方向に延在し、前記第１の回路に電気的に接続された第１の分割配線と、
   前記第２の方向に延在し、前記第２の回路に電気的に接続された第２の分割配線と、をさらに備え、
   前記第２の分割配線は、前記第１の分割配線から分離されている、請求項１の半導体記憶装置。
3. 前記第１の分割配線と前記第２の分割配線とは、同一直線上において前記第２の方向に並んで形成されている、請求項２の半導体記憶装置。
4. 前記回路領域はセンス・アンプ領域である、請求項１から請求項３のいずれかの半導体記憶装置。
5. 前記回路領域はサブ・ワード領域である、請求項１から請求項３のいずれかの半導体記憶装置。
6. 前記回路領域はＸデコーダ領域である、請求項１から請求項３のいずれかの半導体記憶装置。
7. 前記回路領域はＹデコーダ領域である、請求項１から請求項３のいずれかの半導体記憶装置。
8. 前記第１の分割配線に電気的に接続され、第１の電圧を前記第１の回路に供給する第１の配線と、
   前記第２の分割配線に電気的に接続され、第２の電圧を前記第２の回路に供給する、前記第１の配線とは異なる第２の配線と、
   をさらに備える、請求項２の半導体記憶装置。

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