JP2013131615A - 半導体装置 - Google Patents

Abstract

【課題】電源配線がメインＩＯ線と同一配線層に設けられる場合において、電源配線の配線領域を広く確保する。
【解決手段】 半導体装置は、メモリセルがマトリックス配置されてなるメモリマットと、メモリマットとＹ方向に隣接するセンスアンプ領域に設けられた複数のセンスアンプと、第１配線層においてＹ方向に延びる複数のカラム選択線と、第２配線層においてＹ方向と直交するＸ方向に延びるローカルＩＯ線と、少なくともセンスアンプ領域ＳＡＡでは第３配線層に設けられたＹ方向に延びる複数のメインＩＯ線と、複数のメインＩＯ線と共に第３配線層に設けられたＹ方向に延びる電源配線とを備え、複数のメインＩＯ線は、メモリマットＭＡＴにおいて第３配線層から第１配線層に移設され、これによって第３配線層に形成された空きスペースに電源配線の一部が設けられている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、同一配線層内にメインＩＯ線と電源配線とがレイアウトされた構造を有する半導体装置に関するものである。

半導体装置の一つとしてＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が広く知られている。ＳＤＲＡＭはコントローラより供給されるクロック信号に同期してデータを入出力する同期式メモリであり、より高速なクロック信号を使用することによってデータ転送レートを高めることが可能である。

ＳＤＲＡＭのメモリコアはあくまでアナログ動作である。メモリセルから読み出されたきわめて微弱な電荷は、センスアンプによって増幅された後、階層的に構築されたＩＯラインシステムを経由して周辺回路領域へ伝達される。このため、データ転送レートを高めるためには、単にクロック周波数を高めてメモリスピードを上げるだけでなく、メモリセルから読み出されたデータをより高速に周辺回路領域に伝達させる必要がある。

階層的に構築されたＩＯラインシステムとしては、リードデータをメモリ領域内で伝達するためのローカルＩＯ線と、リードデータをメモリ領域から周辺回路領域に伝達するためのメインＩＯ線とを備えたものが一般的である。このうち、メインＩＯ線の配線長は例えば数ミリメータと非常に長いケースがある。ローカルＩＯ線はサブアンプを介してメインＩＯ線に接続され、ローカルＩＯ線上のデータはサブアンプにより増幅されてメインＩＯ線に伝達される。

そのほかにも、ＳＤＲＡＭはカラム選択線や電源配線などの各種配線を有している。カラム選択線は、カラムデコーダ領域に設けられたカラムデコーダに接続されており、メモリセルアレイ領域の上を通り抜けてレイアウトされ、多数のカラムスイッチを制御する。カラム選択線がアクティブのとき、ビット線はセンスアンプ内のカラムスイッチを介してローカルＩＯ線に接続される。

これらの配線はＸ方向に延びるものとＹ方向に延びるものに大別され、両者を同一平面上に配線することは困難であることから、複数の配線層によって多層化し、効率的な配線レイアウトを行っている。具体的には、セルトランジスタやセルキャパシタが形成されたメモリセルアレイ領域の上層には下から上に向かって順に第１〜第３配線層が設けられており、これらの配線層にローカル／メインＩＯ線、カラム選択線、各種電源配線等が設けられている。好ましくは、上層ほど配線抵抗が低いことから、電源配線や、配線距離の長いメインＩＯ線をより上層の配線層にレイアウトする。例えば、第１配線層にカラム選択線、第２配線層にローカルＩＯ線、第３配線層にメインＩＯ線及び各種電源配線が設けられる。

特許文献１には、メモリセルアレイ上を第３金属配線層の配線を用いて垂直入出力線（メインＩＯ線）を引き回す構造が開示されている。また、特許文献２には、センスアンプ内の一部の配線がＹ選択線（カラム選択線）と同一配線層にレイアウトされた構成が開示されている。

特開２０００−０４９０３５号公報 特開平６−６８６６７号公報

メモリセルを高集積化すると、ローカルＩＯ線及びメインＩＯ線の配線密度も増加する。たとえば、ローカルＩＯ線の割り当てを３マット単位から１．５マット単位に変更すると、ローカルＩＯ線の本数は２倍となり、ローカルＩＯ線との接続に必要なメインＩＯ線の本数も２倍となる。このように本数が増加したメインＩＯ線を従来通りの方法でレイアウトすると、メモリマット内の配線スペースがメインＩＯ線の配線領域により広く占有され、電源配線領域が少なくなってしまう。

電源配線はできるだけ低抵抗であることが好ましく、そのためには低抵抗な配線材料を用いると共に配線幅を広く設計する必要がある。しかし、電源配線領域が少なくなると配線幅が狭くなり、これによりメモリセルアレイ内の電源抵抗が上昇し、動作マージンの低下などを招くという問題がある。

本発明の一側面による半導体装置は、複数のメモリセルを含むメモリマットと、前記メモリセルから読み出されたデータを増幅するセンスアンプと、前記センスアンプによって増幅されたデータをさらに増幅するメインアンプと、前記メモリマット上及び前記センスアンプが形成されたセンスアンプ領域上を第１の方向に延在して設けられ、前記センスアンプと前記メインアンプとを接続するメインＩＯ線と、電源配線とを備え、前記メインＩＯ線は第１及び第２の部分を含み、前記メインＩＯ線の前記第１の部分は、前記メモリマット上において第１配線層にレイアウトされ、前記メインＩＯ線の前記第２の部分は、前記センスアンプ上において前記第１配線層とは異なる第３配線層にレイアウトされ、前記電源配線は、前記メインＩＯ線の前記第１の部分と平面視で重なる位置において、前記第３配線層にレイアウトされていることを特徴とする。

本発明の他の側面による半導体装置は、メモリセルが第１の方向及び前記第１の方向と交差する第２の方向にマトリックス配置されてなるメモリマットと、前記メモリマットと前記第１の方向に隣接するセンスアンプ領域に設けられた複数のセンスアンプと、第１配線層において前記第１の方向に延びる複数のカラム選択線と、第２配線層において前記第２の方向に延びるローカルＩＯ線と、少なくとも前記センスアンプ領域上において第３配線層に設けられた前記第１の方向に延びる複数のメインＩＯ線と、前記第３配線層に設けられた前記第１の方向に延びる電源配線とを備え、前記複数のメインＩＯ線は、前記メモリマット上においては第１配線層に設けられており、前記メモリマット上に設けられた前記複数のメインＩＯ線と平面視で重なる所定の位置に前記電源配線の一部が設けられていることを特徴とする。

本発明によれば、第３配線層が多数本のメインＩＯ線によって広く占有されることがないので、第３配線層において電源配線領域を広く確保することができる。

図１は、本発明の好ましい実施形態による半導体装置の構成を示す略平面図である。 図２は、メモリセルアレイ領域の一部を拡大して示す略平面図である。 図３は、メモリセルアレイ領域の一部をさらに拡大して示す略平面図である。 図４は、ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢとメインＩＯ線ＭＩＯＴ，ＭＩＯＢとの関係の一例を模式的に示す平面図である。 図５は、第３配線層のメインＩＯ線ＭＩＯＴ，ＭＩＯＢのレイアウトを模式的に示す平面図である。 図６は、第３配線層の具体的なレイアウトを示す略平面図である。 図７は、メモリマットＭＡＴ上における第１配線層の具体的なレイアウトの一例を示す略平面図である。 図８は、第１配線層のレイアウトの他の例を示す略平面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置の構成を示す略平面図である。本実施形態は本発明をＤＲＡＭに適用した一例であるが、本発明はＤＲＡＭへの適用に限定されるものではない。

図１に示す半導体装置は、４つのメモリバンクＢＫ０〜ＢＫ３が形成されたメモリ領域ＭＡと、メモリ領域ＭＡのＹ方向両側に位置する周辺回路領域とを含む半導体チップによって構成されている。

周辺回路領域には半導体チップの周縁部に沿って配置されたパッドエリアＰＡＤを含む第１周辺回路領域ＰＳＩＤＥと、第１周辺回路領域ＰＳＩＤＥとは反対側の半導体チップの周縁部に沿って配置されたパッドエリアＰＡＤを含む第２周辺回路領域ＦＳＩＤＥとが含まれている。多くのＤＲＡＭにおいては、半導体チップの中央にパッドエリアが設けられているが、データＩＯピンの数が多い場合（例えば３２ピン）には、半導体チップの中央にパッドエリアを設けることが困難となる。このような場合、図示のように、半導体チップの周縁部に複数のパッドエリアが設けられる。

第１周辺回路領域ＰＳＩＤＥには、パッドエリアＰＡＤに設けられたデータＩＯピンにリードデータを出力するための出力バッファや、当該データＩＯピンを介して供給されたライトデータを受け付ける入力レシーバなどが形成されている。第２周辺回路領域ＦＳＩＤＥには、パッドエリアＰＡＤに設けられたアドレスピンを介して入力されたアドレスを受け付ける入力レシーバや、該アドレスをラッチするアドレスラッチ回路などが形成されている。

メモリ領域ＭＡは、第１周辺回路領域ＰＳＩＤＥと第２周辺回路領域ＦＳＩＤＥとの間に配置されている。メモリ領域ＭＡに形成されたメモリバンクＢＫ０〜ＢＫ３は、第１周辺回路領域ＰＳＩＤＥと第２周辺回路領域ＦＳＩＤＥとを結ぶ方向（Ｙ方向）に沿って順番に配列されている。

メモリ領域ＭＡ内に設けられたメモリバンクＢＫ０〜ＢＫ３の各々は、メモリセルアレイ領域ＡＲＹと、メモリセルアレイ領域ＡＲＹとＸ方向（Ｙ方向と直交する方向）に隣接して設けられたロウデコーダＸＤＥＣを含むロウデコーダ領域と、メモリセルアレイ領域ＡＲＹとＹ方向に隣接して設けられたカラムデコーダＹＤＥＣを含むカラムデコーダ領域と、カラムデコーダ領域とＹ方向に隣接して設けられた複数のメインアンプＡＭＰを含むメインアンプ領域とを備えている。

図２は、メモリセルアレイ領域ＡＲＹの一部を拡大して示す略平面図である。

図２に示すように、メモリセルアレイ領域ＡＲＹはマトリックス状に配置された多数のメモリマットＭＡＴを有している。メモリマットとは、後述するサブワード線及びビット線が延在する範囲である。Ｘ方向に隣り合う２つのメモリマットＭＡＴ間には、サブワードドライバ領域ＳＷが設けられている。一方、Ｙ方向に隣り合う２つのメモリマットＭＡＴ間には、センスアンプ領域ＳＡＡが設けられている。

また、Ｙ方向に延在するサブワードドライバ領域ＳＷの列と、Ｘ方向に延在するセンスアンプ領域ＳＡＡの列とが交差する領域には、サブワードクロス領域ＳＸが設けられている。サブワードクロス領域ＳＸには後述するメインＩＯ線を駆動するサブアンプなどが配置される。

図３は、メモリセルアレイ領域ＡＲＹの一部をさらに拡大して示す略平面図である。

図３に示すように、メモリセルアレイ領域ＡＲＹ内には、Ｘ方向に延びるローカルＩＯ線ＬＩＯＴ，ＬＩＯＢと、Ｙ方向に延びるメインＩＯ線ＭＩＯＴ，ＭＩＯＢが設けられている。ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢ及びメインＩＯ線ＭＩＯＴ，ＭＩＯＢは、階層的に構築されたＩＯ線である。

ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢは、メモリセルＭＣから読み出されたリードデータをメモリ領域内で伝達するために用いられる。ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢは、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩＯ線である。ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢは、センスアンプ領域ＳＡＡ及びサブワードクロス領域ＳＸ上においてＸ方向にレイアウトされている。

メインＩＯ線ＭＩＯＴ，ＭＩＯＢは、リードデータをメモリセルアレイ領域ＡＲＹからメインアンプＡＭＰに伝達するために用いられる。メインＩＯ線ＭＩＯＴ，ＭＩＯＢもまた、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩＯ線である。メインＩＯ線ＭＩＯＴ，ＭＩＯＢは、メモリセルアレイ領域ＡＲＹ及びセンスアンプ領域ＳＡＡ上においてＹ方向にレイアウトされている。Ｙ方向に延びる多数のメインＩＯ線ＭＩＯＴ，ＭＩＯＢは平行に設けられ、メインアンプ領域に設けられたメインアンプＡＭＰに接続されている。

メモリマットＭＡＴ内には、サブワード線ＳＷＬとビット線ＢＬＴ又はＢＬＢとの交点にメモリセルＭＣが配置されている。メモリセルＭＣは、対応するビット線ＢＬＴ又はＢＬＢとプレート配線（例えばグランド配線）との間にセルトランジスタＴｒとセルキャパシタＣとが直列に接続された構成を有している。セルトランジスタＴｒはＮチャネル型ＭＯＳトランジスタからなり、そのゲート電極は対応するサブワード線ＳＷＬに接続されている。

サブワードドライバ領域ＳＷには、多数のサブワードドライバＳＷＤが設けられている。各サブワードドライバＳＷＤは、ロウアドレスに基づいて、対応するサブワード線ＳＷＬをそれぞれ駆動する。

また、サブワードドライバＳＷＤにはメインワード線ＭＷＬ及びワードドライバ選択線ＦＸＢが接続されている。一つのサブワードドライバＳＷＤ上には８本のワードドライバ選択線ＦＸＢが配線され、一本のメインワード線ＭＷＬで選択される４個のサブワードドライバＳＷＤのうち、一対のワードドライバ選択線ＦＸＢによっていずれか１個を選択することによって１本のサブワード線ＳＷＬが活性化される。

センスアンプ領域ＳＡＡには、多数のセンスアンプＳＡ、イコライズ回路ＥＱ及びカラムスイッチＹＳＷが設けられている。各センスアンプＳＡ及び各イコライズ回路ＥＱは、対応するビット線対ＢＬＴ，ＢＬＢに接続されている。センスアンプＳＡはこれらのビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、イコライズ回路ＥＱはビット線対ＢＬＴ，ＢＬＢを同電位にイコライズする。センスアンプＳＡによって増幅されたリードデータは、まずローカルＩＯ線ＬＩＯＴ，ＬＩＯＢに伝達され、そこからさらにメインＩＯ線ＭＩＯＴ，ＭＩＯＢに伝達される。

カラムスイッチＹＳＷは、対応するセンスアンプＳＡとローカルＩＯ線ＬＩＯＴ，ＬＩＯＢとの間に設けられており、対応するカラム選択線ＹＳＬがハイレベルに活性化することで両者を接続する。カラム選択線ＹＳＬの一端はカラムデコーダＹＤＥＣに接続されており、カラム選択線ＹＳＬはカラムアドレスに基づいて活性化する。特に限定されないが、本実施形態においては１つのメモリマットＭＡＴ上に８８本のカラム選択線ＹＳＬがレイアウトされている。

サブワードクロス領域ＳＸには、複数のサブアンプＳＵＢが設けられている。サブアンプＳＵＢはサブワードクロス領域ＳＸごとに複数個設けられており、対応するメインＩＯ線ＭＩＯＴ，ＭＩＯＢを駆動する。各サブアンプＳＵＢの入力端は、対応するローカルＩＯ線ＬＩＯＴ，ＬＩＯＢ対に接続されており、各サブアンプＳＵＢの出力端は、対応するメインＩＯ線ＭＩＯＴ，ＭＩＯＢに接続されている。各サブアンプＳＵＢは、対応するローカルＩＯ線ＬＩＯＴ，ＬＩＯＢ上のデータに基づいて、メインＩＯ線ＭＩＯＴ，ＭＩＯＢをそれぞれ駆動する。

上述の通り、メインＩＯ線ＭＩＯＴ，ＭＩＯＢはメモリマットＭＡＴを横断するように設けられている。そして、各メインＩＯ線ＭＩＯＴ，ＭＩＯＢの一端はメインアンプ領域に設けられたメインアンプＡＭＰに接続されている。これにより、センスアンプＳＡで読み出したデータはローカルＩＯ線ＬＩＯＴ，ＬＩＯＢを介してサブアンプＳＵＢに転送され、さらにメインＩＯ線ＭＩＯＴ，ＭＩＯＢを介してメインアンプＡＭＰに送られる。メインアンプＡＭＰは、メインＩＯ線ＭＩＯＴ，ＭＩＯＢを介して供給されるデータをさらに増幅する。

以上の回路構成を有する半導体装置は、半導体基板上にメモリセルトランジスタ層、セルキャパシタ層、複数の配線層等を順に形成する周知の半導体プロセスにより作製される。本実施形態においては、複数の配線層として、主としてＹ方向に延びるカラム選択線ＹＳＬが配線される第１配線層、主としてＸ方向に延びるメインワード線ＭＷＬ及びローカルＩＯ線ＬＩＯＴ，ＬＩＯＢが配線される第２配線層、主としてＹ方向に延びるメインＩＯ線及び各種電源配線が配線される第３配線層が、半導体基板側からこの順で設けられている。

図４は、ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢとメインＩＯ線ＭＩＯＴ，ＭＩＯＢとの関係の一例を模式的に示す平面図である。

図４に示す例では、センスアンプ領域ＳＡＡ内に４対のローカルＩＯ線ＬＩＯＴ，ＬＩＯＢが設けられている。したがって、合計８本のローカルＩＯ線ＬＩＯＴ，ＬＩＯＢがセンスアンプ領域ＳＡＡ内に設けられている。ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢは第２配線層に設けられている。本例においては、各ローカルＩＯ線のＸ方向における長さがメモリマットＭＡＴの長さの約１．５倍である。このことは、各ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢの割り当てが１．５マット単位であることを意味する。これら４対のローカルＩＯ線ＬＩＯＴ，ＬＩＯＢのうち、３対はＸ方向における一方の側に配置された３台のサブアンプＳＵＢを介してそれぞれ対応するメインＩＯ線ＭＩＯＴ，ＭＩＯＢに接続され、残りの１対はＸ方向における他方の側に配置された１台のサブアンプＳＵＢを介して対応するメインＩＯ線ＭＩＯＴ，ＭＩＯＢに接続される。さらに、本実施形態においてはオープンビット線方式が採用されているため、各メモリマットＭＡＴからみてＹ方向における両側のセンスアンプ領域ＳＡＡに配置されたセンスアンプＳＡが同時に選択される。このため、選択された１つのメモリマットＭＡＴからは、合計８対（＝１６本）のローカルＩＯ線ＬＩＯＴ，ＬＩＯＢと、合計８対（＝１６本）のメインＩＯ線ＭＩＯＴ，ＭＩＯＢを介してデータが読み出される。つまり、１．５マット当たり、１６本のメインＩＯ線ＭＩＯＴ，ＭＩＯＢを割り当てる必要がある。

これに対し、ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢをたとえば３マット単位で設けた場合、各サブワードクロス領域ＳＸには、２個のサブアンプＳＵＢを設ければよい。この場合、３マット当たり、１６本のメインＩＯ線ＭＩＯＴ，ＭＩＯＢを割り当てればよく、メインＩＯ線ＭＩＯＴ，ＭＩＯＢの配線密度は低下する。このように、ローカルＩＯ線ＬＩＯＴ，ＬＩＯＢの配線長を短縮化するとメインＩＯ線ＭＩＯＴ，ＭＩＯＢの配線密度が増加する。このため、メインＩＯ線ＭＩＯＴ，ＭＩＯＢと同一配線層に割り当てる電源配線領域を圧迫するという問題がある。そこで以下に示すように、本発明ではメインＩＯ線の一部を電源配線領域が形成される配線層とは異なる配線層に移動させることによってこの問題を解決する。

図５は、第３配線層のメインＩＯ線ＭＩＯＴ，ＭＩＯＢのレイアウトを模式的に示す平面図である。

図５に示すように、メインＩＯ線ＭＩＯＴ，ＭＩＯＢはメモリセルアレイ領域ＡＲＹ内をＹ方向に延び、少なくともセンスアンプ領域ＳＡＡ上においては第３配線層に設けられている。しかし、メモリマットＭＡＴ上においては、第３配線層ではなく大部分が第１配線層に設けられている。図５において、メインＩＯ線ＭＩＯＴ，ＭＩＯＢの破線部分は、当該部分が第１配線層に移された部分であることを示している。第３配線層のメインＩＯ線と第１配線層のメインＩＯ線との間の電気的接続には、両者の間の層間絶縁膜を貫通するコンタクトプラグが用いられる。このように、メモリマットＭＡＴ上のメインＩＯ線ＭＩＯＴ，ＭＩＯＢを第３配線層から第１配線層に移設することにより、メモリマットＭＡＴ上における第３配線層に空きスペースを作ることができる。したがって、詳述するように、この空きスペースを電源配線のスペースとして使用することができる。

図６は、第３配線層の具体的なレイアウトを示す略平面図である。

図６に示すように、第３配線層のメインＩＯ線ＭＩＯＴ，ＭＩＯＢは、所定のメモリマットＭＡＴ上及び所定のセンスアンプ領域ＳＡＡ上にそれぞれ６本ずつ、合計１２本設けられている。このうち、６本のメインＩＯ線ＭＩＯＴは、Ｘ方向における一方の側に配置されたサブアンプＳＵＢに接続され、残りの６本のメインＩＯ線ＭＩＯＢは、Ｘ方向における他方の側に配置されたサブアンプＳＵＢに接続される。図６では、これら６本のメインＩＯ線ＭＩＯＴ，ＭＩＯＢがレイアウトされたエリアを配線領域Ｓ１と表記している。２つの配線領域Ｓ１間のスペースは通常の電源配線領域Ｓ２として使用される。電源としては、オーバードライブ電位ＶＯＤ、昇圧電位ＶＰＰ、アレイ電位ＶＡＲＹ、負電位ＶＢＢ、プリチャージ電位ＶＢＬＰ等を挙げることができる。

メインＩＯ線ＭＩＯＴ，ＭＩＯＢは、センスアンプ領域ＳＡＡにおいては第３配線層に設けられているが、メモリマットＭＡＴにおいては第１配線層に設けられている。第１配線層に設けられたメインＩＯ線ＭＩＯＴ，ＭＩＯＢと、第３配線層に設けられたメインＩＯ線ＭＩＯＴ，ＭＩＯＢとは、コンタクトプラグＣＰ１を介して接続されている。コンタクトプラグＣＰ２は、メインＩＯ線ＭＩＯＴ，ＭＩＯＢとサブアンプＳＵＢの電気的接続に用いられる。メインＩＯ線ＭＩＯＴ，ＭＩＯＢとサブアンプＳＵＢとの接続は、第２配線層に設けられたＸ方向の配線によって行われる。

配線領域Ｓ１に設けられたメインＩＯ線ＭＩＯＴ，ＭＩＯＢのうち、メモリマットＭＡＴ上に位置する部分を第１配線層に移設することで第３配線層に得られた空きスペースは外部電源電位ＶＳＳの電源配線ＳＳＬを配線するための領域として使用される。この部分の電源配線ＳＳＬは、空きスペースの幅方向（Ｘ方向）の全体にわたって広く形成された非常に太い配線である。

外部電源電位ＶＳＳの電源配線ＳＳＬはＹ方向に沿って一様に太いことが好ましいが、センスアンプ領域ＳＡＡにおいては第３配線層にメインＩＯ線ＭＩＯＴ，ＭＩＯＢが存在するので、センスアンプ領域ＳＡＡ上においては線幅の細い複数の配線ＳＳＬ２がメインＩＯ線ＭＩＯＴ，ＭＩＯＢを避けて配線されている。換言すれば、メインＩＯ線ＭＩＯＴ，ＭＩＯＢがあるところでは、細い電源配線ＳＳＬ２とメインＩＯ線ＭＩＯＴ，ＭＩＯＢとが交互に配列されている。外部電源電位ＶＳＳの電源配線ＳＳＬをＹ方向に見るとき、電源配線ＳＳＬは、メインＩＯ線ＭＩＯＴ，ＭＩＯＢのあるところで線幅が実質的に細い配線部分ＳＳＬ２、メインＩＯ線ＭＩＯＴ，ＭＩＯＢのないところで線幅が太い配線部分ＳＳＬ１とを交互につないでなるものである。したがって、線幅が太い配線部分ＳＳＬ１は、第１配線層に形成されたメインＩＯ線と平面視で重なっていることになる。このように部分的に太い線幅の配線部分ＳＳＬ１を設けることにより、電源配線の抵抗を下げることができる。

図７は、メモリマットＭＡＴ上における第１配線層の具体的なレイアウトの一例を示す略平面図である。

図７に示すように、第１配線層には主としてＹ方向に延びる多数のカラム選択線ＹＳＬが設けられている。本実施形態において、カラム選択線ＹＳＬは、メインＩＯ線ＭＩＯＴ，ＭＩＯＢを避けるよう、メモリマットＭＡＴの幅方向の中央部から両側に向かってＸ方向のどちらか一方に寄せられ、これによりメモリマットＭＡＴの前記中央部寄りに生じた空きスペースにメインＩＯ線ＭＩＯＴ，ＭＩＯＢが配置される。

従来のカラム選択線ＹＳＬは、センスアンプ領域ＳＡＡから所定のピッチでＹ方向に延びる直線パターンであり、ピッチ変換されることなく真っ直ぐに延びていたが、これでは所望の位置にメインＩＯ線ＭＩＯＴ，ＭＩＯＢを配線することが難しい。そこで、カラム選択線ＹＳＬの配列ピッチを詰めてメインＩＯ線ＭＩＯＴ，ＭＩＯＢを形成すべき所望の位置に余白スペースを形成する。

メインＩＯ線ＭＩＯＴ，ＭＩＯＢは、平面視で、Ｘ方向の位置が変更されることなく平面的には直線的に配線されることが好ましい。したがって、第１配線層におけるメインＩＯ線ＭＩＯＴ，ＭＩＯＢのＸ座標は、第３配線層におけるメインＩＯ線ＭＩＯＴ，ＭＩＯＢのＸ座標と同じであることが好ましい。また、メモリマットＭＡＴ内において互いに隣接する２本のメインＩＯ線の間には、２本のカラム選択線ＹＳＬが配列されていることが好ましい。メインＩＯ線の配列ピッチが広ければ３本以上のカラム選択線ＹＳＬを配列してもよい。

一方のセンスアンプ領域ＳＡＡからＹ方向に延びるカラム選択線ＹＳＬは、メモリマットＭＡＴ内に進入してすぐに折れ曲がり、その後は真っ直ぐ進行し、反対側のセンスアンプ領域ＳＡＡに到達する直前で再び折れ曲がって元のＸ座標に戻る。こうして、カラム選択線ＹＳＬは折れ曲がりパターンを用いて、メインＩＯ線ＭＩＯＴ，ＭＩＯＢのレイアウト領域を迂回するように配線される。

図示のように、Ｙ方向に延びる第１配線層のメインＩＯ線ＭＩＯＴ，ＭＩＯＢはメモリマットＭＡＴ内で終端された線分パターンであるが、その両端はメモリマットＭＡＴ内に設けられたコンタクトプラグＣＰ１を介して第３配線層のメインＩＯ線ＭＩＯＴ，ＭＩＯＢに接続されている。以上の構成により、Ｙ方向に延びるメインＩＯ線ＭＩＯＴ，ＭＩＯＢはセンスアンプ領域ＳＡＡ上の第３配線層とメモリマットＭＡＴ上の第１配線層とを交互に行き来する一本の信号線となる。

第１配線層のセンスアンプ領域ＳＡＡにはセンスアンプＳＡ、イコライズ回路ＥＱ、カラムスイッチＹＳＷ等の構成に必要な各種配線パターンが存在して非常に込み合っており（図３のセンスアンプ領域ＳＡＡ内の破線ブロックＵ内を参照）、ほぼ設計基準限界でのレイアウトを行っているため、メインＩＯ線ＭＩＯＴ，ＭＩＯＢを引き回すスペースは存在しない。一方、第１配線層のメモリマットＭＡＴには、カラム選択線ＹＳＬしか存在しておらず、設計基準よりも余裕を持ったレイアウトとなっている。そこで、本発明では、センスアンプ領域ＳＡＡ上では従来通りメインＩＯ線ＭＩＯＴ，ＭＩＯＢを第３配線層にレイアウトし、メモリマットＭＡＴ上でのみ第１配線層にレイアウトする。そして、メインＩＯ線ＭＩＯＴ，ＭＩＯＢを第３配線層から第１配線層へ移設することによって生じた第３配線層の空きスペースを電源配線領域に割り当てる。したがって、電源抵抗を小さくすることができ、各キロブロックに対して安定した電圧供給が可能となる。

なお、ＬＰＤＤＲ３（Low-Power DDR 3）では、ＬＰＤＤＲ２（Low-Power DDR 2）と比較してプリフェッチ数が２倍となり、クロック周波数が同じであればアレイ内の動作周波数が半分となることから、カラム選択線ＹＳＬの負荷（隣接のカラム選択線との容量）が増加しても特に問題でなく、所望の特性を得ることができる。また、メインＩＯ線ＭＩＯＴ，ＭＩＯＢが第３配線層と第１配線層と何度も行き来するので、コンタクト抵抗の分だけメインＩＯ線の抵抗も増加するが、この点も、前述のようにアレイ内の動作周波数が半分となるので、特に問題にならない。

図８は、第１配線層のレイアウトの他の例を示す略平面図である。

図８に示す例では、メインＩＯ線ＭＩＯＴ，ＭＩＯＢがメモリマットＭＡＴの左右両側のより近くに配置されている。このようなメインＩＯ線ＭＩＯＴ，ＭＩＯＢを第１配線層にレイアウトするため、カラム選択線ＹＳＬは、メモリマットＭＡＴの幅方向の一方の片側から中央部に向かってラインが寄せられ、これによりメモリマットＭＡＴの前記一方の片側寄りに前記空きスペースが形成されている。

上記のように、メインＩＯ線ＭＩＯＴ，ＭＩＯＢは、第３配線層から第１配線層に移設される場合でも、Ｘ座標が変更されることなく平面的には直線的に配線されることが好ましい。したがって、第３配線層においてメインＩＯ線ＭＩＯＴ，ＭＩＯＢがメモリマットＭＡＴの両サイドに寄って配置されている場合には、第１の配線層においてもこれと平面的に同じ位置に配置することが好ましく、そのためには、カラム選択線ＹＳＬをメモリマットＭＡＴの中央に詰めてレイアウトする必要がある。しかし、メインＩＯ線ＭＩＯＴの左側やメインＩＯ線ＭＩＯＢの右側にはカラム選択線ＹＳＬがほとんど存在しないことから、それらよりもメモリマットＭＡＴの中央寄りに位置するカラム選択線ＹＳＬをより中央寄りに詰めてレイアウトし、空きスペースを確保する。

図８のレイアウトは、第１配線層におけるメインＩＯ線ＭＩＯＴ，ＭＩＯＢの長さが図７のレイアウトよりも短くなり、逆に第３配線層に配線されるＩＯ線ＭＩＯＴ，ＭＩＯＢの長さが図７のレイアウトよりも長くなるため、電源抵抗の観点からは図７のレイアウトのほうが有利である。しかし、メインＩＯ線ＭＩＯＴ，ＭＩＯＢをサブアンプＳＵＢに引き込むための配線の配線長を短くすることができるので、メインＩＯ線ＭＩＯＴ，ＭＩＯＢの負荷を軽減することができる。

以上説明したように、本実施形態による半導体装置は、従来構造において配線全体が第３配線層に設けられていたメインＩＯ線ＭＩＯＴ，ＭＩＯＢの一部を第１配線層に移設すると共に、第１配線層に設けられたカラム選択線ＹＳＬのメモリマットＭＡＴ内での配列ピッチを狭くすることで空きスペースを確保し、この空きスペースにメインＩＯ線ＭＩＯＴ，ＭＩＯＢの一部をレイアウトしたので、第３配線層が多数のメインＩＯ線ＭＩＯＴ，ＭＩＯＢにより広く占有され、これにより第３配線層の電源配線領域が狭められる問題を回避することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

ＡＭＰ メインアンプ
ＡＲＹ メモリセルアレイ領域
ＢＫ０-ＢＫ３ メモリバンク
ＢＬＴ，ＢＬＢ ビット線
ＣＰ１，ＣＰ２ コンタクトプラグ
ＥＱ イコライズ回路
ＦＳＩＤＥ 周辺回路領域
ＦＸ ワードドライバ選択線
ＬＩＯＴ，ＬＩＯＢ ローカルＩＯ線
ＭＩＯＴ，ＭＩＯＢ メインＩＯ線
ＭＡ メモリ領域
ＭＡＴ メモリマット
ＭＣ メモリセル
ＰＳＩＤＥ 周辺回路領域
Ｓ１ メインＩＯ線ＭＩＯＴ，ＭＩＯＢの配線領域
Ｓ２ 電源配線領域
ＳＡ センスアンプ
ＳＡＡ センスアンプ領域
ＳＳＬ 電源配線
ＳＳＬ１ 電源配線の第１配線部分
ＳＳＬ２ 電源配線の第２配線部分
ＳＵＢ サブアンプ
ＳＷ サブワードドライバ領域
ＳＷＤ サブワードドライバ
ＳＷＬ サブワード線
ＳＸ サブワードクロス領域
ＷＬ メインワード線
ＸＤＥＣ ロウデコーダ
ＹＤＥＣ カラムデコーダ
ＹＳＬ カラム選択線
ＹＳＷ カラムスイッチ

Claims (13)

1. 複数のメモリセルを含むメモリマットと、
   前記メモリセルから読み出されたデータを増幅するセンスアンプと、
   前記センスアンプによって増幅されたデータをさらに増幅するメインアンプと、
   前記メモリマット上及び前記センスアンプが形成されたセンスアンプ領域上を第１の方向に延在して設けられ、前記センスアンプと前記メインアンプとを接続するメインＩＯ線と、
   電源配線と、を備え、
   前記メインＩＯ線は第１及び第２の部分を含み、
   前記メインＩＯ線の前記第１の部分は、前記メモリマット上において第１配線層にレイアウトされ、
   前記メインＩＯ線の前記第２の部分は、前記センスアンプ上において前記第１配線層とは異なる第３配線層にレイアウトされ、
   前記電源配線は、前記メインＩＯ線の前記第１の部分と平面視で重なる位置において、前記第３配線層にレイアウトされていることを特徴とする半導体装置。
2. 前記第３配線層は、前記第１配線層よりも上層の配線層であることを特徴とする請求項１に記載の半導体装置。
3. 前記センスアンプ領域上を前記第１の方向と交差する第２の方向に延在して設けられ、前記センスアンプと前記メインＩＯ線とを接続するローカルＩＯ線をさらに備え、
   前記ローカルＩＯ線は、前記第１配線層と前記第３配線層との間に位置する第２配線層にレイアウトされていることを特徴とする請求項２に記載の半導体装置。
4. 前記センスアンプと前記ローカルＩＯ線とを接続するカラムスイッチと、
   前記メモリマット上において前記第１配線層にレイアウトされ、前記カラムスイッチを制御するカラム選択線と、をさらに備えることを特徴とする請求項３に記載の半導体装置。
5. 前記メモリマット上の前記第１配線層においては、前記カラム選択線が前記メインＩＯ線の前記第１の部分を迂回するようレイアウトされていることを特徴とする請求項４に記載の半導体装置。
6. メモリセルが第１の方向及び前記第１の方向と交差する第２の方向にマトリックス配置されてなるメモリマットと、
   前記メモリマットと前記第１の方向に隣接するセンスアンプ領域に設けられた複数のセンスアンプと、
   第１配線層において前記第１の方向に延びる複数のカラム選択線と、
   第２配線層において前記第２の方向に延びるローカルＩＯ線と、
   少なくとも前記センスアンプ領域上において第３配線層に設けられた前記第１の方向に延びる複数のメインＩＯ線と、
   前記第３配線層に設けられた前記第１の方向に延びる電源配線と、を備え、
   前記複数のメインＩＯ線は、前記メモリマット上においては第１配線層に設けられており、
   前記メモリマット上に設けられた前記複数のメインＩＯ線と平面視で重なる所定の位置に前記電源配線の一部が設けられていることを特徴とする半導体装置。
7. 前記第１配線層において、前記複数のカラム選択線の前記メモリマット上での配列ピッチは前記センスアンプ領域での配列ピッチよりも狭く、これにより前記メモリマット上における前記第１配線層に得られる空きスペースに前記メインＩＯ線が配線されていることを特徴とする請求項６に記載の半導体装置。
8. 前記メモリマット上において前記第１配線層に形成された前記複数のメインＩＯ線は、前記メモリマットの前記第２の方向における中央部に設けられており、
   前記複数のカラム選択線は、前記複数のメインＩＯ線を避ける折れ曲がりパターンを有することを特徴とする請求項７に記載の半導体装置。
9. 前記メモリマット上において前記第１配線層に形成された前記複数のメインＩＯ線は、前記メモリマットの前記第２の方向の端部寄りに設けられており、
   前記複数のカラム選択線は、前記複数のメインＩＯ線を避ける折れ曲がりパターンを有することを特徴とする請求項７に記載の半導体装置。
10. 前記第３配線層に配置された前記複数のメインＩＯ線のそれぞれは、前記メモリマット上に設けられた対応するコンタクトプラグを介して前記第１配線層に配置された前記複数のメインＩＯ線に電気的に接続されていることを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置。
11. 前記メモリマット上において前記第１配線層に形成された２本のメインＩＯ線の間に２本のカラム選択線が配列されていることを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置。
12. 前記電源配線は、前記所定の位置に設けられた第１の配線部分と、前記第１の配線部分からみて前記第１の方向に設けられ、前記第１の配線部分よりも配線幅が狭い複数の第２の配線部分を含み、
    前記複数のメインＩＯ線と前記複数の第２の配線部分とが交互に配列されており、
    前記第１の配線部分と前記複数の第２の配線部分は短絡され、これにより前記第１の方向に延びる１本の電源配線を構成していることを特徴とする請求項６乃至１１のいずれか一向に記載の半導体装置。
13. 前記電源配線には外部電源電位が供給されることを特徴とする請求項６乃至１２のいずれか一項に記載の半導体装置。

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