JPH02268439A

JPH02268439A - 半導体集積回路装置

Info

Publication number: JPH02268439A
Application number: JP1089991A
Authority: JP
Inventors: Kazuhiko Kozono; 小園　一彦; Yoshio Shintani; 新谷　義夫
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-04-10
Filing date: 1989-04-10
Publication date: 1990-11-02
Also published as: US5119169A; KR900017162A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えばゲートアレイ方式にて形成される半導
体集積回路装置、特にその電源配線に適用して有効な技
術に関する。

〔従来技術〕

ゲートアレイ方式とは、カスタムＬＳＩを短納期にて形
成するために用いられるものであり、半導体基板上に多
数の基本セルを規則的に配置して成り、ユーザの希望に
あわせて上記基本セル間を接続する信号配線を形成する
ことによって所望の論理回路を備えたＬＳＩを形成する
ものである。

例えば上記ゲートアレイ方式にて形成された半導体集積
回路装置のように多層配線構造を持つ半導体集積回路装
置において、外部より供給された電源は、一対の電源配
線を通じて上記半導体集積回路装置の内部に送られる。

上記一対の電源配線のうち一方はレベルの高い電圧（以
下単に電源電圧Ｖｃｃとも称する）が供給される外部電
ｇ端子に接続され、別の電源配線はレベルの低い電圧（
以下単に接地電圧Ｖｓｓとも称する）が供給される外部
電源端子に接続される。上記半導体集積回路装置の外周
部には、外部と電気的接続を採るためのポンディングパ
ッド、及び選択的に人出力バッファ回路、出力バッファ
回路、入力バッフ７回路とされ得るＩ１０セルが連続的
に形成されている。上記Ｉ１０セルの上層の、例えば第
２層目配線層上には、上記Ｉ１０セルに電源を供給する
ために一対の電源配線が配置されており、上記電源配線
は上記Ｉ１０セルの配置に沿って上記半導体集積回路装
置の外周部に形成されている。本願においては、上記外
周部に形成された電源配線を以下単に電源ラインとも称
する。上記電源ラインにて囲まれた内部領域には複数個
の基本セルが規則的に形成されており、上記基本セル上
の第１層目配線層には上記基本セルの配置に沿って各セ
ルに電源を供給するための電源配線が形成されている。

本願においては、上記各セルに電源を供給する電源配線
を以下単にセル電源配線とも称する。

上記セル電源配線と上記電源ラインとの電気的接続を採
るための電源配線が、上記外周部の電源配線と同一の配
線層に形成されており、本願においては、上記セル電源
配線と上記電源ラインとを接続する電源配線を以下単に
補助電源幹線とも称する。上記補助電源幹線は、上記内
部領域中に梯子状、または格子状に形成されている。上
記補助電源幹線においては、一対の電源配線が同一の配
線層上に並行して形成されている。

尚、ゲートアレイ方式の半導体集積回路装置について記
載された文献の例としては、特願昭６２−１７４７９６
号がある。

〔発明が解決しようとする課題〕

半導体集積回路装置における配線のエレクトロマイグレ
ーション耐性を向上させることは、信頼性向上の見地か
ら重要な課題である。ここでエレクトロマイグレーショ
ンとは配線材料がキャリヤと運動量を交換して動きだす
現象であり、しばしば断線の原因となる。上記エレクト
ロマイグレーションによる断線は配線中の電流密度が高
いほど顕著になる。本願においては上記エレクトロマイ
グレーションによる断線を以下単にＥＭＤとも称する。

例えばゲートアレイ方式の半導体集積回路装置において
、外部から供給された電源は、外周部に形成された電源
ラインを通じて内部領域に供給されるため、上記外周部
に形成された電源ライン中の電流密度が高く、ＥＭＤ耐
性向上は必須の課題である。上記電源ラインにおけるＥ
ＭＤ耐性を向上させるための方法としては上記電源ライ
ンの幅を広くして電流密度を低減させる方法が考えられ
るが、同一の配線層上に並行して形成されている上記電
源ラインの幅を広くするとその占有面積が増加する。こ
のため上記半導体集積回路装置の集積度向上の見地から
上記電源ラインの幅は一定以上に拡げることができず、
ＥＭＤ耐性向上は困難であるという問題点がある。

ところで、上記半導体集積回路装置と外部との電気的接
続を採るために形成されているＩ１０セルは、例えば駆
動能力の大きいＣＭＩＳＦＥＴ（相補型メタル・インシ
ュレート形式の電界効果型トランジスタ）回路にて形成
されており、上記Ｉ１０セルは上記電源ラインから給電
される。この工／○セルがスイッチング動作をおこない
、内部領域に形成された素子に電源電圧Ｖｃｃに呼応す
るようなハイレベルの信号を供給しようとすると、上記
内部の素子や信号配線に形成された容量性負荷を駆動す
べき電流が、電源電圧Ｖｃｃ供給用の電源ラインから上
記Ｉ１０セルに供給される。

多数の上記Ｉ１０セルが同時に上記スイッチング動作を
おこなう場合には、上記電源ラインには非常に大きな電
流が流れようとするが、その電流供給能力との関係で上
記電源ラインの電位が不所望に一時的に低下する。また
上記Ｉ１０セルがスイッチング動作をおこない、内部素
子に接地電圧Ｖｓｓに呼応するようなローレベルの信号
を供給する場合には、上記容量性負荷に蓄積された電荷
が。

上記Ｉ１０セルを通って接地電圧Ｖｓｓ用の電源ライン
へと流れる。このような電流引き抜き動作を多数のＩ１
０セルが同時におこなう場合には、上記電源ラインには
大きな電流が流れようとするが、その電流引き抜き能力
には限界があるため、当該電源ラインの電位が不所望に
一時的に上昇する。また、上記スイッチング動作時に、
上記ＣＭＩ　５ＦＥＴ回路を構成するＮチャンネル型Ｍ
ＩＳＦＥＴとＰチャンネル型ＭＩ　５ＦＥＴとが同時に
オン状態となってしまう瞬間がある。この時には電源電
圧Ｖｃｃが供給される電源ラインから接地電圧Ｖｓｓが
供給される電源ラインへの貫通電流が流れる。多数の上
記Ｉ１０セルが同時にスイッチング動作をおこなった場
合には瞬間的に大きな貫通電流が流れ、上記同様電源電
圧Ｖｃｃや接地電圧Ｖｓｓが不所望に変化される。

このような電源ラインの一時的な電位変化、即ち電源ノ
イズは、内部論理回路を構成するトランジスタに誤動作
を生じさせる虞れがある。例えば、接地電圧Ｖｓｓが印
加されている電源ラインの電位が不所望に上昇した場合
にはＮチャンネル型ＭＩＳＦＥＴのソース電位が上昇し
、このことによって上記ＭＩＳＦＥＴのゲート電極・ソ
ース電極間の電位差が相対的に低下し、本来は上記ＭＩ
ＳＦＥＴをオン状態とすべきときに、−時的にオフ状態
にされたり、その相互コンダクタンスが小さくなったり
することがあり得る。このような誤動作は、電源電圧Ｖ
ｃｃがＰチャンネル型ＭＩＳＦＥＴにおいても生ずる。

また、上記ゲートアレイ方式の半導体集積回路装置の内
部領域の補助電源幹線は同一の配線層上に並行して形成
されているが、上記補助電源幹線が格子状に形成されて
いる場合には、上記格子の交点における短絡を防止する
ために補助電源幹線は２つの配線層を使って立体的に形
成する必要がある。また同様に上記外周部に形成された
電源ラインと上記補助電源幹線とを接続する部分も、短
絡を避けるため立体的に形成する必要があり、設計が複
雑になるという問題点のあることが本発明者によって見
出された。

本発明の目的は、ＥＭＤ耐性を向上させた電源配線を備
えた半導体集積回路装置を提供する事にある。

また本発明の別の目的は、電源ノイズによる誤動作の虞
れがなく、安定した動作が期待できる半導体集積回路装
置を提供する事にある。

さらに別の目的は、補助電源幹線の設計が容易な半導体
集積回路装置を提供する事にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち多層配線構造を備えた半導体集積回路装置にお
いて、第１の電源電圧が供給される第１の電源配線と、
第２の電源電圧が供給される第２の電源配線とを別層に
配置するものである。

また上記第１の電源配線と第２の電源配線とを。

上下に隣接した別層に重なるように並行して形成するも
のである。

さらに上下に隣接した別層に重なるように並行して形成
された上記第１の電源配線と第２の電源配線のそれぞれ
と同一の配線層に、上記第１の電源配線と第２の電源配
線に並行するように第３の電源配線と第４の電源配線を
形成し、上記第３の電源配線と第４の電源配線も上下に
重なるように並行して形成し、上記第１の電源配線と第
４の電源配線に同一の第１の電源電圧を供給し、上記第
２の電源配線と第３の電源配線に同一の第２の電源電圧
を供給するものである。

〔作　用〕

上記した手段によれば、第１の電源配線と第２の電源配
線を別層に配置することにより、それら一対の電源配線
の一部または全部が所定の絶縁距離をもって相互に重ね
られ、このことによって上記夫々の電源配線の幅を従来
よりも広く形成可能になる。このため上記電源配線中の
電流密度が低減されてＥＭＤ耐性が向上する。また、上
下に所定の絶縁距離を保って第１の電源配線と第２の電
源配線を別層に配置しておくことは、従来のように上記
電源配線の交点部において上記電源配線を立体的に交差
させる必要がなくなり、上記電源配線の設計を容易化す
る。

また、第１の電源配線と第２の電源配線を上下に隣接す
る別層に重なるように配置する構造は、上記一対の電源
配線の間には従来に較べて格段に大きなカップリング容
量を形成するように機能する。斯るカップリング容量は
、電源ノイズによる上記電源配線の電位の変動を緩和・
吸収するように働き、電源ノイズによる誤動作を防止す
る。

さらに上記した手段によれば、同一電源配線層には、第
１の電源電圧と第２の電源電圧とが個別的に供給される
相互に異なる電源配線が含まれているため、電源配線の
直下、または直上に形成された素子への給電が容易にな
り、さらに、上下に重ねられた電源配線層の側端に位置
する電源配線の電源電圧も相互に異なるようになってい
るため、上記電源配線の側方に形成された回路素子への
給電も容易となる。

〔実施例１］第１図には本発明の一実施例であるゲートアレイ方式の
半導体集積回路装置の構成図が示される。

本図においては層間絶縁膜は省略しである。本図に示さ
れる半導体集積回路装置は、特に制限されないが、半導
体基板１０表面の中央部に、Ｐチャンネル型ＭＩＳＦＥ
ＴとＮチャンネル型ＭＩＳＦＥＴとを２個づつ備えたＣ
ＭＩＳＦＥＴ回路にて形成されたゲートを規則的に配置
して成るものである。−上記ゲートは論理回路の基本と
なるもので、基本セル１１とも呼ばれ、上記基本セル１
１を列状に配置してセル列１２が形成され、複数個の上
記セル列１２を行状に配置してセル領域２０が構成され
る。本実施例のゲートアレイ方式半導体集積回路装置は
所謂敷き詰め型と呼ばれるもので。

上記セル領域２０内には基本セル１１が隙間なく配置さ
れており、固定チャンネル型のようにセル列同志の間に
配線チャンネルは存在しない。上記複数の基本セル１１
を、図示しない信号配線にて結合させることにより所望
の論理回路を構成することができる。本図には示されな
い上記信号配線は、上記基本セルの上層の、例えば第１
層目配線層に形成されている。上記セル列１２上の、例
えば第１層目配線層には、各基本セルに電源を供給する
ためにアルミニウムにて成る一対のセル電源配ａ１７，
１８がセル列１２に沿って形成されている。上記セル領
域２０の周囲には選択的に入カバソファ、出力バッファ
、または人出力バッファとされ得るＩ１０セル１３が連
続的に形成され、さらにその外側の当該半導体集積回路
装置外周には外部との電気的接続を採るためのポンディ
ングパッド１４が配置されている。上記多数のポンディ
ングパッドのうち幾つかは外部から電源の供給を受ける
ための外部電源端子であり、電源電圧ＶＣＣ５及び接地
電圧Ｖｓｓが供給される。尚、上記Ｉ　／　Ｏセル１３
　ハＣＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ回路にて成る駆動能力の
大きなインバータ回路によって構成されているお上記半導体集積回路装置外周部の上記Ｉ１０セル１３の
上層の、例えば第２層目配線層上には、上記外部電源端
子に供給された電源を上記基本セル領域２０内に伝達す
るための、アルミニウムにて成る電源ライン１５及び１
６が並行して形成されている。上記電源ライン１５は、
内部領域に面した側に形成され、上記電源ライン下層に
配置され外部電源端子から接地電圧Ｖｓｓが供給される
。

また、上記電源ライン１６は上記電源ライン１５の外側
に形成され、上記電源ライン下層に配置され外部電源端
子から電源電圧Ｖ　ｃ　ｃが供給される。

上記Ｉ１０セル１３は上記電源ライン１５及び１６から
電源が供給される。上記電源ライン１５及び１６は同一
の配線層上に並行して形成されているため、上記Ｉ１０
セル１３との電気的接続は従来と同様に容易におこなう
ことができる。

上記電源ライン１５及び１６の上層の、例えば第３層目
配線層上にはアルミニウムにて成る電源ライン５及び６
が並行して形成されており、上記電源ライン５及び６の
幅は、上記電源ライン１５及び１６の幅と概ね同一であ
る。上記電源ライン５は上記電源ライン１６の上層に重
なるように並行して形成され、上記電源ライン６は上記
電源ライン１５の上層に重なるように並行して形成され
ている。上記Ｉｔ電源ラインのうち数個所は斜め下層に
形成された上記電源ライン１５の直上部にまで張出して
形成されており、図示しない絶縁膜の上記張出し部面下
に開口されたコンタクトホール４７を介して上記電源ラ
イン５と上記電源ライン１５は電気的に接続されている
。このことにより。

上記電源ライン５には接地電圧Ｖｓｓが供給される。こ
の接続部においては、隣接する上記電源ライン６は上記
電源ライン５の張出し部を避けるように湾曲して形成さ
れている。また、上記電源ライン１６も数個所にて斜め
上層に形成された上記電源ライン６の直下部にまで張出
して形成されており、図示しない絶縁膜に開口されたコ
ンタクトホール４８を介して上記電源ライン１６と上記
電源ライン６は電気的に接続されている。このことによ
り、上記電源ライン５には電源電圧Ｖｃｃが供給される
。本図においては上記接続部は代表的に１個所づつ示さ
れる。また上記電源ライン５゜６．１５．１６は上記半
導体集積回路装置の外周部に連続的に形成されているが
、上下に重なるように形成されている様子を理解し易い
よう一部を削除して図示しである。上記電源ライン５，
６゜」、５，１６は封止工程におけるパッケージクラッ
ク発生を防止するため、例えば４５［μｒｎ１程度の幅
の配線を複数本並列に配置して形成されているが、本図
においては便宜上１本の配線として表現しである。上記
電源ライン１５を構成する上記副数本の配線は、接地電
圧Ｖｓｓが供給される一個のＩ１０セルより給電されて
おり、電源ライン１６を構成する上記副数本の配線は、
電源電圧■ｃｃが供給される一個のＩ１０セルより給電
されている。

上記電源ライン５，６，１５．１６にて囲まれた内部領
域には、上記セル電源配線１７．１８と上記電源ライン
１５．１６との接続を採るためのアルミニウムにて成る
補助電源幹線４５．４６が形成されている。上記補助電
源幹線４５は上記電源ライン１５と同一の第２層目配線
層に形成され、その端部は上記電源ライン１５に接続さ
れているため、上記補助電源幹線４５には接地電圧Ｖｓ
ｑが供給されている。上記補助電源幹線４６は上記電源
ライン６と同一の第３層目配線層に形成されており、そ
の端部は上記電源ライン６に接続されているため、上記
補助電源幹線４６には電源電圧Ｖｃｃが供給されている
。上記補助電源幹線４５゜４６は格子状に形成されてお
り、その端部は上記電源ライン１５，６に接続されてい
る。上記補助電源幹線４５と４６は、互いに並行して形
成されているが、上下に重なるようには形成されておら
ず、所要の間隔を置いて段違Ｌ１に形成されている。

上記補助電源幹線４５．４６の下層には、上記信号配線
は形成されない。上記セル列１２の上層に形成された一
対のセル電源配線１７．１８のうち、上記セル電源配線
１７は上記セル列１２を構成する基本セル１１内のＰチ
ャンネル型ＭＩＳＦＥＴ上に形成され、上記セル電源配
線１８は上記基本セル１１内のＮチャンネル型ＭＩＳＦ
ＥＴ上に形成されている。上記セル電源配線１７は第２
層目配線層上に形成されたパッド電極４２及び図示しな
い層間絶縁膜に開口したコンタクトホール３６を介して
上記補助電源幹線４６に接続されている。

また上記セル電源配線１８は、図示しない絶縁膜に開口
したコンタクトホール３９を介して上記補助電源幹線４
５に接続されている。このため、上記電源配線１７には
電源電圧Ｖｃｃが、また上記電源配線１８には接地電圧
Ｖ　ｓ　ｓがそれぞれ供給されている。

本実施例にける上記電源ライン５，６，１５゜１６は、
従来の同一の配線層に並行して形成された電源ラインに
較べて細く形成されているが、その幅は少なくとも従来
の電源ラインの半分より広い。上記電源ラインの一本あ
たりの幅が従来よりも細くなったことにより、その占有
面積は従来に較べて縮小され、上記半導体集積回路装置
の集積度を向上させることができる。また、上下に隣接
する２層にまたがって形成されている電源ライン５と１
５、或いは６と１６は、夫々同一の電位が供給されてお
り、上記電源ラインの幅は従来の電源ラインの少なくと
も半分よりは広いため、同一の電位を持つ上記電源ライ
ンの全体の幅は従来に較べて広く形成されている。この
ことにより上記電源ライン内の電流密度を低減させて上
記電源うインのＥＭＤ耐性を従来よりも向上させること
ができる。

ところで、従来同一の配線層上に並行して形成された電
源ラインにおけるカップリング容量は２本の電源ライン
の側面間にのみ形成されていたが、本実施例におけるカ
ップリング容量は、同一の配線層上に並行して形成され
た電源ライン５と６、及び１５と１６の側面間に形成さ
れているとともに、上下に重なるように形成された電源
ライン５と１６、及び６と１５の表面間にも形成されて
いる。上記電源ラインの側面間に形成されるカップリン
グ容量は従来の２倍に増加しており、さらに上記電源ラ
インの表面間に形成されるカップリング容量が加わるた
め、上記電源ラインに形成されるカップリング容量は従
来に較べて格段に大きくなる。

ところで、上記電源ラインに接続された多数のＩ１０セ
ルが同時にスイッチング動作をおこなうと、上記電源ラ
インには電源ノイズが発生する。

上記電源ノイズが発生した場合には上記増大したカップ
リング容量が上記ノイズを緩和するように働く、すなわ
ち、上記電源ノイズが発生すると上記電源ラインの電位
が不所望に上昇、或いは低下しようとするが、上記電源
ラインの接地電圧ＶｓＳが不所望に上昇しようとする場
合には余分な電荷は上記大きなカップリング容量の充電
に費やされる。また、上記電源ラインの電源電圧Ｖｃｃ
が不所望に降下しようとする場合には上記大きなカップ
リング容量に充電されている電荷がその電圧高かを補償
する。どれにより、上記電源ラインの電位の不所望な変
化は緩和される。このように上記増大したカップリング
容量は電源ノイズを緩和・吸収して、内部に形成された
トランジスタの誤動作を防止し上記半導体集積回路装置
の安定した作動を確保する。

また、内側の上記電源ライン６．１５は、上下に別層に
形成され、夫々電源電圧ｖｃｃ、或いは接地電圧Ｖｓｓ
が供給されているため、上記内部領域に給電するにあた
っては上記補助電源幹線４６．４５をそれぞれ上記電源
ライン６．１５と同一の配線層上に形成すればよく、従
来のように両者の接続部における短絡防止のための立体
的な配線は不要となり、上記補助電源幹線の設計が容易
となる。

第２図には第１図にて示した基本セル１１、電源ライン
１７．１８、及び補助電源幹線４５，４６の詳細図が示
される。上記基本セル１１は、Ｎ型ウェル領域４０上に
形成された２個のＰチャンネル型ＭＩＳＦＥＴＰエ　ｐ
２と、Ｐ型ウェル領域４１上に形成された２個のＮチャ
ンネル型ＭＩＳＦＥＴＮ１．Ｎ２とを備えたＣＭＩＳＦ
ＥＴ回路にて形成されている。上記Ｐチャンネル型ＭＩ
ＳＦＦＴＰよ　ｐ２は、並行して形成された３個のＰ型
半導体領域２３，２４．２５にて成り、上記ＭＩＳＦＦ
ＴＰ□は上記Ｐ型半導体領域のうち中央に位置するＰ型
半導体領域２４、及び上記半導体領域のうち一方の端に
位置するＰ型半導体領域２３にて構成され、上記Ｐ型Ｍ
ＩＳＦＥＴＰ、は上記ＭＩＳＦＥＴＰ、と共通のＰ型半
導体領域２４゜及び上記Ｐ型半導体領域のうちもう一方
の端に位置するＰ型半導体領域２５にて構成される。

第２図には第１図にて示した基本セル１１、電源ライン
１７．１８、及び補助電源幹線４５，４６の詳細図が示
される。上記基本セル１１は、Ｎ型ウェル領域４０上に
形成された２個のＰチャンネル型ＭＩＳＦＥＴＰ１．Ｐ
、と、Ｐ型ウェル領域４１上に形成された２個のＮチャ
ンネル型ＭＩＳＦＥＴＮ、、Ｎ、とを備えたＣＭＩＳＦ
ＥＴ回路にて形成されている。上記Ｐチャンネル型ＭＩ
ＳＦＥＴＰＺ、Ｐ、は、並行して形成された３個のＰ型
半導体領域２３，２４．２５にて成り、上記ＭＩＳＦＥ
ＴＰ１は上記Ｐ型半導体領域のうち中央に位置するＰ型
半導体領域２４、及び上記半導体領域のうち一方の端に
位置するＰ型半導体領域２３にて構成され、上記Ｐ型Ｍ
ＩＳＦＦＴＰ２は上記ＭＩ　５ＦＦＴＰよと共通のＰ型
半導体領域２４、及び上記Ｐ型半導体領域のうちもう一
方の端に位置するＰ型半導体領域２５にて構成される。

また上記Ｎチャンネル型ＭＩＳＦＥＴＮ１．Ｎ、は、並
行して形成された３個のＮ型半導体領域２６，２７．２
８にて成り、上記ＭＩＳＦＥＴＮ工は上記Ｎ型半導体領
域のうち中央に位置するＮ型半導体領域２７、及び上記
Ｎ型半導体領域のうち一方の端に位置するＮ型半導体領
域２６にて構成され、上記ＭＩＳＦＥＴＮ、は上記ＭＩ
ＳＦＥＴＮ工と共通のＮ型半導体領域２７、及び上記Ｎ
型半導体領域のうちもう一方の端に位置するＮ型半導体
領域２８にて構成される。上記ＭＩＳＦＥＴＰいＮ工に
は共通のゲート電極２１が形成され、上記ＭＩＳＦＦＴ
Ｐ、、Ｎ８には共通のゲート電極２２が形成されている
。上記複数個の基本セル１１によりセル列１２が形成さ
れているが、上記セル列１２の上層には、上記セル列１
２に沿って上記補助電源幹線４５．４６に接続されるセ
ル電源配線１７゜１８が形成されている。上記セル電源
配Ｉ！１７゜１８は上記第１層目配線層上に並行して形
成され、上記セル電源配線１７はパッド電極４２及び図
示しない層間絶縁膜に開口したコンタクトホール３６を
介して上記補助電源幹線４６に接続されている。また上
記電源配線１８は、図示しない層間絶縁膜に開口された
コンタクトホール３９を介して、上記補助電源幹線４５
に接続されている。上記セル電源配線１７は図示しない
層間絶縁膜に開口されたコンタクトホール２９を介して
、上ｉｉｌ！Ｐ型半導体領域２３に接続され、上記セル
電源配線１８は図示しない層間絶縁膜に開口されたコン
タクトホール３０を介して、上記Ｎ型半導体領域２６に
接続されている。本図に示す基本セル１１には、例えば
信号配線３１，３４，３８及びコンタクトホール２９，
３０，３２，３３．３８を追加することによって２人力
ＮＡＮＤ回路が形成されている。上記セル電源配線１７
は、コンタクトホール２９を介してＰ型半導体領域２３
．２５に接続されており、上記セル電源配線１８は、コ
ンタクトホール３０を介してＮ型半導体領域２６に接続
されている。上記ＮＡＮＤ回路に信号を久方するために
、コンタクトホール３２を介して上記ゲート電極２１に
接続される信号配線３１、及びコンタクトホール３８を
介して上記ゲート電極２２に接続される信号配線３７が
形成されている。また上記ＮＡＮＤ回路から出力される
信号を他の素子に伝達するための信号配線３４が形成さ
れ、コンタクトホール３３を介してＰ型半導体領域２４
、及びＮ型半導体領域２８に接続されている。

第３図に、上記ＮＡＮＤ回路の等価回路が示される。上
記ＮＡＮＤ回路は２個並列に接続されたＰチャンネル型
ＭＩＳＦＦＴＰ、、Ｐ２と、２個直列に接続されたＮチ
ャンネル型ＭＩＳＦＥＴＮ工。

Ｎ２とを組合せて形成されている。いま信号配線３１．
３７を同時にハイレベルとするとＭＩＳＦＥＴＰ□、Ｐ
２はオフ状態に、ＭＩＳＦＥＴＮ工。

Ｎ２はオン状態となり、信号配線３４はローレベルとな
る。また信号配線３１．３７のどちらか一方がローレベ
ルで、もう一方がハイレベルであるとすると、ＭＩＳＦ
ＥＴＰ、、Ｐ、のどちらかがオン状態となり信号配線３
４はハイレベルとなる。

あるいは信号配線３１．３７のどちらもローレベルであ
れば、ＭＩＳＦＦＴＰ、、Ｐ、の両方がオン状態となり
、信号配線３４はハイレベルとなる。

このように上記ＮＡＮＤ回路は論理積の否定動作をおこ
なうものである。

上記実施例によれば、以下の作用効果を得るものである
。

（１）下層の配線層には電源電圧Ｖｃｃ用電源ライン１
６と接地電圧Ｖｓｓ用電源ライン１５が形成され、その
上層には電源電圧Ｖｃｃ用電源ライン６と接地電圧Ｖｓ
ｓ用電源ライン５が重なるように形成されているため、
従来のように一つの配線層に全ての電源電圧Ｖｃｃ用電
源ラインと接地電圧用電源ラインを形成した場合の総電
源ライン幅と比較すると、上記電源電圧Ｖ　ｃ　ｃ用電
源ライン６．１６の総線幅及び上記接地電圧用電源ライ
ン５．１５の総線幅の夫々の線幅を最大限従来の電源ラ
イン幅まで拡げることが可能となるため、上記電源ライ
ン５，６，１５．１６中の電流密度を従来よりも低減さ
せ、上記電源ラインのＥＭＤ耐性を向上させることがで
きる６（２）上記作用効果（１）により、上記電源電圧Ｖｃｃ
用電源ライン６．１６の総線幅及び接地電圧用電源ライ
ン５．１５の総線幅の夫々の線幅を従来の総電源ライン
幅まで拡げなくてもＥＭＤ酎性耐従来よりも向上させる
ことができる。言い換えるならば、２本づつに分割され
た電源電圧ＶｃＣ用電源ライン６．１６と接地電圧用電
源ライン５．１５の夫々の幅を従来の総電源ラインの幅
に較べて細く形成することができる。従って、半導体集
積回路装置における上記電源ライン５，６゜１５．１６
の占有面積は従来よりも縮小され、このことにより上記
半導体集積回路装置の集積度を向上させることができる
。

（３）電源ライン５．６及び１５．１６は上下に重なる
ように形成されているため、上記二対の電源ラインの間
には大きなカップリング容量が形成されている。上記大
きなカップリング容量を持つ電源ラインはＩ１０セル１
３の直上に形成され上記Ｉ１０セル１３に接続されてい
るため、多数の上記Ｉ１０セル１３がスイッチング動作
をおこなうことによって発生する電源ノイズを緩和・吸
収することができる。このため上記半導体集積回路装置
のノイズ耐性が高くなり、当該半導体集積回路装置の安
定した動作が確保できる。

（４）電源ライン６．１５は上下に重なるように形成さ
れているため、上記電源ラインと同一の配線層に形成さ
れる補助電源幹線４６．４５も上下別層に形成される。

このため上記補助電源幹線４５．４６は従来のように互
いの短絡防止のために立体的に交差させる必要がなくな
る。これらのことにより上記補助電源幹線４５．４６の
設計の容易化が図れる。

（５）下層の配線層には、電源電圧Ｖｃｃ用電源ライン
１６．及び接地電圧Ｖｓｓ用電源ライン１５が並行して
形成されているため、上記電源ラインの直下層に形成さ
れたＩ１０セル１３への給電は、従来と同様容易におこ
なうことができる。

［実施例２］第４図には本発明の別の実施例が示される。本図に示さ
れる実施例と、実施例１との相違点は、補助電源幹線の
部分である。実施例１と同一の部材については同一の符
号を用い、重複を避けるため詳細な説明は省略する。本
実施例においても絶縁膜は省略しである。

実施例１では補助電源幹線４５．４６はそれぞれ別層に
形成されていたが、本実施例では同一の配線層上に並行
して形成されている。この場合には格子状に形成されて
いる上記補助電源幹線のうち、縦横どちらか一方向に向
かって形成されている補助電源幹線４５．４６は第２層
目配線層に、また別の方向に向かって形成されている補
助電源幹線４５’、４６’は第３層目配線層に並行して
形成されている。上記補助電源幹線４５は、その両端部
にて電源ライン１５に接続されているが。

同一の配線層に形成された上記補助電源幹線４６は両端
部にて上層に形成された電源ライン６と接続されている
。上記補助電源幹線４６と電源ライン６とは１図示しな
い絶縁膜に形成されたコンタクトホール５０を介して接
続されており、上記電源ライン６は上記コンタクトホー
ル５０の直上まで張り出すように形成されている。また
、上記補助電源幹線４６′は、その両端部にて電源ライ
ン６に接続されているが、同一の配線層に形成された上
記補助電源幹線４５′は両端部にて下層に形成された電
源ライン１５と接続されている。上記補助電源幹線４５
′と電源ライン１５とは、図示しない絶縁膜に形成され
たコンタクトホール５０′を介して接続されており、上
記電源ライン１５は上記コンタクトホール５０′の直下
に張り出している。上記補助電源幹線４５，４６、及び
４５．４６′は上下に別層に形成されているため、格子
状に形成された交点での短絡は発生せず、従来のように
上記補助電源幹線を立体的に形成する必要がなくなる。

このことにより、実施例１と同様に上記補助電源幹線の
設計が容易となる。本図においては５上記電源ライン５
，６，１５．１６は外周部に連続して形成されているが
、上下に重なるよう形成されている様子を理解し易いよ
う一部を除去して表現している。また、上記電源ライン
５，１５の接続部、及び６，１６の接続部は省略しであ
る。

上記実施例によれば、実施例１の場合と同様に電源ライ
ン５，６，１５．１６のＥＭＤ耐、性とノイズ耐性を向
上させ、また補助電源幹線の設計が容易となるという効
果がある。しかし本実施例の場合は一対の補助電源幹線
のうち片方は、電源ラインと接続するときにコンタクト
ホールを介する必要があるという不利益を考慮する必要
がある。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である事は言うまでもない。

例えば、本実施例では電源ラインは４本にて構成され、
電位の異なる電源ラインを２本づつ同一配線層上に配置
しているが、必ずしもこれに限定されるものではなく、
電源ラインは２本のみとし、上下に隣接する別層に１本
づつ、上下に重なるように形成しても良い。この場合に
は下層に形成されたＩ１０セルとの電気的接続に何等か
の工夫が必要となる。

また、本実施例における電源ラインの幅は、従来同一の
配線層に形成された電源ラインの幅よりも細く形成する
ものとしたが、必ずしもこれに限定されるものではなく
、従来の電源ラインと概ね同一幅の２対の電源ラインを
上下に重ねるように形成してもよい。この場合にはＥＭ
Ｄ耐性はさらに向上するが、半導体集積回路装置の集積
度に関しては従来と実質的に同一となる。

また、本実施例では電源配線はすべてアルミニウムにて
形成されているが、必ずしもこれに限定されるものでは
なく、タングステン、モリブデン等の高融点金属を適宜
採用することもできる。

また本実施例におけるゲートアレイ方式半導体集積回路
装置は敷き詰め型となっているが、必ずしもこれに限定
されるものではなく、固定チャンネル型のものを採用す
ることもできる。

また本実施例においては、電源ラインに供給される電源
電圧は、接地電圧とそれに対する正電源としたが、必ず
しもこれに限定されるものではなく、一方を負電源とし
てもよく、また他方の電源電圧は接地電圧に限定されな
い。

以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるゲートアレイ方式
の半導体集積回路装置に適用する場合について説明した
が、本発明はそれに限定されるものではなく、スタンダ
ードセル方式のＬＳＩ等、その他の半導体集積回路装置
に広く利用することができる。本発明は少なくとも多層
配線層を持つ条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。

すなわち、第１の電源電圧が供給される第１の電源配線
と、第２の電源電圧が供給される第２の電源配線とを上
下に隣接した別層に配置することにより、上記電源配線
の幅を広く形成して電源配線中の電流密度を低減させる
ことができ、当該電源配線のＥＭＤ耐性を向上させるこ
とができるという効果がある。

また、上記電源配線の一部または全部を重ねることによ
って上記電源配線の占有面積を縮小し、半導体集積回路
装置の集積度を向上させることができるという効果があ
る。

また、上記電源配線の交点部において上記電源配線を立
体的に形成しなくとも短絡を防止することができ、上記
電源配線の設計が容易になるという効果がある。

また、上記第１の電源配線と第２の電源配線を上下に隣
接する別層に重なるように並行して形成することにより
、上記電源配線の間に形成されたカップリング容量は、
従来同一の配線層上に並行して形成した電源配線に形成
されたカップリング容量に較べ格段に増大している。上
記増大したカップリング容量が電源ノイズを緩和・吸収
することができるため、上記電源ノイズによる上記半導
体集積回路の誤動作を防止することができるという効果
がある。

また、下層の配線層には、異なる電源電圧が個別的に供
給される第１の電源配線と第３の電源配線が形成されて
いるため、上記第１及び第３の電源配線の下層に形成さ
れた回路素子への給電が容易であるという効果がある。

さらに、Ｊ二下に重なるように形成された第３の電源配
線と第４の電源配線は互いに異なる電源電圧が供給され
ているため、上記第３及び第４の電源配線から離れた側
方位置への給電も容易となるという効果がある。

【図面の簡単な説明】

第１図は本発明に係る電源配線をゲートアレイ方式の半
導体集積回路装置に適用した一実施例を示す概略構成図
、第２図は第１図に示すゲートアレイ方式の半導体集積回
路装置の基本セル部分に形成された回路構成の一例を示
す詳細図、第３図は第２図に示される構成の等価回路図、第４図は
本発明に係る電源配線の別の実施例を示す概略図である
。１０・・・半導体基板、１１・・・基本セル、１５．１
６・・・電源ライン、１７．１８・・・セル電源配線、
４５．４６・・・補助電源幹線。第図第図ＳＳ

Claims

【特許請求の範囲】１、多層配線構造を備え、第１の電源電圧が供給される
第１の電源配線と第２の電源電圧が供給される第２の電
源配線とを別層に配置して成る半導体集積回路装置。２、上記第１の電源配線と上記第２の電源配線とを、上
下に隣接する別層に重なるように並行して配置して成る
請求項１記載の半導体集積回路装置。３、上記第１の電源配線と同一の配線層には、上記第２
の電源電圧が供給される第３の電源配線を上記第１の電
源配線と並行して配置し、上記第２の電源配線と同一の
配線層には、上記第１の電源電圧が供給される第４の電
源配線を上記第２の電源配線と並行して配置し、上記第
３の電源配線と上記第４の電源配線とは上下に重なるよ
うに並行して配置して成る請求項２記載の半導体集積回
路装置。