JP5642983B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、階層ビット線構造を備えた半導体装置に関する。
高集積化と高速化の両立を目指して、ビット線を階層化した半導体装置が提案されている（例えば、特許文献１参照）。
また、階層化されたビット線を有する半導体メモリにおいて、ローカルビット線の一端及び他端を、それぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを介してグローバルビット線に接続するものがある（例えば、特許文献２参照）。
さらに、階層化されたローカルビット線の両端にグローバルビット線に接続するためのビット線選択スイッチを設け、抵抗変化型メモリのメモリセルへの書き換え電流の増大を図る半導体装置がある（例えば、特許文献３参照）。
特開２００４−１５８５１９号公報 特開２００６−３２５７７号公報 特開２００９−２７１９８５号公報
特許文献１に記載された半導体装置は、高集積化と高速化の両立を目指したものであるが、更なる高集積化と高速化の要求に応えられる技術が求められている。
特許文献２に記載の半導体メモリは、ローカルビット線の両端に接続された、互いに導電型の異なる２つのトランジスタを有している。このため、一方の導電型のトランジスタ（例えばＰＭＯＳトランジスタ）を配置する領域にウェル領域を形成する（ウェル分離を行う）必要があり、レイアウト面積が大きいという問題点がある。
また、特許文献３に記載の半導体装置は、一つのサブメモリアレイに含まれる複数のローカルビット線の一つを選択するために、これらローカルビット線の両端に接続された複数対の選択スイッチを有し、これら複数対の選択スイッチを個々に制御するための複数の制御線を有している。このため、複数の制御線を互いに分離した状態で配置する必要があり、レイアウト面積が大きいという問題点がある。
本発明は、レイアウト面積の増加を抑制しつつ、更なる高速動作を可能にする半導体装置を提供しようとするものである。
本発明の一実施の形態に係る半導体装置は、半導体基板と、前記半導体基板中に埋め込まれ、かつ第１の方向に延伸して形成された第１のローカルビット線と、前記半導体基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された第１のグローバルビット線と、前記第１の絶縁層中に形成され、前記第１のローカルビット線の一端と前記第１のグローバルビット線とを接続する第１の経路と、前記第１の絶縁層中に形成され、前記第１のローカルビット線の他端と前記第１のグローバルビット線とを接続する第２の経路と、を備え、前記半導体基板は、第１の部分と当該第１の部分から突き出た第２及び第３の部分とを備え、前記第１の部分は前記第１のローカルビット線を含み、前記第２及び第３の部分はそれぞれ柱状のピラーであり、前記第２の部分は一端に形成された拡散層を含み、前記第２の部分の他端は前記第１のローカルビット線の前記一端と接続され、前記第３の部分は一端に形成された拡散層を含み、前記第３の部分は前記第１のローカルビット線の前記他端と接続され、前記第１の経路及び前記第２の経路は、それぞれ、前記第２及び第３の部分を含んでいる。
半導体基板に埋め込み形成された第１のローカルビット線の両端を、半導体基板上に形成された第１の絶縁層中に形成された第１の経路及び第２の経路を介して、第１の絶縁層上に形成された第１のグローバルビット線に接続するようにしたことで、第１のローカルビット線を両側から駆動でき、高速動作を実現することができる。しかも、第１の経路及び第２の経路の形成には、いずれか一方の経路のみを形成しようとした場合にダミーが形成される領域を利用することができるので、レイアウト面積の増加を抑制することができる。
本発明の第１の実施の形態に係る半導体装置の構成図である。 図１の半導体装置（チップＣＨＩＰ）に含まれるメモリバンクＢＡＮＫの構成図である。 図２のメモリバンクＢＡＮＫに含まれるメモリセルアレイＭＣＡとその周辺回路の構成図である。 センス列ＳＡＡに含まれるセンスアンプＳＡの構成図である。 クロスエリアＩＳの構成図である。 サブワードドライバ列ＳＷＤＡに含まれるビット線接続スイッチアレイの制御回路ＩＳＬの構成図である。 制御回路ＩＳＬを除いたサブワードドライバ列ＳＷＤＡの構成図である。 アレイ制御回路ＡＣＣの構成図である。 サブメモリブロックＳＭＢの構成図である。 図９及び図４に示す回路において、メモリセルＭＣに記憶されている情報を読み出す場合の動作波形の一例を示す波形図である。 図９及び図４に示す回路において、メモリセルＭＣに情報を書き込む場合の動作波形の一例を示す波形図である。 第１の実施の形態に係る半導体装置における効果を説明するための図である。 サブメモリブロックＳＭＢのレイアウトの一例を示す図である。 図１３におけるＡ−Ａ′線断面図である。 図１３におけるＢ−Ｂ′線断面図である。 本発明の第２の実施の形態に係る半導体装置におけるメモリセルブロックＳＭＢのレイアウトを示す図である。 図１６におけるＡ−Ａ′線断面図である。 本発明の第３の実施の形態に係る半導体装置におけるサブメモリブロックＳＭＢの構成図である。 図１８に示すサブメモリブロックＳＭＢのレイアウトを示す図である。 図１９におけるＡ−Ａ′線断面図である。
本発明は、書き込み動作の高速化とレイアウト面積増加を抑制した階層ビット線構造を備えた半導体装置を提供しようとするものである。
本発明はグローバルビット線とローカルビット線を備えた階層ビット線構成において、グローバルビット線とローカルビット線を接続するスイッチＭＯＳトランジスタをローカルビット線の両端に配置することを一つの特徴とする。このような特徴を有することにより、メモリセルへの書き込み動作を高速化できる。今後、加工寸法の微細化によってビット線の抵抗の高抵抗化が予想される中で、書き込み動作の高速化を図る有効的な手段である。
また、メモリセルにチャネルを縦方向に形成する縦型ＭＯＳトランジスタを適用したメモリアレイにおいて、ローカルビット線の片側一方にスイッチＭＯＳトランジスタを配置する場合、スイッチＭＯＳトランジスタを左端に接続するローカルビット線と右側に接続するローカルビット線が交互配置されるのが一般的である。この場合、スイッチＭＯＳトランジスタとダミーＭＯＳトランジスタとが、ワード線方向に交互に配置されることになる。本発明は、ダミーＭＯＳトランジスタをスイッチＭＯＳトランジスタとして活用することで、レイアウト面積の増加を抑制しつつ、ローカルビット線の両端をグローバルビット線に接続することができる。
さらに、本発明を適用すれば、ローカルビット線に接続するメモリセル数を増やすことができ、スイッチＭＯＳトランジスタが配置される列を減らすことができるため、レイアウト面積の低減が可能となる。
詳述すると、本発明はグローバルビット線とメモリセルが接続されるローカルビット線を備える階層ビット線構成であって、グローバルビット線にセンスアンプが接続され、グローバルビット線とローカルビット線を接続するスイッチＭＯＳトランジスタはローカルビット線の両端に配置されることを一つの特徴とする。
この構成によれば、書き込み動作に際し、ローカルビット線の両側のスイッチＭＯＳトランジスタをオンさせることでローカルビット線の両端がグローバルビット線と接続状態となり、ローカルビット線の両端からローカルビット線の負荷を駆動できる。
ここで、ローカルビット線の片側のみにスイッチＭＯＳトランジスタが配置されている場合を想定する。この場合、スイッチＭＯＳトランジスタが配置されていないローカルビット線端にあるメモリセルが最も書き込み速度が遅いメモリセルである。このときの、スイッチＭＯＳトランジスタからスイッチＭＯＳトランジスタが配置していないローカルビット線端までの抵抗をＲ１とする。一方、本発明の場合、スイッチＭＯＳトランジスタはローカルビット線の両端に配置されている。従って、最も書き込み速度が遅いメモリセルはローカルビット線の中央に位置するメモリセルである。この場合、１つのスイッチＭＯＳトランジスタからローカルビット線の中央に位置するメモリセルまでの抵抗はＲ１／２となる。さらに、ローカルビット線をその両端のスイッチＭＯＳトランジスタから並列に駆動できるため、ローカルビット線の中央に位置するメモリセルの合成抵抗Ｒ２は（Ｒ１／２）／２＝Ｒ１／４となる。したがって、ローカルビット線の片側のみにスイッチＭＯＳトランジスタを配置した場合に比べ、書き込みが最も遅いメモリセルまでの抵抗成分は１／４に低減することができ、書き込み動作の高速化を実現することができる。
本発明は、特に書き込み動作の時間に関して、ローカルビット線の抵抗負荷が支配的な構造の場合に有効である。すなわち、メモリセルに縦型ＭＯＳトランジスタを適用した場合のローカルビット線の容量が小さく、ローカルビット線の抵抗が高抵抗となる埋め込みビット線構成において、書き込み動作をより一層向上させることが可能である。
また、前述したローカルビット線の容量が小さく、ローカルビット線の抵抗が高抵抗となる構成において、ローカルビット線に接続するメモリセル数を２倍、すなわち、ローカルビット線長を２倍にしても、ローカルビット線の片側にスイッチＭＯＳトランジスタを配置した構成に比べて、書き込み動作が高速化可能である。さらにスイッチＭＯＳトランジスタを配置する領域が半減できるため、レイアウト面積低減を実現できる。
また、本発明のレイアウトはスイッチＭＯＳトランジスタにメモリセルと同形状の縦型ＭＯＳトランジスタを適用した４Ｆ２セルの場合、スイッチＭＯＳトランジスタとグローバルビット線とその下層配線であるＭ１配線とを接続するコンタクト（ＴＨ１）を千鳥配置することを特徴とする。
本発明のレイアウトによれば、ＴＨ１−ＴＨ１間隔を確保しつつ、スイッチＭＯＳトランジスタ部のレイアウト面積増加を最小限に抑制することが可能である。
さらに、本発明のローカルビット線の両端にスイッチＭＯＳトランジスタ配置に加え、同様にプリチャージＭＯＳトランジスタをローカルビット線の両端に配置することでレイアウト面積の増加なく、プリチャージ動作の高速化を実現することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、全図面において、同一の部材には原則として同一の符号を付してあり、以下では、その繰り返しの説明を省略する。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）は例示であり、特に明示した場合及び原理的に明らかに特定の数等に限定される場合等を除き、その例示された数等に限定されるものではなく、例示された数等以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ数も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等は例示であり、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。さらに、用語「一端」及び「他端」は、端部周辺を含むものとする。また、以下では、トランジスタとしてＭＯＳトランジスタを例示するがこれに限らず他の構成のトランジスタを用いることも可能である。また、特に明示する場合を除きＭＯＳトランジスタはＮチャネル（第１の導電型）ＭＯＳトランジスタを表すが、第１の導電型と第２の導電型（Ｐチャネル）のトランジスタを置き換えることもできる。
図１は、本発明の第１の実施の形態に係る半導体装置（ＤＲＡＭチップ、以下単にチップＣＨＩＰと呼ぶ。）の構成図である。
図示のように、チップＣＨＩＰは、制御回路及び入出力回路ＰＥＲＩと複数のメモリバンクＢＡＮＫを含む。制御回路及び入出力回路ＰＥＲＩに含まれる制御回路には、クロック、アドレス、制御信号がチップ外部から入力され、チップの動作モードの決定やアドレスのプリデコードが行われる。また、制御回路及び入出力回路ＰＥＲＩに含まれる入出力回路は、入出力バッファを備え、チップ外部からの書き込みデータの入力を受け、またチップ外部へ読み出しデータの出力を行う。
図２は、図１のチップＣＨＩＰに含まれるメモリバンクＢＡＮＫの構成図である。複数のメモリセルアレイＭＣＡがアレイ状に配置されている。各メモリセルアレイＭＣＡの周辺にはサブワードドライバ列ＳＷＤＡ、センスアンプ列ＳＡＡ及びクロスエリアＩＳが配置されている。また、メモリバンクＢＡＮＫの外周側には、センスアンプ列ＳＡＡと平行にＹデコーダＹＤＥＣ及びメインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行にＸデコーダＸＤＥＣ及びアレイ制御回路ＡＣＣが配置されている。
図３に、図２のメモリバンクＢＡＮＫに含まれるメモリセルアレイＭＣＡとその周辺回路の構成を示す。メモリセルアレイＭＣＡの左右に隣接して複数のセンスアンプＳＡを含むセンス列ＳＡＡが配置され、上下に隣接して、複数のサブワードドライバＳＷＤ及びビット線接続スイッチアレイの制御回路ＩＳＬを含むサブワードドライバ列ＳＷＤＡが配置されている。各センス列ＳＡＡは、その左右に配置されるメモリセルアレイＭＣＡに共有される。また、各サブワードドライバ列ＳＷＤＡは、その上下に配置されるメモリセルアレイＭＣＡに共有される。
メモリセルアレイＭＣＡは、複数のグローバルビット線ＧＢＬ（Ｔ０〜Ｔｎ）と、４種の複数のビット線接続スイッチアレイＢＳＳＥ、ＢＳＳＰＥ、ＢＳＳ及びＢＳＳＰと、複数のワード線ＷＬと、サブメモリセルアレイＳＭＣＡから構成される。
複数のビット線接続スイッチアレイＢＳＳＥ、ＢＳＳＰＥ、ＢＳＳ及びＢＳＳＰは、それぞれ、制御信号ＳＷＥ（ｒ、ｒ１〜ｒｍ、ｌ１〜Ｌｍ）により制御されグローバルビット線ＧＢＬと、サブメモリセルアレイＳＭＣＡが備えるローカルビット線とを接続するスイッチＭＯＳトランジスタを含む。
ビット線接続スイッチアレイＢＳＳＥ及びＢＳＳＥＰの各々は、メモリセルアレイＭＣＡの端に配置される。ビット線接続スイッチアレイＢＳＳＥは、スイッチＭＯＳトランジスタを有するが、プリチャージＭＯＳトランジスタを有していない。一方、ビット線接続スイッチアレイＢＳＳＥＰは、スイッチＭＯＳトランジスタを有するとともに、プリチャージＭＯＳトランジスタを有している。
ビット線接続スイッチアレイＢＳＳ及びＢＳＳＰの各々は、隣接する２つのメモリセルアレイＭＣＡの間に配置される。ビット線接続スイッチアレイＢＳＳは、スイッチＭＯＳトランジスタを有するが、プリチャージＭＯＳトランジスタを有していない。一方、ビット線接続スイッチアレイＢＳＳＰは、スイッチＭＯＳトランジスタを有するとともに、プリチャージＭＯＳトランジスタを有している。
サブメモリブロックＳＭＢは、１×３列のサブメモリセルアレイＳＭＣＡとその左右に配置されるビット線接続スイッチアレイから構成される。
図４に、センス列ＳＡＡに含まれるセンスアンプＳＡの構成を示す。センスアンプＳＡは、プリチャージ回路ＰＣＣと、ＩＯ接続回路ＩＯＳＷと、クロスカップルアンプ回路ＣＣＡから構成される。
プリチャージ回路ＰＣＣは、３つのＭＯＳトランジスタから構成され、ビット線イコライズ信号ＢＬＥＱによって制御される。スタンバイ時はビット線イコライズ信号ＢＬＥＱがハイとなり、ＭＯＳトランジスタがオンし、グローバルビット線ＧＢＬＴ、反転グローバルビット線ＧＢＬＢがプリチャージ電位ＶＢＬＰにプリチャージされる。
ＩＯ接続回路ＩＯＳＷは、２つのＭＯＳトランジスタから構成され、行選択スイッチ信号ＹＳによって制御される。読み出し時は行選択スイッチ信号ＹＳがハイとなり、ＭＯＳトランジスタがオンし、メモリセルから読み出されたデータがローカルＩＯ線ＬＩＯＴ、反転ローカルＩＯ線ＬＩＯＢに伝達される。書き込み時は行選択スイッチ信号ＹＳがハイとなり、ＭＯＳトランジスタがオンし、ローカルＩＯ線ＬＩＯＴ、反転ローカルＩＯ線ＬＩＯＢから書き込みデータがグローバルビット線ＧＢＬＴ、反転グローバルＩＯ線ＧＢＬＢに伝達される。
クロスカップルアンプ回路ＣＣＡは、２つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタから構成され、２つのＮＭＯＳトランジスタのソースはＮＭＯＳコモンソース線ＣＳＮと接続され、２つのＰＭＯＳトランジスタのソースはＰＭＯＳコモンソース線ＣＳＰに接続される。
図５は、クロスエリアＩＳ（図２又は３参照）の構成図である。クロスエリアＩＳは、ローカルＩＯ線用プリチャージ回路ＬＩＯＰＣ、電圧駆動回路ＬＩＯＳＥＴ、メインＩＯ接続回路ＭＩＯＳＷ、サブワードドライバ選択ドライバＦＸＤ、コモンソース線用プリチャージ回路ＣＳＰＣ、ＰＭＯＳコモンソースドライバＣＳＰＤ、及びＮＭＯＳコモンソースドライバＣＳＮＤから構成される。
ローカルＩＯ線用プリチャージ回路ＬＩＯＰＣは、ローカルＩＯ線ＬＩＯＴ及び反転ローカルＩＯ線ＬＩＯＢにぞれぞれ接続される２つのＭＯＳトランジスタから構成され、ビット線イコライズ信号ＢＬＥＱで制御される。スタンバイ時はビット線イコライズ信号ＢＬＥＱがハイとなり、ＭＯＳトランジスタがオンし、ローカルＩＯ線ＬＩＯＴ及び反転ローカルＩＯ線ＬＩＯＢがともにプリチャージ電位ＶＢＬＰにプリチャージされる。
電圧設定回路ＬＩＯＳＥＴは、ローカルＩＯ線ＬＩＯＴ及び反転ローカルＩＯ線ＬＩＯＢに接続される３つのＭＯＳトランジスタで構成され、ローカルＩＯ線制御信号ＤＬＩＯＰＲＥＢで制御される。アクティブスタンバイ時にローカルＩＯ線制御信号ＤＬＩＯＰＲＥＢがロー（接地電圧ＶＳＳ）となり、ローカルＩＯ線ＬＩＯＴと反転ローカルＩＯ線ＬＩＯＢがともに内部電源電圧ＶＰＥＲＩに駆動される。
メインＩＯ接続回路ＭＩＯＳＷは、ローカルＩＯ線ＬＩＯＴとメインＩＯ線ＭＩＯＴ、及び反転ローカルＩＯ線ＬＩＯＢと反転メインＩＯ線ＭＩＯＢをそれぞれ接続する２つのＭＯＳトランジスタで構成され、ＩＯ線イネーブル信号ＤＬＩＯＥで制御される。読み出し時及び書き込み時にＩＯ線イネーブル信号ＤＬＩＯＥがハイになると、ローカルＩＯ線ＬＩＯ（ＬＩＯＴ及びＬＩＯＢ）とメインＩＯ線ＭＩＯ（ＭＩＯＴ及びＭＩＯＢ）とが接続される。
サブワードドライバ選択ドライバＦＸＤは、反転サブワードドライバ選択信号ＦＸＢ（０〜３）からサブワードドライバ選択信号ＦＸＴ（０〜３）を生成する。
コモンソース線用プリチャージ回路ＣＳＰＣは、ＰＭＯＳコモンソース線ＣＳＰ及びＮＭＯＳコモンソース線ＣＳＮに接続された３つのＭＯＳトランジスタから構成され、ビット線イコライズ信号ＢＬＥＱで制御される。スタンバイ時はビット線イコライズ信号ＢＬＥＱがハイとなり、ＭＯＳトランジスタがオンし、ＰＭＯＳコモンソース線ＣＳＰとＮＭＯＳコモンソース線ＣＳＮとがともにプリチャージ電位ＶＢＬＰにプリチャージされる。
ＰＭＯＳコモンソースドライバＣＳＰＤは、１つのＭＯＳトランジスタから構成され、センスアンプＰＭＯＳイネーブル信号ＳＡＰＥで制御される。クロスカップルアンプの動作時にセンスアンプＰＭＯＳイネーブル信号ＳＡＰＥがハイとなり、ＰＭＯＳコモンソース線ＣＳＰをアレイ電圧ＶＡＲＹに駆動する。
ＮＭＯＳコモンソースドライバＣＳＮＤは、１つのＭＯＳトランジスタから構成され、センスアンプＮＭＯＳイネーブル信号ＳＡＮＥで制御される。クロスカップルアンプの動作時にセンスアンプＮＭＯＳイネーブル信号ＳＡＮＥがハイとなり、ＮＭＯＳコモンソース線ＣＳＰを接地電圧ＶＳＳに駆動する。
図６は、サブワードドライバ列ＳＷＤＡ（図３参照）に含まれるビット線接続スイッチアレイの制御回路ＩＳＬの構成図である。
制御回路ＩＳＬは、ビット線接続スイッチアレイＢＳＳＥ、ＢＳＳＰＥ、ＢＳＳ及びＢＳＳＰを制御する信号を生成する。つまり、制御回路ＩＳＬは、グローバルビット線ＧＢＬＴとローカルビット線（図９のＬＢＬ）とを接続するスイッチＭＯＳトランジスタを制御する信号、及びプリチャージＭＯＳトランジスタを制御する信号を生成する。
制御回路ＩＳＬは、４つのインバータを備える。制御回路ＩＳＬは、接続スイッチ制御信号ＳＷＥｌからインバータ１段後でプリチャージ信号ＰＣｌを生成する。また、そのプリチャージ信号ＰＣｌからインバータ１段後でグローバルビット線とローカルビット線の接続を制御する接続信号ＳＷｌを生成する。さらに、接続スイッチ制御信号ＳＷＥｒからインバータ１段後でプリチャージ信号ＰＣｒを生成し、そのプリチャージ信号ＰＣｒからインバータ１段後でグローバルビット線とローカルビット線の接続信号ＳＷｒを生成する。
図７は、制御回路ＩＳＬを除いたサブワードドライバ列ＳＷＤＡの構成図である。前述のように、サブワードドライバ列ＳＷＤＡはメモリセルアレイＭＣＡの両側（図３の上下）に配置される。メモリセルアレイＭＣＡに含まれるワード線ＷＬは、上下のいずれかのサブワードドライバ列ＳＷＤＡから駆動される。このため、各サブワードドライバ列ＳＷＤＡに含まれるサブワードドライバＳＷＤ数は、メモリセルアレイＭＣＡに含まれるワード線ＷＬの数の半数でよい。
サブワードドライバＳＷＤは１つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタから構成される。ＰＭＯＳトランジスタは、ゲートが反転メインワード選択信号ＭＷＬＢに接続され、ソースがサブワードドライバ選択信号ＦＸＴに接続され、ドレインがワード線ＷＬに接続される。前記ＮＭＯＳトランジスタのうち一方は、ゲートが反転メインワード選択信号ＭＷＬＢに接続され、ソースが接地電圧ＶＳＳより低い電圧ＶＫＫ、ドレインがワード線ＷＬに接続される。ＮＭＯＳトランジスタの他方は、ゲートが反転サブワードドライバ選択信号ＦＸＢに接続され、ソースが電圧ＶＫＫ、ドレインがワード線ＷＬに接続される。
図８にアレイ制御回路ＡＣＣ（図２参照）の構成を示す。アレイ制御回路ＡＣＣは、センスアンプＳＡ、ＩＯ線、ビット線接続スイッチアレイを制御する信号を生成する。図１の制御回路及び入出力回路ＰＥＲＩから供給されるマット選択反転信号ＭＳＢからビット線イコライズ信号ＢＬＥＱを生成する。また、マット選択反転信号ＭＳＢとリードライトイネーブル信号ＲＷＥとからＩＯ線イネーブル信号ＤＬＩＯＥを生成する。また、マット選択反転信号ＭＳＢとリードライトプリチャージ反転信号ＲＷＰＲＥＢとからローカルＩＯ線制御信号ＤＬＩＯＰＲＥＢを生成する。さらにマット選択反転信号ＭＳＢとセンスアンプＰＭＯＳイネーブル元信号ＳＡＰＥ０とからセンスアンプＰＭＯＳイネーブル信号ＳＡＰＥを生成し、マット選択反転信号ＭＳＢとセンスアンプＮＭＯＳイネーブル元信号ＳＡＮＥ０からセンスアンプＮＭＯＳイネーブル信号ＳＡＮＥを生成する。また、ビット線接続スイッチアレイの左側サブメモリセルアレイ選択信号ＳＭＳＢｉとスイッチイネーブル元信号ＳＷＥ０とからスイッチイネーブル信号ＳＷＥｌｉを生成し、ビット線接続スイッチアレイの右側サブメモリセルアレイ選択信号ＳＭＳＢｉ＋１とスイッチイネーブル元信号ＳＷＥ０とからスイッチイネーブル信号ＳＷＥｒｉを生成する。
図９は、サブメモリブロックＳＭＢ（図３参照）の構成図である。なお、このサブメモリブロックＳＭＢは、図３の左から２列目の最も上に位置するサブメモリブロックＳＭＢである。他のサブメモリブロックＳＭＢも、図９のサブメモリブロックＳＭＢと同様に構成される。ビット線接続スイッチアレイＢＳＳＥ及びＢＳＳＰＥについては、ビット線接続スイッチアレイＢＳＳ及びＢＳＳＰの一部から構成される。
図９のサブメモリブロックＳＭＢは、上述したように３つのサブメモリセルアレイＳＭＣＡを有している。これら３つのサブメモリセルアレイＳＭＣＡは、グローバルビット線ＧＢＬ０〜ＧＢＬ２にそれぞれ対応して設けられる。
３つのサブメモリセルアレイＳＭＣＡは、複数のワード線ＷＬ（０〜ｋ）を共有している。また、これら３つのサブメモリセルアレイＳＭＣＡは、それぞれローカルビット線ＬＢＬ（１０〜１２）を有している。さらに、サブメモリセルアレイＳＭＣＡは、複数のワード線ＷＬ（０〜ｋ）とローカルビット線ＬＢＬとの交点にそれぞれメモリセルＭＣを有している。
メモリセルＭＣは、ＮＭＯＳトランジスタと、情報を電荷として保持するキャパシタＣｓとから構成される１Ｔ１Ｃ型と呼ばれるＤＲＡＭである。ＮＭＯＳトランジスタは、ソースがローカルビット線ＬＢＬに接続され、ゲートがワード線ＷＬに接続される。キャパシタＣｓは、ＮＭＯＳトランジスタのドレインとセルプレート電位ＶＰＬＴとの間に接続されている。
また、サブメモリブロックＳＭＢは、各サブメモリセルアレイＳＭＣＡの両側に、ビット線接続スイッチアレイＢＳＳ及びＢＳＳＰを有している。ビット線接続スイッチアレイＢＳＳは、一対のスイッチＭＯＳトランジスタＢＬＳＷを含む。また、ビット線接続スイッチアレイＢＳＳＰは、一対のスイッチＭＯＳトランジスタＢＬＳＷと一対のプリチャージＭＯＳトランジスタＢＬＰＣを含む。各ローカルビット線ＬＢＬの両端には、ビット線接続スイッチアレイＢＳＳに含まれる一対のスイッチＭＯＳトランジスタＢＬＳＷの一方とビット線接続スイッチアレイＢＳＳＰに含まれる一対のスイッチＭＯＳトランジスタＢＬＳＷの一方がそれぞれ接続される。
スイッチＭＯＳトランジスタＢＬＳＷは、接続（制御）信号ＳＷ（ｒ１〜ｒ２、ｌ１〜ｌ２）で制御され、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとを接続する。即ち、グローバルビット線とローカルビット線の接続信号ＳＷがハイのとき、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとが接続される。このとき、メモリセルＭＣに蓄えられている情報の読出し動作や、メモリセルＭＣに情報を書き込む動作が可能となる。より具体的には、１本のグローバルビット線ＧＢＬには、グローバルビット線ＧＢＬの延伸方向と同一の方向（図の左右方向）に１列に並んで配置された複数のローカルビット線ＬＢＬが複数のスイッチＭＯＳトランジスタを介して接続されており、いずれかのローカルビット線ＬＢＬが選択的にグローバルビット線ＧＢＬに電気的に接続される。なお、図９の上下方向に並んで配置される複数のローカルビット線ＬＢＬ１０、ＬＢＬ１１及びＬＢＬ１２は、接続信号ＳＷｒ１及びＳＷｌ２により制御されるスイッチＭＯＳトランジスタＢＬＳＷにより、同時に、グローバルビット線ＧＢＬＴ０，ＧＢＬＴ１及びＧＢＬＴ２に接続される。
プリチャージＭＯＳトランジスタＢＬＰＣは、プリチャージ信号ＰＣ（ｒ１〜ｒ２、ｌ１〜ｌ２）で制御され、プリチャージ信号がハイのときローカルビット線ＬＢＬがプリチャージ電位ＶＢＬＰにプリチャージされる。
センスアンプＳＡは、グローバルビット線ＧＢＬＴの一方の端部に接続される。図９には、グローバルビット線ＧＢＬＴ１に接続されるセンスアンプＳＡは示されていないが、グローバルビット線ＧＢＬＴ１には、その右端にセンスアンプＳＡが接続されている。また、センスアンプＳＡには、隣接するメモリセルアレイＭＣＡの反転グローバルビット線ＧＢＬＢが接続される。つまり、各センスアンプＳＡの一対の入力には、両隣に位置するメモリセルアレイＭＣＡのグローバルビット線ＧＢＬが１本ずつ接続される。
図１０に、図９及び図４に示す回路において、メモリセルＭＣに記憶されている情報を読み出す場合の動作波形の一例を示す。ここでは、ワード線ＷＬ０が選択され、ローカルビット線ＬＢＬ１０の交点のメモリセルＭＣにハイ情報が記憶されている場合の動作について説明する。
まず、スタンバイ状態について説明する。ローカルビット線ＬＢＬ１０とグローバルビット線ＧＢＬＴ０及び反転グローバルビット線ＧＢＬＢ０はプリチャージ電位ＶＢＬＰになっている。このとき、プリチャージ信号ＰＣ（ｒ１〜ｒ２、ｌ１〜ｌ２）は昇圧電圧ＶＰＰ、スイッチ信号ＳＷ（ｒ１〜ｒ２、ｌ１〜ｌ２）は接地電圧ＶＳＳ、ＷＬ０は電圧ＶＫＫになっている。各電源電圧は、ＶＰＰ＞ＶＰＥＲＩ＞ＶＡＲＹ＞ＶＢＬＰ＞ＶＳＳ＞ＶＫＫの関係で設定されている。プリチャージ電位ＶＢＬＰはアレイ電圧ＶＡＲＹのハーフレベルである。接地電圧ＶＳＳは０Ｖで電圧ＶＫＫは接地電圧ＶＳＳより低い負電圧である。
ＡＣＴコマンドが入力されると、反転メインワード選択信号ＭＷＬＢ及びビット線イコライズ信号ＢＬＥＱが電圧ＶＫＫとなる。ビット線イコライズ信号ＢＬＥＱが電圧ＶＫＫとなることで、ローカルＩＯ線制御信号ＤＬＩＯＰＲＥＢが内部電電電圧ＶＰＥＲＩになり、ローカルＩＯ線ＬＩＯＴ及び反転ローカルＩＯ線ＬＩＯＢはプリチャージ電位ＶＢＬＰから内部電源電圧ＶＰＥＲＩに駆動される。そして、プリチャージ信号ＰＣｒ１、ＰＣｌ２が接地電圧ＶＳＳとなる。また、ローカルビット線ＬＢＬ１０がプリチャージ電位ＶＢＬＰにプリチャージされた状態でフローティングとなる。さらに、グローバルビット線ＧＢＬＴ０とローカルビット線ＬＢＬ１０の接続信号ＳＷｒ１、ＳＷｌ２が昇圧電圧ＶＰＰになる。これらの結果、グローバルビット線ＧＢＬＴ０と１本のローカルビット線ＬＢＬ１０が接続状態となる。その後、反転サブワードドライバ選択信号ＦＸＢ０が電圧ＶＫＫとなることで、ワード線ＷＬ０が昇圧電圧ＶＰＰに駆動される。こうしてメモリセルＭＣから情報が読み出される。ローカルビット線ＬＢＬ１０及びスイッチＭＯＳトランジスタＢＬＳＷで接続されたグローバルビット線ＧＢＬＴ０はプリチャージ電位ＶＢＬＰより高い電圧になる。
続いて、センスアンプイネーブル信号ＳＡＰＥ、ＳＡＮＥが昇圧電圧ＶＰＰとなり、センスアンプＳＡのクロスカップルアンプＣＣＡに接続するＮＭＯＳコモンソースＣＳＮはプリチャージ電位ＶＢＬＰから接地電圧ＶＳＳに、ＰＭＯＳコモンソースＣＳＰはプリチャージ電位ＶＢＬＰからアレイ電圧ＶＡＲＹになる。そして、センスアンプＳＡは、グローバルビット線ＧＢＬＴ０まで読み出された信号を増幅し、メモリセルＭＣに情報が再書き込みされる。
続いて、ＲＥＡＤコマンドが入力されると、ローカルＩＯ線制御信号ＤＬＩＯＰＲＥＢが接地電圧ＶＳＳに、ＩＯ線イネーブル信号ＤＬＩＯＥが昇圧電圧ＶＰＰになる。そして、行選択スイッチ信号ＹＳが接地電圧ＶＳＳから内部電源電圧ＶＰＥＲＩに駆動され、ローカルＩＯ線ＬＩＯに情報が出力される。
その後、ＰＲＥコマンドが入力されると、ワード線ＷＬ０が電圧ＶＫＫになり、ビット線イコライズ信号ＢＬＥＱ、プリチャージ信号ＰＣｒ１、ＰＣｌ２が昇圧電圧ＶＰＰになり、センスアンプイネーブル信号ＳＡＰＥ、ＳＡＮＥ、接続信号ＳＷｒ１、ＳＷｌ２が接地電圧ＶＳＳになる。その結果、コモンソースＣＳＰ、ＣＳＮ及びグローバルビット線ＧＢＬとローカルビット線ＬＢＬ１０はプリチャージ電位ＶＢＬＰにプリチャージされてスタンバイ状態に戻り、読み出し動作が完了する。
図１１に、図９及び図４に示す回路において、メモリセルＭＣに情報を書き込む場合の動作波形の一例を示す。ここではワード線ＷＬ０が選択され、ローカルビット線ＬＢＬ１０の交点のメモリセルＭＣにロー（接地電圧ＶＳＳ）情報を書き込む場合の動作について説明する。
スタンバイ状態及びアクティブ状態は図１０で説明した状態と同じである。
アクティブ状態後にＷＩＴＥコマンドが入力されると、ローカルＩＯ線制御信号ＤＬＩＯＰＲＥＢが接地電圧ＶＳＳに、ＩＯ線イネーブル信号ＤＬＩＯＥが昇圧電圧ＶＰＰになる。そして、行選択スイッチ信号ＹＳが接地電圧ＶＳＳから内部電源電圧ＶＰＥＲＩに駆動され、ローカルＩＯ線ＬＩＯよりグローバルビット線ＧＢＬに書き込み情報が伝達される。そして、グローバルビット線ＧＢＬＴ０が接地電圧ＶＳＳに、反転グローバルビット線ＧＢＬＢ０がアレイ電圧ＶＡＲＹに遷移する。こうして、グローバルビット線ＧＢＬに伝達された情報は、スイッチＭＯＳトランジスタＢＬＳＷを介して、ローカルビット線ＬＢＬ１０に伝播し、メモリセルＭＣにロー（接地電圧ＶＳＳ）の情報が書き込まれる。ローカルビット線ＬＢＬ１０の両端のスイッチＭＯＳトランジスタＢＬＳＷがオンしているため、メモリセルＭＣに書き込むときはローカルビット線ＬＢＬ１０の両端から書き込みが可能となる。ローカルビット線ＬＢＬ１０の片側から書き込む従来技術に比べて高速化可能である。本実施の形態の効果については後述する。
その後、ＰＲＥコマンドが入力されると、ワード線ＷＬ０が電圧ＶＫＫになり、ビット線イコライズ信号ＢＬＥＱ、プリチャージ信号ＰＣｒ１、ＰＣｌ２が昇圧電圧ＶＰＰになり、センスアンプイネーブル信号ＳＡＰＥ、ＳＡＮＥ、接続信号ＳＷｒ１、ＳＷｌ２が接地電圧ＶＳＳになる。その結果、コモンソースＣＳＰ、ＣＳＮ及びグローバルビット線ＧＢＬとローカルビット線ＬＢＬ１０はプリチャージ電位ＶＢＬＰにプリチャージされてスタンバイ状態に戻り、書き込み動作が完了する。
図１２を参照して、本実施の形態の効果を説明する。ここでは、キャパシタＣｓ＝５ｆＦ、グローバルビット線容量ＣＧＢＬ＝３０ｆＦ／ＧＢＬ、グローバルビット線抵抗ＲＧＢＬ＝５０ｋｏｈｍ／ＧＢＬ、ローカルビット線容量ＣＬＢＬ＝１０ｆＦ／ＬＢＬ、ローカルビット線抵抗ＲＬＢＬ＝２００ｋｏｈｍ／ＬＢＬとする。
図１２において、横軸は比較項目、縦軸は時定数を表す。書き込み速度が最も遅いメモリセルまでの時定数Ｒ×Ｃ[ｎｓ]を示している。
従来技術は、階層ビット線構成でスイッチＭＯＳトランジスタがローカルビット線の片側のみに配置された構成である。この場合、書き込み速度が最も遅いメモリセルは、センスアンプから見て、一番遠いスイッチＭＯＳトランジスタを介して接続されたローカルビット線に接続されたメモリセルであって、そのスイッチＭＯＳトランジスタが接続されていない端のメモリセルである。そのときの時定数は、次式で求められる。
（ＲＧＢＬ+ＲＬＢＬ）×（ＣＧＢＬ＋ＣＬＢＬ＋Ｃｓ）＝１１．２５ｎｓ
一方、本実施の形態に係る半導体装置では、書き込み速度が最も遅いメモリセルは、センスアンプから見て、一番遠いスイッチＭＯＳトランジスタ及びそのひとつ手前のスイッチＭＯＳトランジスタが両端に接続された一本のローカルビット線に接続されているメモリセルであって、そのローカルビット線のほぼ中央に位置するメモリセルである。この場合、片側のスイッチＭＯＳトランジスタからローカルビット線の中央に位置するメモリセルまでの抵抗はＲＬＢＬ／２となる。また、ローカルビット線は、その両端のスイッチＭＯＳトランジスタから並列に駆動できるため、ローカルビット線の中央に位置するメモリセルまでの合成抵抗は（ＲＬＢＬ／２）／２＝ＲＬＢＬ／４となる。よって、そのときの時定数は次式で求められる。
（ＲＧＢＬ+ＲＬＢＬ／４）×（ＣＧＢＬ＋ＣＬＢＬ＋Ｃｓ）＝４．５ｎｓ
このように、本実施の形態によれば、従来技術より２倍以上も書き込み動作の高速化が実現可能である。なお、オンしているスイッチＭＯＳトランジスタ間のグローバルビット線抵抗はローカルビット線抵抗に比べ非常に小さいため無視している。
このように本実施の形態に係る半導体装置の構成は、ローカルット線の抵抗が非常に大きい場合、すなわち時定数において抵抗が支配的である場合に特に有効である。
また、本実施の形態に係る半導体装置の構成では、ローカルビット線長を２倍にしても従来技術より書き込み動作が速い。そのときに時定数は次式で求められる。
（ＲＧＢＬ+２×ＲＬＢＬ／４）×（ＣＧＢＬ＋２×ＣＬＢＬ＋Ｃｓ）＝８．２５ｎｓ
ここでも、オンしているスイッチＭＯＳトランジスタ間のグローバルビット線抵抗はローカルビット線抵抗より非常に小さいため無視している。
また、ローカルビット線長を２倍にすれば、２本のローカルビット線に２対必要だったスイッチＭＯＳトランジスタの数を１対にすることができる。よって、本実施の形態により、レイアウト面積低減も可能である。
図１３にサブメモリブロックＳＭＢのレイアウトの一例を示す。また、図１４及び図１５は、それぞれ図１３におけるＡ−Ａ′線断面図及びＢ−Ｂ′線断面図である。同一部材には同一のハッチングが施されている。また、図１３におけるＣ−Ｃ′線断面図は、Ａ−Ａ′線断面図と同一に表れる。なお、図１３において、グローバルビット線ＧＢＬは、視認性を考慮して省略されている。図１３にグローバルビット線ＧＢＬが描かれるとするならば、図の左右方向に沿って延伸し、図の上下方向に並んで平行に配置される３本のグローバル線ＧＢＬとなる。
図１３に示すレイアウトは、メモリセルＭＣに用いられるセルトランジスタ、スイッチＭＯＳトランジスタ及びプリチャージＭＯＳトランジスタとして、チャネル領域を縦方向（図１３の表裏方向、図１４の上下方向）に形成する縦型ＭＯＳを用いた、４Ｆ２セルアレイを想定したものである。
図１４から理解されるように、この半導体装置は、半導体基板１４１と、その上に形成された多層配線層とを有している。多層配線層は、層間絶縁膜１４２と配線層（Ｍ１，ＰＬ，ＢＧＬ）とが積層されている。
半導体基板１４１の上面側には、複数の柱状のピラー１４３が配列形成されている。一部のピラー１４３の各々には、その先端部に拡散層１４４が形成されている。また、一部のピラー１４３の底部及びその周辺部には、別の拡散層１４５が形成されている。拡散層１４５は、図の左右方向に延伸するローカルビット線ＬＢＬを構成する。ローカルビット線は、所定の領域に拡散層を形成した後、図１３の上下方向に隣接するピラー１４３間の拡散層を図の左右方向に沿って除去することで形成される。ピラー１４３がトランジスタに用いられるとき、先端部の拡散層１４４はドレインとして、底部の拡散層１４５はソース（及びローカルビット線ＬＢＬ）として働く。また、ピラー１４３の側面周囲には、絶縁膜を介してゲート１４６が形成されている。
上述したピラー１４３を用いて構成されたトランジスタは、メモリセルトランジスタ、スイッチＭＯＳトランジスタ、プリチャージＭＯＳトランジスタ及びダミーＭＯＳトランジスタ（ＤＵＭＭＹ）のいずれかとなる。
サブメモリセルアレイＳＭＣＡに配置されるトランジスタ、即ちメモリセルトランジスタ１４７、の上部には、ピラー上部コンタクト１４８が形成されている。そして、メモリセルトランジスタ１４７上のピラー上部コンタクト１４８の上にはセルキャパシタ（Ｃｓ）１４９が形成されている。こうして、メモリセルトランジスタ１４７のドレイン（拡散層１４４）は、ピラー上部コンタクト１４８を介してセルキャパシタ１４９に接続される。セルキャパシタ１４９の他端は、プレート配線層ＰＬに接続され、セルプレート電位ＶＰＬＴが与えられる。
また、メモリセルトランジスタ１４７のゲート１４６は、図１３の上下方向に延伸するワード線ＷＬとなる。
サブメモリセルアレイＳＭＣＡの図の左右両側に位置するトランジスタは、ダミーＭＯＳトランジスタ（ＤＵＭＭＹ）である。換言すると、サブメモリセルアレイＳＭＣＡとビット線接続スイッチアレイＢＳＳとの間、及びサブメモリセルアレイＳＭＣＡとビット線接続スイッチアレイＢＳＳＰとの間には、それぞれメモリセルＭＣと同一構成のダミーセルが配置されている。これは、サブメモリセルアレイＳＭＣＡの最も外側に配置されたメモリセルＭＣの形状のばらつきを軽減するためである。
ビット線接続スイッチアレイＢＳＳ及びＢＳＳＰにそれぞれ含まれるスイッチＭＯＳトランジスタＢＬＳＷの上にもピラー上部コンタクト１４８が形成されている。スイッチＭＯＳトランジスタＢＬＳＷ上のピラー上部コンタクト１４８は、上層配線であるＭ１配線に接続される。また、Ｍ１配線上には、グローバルビット線ＧＢＬに接続されるコンタクトＴＨ１が形成されている。こうして、スイッチＭＯＳトランジスタＢＬＳＷのドレインは、ピラー上部コンタクト１４８、Ｍ１配線及びコンタクトＴＨ１を介してグローバルビット線ＧＢＬに接続される。
コンタクトＴＨ１は、その特性や歩留まりを考慮すると、ビット線と同じ２Ｆピッチで配置することができない。そのため、コンタクトＴＨ１は、図１３から理解されるように、スイッチＭＯＳトランジスタＢＬＳＷの左右に交互に配置（千鳥配置）される。こうしてコンタクトＴＨ１間に４Ｆ以上の距離を確保することができる。
Ｍ１配線は、上記コンタクトＴＨ１の千鳥配置を実現するために設けられている。このＭ１配線領域を確保するために、スイッチＭＯＳトランジスタＢＬＳＷの図の左右両側の２列のトランジスタは、ダミーＭＯＳトランジスタとされている。これらのダミーＭＯＳトランジスタにおいて、ピラーの先端部には拡散層１４４が形成されておらず、層間絶縁膜１４２で覆われている。換言すると、ダミーＭＯＳトランジスタの上方には、ピラー上部コンタクト１４８もセルキャパシタ１４９も形成されていない。一方、これらのダミーＭＯＳトランジスタの底部およびその周辺には、ローカルビット線ＬＢＬとなる拡散層１４５が形成されている。
ビット線接続スイッチアレイＢＳＳＰに含まれるプリチャージトランジスタＢＬＰＣの上にもピラー上部コンタクト１４８が形成されている。プリチャージトランジスタＢＬＰＣ上のピラー上部コンタクト１４８は、Ｍ１配線に接続される。プリチャージトランジスタＢＬＰＣ上のピラー上部コンタクト１４８が接続されるＭ１配線と、スイッチＭＯＳトランジスタＢＬＳＷ上のピラー上部コンタクト１４８が接続されるＭ１配線とは、電気的に独立しており、前者にはプリチャージ電位ＶＢＬＰが与えられる。
一対のプリチャージトランジスタＢＬＰＣの図の左右方向の間には、２つのダミーＭＯＳトランジスタが配置されている。これらのダミーＭＯＳトランジスタの底部及びその周辺には、拡散層１４５が形成されていない。つまり、これらのダミーＭＯＳトランジスタは、図の左右方向に隣接するローカルビット線ＬＢＬ間を分離するために領域に配置されている。また、図１３から理解されるように、プリチャージＭＯＳトランジスタＢＬＰＣは、ワード線方向にダミーＭＯＳトランジスタと交互に配置されている。
本実施の形態では、ローカルビット線の両端（端部付近）にそれぞれスイッチＭＯＳトランジスタＢＬＳＷが接続されている。ここで、ローカルビット線の一方にのみスイッチＭＯＳトランジスタＢＬＳＷが接続されている場合考える。この場合、プリチャージＭＯＳトランジスタＢＬＰＣとダミーＭＯＳトランジスタとがワード線方向に交互に配列されているのと同様に、スイッチＭＯＳトランジスタＢＬＳＷとダミーＭＯＳトランジスタとがワード線方向に交互に配置されることになる。本願発明は、このダミーＭＯＳトランジスタをスイッチＭＯＳトランジスタＢＬＳＷとして活用する。これにより、レイアウト面積の増加を抑制することができる。
図１５に、図１３のにおけるＢ−Ｂ′線断面図を示す。上記説明から理解されるように、本実施の形態に係る半導体装置は、半導体基板（図１５の１４１）と、半導体基板中に埋め込まれ、かつ第１の方向（図１５の左右方向）に延伸して形成された第１のローカルビット線（図１５の５０１）と、半導体基板上に形成された第１の絶縁層（図１５の１４２）と、第１の絶縁層上に形成された第１のグローバルビット線（図１５のＧＢＬ）と、第１の絶縁層中に形成され、第１のローカルビット線の一端と第１のグローバルビット線とを接続する第１の経路（図１５の５０２（ＢＬＳＷ，ピラー上部コンタクト１４８、Ｍ１配線、コンタクトＴＨ１））と、第１の絶縁層中に形成され、第１のローカルビット線の他端と前記第１のグローバルビット線とを接続する第２の経路（図１５の５０３（ＢＬＳＷ，ピラー上部コンタクト１４８、Ｍ１配線、コンタクトＴＨ１））とを備えている。
また、半導体基板は、第１の部分（図１５の５０４）と第１の部分から突き出た第２及び第３の部分（図１５の５０５，５０６）とを備え、第２の部分は一端に形成された拡散層（図１５の１４４）を含み、第２の部分の他端は第１のローカルビット線の一端と接続され、第３の部分は一端に形成された拡散層（図１５の１４４）を含み、第３の部分は第１のローカルビット線の他端と接続され、第１の経路及び第２の経路は、それぞれ、第２及び第３の部分を含んでいる。
さらに、本実施の形態に係る半導体装置は、第１の絶縁層中に形成され、第１のグローバルビット線に接続された第１及び第２のスルーホール（図１５のコンタクトＴＨ１：５０７，５０８）と、第１の絶縁層中に形成され、第２及び第３の部分の一端にそれぞれ接続された第１及び第２の上部コンタクト（図１５の５０９，５１０）と、第１の絶縁層中に形成された第１の配線層であって、第１のスルーホールと第１の上部コンタクトとの間に配置された第１の配線層（図１５の５１１）と、第１の絶縁層中に形成された第２の配線層であって、第２のスルーホールと第２の上部コンタクトとの間に配置された第２の配線層（図１５の５１２）と、を備え、第１の経路は、第１のスルーホールと第１の上部コンタクトと第１の配線層とを含み、第２の経路は、第２のスルーホールと第２の上部コンタクトと前記第２の配線層とを含んでいる。
また、本実施の形態に係る半導体装置は、半導体基板中に埋め込まれ、第１の方向に延伸して形成された複数の第２のローカルビット線であって、第１のローカルビット線と実質的に平行にかつ第１の方向と交差する第２の方向（図１３の上下方向、図１４の表裏方向）に並んで形成された複数の第２のローカルビット線（図１４の４０１、Ｃ−Ｃ′線断面図において同一に表れる。以下同様）と、第１の絶縁層上に形成された複数の第２のグローバルビット線であって、第１のグローバルビット線と実質的に平行にかつ第２の方向に並んで形成された複数の第２のグローバルビット線（図１４のＧＢＬ）と、第１の絶縁層中に形成された複数の第３の経路であって、各々が、複数の第２のローカルビット線のそれぞれの一端と複数の第２のグローバルビット線のうちの対応する１つとを接続する複数の第３の経路（図１４の４０２）と、第１の絶縁層中に形成された複数の第４の経路であって、各々が、複数の第２のローカルビット線のそれぞれの他端と複数の第２のグローバルビット線のうちの対応する１つとを接続する複数の第４の経路（図１４の４０３）と、を備えている。
半導体基板は、また、第１の部分と第１の部分から突き出た複数の第４、及び、複数の第５の部分（図１４の４０４，４０５）を備え、複数の第４の部分のそれぞれは、一端に形成された拡散層（図１４の１４４）を含み、複数の第４の部分のそれぞれの他端は複数の第２のローカルビット線のうちの対応する１つの一端と接続され、複数の第５の部分のそれぞれは、一端に形成された拡散層（図１４の１４４）を含み、複数の第５の部分のそれぞれの他端は複数の第２のローカルビット線のうちの対応する１つの一端と接続され、複数の第３の経路の各々及び複数の第４の経路の各々は、それぞれ、複数の第４の部分のうちの対応する１つ及び複数の第５の部分のうちの対応する１つとを含んでいる。
第２の部分と複数の第４の部分とは、図１３から理解されるように、第２の方向に延伸する第１の仮想直線上（矢印Ｙ１）に形成され、第３の部分と複数の第５の部分とが第２の方向に延伸する第２の仮想直線（矢印Ｙ２）上に形成されてよい。あるいは、後述するように（図１６参照）、第２の部分と複数の第４の部分とが第２の方向に千鳥状に配置され、第３の部分と複数の第５の部分とが第２の方向に千鳥状に配置されてよい。
さらに、本実施の形態の半導体装置は、第１の絶縁層中に形成された複数の第３及び複数の第４のスルーホールであって、複数の第３のスルーホールの各々は、複数の第２のグローバルビット線のうちの対応する１つに接続され、複数の第４のスルーホールの各々は、複数の第２のグローバルビット線のうちの対応する１つに接続される複数の第３及び複数の第４のスルーホール（図１４のＴＨ１，４０６，４０７）と、第１の絶縁層中に形成された複数の第３及び複数の第４の上部コンタクトであって、複数の第３の上部コンタクトの各々は、複数の第４の部分のうちの対応する１つの一端に接続され、複数の第４の上部コンタクトの各々は、複数の第５の部分のうちの対応する１つの一端に接続される複数の第３及び複数の第４の上部コンタクト（図１４の４０８，４０９）と、第１の絶縁層中に形成された複数の第３の配線層であって、各々が、複数の第３のスルーホールのうちの対応する１つと複数の第３の上部コンタクトのうちの対応する１つとの間に配置された複数の第３の配線層（図１４の４１０）と、第１の絶縁層中に形成された複数の第４の配線層であって、各々が、複数の第４のスルーホールのうちの対応する１つと複数の第４の上部コンタクトのうちの対応する１つとの間に配置された複数の第４の配線層（図１４の４１１）と、を備え、複数の第３の経路のそれぞれは、複数の第３のスルーホールのうちの対応する１つと複数の第３の上部コンタクトのうちの対応する１つと複数の第３の配線層のうちの対応する１つとを含み、複数の第４の経路のそれぞれは、複数の第４のスルーホールのうちの対応する１つと複数の第４の上部コンタクトのうちの対応する１つと複数の第４の配線層のうちの対応する１つとを含んでいる。
図１３から理解されるように、第１のスルーホールと複数の第３のスルーホールとは第２の方向に２列に並べられ、第２のスルーホールと複数の第４のスルーホールとは第２の方向に２列で並べられている。
第２及び第３の部分は、それぞれスイッチ（図１５のＢＬＳＷ）を構成している。
複数の第４及び複数の第５の部分は、それぞれスイッチ（図１４のＢＬＳＷ）を構成している。
半導体基板は、さらに第１の部分から突き出た第６の部分（図１４の４１２）を備え、第６の部分は一端に形成された拡散層（図１４の１４４）を含み、第６の部分の他端は第１のローカルビット線の一端又は他端に接続されている。
そして、半導体装置は、さらに、第１の絶縁層中に形成され、第６の部分の一端に接続された第５の上部コンタクト（図１４の４１３）と、第１の絶縁層中に形成された第５の配線層であって、第５の上部コンタクトに接続された第５の配線層（図１４の４１４）とを有している。
次に、図１６及び図１７を参照して、本発明の第２の実施の形態に係る半導体装置について説明する。
図１６は、第２の実施の形態に係る半導体装置におけるメモリセルブロックＳＭＢのレイアウトを示す図であり、図１７はそのＡ−Ａ′線断面図である。図１６においては、図１３と同様に、グローバルビット線ＧＢＬ及びプレート配線層ＰＬが省略されている。
図１６に示すレイアウトが図１３に示すレイアウトと異なる点は、スイッチＭＯＳトランジスタＢＬＳＷを２列に配置し、ワード線方向にスイッチＭＯＳトランジスタＢＬＳＷとダミーＭＯＳトランジスタとを交互に配置した点である。このようにすることで、スイッチＭＯＳトランジスタＢＬＳＷの上方から左右に伸びていたＭ１配線の引き出し部分を削除することができる。つまり、図１３では、凸字形状であったＭ１配線を図１６では略正方形とすることができる。そして、コンタクトＴＨ１を配置するために必要とされたダミーＭＯＳトランジスタの列を左右一列ずつにすることができる。これにより、レイアウトサイズを４Ｆ縮小することができ、レイアウト面積の増加を抑制できる。
次に、図１８乃至図２０を参照して、本発明の第３の実施の形態に係る半導体装置について説明する。
図１８の半導体装置は、図９におけるビット線接続スイッチアレイＢＳＳをプリチャージＭＯＳトランジスタＢＬＰＣを有するビット線接続スイッチアレイＢＳＳＰに置き換えたものである。即ち、本実施の形態に係る半導体装置では、ローカルビット線の両端のそれぞれに、グローバルビット線と接続されるスイッチＭＯＳトランジスタＢＬＳＷとプリチャージＭＯＳトランジスタＢＬＰＣの両方が接続されている。
この構成によれば、ローカルビット線をプリチャージ電位ＶＢＬＰに駆動するプリチャージ動作を、ローカルビット線の両端に配置されたプリチャージＭＯＳトランジスタＢＬＰＣから行うことができる。従って、ローカルビット線の片側にプリチャージＭＯＳトランジスタＢＬＰＣを配置した場合に比べ、プリチャージ動作を高速化できる。この構成は、ローカルビット線の抵抗が高抵抗の場合に特に有効である。
図１９に図１８に示すサブメモリブロックＳＭＢのレイアウトを示す。図２０は、図１９のＡ−Ａ′線断面図である。図１９において、グローバルビット線ＧＢＬとプレート配線層ＰＬは省略されている。
図１９及び図２０から理解されるように、本実施の形態では、ローカルビット線ＬＢＬの両端にスイッチＭＯＳトランジスタＢＬＳＷとプリチャージＭＯＳトランジスタとが配置される。この配置は、第１の実施の形態において、ワード線方向にプリチャージＭＯＳトランジスタの間に配置されていたダミーＭＯＳトランジスタをプリチャージＭＯＳトランジスタとして活用することにより実現できる。従って、図２０と図１４との比較から理解されるように、レイアウト面積は増加しない。
本実施の半導体装置では、半導体基板（図２０の１４１）は、さらに第１の部分（図２０の５０４）から突き出た第６及び第７の部分（図２０の６０１，６０２）を備え、第６及び第７の部分のそれぞれは一端に形成された拡散層（図２０の１４４）を含み、第６及び第７の部分の他端は、第１のローカルビット線（図２０の６０３）の一端及び他端にそれぞれ接続されている。また、この半導体装置は、さらに、第１の絶縁層（図２０の１４２）中に形成され、第６及び第７の部分の一端にそれぞれ接続された第５及び第６の上部コンタクト（図２０の６０４，６０５）と、第１の絶縁層中に形成された第５及び第６の配線層であって、第５及び第６の上部コンタクトにそれぞれ接続された第５及び第６の配線層（図２０の６０６，６０７）と、を有している。
以上述べたように上記第１乃至第３の実施の形態によれば、グローバルビット線とローカルビット線を備えた階層ビット線構成において、ローカルビット線の両端にスイッチＭＯＳトランジスタを配置することで書き込み動作の高速化を実現できる。特にローカルビット線の抵抗が高い場合に有効である。
また、グローバルビット線とローカルビット線を備えた階層ビット線構成において、ローカルビット線長を２倍にしても従来技術と比べ、書き込み動作の高速化を実現でき、なおかつ、スイッチＭＯＳトランジスタ及びプリチャージＭＯＳトランジスタを配置する数を削減できることからレイアウト面積低減も実現できる。
また、階層ビット線構成でメモリセル及びスイッチＭＯＳトランジスタに縦型ＭＯＳを用いた場合、ダミーＭＯＳトランジスタをスイッチＭＯＳとして活用することでレイアウト面積増加の抑制が可能である。
また、スイッチＭＯＳトランジスタ及びＭ１配線とグローバルビット線とを接続するコンタクトＴＨ１を千鳥配置することでコンタクトＴＨ１間スペースを十分に確保しつつ、レイアウト面積増加の抑制が可能である。
さらに、ローカルビット線の両端にスイッチＭＯＳトランジスタを配置することに加え、同様にプリチャージＭＯＳトランジスタをローカルビット線の両端に配置することでレイアウトの面積増加なく、プリチャージ動作の高速化が実現できる。
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変更変改が可能である。また、本発明は、以下の付記のようにも記載することができる。
（付記１） 第１の方向に延伸して形成された第１のグローバルビット線と、
前記第１のグローバルビット線と実質的に平行になるように前記第１の方向に延伸して形成され、かつ前記第１の方向と交差する第２の方向に配置され、前記第１のグローバルビット線との間に他のいかなるグローバルビット線も挟まずに配置された第２のグローバルビット線と、
前記第１の方向に延伸して形成された第１のローカルビット線と、
前記第１の方向に延伸して形成され、前記第２の方向において前記第１のローカルビット線と実質的に平行になるように並んで配置され、前記第１のローカルビット線との間に他のいかなるローカルビット線も挟まずに配置された第２のローカルビット線と、
第１の導電型を有し、第１の制御信号により制御され、前記第１のローカルビット線の一端と前記第１のグローバルビット線との間に配置された第１のトランジスタと、
前記第１の導電型を有し、前記第１の制御信号により制御され、前記第２のローカルビット線の一端と前記第２のグローバルビット線との間に配置された第２のトランジスタと、
前記第１の導電型を有し、第２の制御信号により制御され、前記第１のローカルビット線の他端と前記第１のグローバルビット線との間に配置された第３のトランジスタと、
前記第１の導電型を有し、前記第２の制御信号により制御され、前記第２のローカルビット線の他端と前記第２のグローバルビット線との間に配置された第４のトランジスタと、
を備えることを特徴とする半導体装置。
（付記２）
前記第１ローカルビット線及び前記第２ローカルビット線のそれぞれに、複数のメモリセルが接続されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の方向に沿って延伸するとともに、前記第１のローカルビット線に関して前記第１の方向に配置された第３のローカルビット線と、
前記第１の方向に沿って延伸するとともに、前記第２のローカルビット線に関して前記第１の方向に配置された第４のローカルビット線と、
前記第１の導電型を有し、前記第３のローカルビット線の一端及び他端のそれぞれと前記第１のグローバルビット線との間に配置された第５及び第６のトランジスタと、
前記第１の導電型を有し、前記第４のローカルビット線の一端及び他端のそれぞれと前記第２のグローバルビット線との間に配置された第７及び第８のトランジスタと、
をさらに備えることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
所定の電圧レベルが与えられる配線層と、
前記第１のローカルビット線の一端及び他端の少なくとも一方と前記配線層との間に配置された第９のトランジスタと、
前記第２のローカルビット線の一端及び他端の少なくとも一方と前記配線層との間に配置された第１０のトランジスタと、
前記第３のローカルビット線の一端及び他端の少なくとも一方と前記配線層との間に配置された第１１のトランジスタと、
前記第４のローカルビット線の一端及び他端の少なくとも一方と前記配線層との間に配置された第１２のトランジスタと、
をさらに備えることを特徴とする付記３に記載の半導体装置。
１４１ 半導体基板
１４２ 層間絶縁膜
１４３ ピラー
１４４ 拡散層
１４５ 拡散層
１４６ ゲート
１４７ メモリセルトランジスタ
１４８ ピラー上部コンタクト
１４９ セルキャパシタ
４０１ 第１のローカルビット線
４０２ 第３の経路
４０３ 第４の経路
４０４ 第４の部分
４０５ 第５の部分
４０６ 第３のスルーホール
４０７ 第４のスルーホール
４０８ 第３の上部コンタクト
４０９ 第４の上部コンタクト
４１０ 第３の配線層
４１１ 第４の配線層
４１２ 第６の部分
４１３ 第５の上部コンタクト
４１４ 第５の配線層
５０１ 第１のローカルビット線
５０２ 第１の経路
５０３ 第２の経路
５０４ 第１の部分
５０５ 第２の部分
５０６ 第３の部分
５０７ 第１のスルーホール
５０８ 第２のスルーホール
５０９ 第１の上部コンタクト
５１０ 第２の上部コンタクト
５１１ 第１の配線層
５１２ 第２の配線層
６０１ 第６の部分
６０２ 第７の部分
６０３ 第１のローカルビット線
６０４ 第５の上部コンタクト
６０５ 第６の上部コンタクト
６０６ 第５の配線層
６０７ 第６の配線層

Claims (12)

  1. 半導体基板と、
    前記半導体基板中に埋め込まれ、かつ第１の方向に延伸して形成された第１のローカルビット線と、
    前記半導体基板上に形成された第１の絶縁層と、
    前記第１の絶縁層上に形成された第１のグローバルビット線と、
    前記第１の絶縁層中に形成され、前記第１のローカルビット線の一端と前記第１のグローバルビット線とを接続する第１の経路と、
    前記第１の絶縁層中に形成され、前記第１のローカルビット線の他端と前記第１のグローバルビット線とを接続する第２の経路と、を備え、
    前記半導体基板は、第１の部分と当該第１の部分から突き出た第２及び第３の部分とを備え、
    前記第１の部分は前記第１のローカルビット線を含み、
    前記第２及び第３の部分はそれぞれ柱状のピラーであり、
    前記第２の部分は一端に形成された拡散層を含み、前記第２の部分の他端は前記第１のローカルビット線の前記一端と接続され、
    前記第３の部分は一端に形成された拡散層を含み、前記第３の部分は前記第１のローカルビット線の前記他端と接続され、
    前記第１の経路及び前記第２の経路は、それぞれ、前記第２及び第３の部分を含むことを特徴とする半導体装置。
  2. 前記第１の絶縁層中に形成され、前記第１のグローバルビット線に接続された第１及び第２のスルーホールと、
    前記第１の絶縁層中に形成され、前記第２及び第３の部分の前記一端にそれぞれ接続された第１及び第２の上部コンタクトと、
    前記第１の絶縁層中に形成された第１の配線層であって、前記第１のスルーホールと前記第１の上部コンタクトとの間に配置された前記第１の配線層と、
    前記第１の絶縁層中に形成された第２の配線層であって、前記第２のスルーホールと前記第２の上部コンタクトとの間に配置された前記第２の配線層と、を備え、
    前記第１の経路は、前記第１のスルーホールと前記第１の上部コンタクトと前記第１の配線層とを含み、
    前記第２の経路は、前記第２のスルーホールと前記第２の上部コンタクトと前記第２の配線層とを含む、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板中に埋め込まれ、前記第１の方向に延伸して形成された複数の第２のローカルビット線であって、前記第１のローカルビット線と実質的に平行にかつ前記第１の方向と交差する第２の方向に並んで形成された前記複数の第２のローカルビット線と、
    前記第１の絶縁層上に形成された複数の第２のグローバルビット線であって、前記第１のグローバルビット線と実質的に平行にかつ前記第２の方向に並んで形成された複数の第２のグローバルビット線と、
    前記第１の絶縁層中に形成された複数の第３の経路であって、各々が、前記複数の第２のローカルビット線のそれぞれの一端と前記複数の第２のグローバルビット線のうちの対応する１つとを接続する前記複数の第３の経路と、
    前記第１の絶縁層中に形成された複数の第４の経路であって、各々が、前記複数の第２のローカルビット線のそれぞれの他端と前記複数の第２のグローバルビット線のうちの前記対応する１つとを接続する前記複数の第４の経路と、を備えることを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体基板は、第１の部分と当該第１の部分から突き出た第２、第３、複数の第４、及び、複数の第５の部分とを備え、
    前記複数の第４及び複数の第５の部分はそれぞれ柱状のピラーであり、
    前記第２の部分は一端に形成された拡散層を含み、前記第２の部分の他端は前記第１のローカルビット線の前記一端と接続され、
    前記第３の部分は一端に形成された拡散層を含み、前記第３の部分は前記第１のローカルビット線の前記他端と接続され、
    前記複数の第４の部分のそれぞれは、一端に形成された拡散層を含み、前記複数の第４の部分のそれぞれの他端は前記複数の第２のローカルビット線のうちの対応する１つの前記一端と接続され、
    前記複数の第５の部分のそれぞれは、一端に形成された拡散層を含み、前記複数の第５の部分のそれぞれの他端は前記複数の第２のローカルビット線のうちの対応する１つの前記一端と接続され、
    前記第１の経路及び前記第２の経路は、それぞれ、前記第２及び第３の部分を含み、
    前記複数の第３の経路の各々及び前記複数の第４の経路の各々は、それぞれ、前記複数の第４の部分のうちの対応する１つ及び前記複数の第５の部分のうちの対応する１つとを含む、
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記第２の部分と前記複数の第４の部分とが前記第２の方向に延伸する第１の直線上に形成され、前記第３の部分と前記複数の第５の部分とが前記第２の方向に延伸する第２の直線上に形成されることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２の部分と前記複数の第４の部分とが前記第２の方向に千鳥状に配置され、前記第３の部分と前記複数の第５の部分とが前記第２の方向に千鳥状に配置されることを特徴とする請求項４に記載の半導体装置。
  7. 前記第１の絶縁層中に形成され、前記第１のグローバルビット線に接続された第１及び第２のスルーホールと、
    前記第１の絶縁層中に形成され、前記第２及び第３の部分の前記一端にそれぞれ接続された第１及び第２の上部コンタクトと、
    前記第１の絶縁層中に形成された第１の配線層であって、前記第１のスルーホールと前記第１の上部コンタクトとの間に配置された前記第１の配線層と、
    前記第１の絶縁層中に形成された第２の配線層であって、前記第２のスルーホールと前記第２の上部コンタクトとの間に配置された前記第２の配線層と、
    前記第１の絶縁層中に形成された複数の第３及び複数の第４のスルーホールであって、前記複数の第３のスルーホールの各々は、前記複数の第２のグローバルビット線のうちの対応する１つに接続され、前記複数の第４のスルーホールの各々は、前記複数の第２のグローバルビット線のうちの対応する１つに接続される前記複数の第３及び複数の第４のスルーホールと、
    前記第１の絶縁層中に形成された複数の第３及び複数の第４の上部コンタクトであって、前記複数の第３の上部コンタクトの各々は、前記複数の第４の部分のうちの対応する１つの前記一端に接続され、前記複数の第４の上部コンタクトの各々は、前記複数の第５の部分のうちの対応する１つの前記一端に接続される前記複数の第３及び複数の第４の上部コンタクトと、
    前記第１の絶縁層中に形成された複数の第３の配線層であって、各々が、前記複数の第３のスルーホールのうちの対応する１つと前記複数の第３の上部コンタクトのうちの対応する１つとの間に配置された前記複数の第３の配線層と、
    前記第１の絶縁層中に形成された複数の第４の配線層であって、各々が、前記複数の第４のスルーホールのうちの対応する１つと前記複数の第４の上部コンタクトのうちの対応する１つとの間に配置された前記複数の第４の配線層と、を備え、
    前記第１の経路は、前記第１のスルーホールと前記第１の上部コンタクトと前記第１の配線層とを含み、
    前記第２の経路は、前記第２のスルーホールと前記第２の上部コンタクトと前記第２の配線層とを含み、
    前記複数の第３の経路のそれぞれは、前記複数の第３のスルーホールのうちの対応する１つと前記複数の第３の上部コンタクトのうちの対応する１つと前記複数の第３の配線層のうちの対応する１つとを含み、
    前記複数の第４の経路のそれぞれは、前記複数の第４のスルーホールのうちの対応する１つと前記複数の第４の上部コンタクトのうちの対応する１つと前記複数の第４の配線層のうちの対応する１つとを含む、
    ことを特徴とする請求項４に記載の半導体装置。
  8. 前記第１のスルーホールと前記複数の第３のスルーホールとが前記第２の方向に２列に並べられ、前記第２のスルーホールと前記複数の第４のスルーホールとが前記第２の方向に２列で並べられていることを特徴とする請求項７に記載の半導体装置。
  9. 前記第２及び第３の部分がそれぞれスイッチを構成していることを特徴とする請求項２に記載の半導体装置。
  10. 前記第２、前記第３、前記複数の第４及び前記複数の第５の部分がそれぞれスイッチを構成していることを特徴とする請求項４に記載の半導体装置。
  11. 前記半導体基板は、さらに第１の部分から突き出た第６の部分を備え、前記第６の部分は一端に形成された拡散層を含み、前記第６の部分の他端は前記第１のローカルビット線の前記一端又は前記他端に接続され、
    前記第６の部分は柱状のピラーであり、
    前記半導体装置は、さらに、前記第１の絶縁層中に形成され、前記第６の部分の前記一端に接続された第５の上部コンタクトと、
    前記第１の絶縁層中に形成された第５の配線層であって、前記第５の上部コンタクトに接続された第５の配線層と、を有している、
    ことを特徴とする請求項７に記載の半導体装置。
  12. 前記半導体基板は、さらに第１の部分から突き出た第６及び第７の部分を備え、前記第６及び第７の部分のそれぞれは一端に形成された拡散層を含み、前記第６及び第７の部分の他端は、前記第１のローカルビット線の前記一端及び前記他端にそれぞれ接続され、
    前記第６及び第７の部分はそれぞれ柱状のピラーであり、
    前記半導体装置は、さらに、前記第１の絶縁層中に形成され、前記第６及び第７の部分の前記一端にそれぞれ接続された第５及び第６の上部コンタクトと、
    前記第１の絶縁層中に形成された第５及び第６の配線層であって、前記第５及び第６の上部コンタクトにそれぞれ接続された第５及び第６の配線層と、を有している、
    ことを特徴とする請求項７に記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150052065A (ko) * 2012-09-04 2015-05-13 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치 및 그 제조방법
US9607705B1 (en) 2015-09-04 2017-03-28 Micron Technology, Inc. Apparatuses and methods for charging a global access line prior to accessing a memory
US9583160B1 (en) 2015-09-04 2017-02-28 Micron Technology, Inc. Apparatuses including multiple read modes and methods for same
KR20210060853A (ko) 2019-11-19 2021-05-27 삼성전자주식회사 비휘발성 메모리 장치
JP2021114563A (ja) * 2020-01-20 2021-08-05 キオクシア株式会社 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158519A (ja) 2002-11-05 2004-06-03 Hitachi Ltd 半導体集積回路装置
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
JP2005209914A (ja) * 2004-01-23 2005-08-04 Renesas Technology Corp 不揮発性半導体記憶装置
JP4149969B2 (ja) 2004-07-14 2008-09-17 株式会社東芝 半導体装置
US7120046B1 (en) * 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
JP5222619B2 (ja) * 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置
US8482981B2 (en) * 2008-05-30 2013-07-09 Qimonda Ag Method of forming an integrated circuit with NAND flash array segments and intra array multiplexers and corresponding integrated circuit with NAND flash array segments and intra array multiplexers
KR20100041231A (ko) * 2008-10-13 2010-04-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법

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