JP2004158519A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】高集積化と高速化を実現したDRAMを備えた半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置に搭載されるメモリ回路として、ワードドライバで形成された選択信号を第1ワード線と、上記第1ワード線と並行に上記第1ワード線の遠端側まで延長された第1配線手段を介して上記第1ワード線の延長方向に延長される第2ワード線に供給し、上記第1ワード線又は第2ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第1ビット線対と、上記第1ビット線対と並行に上記第1ビット線の遠端側まで延長された第2配線手段と選択スイッチを介して上記第1ビット線対の延長方向に延長される第2ビット線対を設けてこれらの対応する交差部にメモリセルを設ける。
【選択図】 図6
【解決手段】半導体集積回路装置に搭載されるメモリ回路として、ワードドライバで形成された選択信号を第1ワード線と、上記第1ワード線と並行に上記第1ワード線の遠端側まで延長された第1配線手段を介して上記第1ワード線の延長方向に延長される第2ワード線に供給し、上記第1ワード線又は第2ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第1ビット線対と、上記第1ビット線対と並行に上記第1ビット線の遠端側まで延長された第2配線手段と選択スイッチを介して上記第1ビット線対の延長方向に延長される第2ビット線対を設けてこれらの対応する交差部にメモリセルを設ける。
【選択図】 図6
Description
【0001】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばダイナミック型RAM(ランダム・アクセス・メモリ)のようなメモリ回路を搭載した半導体集積回路装置に利用して有効な技術に関するものである。
【0002】
【従来の技術】
サブアレイ内に設けられている各高抵抗配線が、サブアレイのほぼ中央部で物理的かつ電気的に左右に分離され、その分離された高抵抗配線のうち、ワード線ドライバに対して近いものは上記ドライバの近隣で抵抗配線に接続され、遠いものは上記サブアレイの中心部(接続領域)において低抵抗配線に結合されるDRAMが特開平09−017974号公報に記載され、2つの孫アレイの中間の境界部でゲート配線(サブワード線)を分断し、分断されたサブワード線のうち、該ワード線を駆動するサブロウデコーダに近いものは、サブロウデコーダとサブアレイの境界部分において第1配線層(Al配線層)とコンタクトをとり、遠いものは孫アレイの境界部において第1の配線層とコンタクトをとるようにしたDRAMが特開平08−340089号公報に記載されている。
【0003】
【特許文献1】
特開平09−017974号公報
【特許文献2】
特開平08−340089号公報
【0004】
【発明が解決しようとする課題】
大規模DRAM混載LSIのような高速動作が要求されるものは、DRAMの高速化が急務になっている。DRAMの特徴を生かすためには高集積化は必須である。しかしながら、高速化のために1つのワード線及びビット線に接続されるメモリセルの数を減らすと上記高集積化が犠牲になってしまう。このように、DRAMでは高速化と高集積化とは互いにトレードオフの関係にある。
【0005】
この発明の目的は、高集積化と高速化を実現したDRAMを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体集積回路装置に搭載されるメモリ回路として、ワードドライバで形成された選択信号を第1ワード線と、上記第1ワード線と並行に上記第1ワード線の遠端側まで延長された第1配線手段を介して上記第1ワード線の延長方向に延長される第2ワード線に供給し、上記第1ワード線又は第2ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第1ビット線対と、上記第1ビット線対と並行に上記第1ビット線の遠端側まで延長された第2配線手段と選択スイッチを介して上記第1ビット線対の延長方向に延長される第2ビット線対を設け、上記第1ワード線又は第2ワード線の一方と、上記第1ビット線対又は第2ビット線対のうちのいずれか一方との交差部にメモリセルを設ける。
【0007】
【発明の実施の形態】
図1には、この発明に係る論理混載メモリ集積回路(半導体集積回路装置)の一実施例の基板配置図が示されている。この実施例の半導体集積回路装置は、公知の半導体技術により、1個の半導体基板上において形成される。特に制限されないが、この実施例の半導体集積回路装置は、コンピュータシステムの所定のボードに搭載されて例えばそのキャッシュメモリを構成する。
【0008】
図1において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板CHIPの上辺側に配置される4個の回路ブロックつまりDRAMマクロセルDRAM0〜DRAM3と、下辺側に配置される4個の回路ブロックつまりDRAMマクロセルDRAM4〜DRAM7からなる合計8個のメモリバンクを備える。メモリバンク(DRAMマクロセル)のそれぞれは、後述するようにそれぞれが独立してメモリアクセスができるようにアドレスバッファ(ラッチ)を備える。
【0009】
論理混載メモリ集積回路は、さらに、各DRAMマクロセルの内側にそれぞれ配置される8個のSRAMマクロセルSRAM0〜SRAM7と、半導体基板CHIPの中央部に配置されるもう1個のSRAMマクロセルSRAM8とを備える。SRAMマクロセルSRAM0〜SRAM3ならびにSRAM4〜SRAM7の内側には、半導体基板CHIPの横の中心線に沿って、多数の入出力セルIOCが列状に配置され、これらの入出力セルIOC及びSRAMマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドPADとを含む論理部LCが配置される。論理部LCのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドPADは、パッケージに形成された配線層を介して対応するバンプに結合される。
【0010】
上記入出力セルIOCを介した上記DRAMマクロセルDRAM0〜DRAM7に対するデータの入出力、つまり上記DRAMマクロセルDRAM0〜DRAM7に対する書き込みと読み出しは、上記SRAMマクロセルを介して行われる。このようなSRAMマクロセルを介在させてバッファとして使用することにより、高速なデータの書き込みと読み出しが可能にされる。データの記憶にDRAMマクロセルを用いることにより、大きな記憶容量を実現することができる。
【0011】
外部からは直接にはSRAM8に対して行われる。SRAM8に対してミスヒットのときには、SRAM0〜7のいずれかにアクセスし、更にミスヒットのときにはDRAM0〜7のいずれかにアクセスする。つまり、SRAM8が一時キャッシュとして動作し、SRAM0〜7が二次キャッシュとして動作し、DRAM0〜7が3次キャッシュとして動作する。これらのヒット/ミスヒットの判定等を行う制御動作は、キャッシュコントロール回路を構成する論理回路LCにより行われる。
【0012】
図2には、上記DRAMマクロセル(メモリバンク)の一実施例のブロック図が示されている。各メモリバンクは、X,Yアドレスバッファ又はアドレスラッチを備える。これにより、1つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、DRAMではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。
【0013】
この実施例では、特に制限されないが、メモリバンクは複数のセルアレイから構成される。セルアレイは、ワード線方向及びビット線方向のそれぞれに複数個が設けられる。特に制限されないが、セルアレイは、セルアレイの左右(ワード線延長方向)に設けられた128本のサブワードドライバ(DV)により全体で256本のサブワード線の選択が行われる。上記256本のサブワード線と256対のビット線の交差部にダイナミック型メモリセルが配置され、上下(ビット線延長方向)に設けられた128個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードDVも隣接するメモリアレイのサブワード線の選択に共用される。
【0014】
特に制限されないが、上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような256本の冗長ワード線、256対の冗長ビット線を備えることとなる。このようなX,Y冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。
【0015】
Xアドレスバッファに取り込まれたXアドレスは、一方でXプリデコーダ回路によりデコードされ、それと並行して上記XアドレスがX系FUSE(ヒューズ)に記憶された不良アドレスとアドレス比較回路で比較される。Xプリデコーダの出力信号は、正規用マットのXデコーダと冗長マット用のXデコーダに供給される。Yアドレスバッファに取り込まれたYアドレスは、Y系FUSE(ヒューズ)に記憶させれた不良アドレスとアドレス比較回路で比較され、前記X系の不良アドレスの一致情報とにより、正規マットを使うか冗長マットを使うかの判定が行われる。この判定結果により、正規マットでの救済か冗長マットでの救済かに対応したXデコーダ回路及びYデコーダ回路の動作が行われる。
【0016】
図3には、図2のセルアレイの一実施例のブロック図が示されている。同図は、ワード線の配置図が示されている。上記メインワードドライバMWDは、それに対応した1つのメモリバンクを構成するメモリセルアレイを貫通するように延長されるメインワード線の選択信号を形成する。セルアレイは、センスアンプSA、サブワードドライバSWDに囲まれて形成される。1つのセルアレイ(サブアレイ)は、特に制限されないが、サブワード線が256本とされ、それと直交する相補ビット線対は、256本対とされる。
【0017】
1つのメインワード線に対して8本のワード線(サブワード線)が8本割り当てられる。上記のようにセルアレイには、256本のワード線が設けられるから、256÷8=32本のようになメインワード線MWLが設けられる。メインワードドライバには、AX30〜AX37からなる8ビットのプリデコード信号と、AX60〜AX64からなる4ビットのプリデコード信号が供給され、その組み合わせにより上記32本のメインワード線の中の1本がメインワードドライバMWDによって選択される。上記1つのメインワード線に対して8本ずつ割り当てられたワード線の中の1本を選択するワード線選択信号FX0〜FX7が設けられる。上記ワード線選択信号FX0〜FX7を形成するために3ビットのXアドレス信号又はそのデコード信号が用いられる。
【0018】
サブワードドライバSWDは、上記メインワード線の選択信号と、ワード線選択信号とを受けて1本のワード線(サブワード線)を選択する。上記のようにセルアレイには256本のワード線が設けられ、それに対応した256個のサブワードドライバは、128個ずつ両側に分散して配置される。上記ワード線選択信号もFX0〜3と、FX4〜7のように2つに分けられて入力される。1つのメインワード線に対応して設けられる8個のサブワードドライバは、0〜3の4個が一方に配置されて、上記選択信号FX0〜3が供給され、残りの4〜7の4個は他方に配置されて、上記選択信号FX4〜7が供給される。
【0019】
この実施例においては、セルアレイに設けられるワード線がセルアレイの中央部で切断さているように示されている。このことは、電気的にワード線がセルアレイの中央部で切断されていることを示すものではない。後述するように高速化と高集積化のために、メモリセルが接続されるワード線(FG層)が中央部で切断されていることを強調するために、簡略化して示したものにすぎない。
【0020】
図4には、図2のセルアレイの一実施例のブロック図が示されている。同図は、ビット線対の配置図が示されている。ビット線対は、246対からなるが、その半分の128対に対応してセンスアンプSAがセルアレイの両側に分散して配置される。また、64I/Oがビット線方向に延長される。太い線で示された1つのI/Oは、4対の信号線からなり、4対のビット線の信号を伝達する。カラム選択信号YS0〜15は、4つのI/O線を選択する。つまり、一方のセンスアンプSAから2つのI/O線を選択し、他方のセンスアンプSAから2つのI/O線を選択する。1つのI/O線が4対の信号線からなるので、全体で16ビットの信号の入出力が可能となる。信号CAY(0)〜(15)は、上記カラム選択信号YS0〜15を形成するデコード信号である。
【0021】
同図では、図面が複雑になるので、省略されているが、高速化と高集積化の実現のために、ビット線BLもセルアレイの中間部で分断されている。ワード線と異なるのは、シェアードスイッチ(又はBLスイッチ)を設けることにより、電気的にも分断できるようにされている。
【0022】
図5には、図3のセルアレイの一実施例の回路図が示されている。メインワード線MWL0と1には、前記のように8個ずつの合計16個のサブワードドライバが設けられるが、同図にはFX0,1及びFX4,5にそれぞれ対応した4個ずつ合計8個のサブワードドライバが例示的に示されている。このうち、メインワード線MWL0と1及びFX0に対応した2つのサブワードドライバを例にして説明すると、MOSFETQ30〜Q34から構成される。同図において、ゲート部に反転を意味する○を付加したのはPチャネルMOSFETの意味であり、かかる記号によってNチャネルMOSFETと区別される。
【0023】
PチャネルMOSFETQ30とNチャネルMOSFETQ31は、CMOSインバータ回路を構成し、MOSFETQ30とQ31のゲートは、メインワード線MWL0に接続される。同様に、PチャネルMOSFETQ32とNチャネルMOSFETQ33は、CMOSインバータ回路を構成し、MOSFETQ32とQ33のゲートには、メインワード線MWL1に接続される。上記2つのサブワードドライバのPチャネルMOSFETQ30とQ32のドレイン、つまりはCMOSインバータ回路の動作電圧端子には、ワード線選択信号FXT0が共通に供給される。
【0024】
上記2つのサブワードドライバの出力端子の間には、NチャネルMOSFETQ34が設けられ、そのゲートにはワード線選択信号FXB0が供給される。以下、同様にメインワード線MWL0と1を共通にして、ワード線選択信号FXT1、FX4,FX5のそれぞれに対して、上記同様なサブワードドライバが3組(合計6個)設けられる。ワード線選択信号FX2,3及びFX6,7に対応した残り8個のサブワードドライバは省略されている。
【0025】
MOSFETQ30とQ31で構成されたサブワードドライバの出力端子は、FG層からなる第1サブワード線SWL1の一端に接続される。この上記第1サブワード線SWL1の他端は、セルアレイの中間部まで延びて終端している。それ故、前記のようにセルアレイには256対のビット線BLが設けられるものであるが、上記第1サブワード線SWL1は、そのうちの半分の128対のビット線と交差するように配置される。したがって、上記第1サブワード線SWL1には128個のメモリセルが接続されることになる。
【0026】
上記サブワードドライバの出力端子は、上記第1サブワード線SWL1に並行に延長されM1配線の一端に接続される。このM1配線の他端は、上記第1サブワード線SWL1の延長方向に延長される第2サブワード線SWL2の一端に接続される。この第2サブワード線SWL2は、前記第1サブワード線SWL1と同様にFG層から構成され、上記セルアレイの中間部から上記サブワードドライバの反対側のセルアレイ端部まで延びて、残り半分の128対のビット線と交差するように配置される。したがって、上記第2サブワード線SWL2にも128個のメモリセルが接続されることになる。
【0027】
上記第1サブワード線SWL1と第2サブワード線SWL2とは、M1配線を介して相互に接続されているので、1つのサブワードドライバにより、256個のメモリセルを選択状態にすることができる。しかしながら、M1配線はFG層からなるサブワード線SWL1に比べて低抵抗値とすることができるから、サブワードドライバに十分な電流駆動能力を持たせることにより、サブワード線SWL1の遠端部のメモリセルと、サブワード線SWL2の遠端部のメモリセルとの選択遅延時間をほぼ等しくすることができる。
【0028】
言い換えるならばFG層からなるサブワード線に256個のメモリセルを接続した場合の遠端部のメモリセルの選択に費やされる遅延時間に比べ、上記のように128個のメモリセルが接続された2つのサブワード線SWL1とSWL2に分割させることにより、サブワードドライバの出力インピーダンスを無視すれば、それぞれの遠端部のメモリセルの選択に費やされる遅延時間を半分にすることができる。
【0029】
サブワード線に接続されるメモリセルの数を128のように少なくすれば、上記同様にメモリセルの選択時間を速くできる。しかしながら、セルアレイの分割数が増加し、ワード線方向においてはサブワードドライバが設けられる数が2倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、FG層からなるサブワード線をセルアレイの中間部で切断し、サブワードドライバから遠い方に配置されるサブワード線SWL2に対しては、サブワードドライバに近く配置されるサブワード線SWL1と並行に配置される低抵抗のM1配線により上記サブワードドライバの選択信号を伝えるようにすることにより、等価的には前記のようにサブワード線に接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【0030】
サブワード線SWL1とSWL2の選択動作は、次の通りである。メインワード線MWL0がロウレベルの選択状態にされ、ワード線選択信号FXT0がハイレベルの選択状態のときには、PチャネルMOSFETQ30がオン状態となり、上記ワード線選択信号FXT0のハイレベルをサブワード線SWL1、SWL2に伝える。非選択のメインワード線MWL1に対応したサブワードドライバでは、NチャネルMOSFETQ33がオン状態となり、サブワード線をロウレベルの非選択レベルにする。このとき、FXB0のロウレベルによりMOSFETQ34はオフ状態になっている。上記ワード線選択信号FXT0がハイレベルの選択状態であり、メインワード線MWL0が非選択のハイレベルで、メインワード線MWL1が選択のロウレベルのときは、上記隣接するサブワード線が選択される。
【0031】
メインワード線MWL0がロウレベルの選択状態にされ、ワード線選択信号FXT0がロウレベルの非選択状態のときには、PチャネルMOSFETQ30がオン状態となるが、上記ワード線選択信号FXT0にはPチャネルMOSFETQ30のしきい値電圧が残り、接地電位のようなロウレベルにすることができない。このときには、FXB0のハイレベルによりMOSFETQ34がオン状態となっており、上記非選択のメインワード線MWL1に対応したサブワードドライバのNチャネルMOSFETQ33のオン状態で形成されたロウレベルが、上記サブワード線SWL1とSWL2に伝えられる。このときには、ワード線選択信号FX1(FXT1,FXB1)ないしFX7(FXT7,FXB7)のいずれかで他のサブワード線が選択状態にされる。
【0032】
図6には、図4のセルアレイの一実施例の回路図が示されている。同図においては、代表として2つのセンスアンプとそれに関連したビット線対及びプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。この実施例では、メモリセルアレイが2つのメモリマットMAT0,MAT1に分割される。メモリマットMAT0に例示的に示されているように、ダイナミック型メモリセル(Memory Cell) は、アドレス選択用MOSFETQmと記憶用キャパシタCsから構成される。アドレス選択用MOSFETQmのゲートは、前記のようなサブワード線SWL0に接続され、このMOSFETQmの一方のソース,ドレインがビット線対のうちのビット線BLB0に接続される。他方のソース,ドレインが情報記憶キャパシタCsのストレージノードと接続される。情報記憶用キャパシタCsの他方の電極は共通化されてプレート電圧が与えられる。
【0033】
上記のようにメモリセルアレイが2つのメモリマットMAT0とMAT1に分割され、それぞれにビット線BLB0とBLT0とBLB1,BLT1が、同図に示すように平行に配置される。センスアンプに近く配置されたメモリマットMAT0の相補ビット線BLB0とBLT0は、シェアードスイッチ(又はBLスイッチ)MOSFETQ1とQ2によりセンスアンプの入出力ノードBLB−SA,BLT−SAと接続される。センスアンプに遠く配置されたメモリマットMAT1の相補ビット線BLB1とBLT1に設けられたシェアードスイッチ(又はBLスイッチ)MOSFETQ3とQ4は、上記相補ビット線BLB0とBLT0と並行に延長されるM2配線を介してセンスアンプの入出力ノードBLB−SA,BLT−SAと接続される。つまり、メモリセルアレイにおいて、ビット線方向の中央部に設けられた上記BLスイッチ部により2つのメモリマットMAT0とMAT1に分割される。
【0034】
センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型MOSFETQ5,Q6及びPチャンネル型MOSFETQ7,Q8からなるCMOSラッチ回路により構成される。Nチャンネル型MOSFETQ5とQ6のソースは、センスアンプ活性化MOSFETQ1が設けられて接地電位が与えられる。Pチャンネル型MOSFETQ7とQ8のソースは、センスアンプ活性化MOSFETQ2が設けられて動作電圧が与えられる。
【0035】
上記センスアンプ活性化MOSFETQ2のゲートにはセンスアンプ活性化信号SAEBが供給されて、上記信号SAEPのロウレベルに同期してオン状態にされ、動作電圧を上記PチャネルMOSFETQ7,Q8のソースに与える。上記センスアンプ活性化MOSFETQ1のゲートにはセンスアンプ活性化信号SAETが供給され、上記信号SAETのハイレベルに同期してオン状態にされ、回路の接地電位をNチャネルMOSFETQ5,Q6のソースに与える。
【0036】
上記Nチャンネル型MOSFETQ5とQ6のソースを、他のセンスアンプの同様なMOSFETのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化MOSFETQ1を設けて接地電位を供給し、Pチャンネル型MOSFETQ7とQ8のソースを、他のセンスアンプの同様なMOSFETのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化MOSFETQ2を設けられて動作電圧が与えるようにしてもよい。
【0037】
上記センスアンプの入出力ノードBLB−SAとBLT─SAは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライトアンプ回路とが設けられる。上記ダイレクトセンス回路は、NチャネルMOSFETQ13〜Q16により構成される。上記ライトアンプ回路は、NチャネルMOSFETQ17〜Q20により構成される。
【0038】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードBLB−SAとBLT─SAにゲートが接続された増幅MOSFETQ14、Q16と、ゲートにカラム選択線YST0<0>に接続されたMOSFETQ13とQ14がそれぞれ直列に接続される。増幅MOSFETQ14のドレインは、相補の読み出し用信号線RIOB1に接続され、増幅MOSFETQ16のドレインは、読み出し用信号線RIOT1に接続される。MOSFETQ13とQ15のソースには回路の接地電位が供給される。
【0039】
上記ライトアンプ回路は、上記センスアンプの入出力ノードBLB−SAとBLT─SAと相補の書き込み用信号線WIOB1とWIOT1との間に設けられた、MOSFETQ17、Q18及びMOSFETQ19とQ20の直列回路により構成される。カラムスイッチとしてのMOSFETQ18とQ20のゲートは、上記カラム選択線YST0に接続される。MOSFETQ17とQ19のゲートには、動作タイミング信号線WST0<0>に接続される。
【0040】
この実施例のセンスアンプは、上記入出力ノードBLB−SAとBLT−SAに対して、左右のメモリセルアレイのそれぞれ二対のずつの相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、同図に例示的に示されている一方のメモリセルアレイにおいて、上記入出力ノードBLB−SAとBLT−SAに対してシェアードスイッチMOSFETQ1とQ2を介して近い方のビット線BLB0とBLT0に接続され、上記M2配線及びシェアードスイッチMOSFETQ3とQ4を介して遠い方のビット線BLB1,BLT1に接続される。
【0041】
この実施例では、かかるシェアードスイッチMOSFETQ1とQ2及びQ3とQ4のゲートには、選択信号SHRLB0とSHRLB1が印加され、かかる選択信号SHRLB0とSHRLB1の選択レベルをサブワード線SWL等の選択レベルと同じく昇圧電圧のようなハイレベルにする。なお、センスアンプの他方にも同様なメモリセルアレイが設けられる。また、メモリセルアレイのビット線方向の両側にセンスアンプが配置されおり、上記ビット線BLB0,BLT0及びBLB1,BLT1に隣接するビット線は、メモリマットMAT1に隣接する図示しないセンスアンプと接続される。
【0042】
上記一方の相補ビット線BLB0,BLT0には、図示しないハーフプリチャージ電圧を供給するスイッチMOSFETQ12とQ13と、BLB0,BLT0を短絡するMOSFETQ11かなるプリチャージ回路が設けられる。これらのMOSFETQ11〜Q13のゲートは、共通にプリチャージ信号BLEQLTが供給される。上記他方の相補ビット線BLB1,BLT1にも、図示しないハーフプリチャージ電圧を供給するスイッチMOSFETQ22とQ23と、BLB1,BLT1を短絡するMOSFETQ21かなるプリチャージ回路が設けられる。これらのMOSFETQ21〜Q23のゲートは、共通にプリチャージ信号BLEQLTが供給される。
【0043】
メモリセルアレイのMAT0が選択されたときには、信号SHRLB0によりMOSFETQ1とQ2がオン状態を維持し、信号SHRLB1がロウレベルにされてメモリマットMAT1のビット線BLB1,BLT1の切り離しが行われる。他方のメモリセルアレイのビット線も同様に切り離される。上記メモリマットMAT1が選択されたときには、信号SHRLB1によりMOSFETQ3とQ4がオン状態を維持し、信号SHRLB0がロウレベルにされてメモリマットMAT0のビット線BLB0,BLT1の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号SHRLB0、SHRLB1及び他方のメモリセルアレイに対応した信号も共にハイレベルになっている。このプリチャージ期間では、前記信号BLEQLTによりビット線のプリチャージが行われる。
【0044】
この実施例では、センスアンプの増幅時に接続されるビット線は、上記のような選択動作によって選択されたメモリセルアレイにおいて、ビット線BLB0,BLT0又はBLB1,BLT1のいずれか一方のみとなる。この結果、選択ビット線に接続されるメモリセルの数を128個のように半分にすることができる。このため、ビット線の寄生容量が減少してメモリセルの記憶キャパシタCsとの容量比を小さくできる。言い換えるならば、記憶キャパシタCsの情報電荷に対応したビット線のプリチャージ電位に対する変化量を大きくすることができる。これにより、センスアンプに入力される信号量が増大し、センスアンプの高速化及び消費電力を低減させることができる。
【0045】
ビット線に接続されるメモリセルの数を128のように少なくすれば、上記同様にセンスアンプの高速化及び低消費電力化を図ることができる。しかしながら、セルアレイの分割数が増加し、ビット線方向においてはセンスアンプが設けられる数が2倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、BL層からなるビット線をセルアレイの中間部で切断し、センスアンプから遠い方に配置されるビット線に対しては、センスアンプに近く配置されるビット線と並行に配置される低抵抗のM2配線により上記センスアンプと接続することにより、前記のようにセンスアンプに接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【0046】
図7には、この発明に係るメモリセルアレイの一実施例のレイアウト図が示されている。メモリセルアレイは、ビット線方向の両側にセンスアンプSAが設けられ、ワード線方向の両側にはサブワードドライバSWDが設けられる。このようにセンスアンプSAとサブワードドライバSWDに囲まれてメモリセルアレイが構成される。メモリセルアレイは、ビット線方向の中間部で前記図6のようにメモリマットMAT0とMAT1に分割するプリチャージ回路及びシェアードスイッチ回路PCH/SHR領域が設けられ、ワード線方向の中間部に図5のようなWLシャント領域が設けられる。
【0047】
上記ビット線は、太い線で示したのが前記M2配線であり、その延長先に設けられるビット線と接続される。上記M2配線の下層にも分割された半分のビット線が設けられる。ワード線(サブワード線)も、太い線で示したのがM1配線であり、その延長先に設けられたサブワード線と接続される。このM1配線の下層にも分割された半分の長さのサブワード線が設けられる。
【0048】
図8には、この発明に係る階層ワードシャント部の一実施例の構成図が示されている。階層ワードシャント接続部Aは、前記図5のAの部分に対応している。同図には、平面構成と断線構成が例示的に示されている。ワードドライバ(前記サブワードドライバSWD)からFG層からなるワード線と、M1配線からなるシャント用ワード線が延びる。特に制限されないが、この実施例では、ワード線FGと上記シャント用ワード線(M1)とが、ワードドライバの出力部でBL層を介在させて接続されている。
【0049】
上記ワードドライバから延びる前記図5に示したSWL1に対応したワード線FGは、上記接続部Aの直前で終端している。上記シャント用ワード線(M1配線)の他端は、ビット線と同じ工程で形成さるBL層を介在させて、ワードドライバからみて遠い方に配置される前記図5に示したSWL2に対応したワード線(FG)に接続される。ワードドライバは、メモリセルアレイに配置されるワード線の両側に分散して配置され、隣接ワード線を両側のワードドライバが受け持つように、いわゆる千鳥状に構成される。これにより、ワードドライバの比較的大きなピッチとワード線の狭いピッチとを合わせて、効率よく半導体基板上に回路及び配線をレイアウトすることができる。
【0050】
図9には、この発明に係る階層ビット線の一実施例の平面図が示され、図10には断面図が示されている。階層ビット線の接続部Bは、前記図6のBの部分に対応している。ビット線方向の右側に設けられたセンスアンプからM2配線で構成されたビット線が左方向に向けて延びて、接続部BではM1配線を介在させてBL配線に接続される。このBL配線は、シェアードスイッチMOSFETを構成する一方のソース,ドレイン(図示せず)に接続される。上記スイッチMOSFETのFG層を介した他方のソース,ドレインに接続されたビット線(BL)が設けられる。
【0051】
上記M2配線の下層にもビット線BL層が設けられが同図では省略されている。ビット線方向の左側に設けられたセンスアンプからM2配線で構成されたビット線が右方向に向けて延びて、接続部Bでは上記BL層と並行に延長される部分M1配線を介在させてBL配線に接続される。この接続部(M1)により、右側から延びるBL層と交差させるものである。このように交差させられたBL配線は、シェアードスイッチMOSFETを構成する一方のソース,ドレインに(図示せず)に接続される。上記スイッチMOSFETのFG層を介した他方のソース,ドレインに接続されたビット線(BL)が設けられる。
【0052】
なお、前記図3において、ワード線方向にメモリセルアレイ上を延長されるメインワード線MWLは、M3配線により構成され、サブワードドライバに沿って延長されるFX0〜7は、M4配線により構成される。前記図4において、ビット線方向にメモリセルアレイ上を延長されるI/O線は、M4配線より構成される。これと交差するカラム選択線YS0〜15は、M3配線により構成される。したがって、メモリセルアレイ上においては、上記M1配線とM2配線は使用されないので、かかる配線M1,M2の活用によって上記のような高速化と高集積化が可能である。
【0053】
この実施例の半導体集積回路装置では、FG層−BL層、M1層、M2層、M3層、M4層の順で半導体基板上に形成される。特に制限されないが、図1の論理回路LCを構成するために、前記M1〜M4配線が形成されるものである。必要なら、M5配線が形成されてもよい。
【0054】
メモリセルアレイの分割数が従来と同じなら、ワード線、ビット線の選択動作は2倍に速くなり、従来と同じ選択動作であれば分割数を半分にすること、言い換えるならば高集積化を図ることができる。ワード線シャントにM1配線を用い、ビット線にM2配線を用いることにより、ビット線の寄生容量を減らすことができる。つまり、M1配線はメモリセルのプレートに隣接して配置されるものであり寄生容量がM2に比べて大きい。メモリセルの読み出し信号量に大きく関係するビット線BLの寄生容量を減らすように上記M2配線を選ぶことにより、センスアンプの高速動作を促進することができる。
【0055】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置に搭載されるDRAMマクロの構成は、種々の実施形態を採ることができる。論理回路と混載されるDRAMの他に、汎用メモリとしてのDRAMにも同様に適用することができる。この発明は、前記のようなメモリ回路を含む半導体集積回路装置に広く利用することができる。
【0056】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。半導体集積回路装置に搭載されるメモリ回路として、ワードドライバで形成された選択信号を第1ワード線と、上記第1ワード線と並行に上記第1ワード線の遠端側まで延長された第1配線手段を介して上記第1ワード線の延長方向に延長される第2ワード線に供給し、上記第1ワード線又は第2ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第1ビット線対と、上記第1ビット線対と並行に上記第1ビット線の遠端側まで延長された第2配線手段と選択スイッチを介して上記第1ビット線対の延長方向に延長される第2ビット線対を設けてこれらの対応する交差部にメモリセルを設けることにより、高集積化と高速化を実現することができる。
【図面の簡単な説明】
【図1】この発明に係る論理混載メモリ集積回路の一実施例を示す基板配置図である。
【図2】図1のDRAMマクロセルの一実施例を示すブロック図である。
【図3】図2のセルアレイの一実施例を示すブロック図である。
【図4】図2のセルアレイの一実施例を示すブロック図である。
【図5】図3のセルアレイの一実施例を示す回路図である。
【図6】図4のセルアレイの一実施例を示す回路図である。
【図7】この発明に係るメモリセルアレイの一実施例を示すレイアウト図である。
【図8】この発明に係る階層ワードシャント部の一実施例を示す構成図である。
【図9】この発明に係る階層ビット線の一実施例を示す平面図である。
【図10】この発明に係る階層ビット線の一実施例を示す断面図である。
【符号の説明】
CHIP…半導体基板(チップ)、DRAM0〜DRAM7…DRAMマクロセル、DFT…DFT回路、SRAM0〜SRAM7…SRAMマクロセル、LC…論理部、PAD…パッド、IOC…入出力セル、
SA…センスアンプ、SWD…サブワードドライバ、Q1〜Q34…MOSFET。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばダイナミック型RAM(ランダム・アクセス・メモリ)のようなメモリ回路を搭載した半導体集積回路装置に利用して有効な技術に関するものである。
【0002】
【従来の技術】
サブアレイ内に設けられている各高抵抗配線が、サブアレイのほぼ中央部で物理的かつ電気的に左右に分離され、その分離された高抵抗配線のうち、ワード線ドライバに対して近いものは上記ドライバの近隣で抵抗配線に接続され、遠いものは上記サブアレイの中心部(接続領域)において低抵抗配線に結合されるDRAMが特開平09−017974号公報に記載され、2つの孫アレイの中間の境界部でゲート配線(サブワード線)を分断し、分断されたサブワード線のうち、該ワード線を駆動するサブロウデコーダに近いものは、サブロウデコーダとサブアレイの境界部分において第1配線層(Al配線層)とコンタクトをとり、遠いものは孫アレイの境界部において第1の配線層とコンタクトをとるようにしたDRAMが特開平08−340089号公報に記載されている。
【0003】
【特許文献1】
特開平09−017974号公報
【特許文献2】
特開平08−340089号公報
【0004】
【発明が解決しようとする課題】
大規模DRAM混載LSIのような高速動作が要求されるものは、DRAMの高速化が急務になっている。DRAMの特徴を生かすためには高集積化は必須である。しかしながら、高速化のために1つのワード線及びビット線に接続されるメモリセルの数を減らすと上記高集積化が犠牲になってしまう。このように、DRAMでは高速化と高集積化とは互いにトレードオフの関係にある。
【0005】
この発明の目的は、高集積化と高速化を実現したDRAMを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体集積回路装置に搭載されるメモリ回路として、ワードドライバで形成された選択信号を第1ワード線と、上記第1ワード線と並行に上記第1ワード線の遠端側まで延長された第1配線手段を介して上記第1ワード線の延長方向に延長される第2ワード線に供給し、上記第1ワード線又は第2ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第1ビット線対と、上記第1ビット線対と並行に上記第1ビット線の遠端側まで延長された第2配線手段と選択スイッチを介して上記第1ビット線対の延長方向に延長される第2ビット線対を設け、上記第1ワード線又は第2ワード線の一方と、上記第1ビット線対又は第2ビット線対のうちのいずれか一方との交差部にメモリセルを設ける。
【0007】
【発明の実施の形態】
図1には、この発明に係る論理混載メモリ集積回路(半導体集積回路装置)の一実施例の基板配置図が示されている。この実施例の半導体集積回路装置は、公知の半導体技術により、1個の半導体基板上において形成される。特に制限されないが、この実施例の半導体集積回路装置は、コンピュータシステムの所定のボードに搭載されて例えばそのキャッシュメモリを構成する。
【0008】
図1において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板CHIPの上辺側に配置される4個の回路ブロックつまりDRAMマクロセルDRAM0〜DRAM3と、下辺側に配置される4個の回路ブロックつまりDRAMマクロセルDRAM4〜DRAM7からなる合計8個のメモリバンクを備える。メモリバンク(DRAMマクロセル)のそれぞれは、後述するようにそれぞれが独立してメモリアクセスができるようにアドレスバッファ(ラッチ)を備える。
【0009】
論理混載メモリ集積回路は、さらに、各DRAMマクロセルの内側にそれぞれ配置される8個のSRAMマクロセルSRAM0〜SRAM7と、半導体基板CHIPの中央部に配置されるもう1個のSRAMマクロセルSRAM8とを備える。SRAMマクロセルSRAM0〜SRAM3ならびにSRAM4〜SRAM7の内側には、半導体基板CHIPの横の中心線に沿って、多数の入出力セルIOCが列状に配置され、これらの入出力セルIOC及びSRAMマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドPADとを含む論理部LCが配置される。論理部LCのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドPADは、パッケージに形成された配線層を介して対応するバンプに結合される。
【0010】
上記入出力セルIOCを介した上記DRAMマクロセルDRAM0〜DRAM7に対するデータの入出力、つまり上記DRAMマクロセルDRAM0〜DRAM7に対する書き込みと読み出しは、上記SRAMマクロセルを介して行われる。このようなSRAMマクロセルを介在させてバッファとして使用することにより、高速なデータの書き込みと読み出しが可能にされる。データの記憶にDRAMマクロセルを用いることにより、大きな記憶容量を実現することができる。
【0011】
外部からは直接にはSRAM8に対して行われる。SRAM8に対してミスヒットのときには、SRAM0〜7のいずれかにアクセスし、更にミスヒットのときにはDRAM0〜7のいずれかにアクセスする。つまり、SRAM8が一時キャッシュとして動作し、SRAM0〜7が二次キャッシュとして動作し、DRAM0〜7が3次キャッシュとして動作する。これらのヒット/ミスヒットの判定等を行う制御動作は、キャッシュコントロール回路を構成する論理回路LCにより行われる。
【0012】
図2には、上記DRAMマクロセル(メモリバンク)の一実施例のブロック図が示されている。各メモリバンクは、X,Yアドレスバッファ又はアドレスラッチを備える。これにより、1つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、DRAMではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。
【0013】
この実施例では、特に制限されないが、メモリバンクは複数のセルアレイから構成される。セルアレイは、ワード線方向及びビット線方向のそれぞれに複数個が設けられる。特に制限されないが、セルアレイは、セルアレイの左右(ワード線延長方向)に設けられた128本のサブワードドライバ(DV)により全体で256本のサブワード線の選択が行われる。上記256本のサブワード線と256対のビット線の交差部にダイナミック型メモリセルが配置され、上下(ビット線延長方向)に設けられた128個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードDVも隣接するメモリアレイのサブワード線の選択に共用される。
【0014】
特に制限されないが、上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような256本の冗長ワード線、256対の冗長ビット線を備えることとなる。このようなX,Y冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。
【0015】
Xアドレスバッファに取り込まれたXアドレスは、一方でXプリデコーダ回路によりデコードされ、それと並行して上記XアドレスがX系FUSE(ヒューズ)に記憶された不良アドレスとアドレス比較回路で比較される。Xプリデコーダの出力信号は、正規用マットのXデコーダと冗長マット用のXデコーダに供給される。Yアドレスバッファに取り込まれたYアドレスは、Y系FUSE(ヒューズ)に記憶させれた不良アドレスとアドレス比較回路で比較され、前記X系の不良アドレスの一致情報とにより、正規マットを使うか冗長マットを使うかの判定が行われる。この判定結果により、正規マットでの救済か冗長マットでの救済かに対応したXデコーダ回路及びYデコーダ回路の動作が行われる。
【0016】
図3には、図2のセルアレイの一実施例のブロック図が示されている。同図は、ワード線の配置図が示されている。上記メインワードドライバMWDは、それに対応した1つのメモリバンクを構成するメモリセルアレイを貫通するように延長されるメインワード線の選択信号を形成する。セルアレイは、センスアンプSA、サブワードドライバSWDに囲まれて形成される。1つのセルアレイ(サブアレイ)は、特に制限されないが、サブワード線が256本とされ、それと直交する相補ビット線対は、256本対とされる。
【0017】
1つのメインワード線に対して8本のワード線(サブワード線)が8本割り当てられる。上記のようにセルアレイには、256本のワード線が設けられるから、256÷8=32本のようになメインワード線MWLが設けられる。メインワードドライバには、AX30〜AX37からなる8ビットのプリデコード信号と、AX60〜AX64からなる4ビットのプリデコード信号が供給され、その組み合わせにより上記32本のメインワード線の中の1本がメインワードドライバMWDによって選択される。上記1つのメインワード線に対して8本ずつ割り当てられたワード線の中の1本を選択するワード線選択信号FX0〜FX7が設けられる。上記ワード線選択信号FX0〜FX7を形成するために3ビットのXアドレス信号又はそのデコード信号が用いられる。
【0018】
サブワードドライバSWDは、上記メインワード線の選択信号と、ワード線選択信号とを受けて1本のワード線(サブワード線)を選択する。上記のようにセルアレイには256本のワード線が設けられ、それに対応した256個のサブワードドライバは、128個ずつ両側に分散して配置される。上記ワード線選択信号もFX0〜3と、FX4〜7のように2つに分けられて入力される。1つのメインワード線に対応して設けられる8個のサブワードドライバは、0〜3の4個が一方に配置されて、上記選択信号FX0〜3が供給され、残りの4〜7の4個は他方に配置されて、上記選択信号FX4〜7が供給される。
【0019】
この実施例においては、セルアレイに設けられるワード線がセルアレイの中央部で切断さているように示されている。このことは、電気的にワード線がセルアレイの中央部で切断されていることを示すものではない。後述するように高速化と高集積化のために、メモリセルが接続されるワード線(FG層)が中央部で切断されていることを強調するために、簡略化して示したものにすぎない。
【0020】
図4には、図2のセルアレイの一実施例のブロック図が示されている。同図は、ビット線対の配置図が示されている。ビット線対は、246対からなるが、その半分の128対に対応してセンスアンプSAがセルアレイの両側に分散して配置される。また、64I/Oがビット線方向に延長される。太い線で示された1つのI/Oは、4対の信号線からなり、4対のビット線の信号を伝達する。カラム選択信号YS0〜15は、4つのI/O線を選択する。つまり、一方のセンスアンプSAから2つのI/O線を選択し、他方のセンスアンプSAから2つのI/O線を選択する。1つのI/O線が4対の信号線からなるので、全体で16ビットの信号の入出力が可能となる。信号CAY(0)〜(15)は、上記カラム選択信号YS0〜15を形成するデコード信号である。
【0021】
同図では、図面が複雑になるので、省略されているが、高速化と高集積化の実現のために、ビット線BLもセルアレイの中間部で分断されている。ワード線と異なるのは、シェアードスイッチ(又はBLスイッチ)を設けることにより、電気的にも分断できるようにされている。
【0022】
図5には、図3のセルアレイの一実施例の回路図が示されている。メインワード線MWL0と1には、前記のように8個ずつの合計16個のサブワードドライバが設けられるが、同図にはFX0,1及びFX4,5にそれぞれ対応した4個ずつ合計8個のサブワードドライバが例示的に示されている。このうち、メインワード線MWL0と1及びFX0に対応した2つのサブワードドライバを例にして説明すると、MOSFETQ30〜Q34から構成される。同図において、ゲート部に反転を意味する○を付加したのはPチャネルMOSFETの意味であり、かかる記号によってNチャネルMOSFETと区別される。
【0023】
PチャネルMOSFETQ30とNチャネルMOSFETQ31は、CMOSインバータ回路を構成し、MOSFETQ30とQ31のゲートは、メインワード線MWL0に接続される。同様に、PチャネルMOSFETQ32とNチャネルMOSFETQ33は、CMOSインバータ回路を構成し、MOSFETQ32とQ33のゲートには、メインワード線MWL1に接続される。上記2つのサブワードドライバのPチャネルMOSFETQ30とQ32のドレイン、つまりはCMOSインバータ回路の動作電圧端子には、ワード線選択信号FXT0が共通に供給される。
【0024】
上記2つのサブワードドライバの出力端子の間には、NチャネルMOSFETQ34が設けられ、そのゲートにはワード線選択信号FXB0が供給される。以下、同様にメインワード線MWL0と1を共通にして、ワード線選択信号FXT1、FX4,FX5のそれぞれに対して、上記同様なサブワードドライバが3組(合計6個)設けられる。ワード線選択信号FX2,3及びFX6,7に対応した残り8個のサブワードドライバは省略されている。
【0025】
MOSFETQ30とQ31で構成されたサブワードドライバの出力端子は、FG層からなる第1サブワード線SWL1の一端に接続される。この上記第1サブワード線SWL1の他端は、セルアレイの中間部まで延びて終端している。それ故、前記のようにセルアレイには256対のビット線BLが設けられるものであるが、上記第1サブワード線SWL1は、そのうちの半分の128対のビット線と交差するように配置される。したがって、上記第1サブワード線SWL1には128個のメモリセルが接続されることになる。
【0026】
上記サブワードドライバの出力端子は、上記第1サブワード線SWL1に並行に延長されM1配線の一端に接続される。このM1配線の他端は、上記第1サブワード線SWL1の延長方向に延長される第2サブワード線SWL2の一端に接続される。この第2サブワード線SWL2は、前記第1サブワード線SWL1と同様にFG層から構成され、上記セルアレイの中間部から上記サブワードドライバの反対側のセルアレイ端部まで延びて、残り半分の128対のビット線と交差するように配置される。したがって、上記第2サブワード線SWL2にも128個のメモリセルが接続されることになる。
【0027】
上記第1サブワード線SWL1と第2サブワード線SWL2とは、M1配線を介して相互に接続されているので、1つのサブワードドライバにより、256個のメモリセルを選択状態にすることができる。しかしながら、M1配線はFG層からなるサブワード線SWL1に比べて低抵抗値とすることができるから、サブワードドライバに十分な電流駆動能力を持たせることにより、サブワード線SWL1の遠端部のメモリセルと、サブワード線SWL2の遠端部のメモリセルとの選択遅延時間をほぼ等しくすることができる。
【0028】
言い換えるならばFG層からなるサブワード線に256個のメモリセルを接続した場合の遠端部のメモリセルの選択に費やされる遅延時間に比べ、上記のように128個のメモリセルが接続された2つのサブワード線SWL1とSWL2に分割させることにより、サブワードドライバの出力インピーダンスを無視すれば、それぞれの遠端部のメモリセルの選択に費やされる遅延時間を半分にすることができる。
【0029】
サブワード線に接続されるメモリセルの数を128のように少なくすれば、上記同様にメモリセルの選択時間を速くできる。しかしながら、セルアレイの分割数が増加し、ワード線方向においてはサブワードドライバが設けられる数が2倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、FG層からなるサブワード線をセルアレイの中間部で切断し、サブワードドライバから遠い方に配置されるサブワード線SWL2に対しては、サブワードドライバに近く配置されるサブワード線SWL1と並行に配置される低抵抗のM1配線により上記サブワードドライバの選択信号を伝えるようにすることにより、等価的には前記のようにサブワード線に接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【0030】
サブワード線SWL1とSWL2の選択動作は、次の通りである。メインワード線MWL0がロウレベルの選択状態にされ、ワード線選択信号FXT0がハイレベルの選択状態のときには、PチャネルMOSFETQ30がオン状態となり、上記ワード線選択信号FXT0のハイレベルをサブワード線SWL1、SWL2に伝える。非選択のメインワード線MWL1に対応したサブワードドライバでは、NチャネルMOSFETQ33がオン状態となり、サブワード線をロウレベルの非選択レベルにする。このとき、FXB0のロウレベルによりMOSFETQ34はオフ状態になっている。上記ワード線選択信号FXT0がハイレベルの選択状態であり、メインワード線MWL0が非選択のハイレベルで、メインワード線MWL1が選択のロウレベルのときは、上記隣接するサブワード線が選択される。
【0031】
メインワード線MWL0がロウレベルの選択状態にされ、ワード線選択信号FXT0がロウレベルの非選択状態のときには、PチャネルMOSFETQ30がオン状態となるが、上記ワード線選択信号FXT0にはPチャネルMOSFETQ30のしきい値電圧が残り、接地電位のようなロウレベルにすることができない。このときには、FXB0のハイレベルによりMOSFETQ34がオン状態となっており、上記非選択のメインワード線MWL1に対応したサブワードドライバのNチャネルMOSFETQ33のオン状態で形成されたロウレベルが、上記サブワード線SWL1とSWL2に伝えられる。このときには、ワード線選択信号FX1(FXT1,FXB1)ないしFX7(FXT7,FXB7)のいずれかで他のサブワード線が選択状態にされる。
【0032】
図6には、図4のセルアレイの一実施例の回路図が示されている。同図においては、代表として2つのセンスアンプとそれに関連したビット線対及びプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。この実施例では、メモリセルアレイが2つのメモリマットMAT0,MAT1に分割される。メモリマットMAT0に例示的に示されているように、ダイナミック型メモリセル(Memory Cell) は、アドレス選択用MOSFETQmと記憶用キャパシタCsから構成される。アドレス選択用MOSFETQmのゲートは、前記のようなサブワード線SWL0に接続され、このMOSFETQmの一方のソース,ドレインがビット線対のうちのビット線BLB0に接続される。他方のソース,ドレインが情報記憶キャパシタCsのストレージノードと接続される。情報記憶用キャパシタCsの他方の電極は共通化されてプレート電圧が与えられる。
【0033】
上記のようにメモリセルアレイが2つのメモリマットMAT0とMAT1に分割され、それぞれにビット線BLB0とBLT0とBLB1,BLT1が、同図に示すように平行に配置される。センスアンプに近く配置されたメモリマットMAT0の相補ビット線BLB0とBLT0は、シェアードスイッチ(又はBLスイッチ)MOSFETQ1とQ2によりセンスアンプの入出力ノードBLB−SA,BLT−SAと接続される。センスアンプに遠く配置されたメモリマットMAT1の相補ビット線BLB1とBLT1に設けられたシェアードスイッチ(又はBLスイッチ)MOSFETQ3とQ4は、上記相補ビット線BLB0とBLT0と並行に延長されるM2配線を介してセンスアンプの入出力ノードBLB−SA,BLT−SAと接続される。つまり、メモリセルアレイにおいて、ビット線方向の中央部に設けられた上記BLスイッチ部により2つのメモリマットMAT0とMAT1に分割される。
【0034】
センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型MOSFETQ5,Q6及びPチャンネル型MOSFETQ7,Q8からなるCMOSラッチ回路により構成される。Nチャンネル型MOSFETQ5とQ6のソースは、センスアンプ活性化MOSFETQ1が設けられて接地電位が与えられる。Pチャンネル型MOSFETQ7とQ8のソースは、センスアンプ活性化MOSFETQ2が設けられて動作電圧が与えられる。
【0035】
上記センスアンプ活性化MOSFETQ2のゲートにはセンスアンプ活性化信号SAEBが供給されて、上記信号SAEPのロウレベルに同期してオン状態にされ、動作電圧を上記PチャネルMOSFETQ7,Q8のソースに与える。上記センスアンプ活性化MOSFETQ1のゲートにはセンスアンプ活性化信号SAETが供給され、上記信号SAETのハイレベルに同期してオン状態にされ、回路の接地電位をNチャネルMOSFETQ5,Q6のソースに与える。
【0036】
上記Nチャンネル型MOSFETQ5とQ6のソースを、他のセンスアンプの同様なMOSFETのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化MOSFETQ1を設けて接地電位を供給し、Pチャンネル型MOSFETQ7とQ8のソースを、他のセンスアンプの同様なMOSFETのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化MOSFETQ2を設けられて動作電圧が与えるようにしてもよい。
【0037】
上記センスアンプの入出力ノードBLB−SAとBLT─SAは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライトアンプ回路とが設けられる。上記ダイレクトセンス回路は、NチャネルMOSFETQ13〜Q16により構成される。上記ライトアンプ回路は、NチャネルMOSFETQ17〜Q20により構成される。
【0038】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードBLB−SAとBLT─SAにゲートが接続された増幅MOSFETQ14、Q16と、ゲートにカラム選択線YST0<0>に接続されたMOSFETQ13とQ14がそれぞれ直列に接続される。増幅MOSFETQ14のドレインは、相補の読み出し用信号線RIOB1に接続され、増幅MOSFETQ16のドレインは、読み出し用信号線RIOT1に接続される。MOSFETQ13とQ15のソースには回路の接地電位が供給される。
【0039】
上記ライトアンプ回路は、上記センスアンプの入出力ノードBLB−SAとBLT─SAと相補の書き込み用信号線WIOB1とWIOT1との間に設けられた、MOSFETQ17、Q18及びMOSFETQ19とQ20の直列回路により構成される。カラムスイッチとしてのMOSFETQ18とQ20のゲートは、上記カラム選択線YST0に接続される。MOSFETQ17とQ19のゲートには、動作タイミング信号線WST0<0>に接続される。
【0040】
この実施例のセンスアンプは、上記入出力ノードBLB−SAとBLT−SAに対して、左右のメモリセルアレイのそれぞれ二対のずつの相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、同図に例示的に示されている一方のメモリセルアレイにおいて、上記入出力ノードBLB−SAとBLT−SAに対してシェアードスイッチMOSFETQ1とQ2を介して近い方のビット線BLB0とBLT0に接続され、上記M2配線及びシェアードスイッチMOSFETQ3とQ4を介して遠い方のビット線BLB1,BLT1に接続される。
【0041】
この実施例では、かかるシェアードスイッチMOSFETQ1とQ2及びQ3とQ4のゲートには、選択信号SHRLB0とSHRLB1が印加され、かかる選択信号SHRLB0とSHRLB1の選択レベルをサブワード線SWL等の選択レベルと同じく昇圧電圧のようなハイレベルにする。なお、センスアンプの他方にも同様なメモリセルアレイが設けられる。また、メモリセルアレイのビット線方向の両側にセンスアンプが配置されおり、上記ビット線BLB0,BLT0及びBLB1,BLT1に隣接するビット線は、メモリマットMAT1に隣接する図示しないセンスアンプと接続される。
【0042】
上記一方の相補ビット線BLB0,BLT0には、図示しないハーフプリチャージ電圧を供給するスイッチMOSFETQ12とQ13と、BLB0,BLT0を短絡するMOSFETQ11かなるプリチャージ回路が設けられる。これらのMOSFETQ11〜Q13のゲートは、共通にプリチャージ信号BLEQLTが供給される。上記他方の相補ビット線BLB1,BLT1にも、図示しないハーフプリチャージ電圧を供給するスイッチMOSFETQ22とQ23と、BLB1,BLT1を短絡するMOSFETQ21かなるプリチャージ回路が設けられる。これらのMOSFETQ21〜Q23のゲートは、共通にプリチャージ信号BLEQLTが供給される。
【0043】
メモリセルアレイのMAT0が選択されたときには、信号SHRLB0によりMOSFETQ1とQ2がオン状態を維持し、信号SHRLB1がロウレベルにされてメモリマットMAT1のビット線BLB1,BLT1の切り離しが行われる。他方のメモリセルアレイのビット線も同様に切り離される。上記メモリマットMAT1が選択されたときには、信号SHRLB1によりMOSFETQ3とQ4がオン状態を維持し、信号SHRLB0がロウレベルにされてメモリマットMAT0のビット線BLB0,BLT1の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号SHRLB0、SHRLB1及び他方のメモリセルアレイに対応した信号も共にハイレベルになっている。このプリチャージ期間では、前記信号BLEQLTによりビット線のプリチャージが行われる。
【0044】
この実施例では、センスアンプの増幅時に接続されるビット線は、上記のような選択動作によって選択されたメモリセルアレイにおいて、ビット線BLB0,BLT0又はBLB1,BLT1のいずれか一方のみとなる。この結果、選択ビット線に接続されるメモリセルの数を128個のように半分にすることができる。このため、ビット線の寄生容量が減少してメモリセルの記憶キャパシタCsとの容量比を小さくできる。言い換えるならば、記憶キャパシタCsの情報電荷に対応したビット線のプリチャージ電位に対する変化量を大きくすることができる。これにより、センスアンプに入力される信号量が増大し、センスアンプの高速化及び消費電力を低減させることができる。
【0045】
ビット線に接続されるメモリセルの数を128のように少なくすれば、上記同様にセンスアンプの高速化及び低消費電力化を図ることができる。しかしながら、セルアレイの分割数が増加し、ビット線方向においてはセンスアンプが設けられる数が2倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、BL層からなるビット線をセルアレイの中間部で切断し、センスアンプから遠い方に配置されるビット線に対しては、センスアンプに近く配置されるビット線と並行に配置される低抵抗のM2配線により上記センスアンプと接続することにより、前記のようにセンスアンプに接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【0046】
図7には、この発明に係るメモリセルアレイの一実施例のレイアウト図が示されている。メモリセルアレイは、ビット線方向の両側にセンスアンプSAが設けられ、ワード線方向の両側にはサブワードドライバSWDが設けられる。このようにセンスアンプSAとサブワードドライバSWDに囲まれてメモリセルアレイが構成される。メモリセルアレイは、ビット線方向の中間部で前記図6のようにメモリマットMAT0とMAT1に分割するプリチャージ回路及びシェアードスイッチ回路PCH/SHR領域が設けられ、ワード線方向の中間部に図5のようなWLシャント領域が設けられる。
【0047】
上記ビット線は、太い線で示したのが前記M2配線であり、その延長先に設けられるビット線と接続される。上記M2配線の下層にも分割された半分のビット線が設けられる。ワード線(サブワード線)も、太い線で示したのがM1配線であり、その延長先に設けられたサブワード線と接続される。このM1配線の下層にも分割された半分の長さのサブワード線が設けられる。
【0048】
図8には、この発明に係る階層ワードシャント部の一実施例の構成図が示されている。階層ワードシャント接続部Aは、前記図5のAの部分に対応している。同図には、平面構成と断線構成が例示的に示されている。ワードドライバ(前記サブワードドライバSWD)からFG層からなるワード線と、M1配線からなるシャント用ワード線が延びる。特に制限されないが、この実施例では、ワード線FGと上記シャント用ワード線(M1)とが、ワードドライバの出力部でBL層を介在させて接続されている。
【0049】
上記ワードドライバから延びる前記図5に示したSWL1に対応したワード線FGは、上記接続部Aの直前で終端している。上記シャント用ワード線(M1配線)の他端は、ビット線と同じ工程で形成さるBL層を介在させて、ワードドライバからみて遠い方に配置される前記図5に示したSWL2に対応したワード線(FG)に接続される。ワードドライバは、メモリセルアレイに配置されるワード線の両側に分散して配置され、隣接ワード線を両側のワードドライバが受け持つように、いわゆる千鳥状に構成される。これにより、ワードドライバの比較的大きなピッチとワード線の狭いピッチとを合わせて、効率よく半導体基板上に回路及び配線をレイアウトすることができる。
【0050】
図9には、この発明に係る階層ビット線の一実施例の平面図が示され、図10には断面図が示されている。階層ビット線の接続部Bは、前記図6のBの部分に対応している。ビット線方向の右側に設けられたセンスアンプからM2配線で構成されたビット線が左方向に向けて延びて、接続部BではM1配線を介在させてBL配線に接続される。このBL配線は、シェアードスイッチMOSFETを構成する一方のソース,ドレイン(図示せず)に接続される。上記スイッチMOSFETのFG層を介した他方のソース,ドレインに接続されたビット線(BL)が設けられる。
【0051】
上記M2配線の下層にもビット線BL層が設けられが同図では省略されている。ビット線方向の左側に設けられたセンスアンプからM2配線で構成されたビット線が右方向に向けて延びて、接続部Bでは上記BL層と並行に延長される部分M1配線を介在させてBL配線に接続される。この接続部(M1)により、右側から延びるBL層と交差させるものである。このように交差させられたBL配線は、シェアードスイッチMOSFETを構成する一方のソース,ドレインに(図示せず)に接続される。上記スイッチMOSFETのFG層を介した他方のソース,ドレインに接続されたビット線(BL)が設けられる。
【0052】
なお、前記図3において、ワード線方向にメモリセルアレイ上を延長されるメインワード線MWLは、M3配線により構成され、サブワードドライバに沿って延長されるFX0〜7は、M4配線により構成される。前記図4において、ビット線方向にメモリセルアレイ上を延長されるI/O線は、M4配線より構成される。これと交差するカラム選択線YS0〜15は、M3配線により構成される。したがって、メモリセルアレイ上においては、上記M1配線とM2配線は使用されないので、かかる配線M1,M2の活用によって上記のような高速化と高集積化が可能である。
【0053】
この実施例の半導体集積回路装置では、FG層−BL層、M1層、M2層、M3層、M4層の順で半導体基板上に形成される。特に制限されないが、図1の論理回路LCを構成するために、前記M1〜M4配線が形成されるものである。必要なら、M5配線が形成されてもよい。
【0054】
メモリセルアレイの分割数が従来と同じなら、ワード線、ビット線の選択動作は2倍に速くなり、従来と同じ選択動作であれば分割数を半分にすること、言い換えるならば高集積化を図ることができる。ワード線シャントにM1配線を用い、ビット線にM2配線を用いることにより、ビット線の寄生容量を減らすことができる。つまり、M1配線はメモリセルのプレートに隣接して配置されるものであり寄生容量がM2に比べて大きい。メモリセルの読み出し信号量に大きく関係するビット線BLの寄生容量を減らすように上記M2配線を選ぶことにより、センスアンプの高速動作を促進することができる。
【0055】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置に搭載されるDRAMマクロの構成は、種々の実施形態を採ることができる。論理回路と混載されるDRAMの他に、汎用メモリとしてのDRAMにも同様に適用することができる。この発明は、前記のようなメモリ回路を含む半導体集積回路装置に広く利用することができる。
【0056】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。半導体集積回路装置に搭載されるメモリ回路として、ワードドライバで形成された選択信号を第1ワード線と、上記第1ワード線と並行に上記第1ワード線の遠端側まで延長された第1配線手段を介して上記第1ワード線の延長方向に延長される第2ワード線に供給し、上記第1ワード線又は第2ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第1ビット線対と、上記第1ビット線対と並行に上記第1ビット線の遠端側まで延長された第2配線手段と選択スイッチを介して上記第1ビット線対の延長方向に延長される第2ビット線対を設けてこれらの対応する交差部にメモリセルを設けることにより、高集積化と高速化を実現することができる。
【図面の簡単な説明】
【図1】この発明に係る論理混載メモリ集積回路の一実施例を示す基板配置図である。
【図2】図1のDRAMマクロセルの一実施例を示すブロック図である。
【図3】図2のセルアレイの一実施例を示すブロック図である。
【図4】図2のセルアレイの一実施例を示すブロック図である。
【図5】図3のセルアレイの一実施例を示す回路図である。
【図6】図4のセルアレイの一実施例を示す回路図である。
【図7】この発明に係るメモリセルアレイの一実施例を示すレイアウト図である。
【図8】この発明に係る階層ワードシャント部の一実施例を示す構成図である。
【図9】この発明に係る階層ビット線の一実施例を示す平面図である。
【図10】この発明に係る階層ビット線の一実施例を示す断面図である。
【符号の説明】
CHIP…半導体基板(チップ)、DRAM0〜DRAM7…DRAMマクロセル、DFT…DFT回路、SRAM0〜SRAM7…SRAMマクロセル、LC…論理部、PAD…パッド、IOC…入出力セル、
SA…センスアンプ、SWD…サブワードドライバ、Q1〜Q34…MOSFET。
Claims (5)
- ワードドライバで形成された選択信号を受ける第1ワード線と、
上記ワードドライバで形成された選択信号を受け、上記第1ワード線と並行に上記ワードドライバに対する遠端側まで延長された第1配線手段と、
上記第1配線手段の上記遠端側で接続され、上記第1ワード線の延長方向に延長される第2ワード線と、
上記第1ワード線又は第2ワード線と直交する方向に延長され、選択スイッチを介してセンスアンプの入出力ノードに接続される一対の第1ビット線対と、
上記センスアンプの入出力ノードに一端が接続され、上記第1ビット線対と並行に上記センスアンプの遠端側まで延長された第2配線手段と、
上記第1配線手段の上記ワード線ドライバに対する遠端側と選択スイッチを介して接続され、上記第1ビット線対の延長方向に延長される第2ビット線対と、
上記第1ワード線又は第2ワード線の一方と、上記第1ビット線対又は第2ビット線対のうちのいずれか一方との交差部に設けられたメモリセルとを備えてなるメモリ回路を含むことを特徴とする半導体集積回路装置。 - 請求項1において、
上記ワードドライバは、メインワード線と、メインワード線に割り当てられた複数のワード線のうちの1つを選択する選択信号を受けて上記ワード線選択信号を形成し、
上記選択スイッチは、センスアンプとビット線対とを接続するシェアードスイッチMOSFETであり、
上記第1、第2ワード線と上記第1、第2ビット線対により1つのサブアレイを構成し、
上記ワード線の延長方向及びビット線対の延長方向に複数のサブアレイが設けられて1つのメモリアレイが構成される階層ワード線及び階層ビット線対のメモリ回路とされることを特徴とする半導体集積回路装置。 - 請求項2において、
上記ワード線は、FG層からなり、
上記ビット線は、BL層からなり、
上記第1配線層は、上記BL層上に配置されたM1層からなり、
上記第2配線層は、上記M1層上に配置されたM2層からなることを特徴とする半導体集積回路装置。 - 請求項3において、
上記第1ワード線に接続される上記メモリセルの数と、上記第2ワード線に接続されるメモリセルの数は等しく設定され、
上記第1ビット線対に接続されるメモリセルの数と、上記第2ビット線対に接続されるメモリセルの数とは同じ数に設定され、
上記ワード線ドライバの1つは、上記第1ワード線及び第2ワード線に対して上記サブアレイの一端側に配置され、
上記第1ワード線及び第2ワード線に隣接する他の第1及び第2ワード線に対応して設けられる上記ワード線ドライバの他の1つは、上記サブアレイの他端側に配置され、
上記センスアンプの1つは、上記第1ビット線対及び第2ビット線対に対して上記サブアレイの一端側に配置され、
上記第1ビット線対及び第2ビット線対に隣接する他の第1及び第2ビット線対に対応して設けられる上記センスアンプの他の1つは、上記サブアレイの他端側に配置されてなることを特徴とする半導体集積回路装置。 - 請求項4において、
上記ワード線ドライバは、それを中心にして両側のサブアレイのワード線の選択に用いられ、
上記センスアンプは、それを中心にして両側のサブアレイの第1ビット線対又は第2ビット線対のいずれか1つの増幅動作に用いられることを特徴とする半導体集積回路装置。
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-
2002
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