JP2011034615A - 半導体装置及びこれを備えるシステム - Google Patents
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Abstract
【解決手段】グローバルビット線GBL及びそれより短いダミーグローバルビット線DGBLと、これらの電位差を増幅するセンスアンプSAと、階層スイッチSWを介してグローバルビット線GBLに接続されるローカルビット線LBLをそれぞれ含む複数のメモリブロックMBと、ダミー階層スイッチDSWを介してダミーグローバルビット線DGBLに接続されるLBLと同じ長さのダミーローカルビット線DLBLを含むダミーメモリブロックDMBと、階層スイッチSWのいずれか及びダミー階層スイッチDSWを活性化させる制御回路100とを備える。これにより、端部に位置するメモリマットと他のメモリマットとを同じ記憶容量とすることが可能となる。
【選択図】図1
Description
101〜104 デコーダ回路
105,106 論理回路
200 半導体基板
201 チャネル
202,203 拡散層
204 ゲート絶縁膜
205 ゲート電極
206 コンタクトプラグ
211 下部電極
212 上部電極
213 容量絶縁膜
C セルキャパシタ
GBL グローバルビット線
DGBL ダミーグローバルビット線
LBL ローカルビット線
DLBL ダミーローカルビット線
MAT メモリマット
MB メモリブロック
DMB ダミーメモリブロック
MC メモリセル
DMC ダミーメモリセル
SA センスアンプ
SAA センスアンプ列
SW 階層スイッチ
DSW ダミー階層スイッチ
SWA 階層スイッチ列
DSWA ダミー階層スイッチ列
SWD サブワードドライバ
SWDA サブワードドライバ列
SWL サブワード線
Tr セルトランジスタ
Claims (21)
- 第1のグローバルビット線と、
ダミーグローバルビット線と、
前記第1のグローバルビット線に接続された第1の階層スイッチと、前記第1の階層スイッチを介して前記第1のグローバルビット線に接続される第1のローカルビット線とをそれぞれ含み、第1の方向に配置される複数の第1のメモリブロックと、
前記ダミーグローバルビット線に接続されたダミー階層スイッチと、前記ダミー階層スイッチを介して前記ダミーグローバルビット線に接続される第1のダミーローカルビット線とを含むダミーメモリブロックと、
前記複数の第1のメモリブロックと前記ダミーブロックとの間に前記第1の方向に配置され、前記第1のグローバルビット線と前記ダミーグローバルビット線の電位差を増幅する第1のセンスアンプと、
前記複数の第1の階層スイッチのいずれか及び前記ダミー階層スイッチを導通に制御する制御回路と、を備え、
一つの前記第1のセンスアンプに関連する前記複数の第1のローカルビット線に接続されるメモリセルの総数は、関連する前記ダミーローカルビット線に接続されるダミーメモリセルの総数よりも多く、
前記第1のローカルビット線の長さは、前記第1のダミーローカルビット線の長さと同じであり、且つ前記第1のグローバルビット線の長さは、前記ダミーグローバルビット線の長さよりも長いことを特徴とする半導体装置。 - 前記ダミーメモリブロックは、前記ダミーグローバルビット線に接続されず、常時固定電位に接続される第2のダミーローカルビット線をさらに含むことを特徴とする請求項1に記載の半導体記憶。
- 前記第2のダミーローカルビット線に前記固定電位を供給するイコライザ回路をさらに備えることを特徴とする請求項2に記載の半導体記憶。
- 前記ダミーメモリブロックは、前記第1の方向に配置される前記第1のセンスアンプと前記イコライザ回路との間に配置されていることを特徴とする請求項3に記載の半導体記憶。
- 前記複数の第1のローカルビット線にはそれぞれ外部アドレスが割り当てられた複数の前記メモリセルが割り当てられており、前記第1のダミーローカルビット線にはそれぞれ外部アドレスが割り当てられない複数の前記ダミーメモリセルが割り当てられていることを特徴とする請求項1乃至4のいずれか一項に記載の半導体記憶。
- 前記第1のメモリブロックの前記メモリセルと前記ダミーメモリブロックの前記ダミーメモリセルは、同一の構造を有していることを特徴とする請求項1乃至5のいずれか一項に記載の半導体記憶。
- 前記複数のメモリセル及びダミーメモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記制御回路は、さらに、前記複数のメモリセルのいずれかのセルトランジスタを導通にすることによって対応する記憶素子を前記第1のローカルビット線に接続する一方、前記複数のダミーメモリセルのいずれの記憶素子も前記第1のダミーローカルビット線に接続しないことを特徴とする請求項5又は6に記載の半導体記憶。 - 前記第1のダミーローカルビット線に割り当てられた前記複数のダミーメモリセルの数は、前記複数の第1のローカルビット線にそれぞれ割り当てられた前記複数のメモリセルの数と等しいことを特徴とする請求項5乃至7のいずれか一項に記載の半導体記憶。
- 前記複数のメモリセル及びダミーメモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記セルトランジスタは、前記半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のMOSトランジスタからなることを特徴とする請求項5乃至8のいずれか一項に記載の半導体装置。 - 前記複数の第1のローカルビット線及び前記第1のダミーローカルビット線は半導体基板に埋め込まれており、前記第1のグローバルビット線及び前記ダミーグローバルビット線は前記半導体基板上に設けられていることを特徴とする請求項9に記載の半導体装置。
- さらに、第2及び第3のグローバルビット線と、
前記第2のグローバルビット線に接続された第2の階層スイッチと、前記第2の階層スイッチを介して前記第2のグローバルビット線に接続される第2のローカルビット線とをそれぞれ含み、前記第1の方向に配置される複数の第2のメモリブロックと、
前記複数の第1のメモリブロックと前記複数の第2のメモリブロックとの間前記第1の方向に配置され、且つ、前記第1のセンスアンプとの間に前記複数の第1のメモリブロックを挟むように配置され、第2及び第3のグローバルビット線の電位差を増幅する第2のセンスアンプと、をさらに備え、
前記複数の第1のメモリブロックは、それぞれ、前記第3のグローバルビット線に接続された第3の階層スイッチと、前記第3の階層スイッチを介して前記第3のグローバルビット線に接続される第3のローカルビット線とをさらに含み、
前記制御回路は、前記複数の第1の階層スイッチのいずれか、前記複数の第2の階層スイッチのいずれか、前記複数の第3の階層スイッチのいずれか、並びに、前記ダミー階層スイッチを活性化させることを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。 - 前記制御回路は、前記第2及び第3のグローバルビット線に沿った前記第2のセンスアンプからの距離が互いに等しい前記第2及び第3の階層スイッチを活性化させることを特徴とする請求項11に記載の半導体装置。
- 前記複数の第2と第3のローカルビット線にはそれぞれ外部アドレスが割り当てられた複数の前記メモリセルが割り当てられ、
前記複数のメモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記制御回路は、更に、所定の前記第1のメモリブロックの前記第3のローカルビット線に接続される前記複数のメモリセルのいずれかのセルトランジスタを導通にすることによって、対応する記憶素子を前記第3のローカルビット線に接続する一方、前記第2のメモリブロックの前記第2のローカルビット線に接続される前記複数のメモリセルのいずれの記憶素子も前記第2のローカルビット線に接続しないことを特徴とする請求項11又は12に記載の半導体装置。 - 前記複数の第1のローカルビット線には外部アドレスが割り当てられた複数の前記メモリセルが割り当てられ、前記第1のダミーローカルビット線にはそれぞれ外部アドレスが割り当てられない複数の前記ダミーメモリセルが割り当てられ、
前記制御回路は、更に、前記所定の第1のメモリブロックの前記第1のローカルビット線に接続される前記複数のメモリセルのいずれかのセルトランジスタを導通にすることによって、対応する記憶素子を前記第1のローカルビット線に接続する一方、前記複数のダミーメモリセルのいずれの記憶素子も前記第1のダミーローカルビット線に接続しないことを特徴とする請求項13に記載の半導体装置。 - 一方向に並べて配置され、それぞれ複数のメモリブロックに分割された複数のメモリマットからなるメモリマット列と、
前記メモリマット列の一端及び他端から見てそれぞれ前記一方向における外側に配置された第1及び第2のダミーメモリブロックと、
前記複数のメモリマットにそれぞれ割り当てられ、少なくとも第1と第2のグローバルビット線を含む複数のグローバルビット線と、
前記第1及び第2のダミーメモリブロックにそれぞれ割り当てられ、前記グローバルビット線の長さよりも短い第1及び第2のダミーグローバルビット線と、
前記第1のダミーメモリブロックと前記メモリマット列の前記一端に配置された第1の前記メモリマットとの間に配置され、前記第1のダミーグローバルビット線とこれに対応する前記第1のメモリマットの第1の前記グローバルビット線の電位差を増幅する第1のセンスアンプと、
前記第2のダミーメモリブロックと前記メモリマット列の前記他端に配置された第2の前記メモリマットとの間に配置され、前記第2のダミーグローバルビット線とこれに対応する前記第2のメモリマットの第2の前記グローバルビット線の電位差を増幅する第2のセンスアンプと、
前記複数のメモリマット及び前記第1及び第2のダミーメモリブロックの動作を制御する制御回路と、を備え、
前記複数のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、ローカルビット線と、前記ローカルビット線とこれに対応する前記グローバルビット線とを接続する階層スイッチと、前記ローカルビット線に割り当てられた複数のメモリセルと、前記複数のメモリセルにそれぞれ割り当てられ、いずれかのメモリセルを前記ローカルビット線に接続するための複数のワード線とを有し、
前記第1のダミーメモリブロックは、第1のダミーローカルビット線と、前記第1のダミーローカルビット線と前記第1のダミーグローバルビット線とを接続する第1のダミー階層スイッチとを有し、
前記第2のダミーメモリブロックは、第2のダミーローカルビット線と、前記第2のダミーローカルビット線と前記第2のダミーグローバルビット線とを接続する第2のダミー階層スイッチとを有し、
一つの前記センスアンプに関連する前記メモリマット内の複数のローカルビット線に接続されるメモリセルの総数は、関連する前記第1または第2のダミーローカルビット線に接続されるダミーメモリセルの総数よりも多く、
前記ローカルビット線の長さは、前記第1と第2のダミーローカルビット線の長さと同じであり、且つ前記グローバルビット線の長さは、前記第1と第2のダミーグローバルビット線の長さよりも長いことを特徴とする半導体装置。 - 前記第1及び第2のダミーメモリブロックの前記一方向における長さは、前記複数のメモリマットの前記一方向におけるそれぞれの長さよりも短いことを特徴とする請求項15に記載の半導体記憶。
- 前記第1及び第2のダミーメモリブロックの前記一方向における長さは、前記複数のメモリブロックの前記一方向におけるそれぞれの長さと同じであることを特徴とする請求項15又は16に記載の半導体記憶。
- 前記制御回路は、
前記第1のメモリマットを構成するいずれかのメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、対応する前記階層スイッチを活性化させるとともに、前記第1のダミーメモリブロックの第1のダミー階層スイッチを活性化させることにより、前記第1のセンスアンプを用いたアクセス動作を行い、
前記第2のメモリマットを構成するいずれかのメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、対応する前記階層スイッチを活性化させるとともに、前記第2のダミーメモリブロックの第2のダミー階層スイッチを活性化させることにより、前記第2のセンスアンプを用いたアクセス動作を行うことを特徴とする請求項15乃至17のいずれか一項に記載の半導体装置。 - 更に、前記第1のセンスアンプとの間に前記第1のメモリマットを挟むように前記一方向に配置される第3のセンスアンプと、
前記第1のメモリマットとの間に前記第3のセンスアンプを挟むように前記一方向に配置される第3の前記メモリマットと、
前記第2のセンスアンプとの間に前記第2のメモリマットを挟むように前記一方向に配置される第4のセンスアンプと、
前記第2のメモリマットとの間に前記第4のセンスアンプを挟むように前記一方向に配置される第4の前記メモリマットと、を備え、
前記第3のセンスアンプは、前記第1のメモリマットの第2の前記グローバルビット線とこれに対応する前記第3のメモリマットの第2の前記グローバルビット線の電位差を増幅し、
前記第4のセンスアンプは、前記第2のメモリマットの第1の前記グローバルビット線とこれに対応する前記第4のメモリマットの第1の前記グローバルビット線の電位差を増幅し、
前記制御回路は、
前記第1のメモリマットを構成するいずれかのメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、対応する前記階層スイッチを活性化させるとともに、前記第1のダミーメモリブロックの第1のダミー階層スイッチを活性化させることにより、前記第1のセンスアンプを用いたアクセス動作を行い、且つ、前記第3のセンスアンプを挟んで選択された前記いずれかのメモリブロックと対称の位置に存在する前記第3のメモリマット内のメモリブロックの前記階層スイッチを活性化させることにより、前記第3のセンスアンプを用いたアクセス動作を行い、
前記第2のメモリマットを構成するいずれかのメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、対応する前記階層スイッチを活性化させるとともに、前記第2のダミーメモリブロックの第2のダミー階層スイッチを活性化させることにより、前記第2のセンスアンプを用いたアクセス動作を行い、且つ、前記第4のセンスアンプを挟んで選択された前記いずれかのメモリブロックと対称の位置に存在する前記第4のメモリマット内のメモリブロックの前記階層スイッチを活性化させることにより、前記第4のセンスアンプを用いたアクセス動作を行う、ことを特徴とする請求項15乃至18のいずれか一項に記載の半導体装置。 - 共に半導体で構成される第1の回路と第1の回路を制御する第2の回路と、を備え、
前記第1の回路は、
前記第2の回路と通信を行うインタフェース部と、前記インタフェース部と通信を行う複数のセンスアンプと、
第1のグローバルビット線と、
前記第1のグローバルビット線とダミーグローバルビット線と、
前記第1のグローバルビット線に接続された第1の階層スイッチと、前記第1の階層スイッチを介して前記第1のグローバルビット線に接続される第1のローカルビット線とをそれぞれ含み、第1の方向に配置される複数の第1のメモリブロックと、
前記ダミーグローバルビット線に接続されたダミー階層スイッチと、前記ダミー階層スイッチを介して前記ダミーグローバルビット線に接続される第1のダミーローカルビット線とを含むダミーメモリブロックと、
前記複数の第1のメモリブロックと前記ダミーブロックとの間に前記第1の方向に配置され、前記第1のグローバルビット線と前記ダミーグローバルビット線の電位差を増幅する第1の前記センスアンプと、
前記複数の第1の階層スイッチのいずれか及び前記ダミー階層スイッチを導通に制御する制御回路と、を備え、
一つの前記第1のセンスアンプに関連する前記複数の第1のローカルビット線に接続されるメモリセルの総数は、関連する前記ダミーローカルビット線に接続されるダミーメモリセルの総数よりも多く、
前記第1のローカルビット線の長さは、前記第1のダミーローカルビット線の長さと同じであり、且つ前記第1のグローバルビット線の長さは、前記ダミーグローバルビット線の長さよりも長く、
前記第2の回路は、前記第1の回路を制御する論理回路、を備える、ことを特徴とするシステム。 - 前記メモリセルとダミーメモリセルは、それぞれセルトランジスタ及び情報を記憶する記憶素子の直列回路を含み、
前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなり、
前記第1の階層スイッチと前記ダミー階層スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項20に記載のシステム。
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