KR20170075431A - 반도체 메모리 장치 - Google Patents

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박낙규
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에스케이하이닉스 주식회사
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Abstract

본 기술은 반도체 메모리 장치에 관한 것으로서, 복수의 메모리 블록; 및 상기 메모리 블록과 교대로 배치되며, 자신과 인접한 메모리 블록들의 데이터를 감지 및 증폭하기 위한 복수의 센스앰프 어레이를 포함하고, 상기 복수의 메모리 블록 중 제K 메모리 블록의 데이터 센싱시, 제K 센스앰프 어레이, 제K+1 센스앰프 어레이, 제K-1 센스앰프 어레이 및 제K+2 센스앰프 어레이가 활성화된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 센스앰프를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치 내에는 무수히 많은 메모리 셀(memory cell)이 구비되어 있으며, 반도체 메모리 장치의 집적도가 급속도로 증가함에 따라 그 메모리 셀의 개수 역시 증가하고 있다. 이러한 메모리 셀은 규칙적으로 배열된 메모리 셀 어레이(memory cell array)를 이루며, 이를 메모리 셀 매트(memory cell mat)라고 한다.
한편, 반도체 메모리 장치의 메모리 셀 구조는 크게 폴디드 비트 라인(folded bit line) 구조와 오픈 비트 라인(open bit line) 구조로 나뉠 수 있으며, 아래와 같은 차이점이 있다.
우선, 폴디드 비트 라인 구조는 반도체 메모리 장치의 코어(core) 영역에 배치되는 비트 라인 감지 증폭기(bit line sense amplifier)를 기준으로 동일한 메모리 셀 매트에 데이터가 구동되는 비트라인(이하, 구동 비트라인)과 증폭 동작시 시준이 되는 비트라인(이하, 기준 비트라인)이 배치된다. 때문에, 구동 비트라인과 기준 비트라인에 동일한 노이즈(noise)가 반영되고, 이렇게 발생한 노이즈는 서로 상쇄 작용을 한다. 이러한 상쇄 동작을 통해 폴디드 비트 라인 구조는 노이즈에 대하여 안정적인 동작을 보장한다. 이어서, 오픈 비트 라인 구조는 비트 라인 감지 증폭기를 기준으로 서로 다른 메모리 셀 매트에 구동 비트라인과 기준 비트라인이 배치된다. 따라서, 구동 비트라인에 발생하는 노이즈와 기준 비트라인에 발생하는 노이즈가 서로 다르기 때문에 오픈 비트라인 구조는 이러한 노이즈에 열악하다.
다음으로, 폴디드 비트 라인 구조의 경우 단위 메모리 셀 구조가 8F2 로 설계되며, 오픈 비트 라인 구조의 경우 단위 메모리 셀 구조가 6F2 로 설계된다. 이러한 단위 메모리 셀 구조는 반도체 메모리 장치의 크기를 결정하는 요소가 되며, 동일한 데이터 저장량을 대비하여 볼 때 오픈 비트라인 구조를 가지는 반도체 메모리 장치가 폴디드 비트 라인 구조를 가지는 반도체 메모리 장치보다 작게 설계될 수 있다.
도 1은 일반적인 폴디드 비트 라인 구조를 가지는 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 1을 참조하면, 폴디드 비트 라인 구조를 가지는 반도체 메모리 장치는 제1 및 제2 메모리 셀 매트(110, 120)와, 감지 증폭부(130)를 포함할 수 있다.
제1 및 제2 메모리 셀 매트(110, 120)는 데이터를 저장하기 위한 다수의 메모리 셀 어레이를 구비하고 있다. 여기서, 제1 메모리 셀 매트(110)는 제1 정/부 비트라인(BLT1, BLB1)이 배치되며, 제2 메모리 셀 매트(120)는 제2 정/부 비트라인(BLT2, BLB2)이 배치될 수 있다.
감지 증폭부(130)는 제1 및 제2 비트라인 분리신호(BISH, BISL)에 따라 제1 정/부 비트라인(BLT1, BLB1)의 전압 레벨을 감지하여 증폭하거나, 제2 정/부 비트라인(BLT2/BLB2)의 전압 레벨을 감지하여 증폭할 수 있다. 여기서, 감지 증폭부(130)는 제1 및 제2 비트라인 분리신호(BISH, BISL)에 응답하여 턴 온(turn on)되는 트랜지스터들과, 감지 증폭 동작을 수행하는 래치(latch) 타입의 감지 증폭 회로로 구성될 수 있다.
위에서 설명한 바와 같이, 폴디드 비트 라인 구조는 하나의 메모리 셀 매트에 구동 비트라인과 기준 비트라인이 배치된다. 예컨대, 제1 비트라인 분리신호(BISH)가 논리 '하이(high)'로 활성화되고 제2 비트라인 분리신호(BISL)가 논리 '로우(low)'로 비활성화된 경우, 액티브된 워드라인(WL)에 따라 제1 정 비트라인(BLT1) 또는 제1 부 비트라인(BLB1)으로 데이터가 전달된다. 이때, 데이터가 전달되는 비트라인이 구동 비트라인이 되며 그와 쌍을 이루는 브타링ㄴ이 기준 비트라인이 된다. 이어서, 감지 증폭부(130)의 감지 증폭 회로는 제1 정/부 비트라인(BLT1, BLB1)을 통해 전달되는 데이터를 감지하여 감지 증폭 회로에 전원으로 인가되는 풀업 전원 전압(RTO)과 풀다운 전원 전압(SB)에 대응하는 전압 레벨로 증폭할 수 있다.
도 2는 일반적인 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 회로도이다.
도 2를 참조하면, 오픈 비트 라인 구조를 가지는 반도체 메모리 장치는 제1 및 제2 메모리 셀 매트(210, 220)는 각각 데이터를 저장하기 위한 다수의 메모리 셀 어레이를 구비하고 있다. 여기서, 제1 메모리 셀 매트(210)는 제1 정 비트라인(BLT1)이 배치되고, 제2 메모리 셀 매트(220)는 제1 부 비트라인(BLB1)이 배치된다. 감지 증폭부(230)는 제1 정/부 비트라인(BLT1, BLB1)의 전압 레벨을 감지하여 증폭 동작을 수행하기 위한 것으로, 도 1의 감지 증폭 회로와 동일한 구조를 가진다.
위에서 설명한 바와 같이, 오픈 비트 라인 구조는 하나의 메모리 셀 매트에 구동 비트라인이 배치되고, 다른 메모리 셀 매트에 기준 비트라인이 배치된다. 예컨대, 제1 정 비트라인(BLT1)에 데이터가 구동되는 경우 제2 메모리 셀 매트(220)에 배치되는 제1 부 비트라인(BLB1)이 기준 비트라인이 되며, 제1 부 비트라인(BLB1)에 데이터가 구동되는 경우, 제1 메모리 셀 매트(210)에 배치되는 제1 정 비트라인(BLT1)이 기준 비트라인이 된다.
따라서, 오픈 비트 라인 구조의 경우 감지 증폭부(230)를 제1 메모리 셀 매트(210)와 제2 메모리 셀 매트(220)로 분리하여 동작하기 위한 별도의 트랜지스터들이 필요하지 않으며, 감지 증폭부(230)는 액티브된 워드라인(WL)에 따라 제1 정 비트라인(BLT1)과 제1 부 비트라인(BLB1)의 전압 레벨을 감지하여 증폭 동작을 수행하기만 하면 된다.
도 3은 종래기술에 따른 반도체 메모리 장치의 전체 블록도이다.
도 3을 참조하면, 반도체 메모리 장치는 커맨드 및 어드레스 리시버(310), 뱅크 어드레스 및 커맨드 디코더(320), 어드레스 레지스터(330), 로우 어드레스 디코더(340), 매트 선택부(350), 로우 디코더 및 매트 제어부(360), 워드라인 디코더(370) 및 디램 코어(380)를 포함할 수 있다. 이들 각각의 기능에 대해서는 당해 분야에 종사하는 통상의 지식을 가진 자에게 너무나도 당연한 사항에 불가하므로 여기서는 상세히 언급하지 않기로 한다. 다만, 본 발명에 필요로 하는 구성 블럭에 대해서만 간략히 설명하기로 한다.
디램 코어(380)는 디램 메모리 셀을 포함하는 다수의 디램 어레이 유닛과 셀 내에 저장된 데이터를 증폭하기 위한 비트라인 센스앰프(BLSA) 포함할 수 있다. 여기서, 디램 코어(380)는 도 2에서 설명한 것과 같이 일반적인 오픈 비트라인 구조를 가질 수 있다.
로우 디코더(360) 및 컬럼 디코더(미도시)는 외부에서 인가되는 커맨드와 어드레스에 대응하여 위치를 선택하는 기능을 수행한다. 여기서, 커맨드라 함은 라스 신호(RAS: Row Address Strobe), 카스 신호(CAS: Column Address Strobe), 라이트 인에이블 신호(WE: Write Enabe) 등 디램 동작에 있어서 로우 액세스(Row Access)와 컬럼 액세스(Column Access)를 담당하는 커맨드를 의미한다.
로우 디코더 및 매트 제어부(360)는 라스 신호(RAS)가 활성화되면서 로우 어드레스 디코더(340)에 의해 생성된 로우 어드레스(RA<0:n>), 뱅크 어드레스 및 커맨드 디코더로부터 생성된 뱅크 액티브 신호(ACT_BK<i>) 및 매트 선택부(350)로부터 생성된 매트 선택신호(MATSEL<0:k>)에 응답하여 해당 매트의 로우 어드레스(RA<0:n>)를 디코딩할 수 있다.
워드라인 디코더(370)는 로우 디코더 및 매트 제어부(360)로부터 생성된 디코딩된 로우 어드레스 및 매트 선택신호(MATSEL<0:k>)에 응답하여 메인 워드라인 선택신호(MWLB) 및 서브 워드라인 선택신호(FXB)를 생성할 수 있다.
이와 같은 구성을 가지는 반도체 메모리 장치의 리드 동작시, 어느 한 개의 매트 내의 워드라인(WLB<i>)이 활성화되면 해당 워드라인과 연결된 메모리 셀에 연결된 비트라인의 데이터를 감지 및 증폭하기 위해 해당 워드라인(WLB<i>)을 기준으로 상하에 배치된 비트라인 센스앰프의 활성화신호(SAEN<i>, SAEN<i+1>)가 활성화될 수 있다.
도 4는 도 3에 도시된 디램 코어(380)의 일부분을 도시한 회로도이다.
도 3 및 4를 참조하면, 디램 코어는 복수 개의 매트(410A, 410B, 410C), 복수 개의 센스앰프 어레이(420A, 420B, 420C, 420D) 및 복수 개의 매트(410A, 410B, 410C) 각각의 좌우에 배치된 서브 워드라인 드라이버(SWL DRV)를 포함할 수 있다.
복수 개의 센스앰프 어레이(420A, 420B, 420C, 420D)는 서로 다른 매트에 배치된 정 비트라인 및 부 비트라인(미도시)을 감지 및 증폭할 수 있다. 센스앰프 어레이(420A, 420B, 420C) 각각을 기준으로 상부 매트에 배치된 비트라인은 업 비트라인(BLU), 하부 매트에 배치된 비트라인은 다운 비트라인(BLD)이라고 정의한다. 복수 개의 매트(410A, 410B, 410C) 중 어느 한 개의 매트의 하나의 워드라인이 활성화되면 워드라인에 연결된 모든 메모리 셀들(미도시)이 열리게 되며, 그로 인해 연결된 비트라인들(BLU/BLD)에 데이터를 공유하게 되고, 해당 매트의 상/하부에 배치된 센스앰프 어레이 내의 모든 센스앰프들이 활성화되어 감지 증폭 동작을 수행할 수 있다.
예컨대, 제2 매트(410B)의 워드라인(WLB<i>)이 활성화 된 경우, 제2 매트(410B)와 인접하게 배치된 제2 및 제3 센스앰프 어레이(420B, 420C)가 활성화되어 해당 비트라인들의 데이터를 감지 증폭할 수 있다. 여기서, 제2 센스앰프 어레이(420B)는 제i+1 센스앰프 인에이블 신호에 응답하여 활성화될 수 있고, 제3 센스앰프 어레이(420C)는 제i 센스앰프 인에이블 신호에 응답하여 활성화될 수 있다.
이하, 디램 코어(380)의 데이터 센싱 동작을 도 5를 참조하여 설명하기로 한다.
도 5는 도 4에 도시된 디램 코어(380)의 센싱 동작을 나타낸 타이밍도이다.
이하, 도 4 및 5를 참조하여 제2 매트(410B)의 워드라인(WLB<i>)이 활성화되는 경우를 예로 들어 설명하기로 한다.
제2 및 제3 센스앰프 어레이에 각각에 포함된 하나의 센스앰프를 대표 예로 설명하자면, 먼저, 제2 센스앰프 어레이(420B)의 제1 센스앰프(420B_1)를 기준으로 상부 매트, 예컨대 제1 매트(410A)에 배치된 비트라인을 업 비트라인(BLU)이라 하고, 하부 매트, 예컨대 제2 매트(410B)에 배치된 비트라인을 다운 비트라인(BLD)이라 정의할 수 있다. 여기서, 업 비트라인(BLU)은 프리차지 전압 레벨(VBLP)을 유지하다가 로우 레벨(low, 이하 'L')로 증폭될 수 있고, 다운 비트라인(BLD)은 워드라인(WLB<i>)이 로우 레벨(L)로 활성화되면서 메모리 셀(미도시)에 저장된 하이 레벨(high, 이하 'H')의 데이터 정보를 다운 비트라인(BLD)과 공유할 수 있으며, 제2 센스앰프 어레이(420B)의 제1 센스앰프(420B_1)에 의해 감지 증폭되어 프리차지 전압 레벨(VBLP)을 유지하다가 하이 레벨('H')로 증폭될 수 있다.
다음으로, 제3 센스앰프 어레이(420C)의 제1 센스앰프(420C_1)를 기준으로 상부 매트, 예컨대 제2 매트(410B)에 배치된 비트라인을 업 비트라인(BLU)이라 하고, 하부 매트, 예컨대 제3 매트(410C)에 배치된 비트라인을 다운 비트라인(BLD)이라 정의할 수 있다. 여기서, 업 비트라인(BLU)은 워드라인(WLB<i>)이 로우 레벨(L)로 활성화되면서 메모리 셀(미도시)에 저장된 하이 레벨(high, 이하 'H')의 데이터 정보를 다운 비트라인(BLU)과 공유할 수 있으며, 제2 센스앰프 어레이(420B)의 제1 센스앰프(420B_1)에 의해 감지 증폭되어 프리차지 전압 레벨(VBLP)을 유지하다가 하이 레벨('H')로 증폭될 수 있고, 다운 비트라인(BLD)은 프리차지 전압 레벨(VBLP)을 유지하다가 로우 레벨(low, 이하 'L')로 증폭될 수 있다.
이와 같이 구성된 종래의 오픈 비트라인 구조를 가지는 반도체 메모리 장치는 하나의 비트라인을 하나의 센스앰프가 구동하도록 고정되어 있으므로, 노이즈(noise)를 유발하는 디벨롭 속도를 변화시킬 수 없는 문제점이 발생할 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 데이터 센싱시 센싱 마진을 개선한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 복수의 메모리 블록; 및 상기 메모리 블록과 교대로 배치되며, 자신과 인접한 메모리 블록들의 데이터를 감지 및 증폭하기 위한 복수의 센스앰프 어레이를 포함하고, 상기 복수의 메모리 블록 중 제K 메모리 블록의 데이터 센싱시, 제K 센스앰프 어레이, 제K+1 센스앰프 어레이, 제K-1 센스앰프 어레이 및 제K+2 센스앰프 어레이가 활성화될 수 있다.
바람직하게, 상기 제K 메모리 블록의 데이터 센싱시, 제K+1 메모리 블록의 비트라인과 상기 제K 메모리 블록의 비트라인을 전기적으로 연결하는 제1 스위칭부; 및 상기 제K 메모리 블록의 데이터 센싱시, 제K-1 메모리 블록의 비트라인과 상기 제K 메모리 블록의 비트라인을 전기적으로 연결하는 제2 스위칭부를 더 포함할 수 있다.
바람직하게, 상기 제1 스위칭부는, 상기 제K+1 메모리 블록의 데이터 센싱시 상기 제K+2 센스앰프 어레이와 상기 제K+1 메모리 블록의 비트라인을 전기적으로 연결하기 위한 복수 개의 비트라인 연결 트랜지스터; 및 상기 제K+1 메모리 블록의 프리차지 동작시 비트라인을 이퀄라이징하기 위한 복수 개의 이퀄라이징 트랜지스터를 포함하되, 상기 복수 개의 이퀄라이징 트랜지스터는 상기 제K 메모리 블록의 데이터 센싱시 턴-온 되어 상기 제K+1 메모리 블록의 비트라인과 상기 제K 메모리 블록의 비트라인을 전기적으로 연결할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 제1 내지 제3 메모리 블록; 상기 제1 메모리 블록의 제1 비트라인과 연결된 제1 센스앰프; 상기 제1 메모리 블록의 제2 비트라인과 상기 제2 메모리 블록의 제3 비트라인과 연결된 제2 센스앰프; 상기 제2 메모리 블록의 제4 비트라인과 상기 제3 메모리 블록의 제5 비트라인과 연결된 제3 센스앰프; 및 상기 제3 메모리 블록의 제6 비트라인과 연결된 제4 센스앰프를 포함하고, 상기 제2 메모리 블록의 데이터 센싱시, 상기 제2 및 제3 센스앰프가 활성화되고, 예정된 시간 이후 상기 제1 및 제4 센스앰프도 활성화될 수 있다.
바람직하게, 상기 제2 메모리 블록의 데이터 센싱시, 상기 제2 비트라인과 상기 제1 센스앰프를 전기적으로 연결하는 제1 스위칭부; 및 상기 제2 메모리 블록의 데이터 센싱시, 상기 제5 비트라인과 상기 제4 센스앰프를 전기적으로 연결하는 제2 스위칭부를 더 포함할 수 있다.
바람직하게, 상기 제1 스위칭부는, 상기 제1 메모리 블록의 데이터 센싱시 상기 제1 센스앰프 어레이와 상기 제1 비트라인을 전기적으로 연결하기 위한 복수 개의 비트라인 연결 트랜지스터; 및 상기 제1 메모리 블록의 프리차지 동작시 상기 제1 비트라인을 이퀄라이징하기 위한 복수 개의 이퀄라이징 트랜지스터를 포함하되, 상기 복수 개의 이퀄라이징 트랜지스터는 상기 제2 메모리 블록의 데이터 센싱시 턴-온 되어 상기 제1 비트라인과 상기 제2 비트라인을 전기적으로 연결할 수 있다.
본 발명의 실시예들에 의한 반도체 메모리 장치에 의하면, 데이터 센싱시 센싱 마진이 개선됨에 따라 데이터의 보강 증폭을 수행할 수 있고, 안정적인 프리차지 상태를 확보하는 것이 가능하다.
도 1은 일반적인 폴디드 비트 라인 구조를 가지는 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 2는 일반적인 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 회로도이다.
도 3은 종래기술에 따른 반도체 메모리 장치의 전체 블록도이다.
도 4는 도 3에 도시된 디램 코어의 일부분을 도시한 회로도이다.
도 5는 도 4에 도시된 디램 코어의 센싱 동작을 나타낸 타이밍도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 전체 블록도이다.
도 7은 도 6에 도시된 디램 코어의 일부분을 도시한 회로도이다.
도 8은 도 7에 도시된 디램 코어의 센싱 동작을 나타낸 타이밍도이다.
도 9는 종래기술과 본 발명의 실시예에 따른 센싱 특성을 비교한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 전체 블록도이다.
도 6을 참조하면, 반도체 메모리 장치는 커맨드 및 어드레스 리시버(610), 뱅크 어드레스 및 커맨드 디코더(620), 어드레스 레지스터(630), 로우 어드레스 디코더(640), 매트 선택부(650), 로우 디코더 및 매트 제어부(660), 워드라인 디코더(670) 및 디램 코어(680)를 포함할 수 있다. 이들 각각의 기능에 대해서는 당해 분야에 종사하는 통상의 지식을 가진 자에게 너무나도 당연한 사항에 불가하므로 여기서는 상세히 언급하지 않기로 한다. 다만, 본 발명에 필요로 하는 구성 블럭에 대해서만 간략히 설명하기로 한다.
디램 코어(680)는 디램 메모리 셀을 포함하는 다수의 디램 어레이 유닛과 셀 내에 저장된 데이터를 증폭하기 위한 비트라인 센스앰프(BLSA)를 포함할 수 있다. 여기서 디램 코어(680)는 오픈 비트라인 구조를 가질 수 있다.
로우 디코더(660) 및 컬럼 디코더(미도시)는 외부에서 인가되는 커맨드와 어드레스에 대응하여 위치를 선택하는 기능을 수행한다. 여기서, 커맨드라 함은 라스 신호(RAS: Row Address Strobe), 카스 신호(CAS: Column Address Strobe), 라이트 인에이블 신호(WE: Write Enabe) 등 디램 동작에 있어서 로우 액세스(Row Access)와 컬럼 액세스(Column Access)를 담당하는 커맨드를 의미한다.
로우 디코더 및 매트 제어부(660)는 라스 신호(RAS)가 활성화되면 로우 어드레스 디코더(640)에 의해 생성된 로우 어드레스(RA<0:n>), 뱅크 어드레스 및 커맨드 디코더로부터 생성된 뱅크 액티브 신호(ACT_BK<i>) 및 매트 선택부(650)로부터 생성된 매트 선택신호(MATSEL<0:k>)에 응답하여 해당 매트의 로우 어드레스(RA<0:n>)를 디코딩할 수 있다.
워드라인 디코더(670)는 로우 디코더 및 매트 제어부(660)로부터 생성된 디코딩된 로우 어드레스 및 디코딩된 매트 선택신호에 응답하여 메인 워드라인 선택신호(MWLB) 및 서브 워드라인 선택신호(FXB)를 생성할 수 있다.
이와 같은 구성을 가지는 반도체 메모리 장치는 리드 동작시, 메인 워드라인 선택신호(MWLB) 및 서브 워드라인 선택신호(FXB)에 의해 선택된 어느 한 개의 매트 내의 워드라인(WLB<i>)이 활성화되면 해당 워드라인(WLB<i>)과 연결된 메모리 셀에 연결된 비트라인의 데이터를 감지 및 증폭하기 위해 해당 워드라인(WLB<i>)을 기준으로 상/하부에 배치된 비트라인 센스앰프의 활성화신호(SAEN<i>, SAEN<i+1>)와 두 번째로 인접하도록 상/하부에 배치된 비트라인 센스앰프의 활성화신호(SAEN<i-1>, SAEN<i+2>)가 활성화될 수 있다. 이와 같이 어느 특정 워드라인이 활성화된 경우 해당 워드라인과 연결된 비트라인을 감지 증폭하는 센스앰프, 예컨대 해당 매트의 상/하부에 위치한 센스앰프 뿐만 아니라, 두 번째로 인접한 센스앰프들까지도 활성화되도록 제어하는 것에 대한 상세한 구성 및 동작은 도 7에서 설명하기로 한다.
도 7은 도 6에 도시된 디램 코어(680)의 일부분을 도시한 회로도이다.
도 6 및 도 7을 참조하면, 디램 코어(680)는 복수 개의 매트(710A, 710B, 710C), 복수 개의 센스앰프 어레이(720A, 720B, 720C, 720D), 복수 개의 매트(710A, 710B, 710C) 각각의 좌우에 배치된 서브 워드라인 드라이버(SWL DRV) 및 상기 복수 개의 매트(710A, 710B, 710C)와 복수 개의 센스앰프 어레이(720A, 720B, 720C, 720D) 사이에 위치한 복수 개의 스위칭부(730A, 730B, 730C, 730D, 730E, 730F)를 포함할 수 있다.
복수 개의 센스앰프 어레이(720A, 720B, 720C, 720D)는 복수 개의 매트(710A, 710B, 710C)와 교대로 배치되어 있으며, 서로 다른 매트에 배치된 정 비트라인 및 부 비트라인(미도시)을 감지 및 증폭할 수 있다. 센스앰프 어레이(720A, 720B, 720C, 720D) 각각을 기준으로 상부 매트에 배치된 비트라인은 업 비트라인(BLU), 하부 매트에 배치된 비트라인은 다운 비트라인(BLD)이라고 정의한다.
복수 개의 매트(710A, 710B, 710C) 중 어느 한 개의 매트 내의 특정 워드라인이 활성화되면 워드라인에 연결된 모든 메모리 셀들(미도시)이 열리게 되며, 그로 인해 연결된 비트라인들(BLU/BLD)에 데이터를 공유하게 되고, 해당 매트의 상/하부에 배치된 센스앰프 어레이 내의 모든 센스앰프들이 활성화되어 비트라인의 데이터를 감지 증폭할 수 있다. 또한, 해당 매트의 상/하부에 배치된 센스앰프 어레이뿐만 아니라, 두 번째로 인접한 센스앰프 어레이들도 활성화되어 일정 시간 이후에 비트라인의 데이터를 감지 증폭할 수 있다.
복수 개의 스위칭부(730A, 730B, 730C, 730D, 730E, 730F)는 복수 개의 센스앰프 어레이(720A, 720B, 720C, 720D)를 기준으로 상/하부에 배치된 비트라인을 전기적으로 연결시킬 수 있다. 복수 개의 스위칭부(730A, 730B, 730C, 730D, 730E, 730F) 중 제3 스위칭부(730C)를 대표로 설명하기로 한다. 제3 스위칭부(730C)는 해당 매트, 예컨대 제2 매트(720D)의 컬럼 동작, 예컨대 리드 및 라이트 동작시 활성화되는 비트라인 연결신호(SA<i+1>_D_BLT)에 응답하여 활성화되는 트랜지스터들(미도시)과 제2 매트(720D)의 프리차지 동작시 활성화되는 비트라인 이퀄라이징 신호(SA<i+1>_D_EQT)에 응답하여 활성화되는 트랜지스터들(미도시)을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치는 오픈 비트라인 구조를 가지므로, 이와 같은 스위칭부가 해당 매트를 기준으로 상/하부에 배치된 센스앰프 어레이 사이에 배치될 수 있다.
이하, 디램 코어(680)의 데이터 센싱 동작을 도 7 및 도 8을 참조하여 설명하기로 한다.
도 8은 도 7에 도시된 디램 코어(680)의 데이터 센싱 동작을 나타낸 타이밍도이다.
이하, 도 7 및 도 8을 참조하여 복수 개의 매트(710A, 710B, 710C) 중 제2 매트(710B)의 특정 워드라인(WLB<i>)이 활성화되는 경우를 예로 설명하기로 한다. 또한, 설명의 이해를 돕기 위해, 복수 개의 센스앰프 어레이(720A, 720B, 720C, 720D) 각각의 가장 좌측에 위치한 센스앰프들(720A_1, 720B_1, 720C_1, 720D_1)을 대표로 설명하기로 한다. 여기서, 좌측에 위치한 센스앰프들(720A_1, 720B_1, 720C_1, 720D_1) 각각을 제1 센스앰프(720A_1), 제2 센스앰프(720B_1), 제3 센스앰프(720C_1) 및 제4 센스앰프(720D_1)라 칭하기로 한다.
제2 매트(710B)의 데이터 센싱시, 제2 매트(710B)의 상/하부에 배치된 제3 및 제4 스위칭부(730C, 730D)의 제6 및 제7 NMOS 트랜지스터(N6, N7)에 의해 비트라인이 연결될 수 있으며, 여기서 제6 및 제7 NMOS 트랜지스터(N6, N7) 각각은 제i+1 다운 비트라인 연결신호(SA<i+1>_D_BLT) 및 제i 업 비트라인 연결신호(SA<i>_U_BLT)에 응답하여 턴-온 될 수 있다. 또한, 제2 매트(710B)의 데이터 센싱시에는 제3 및 제4 스위칭부(730C, 730D)의 제5 및 제8 NMOS 트랜지스터(N5, N8)는 프리차지 동작시 턴-온 되어 이퀄라이징 동작을 수행하는 트랜지스터이므로, 제i+1 다운 이퀄라이징 신호(SA<i+1>_D_EQT) 및 제i 업 이퀄라이징 신호(SA<i>_U_EQT)에 응답하여 턴-오프 될 수 있다. 제2 및 제5 스위칭부(730B, 730E)는 제3 및 제4 스위칭부(730C, 730D)와 마찬가지로 제2 및 제3 센스앰프 어레이(720B, 720C)와 연결되어 있으므로, 제3 및 NMOS 트랜지스터(N3)는 제i+1 업 비트라인 연결신호(SA<i+1>_U_BLT)에 응답하여 턴-온 될 수 있고, 제10 NMOS 트랜지스터(N10)는 및 제i 다운 비트라인 연결신호(SA<i>_D_BLT)에 응답하여 턴-온 될 수 있다. 또한, 제4 NMOS 트랜지스터(N4)는 제i+1 업 이퀄라이징 신호(SA<i+1>_U_EQT)에 응답하여 턴-오프 될 수 있고, 제10 NMOS 트랜지스터(N10)는 제i 다운 이퀄라이징 신호(SA<i>_D_EQT)에 응답하여 턴-오프 될 수 있다.
따라서, 제2 및 제3 센스앰프(720B, 720C) 각각은 제i+1 센스앰프 인에이블 신호(SAEN<i+1>) 및 제i 센스앰프 인에이블 신호(SAEN<i>)에 응답하여 해당 비트라인의 감지 증폭 동작을 수행할 수 있다.
예컨대, 제2 센스앰프(720B_1)를 기준으로 상부 매트인 제1 매트(710A)에 배치된 비트라인을 업 비트라인(BLU)이라 하고, 하부 매트인 제2 매트(710B)에 배치된 비트라인을 다운 비트라인(BLD)이라 칭했을 때, 업 비트라인(BLU)은 프리차지 전압 레벨(VBLP)을 유지하다가 로우 레벨(L)로 증폭될 수 있고, 다운 비트라인(BLD)은 워드라인(WLB<i>)이 로우 레벨(L)로 활성화되면서 메모리 셀(미도시)에 저장된 하이 레벨(H)의 데이터 정보를 다운 비트라인(BLD)과 공유할 수 있으며, 제2 센스앰프(720B_1)에 의해 감지 증폭되어 프리차지 전압 레벨(VBLP)을 유지하다가 하이 레벨(H)로 증폭될 수 있다.
다음으로, 제3 센스앰프(420C_1)를 기준으로 상부 매트인 제2 매트(710B)에 배치된 비트라인을 업 비트라인(BLU)이라 하고, 하부 매트인 제3 매트(710C)에 배치된 비트라인을 다운 비트라인(BLD)이라 칭했을 때, 업 비트라인(BLU)은 워드라인(WLB<i>)이 로우 레벨(L)로 활성화되면서 메모리 셀(미도시)에 저장된 하이 레벨(H)의 데이터 정보를 업 비트라인(BLU)과 공유할 수 있으며, 제3 센스앰프(720C_1)에 의해 감지 증폭되어 프리차지 전압 레벨(VBLP)을 유지하다가 하이 레벨(H)로 증폭될 수 있고, 다운 비트라인(BLD)은 프리차지 전압 레벨(VBLP)을 유지하다가 로우 레벨(L)로 증폭될 수 있다.
한편, 제1 및 제6 스위칭부(730A, 730F)는 제2 매트(710B)의 활성화시, 제1 및 제4 센스앰프 어레이(720A, 720D)의 활성화 동작을 위해 제2 내지 제4 스위칭부(730B, 730C, 730D, 730E)와는 반대로 동작할 수 있다. 좀 더 자세히 설명하자면, 제1 스위칭부(730A)의 제1 NMOS 트랜지스터(N1)는 제1 매트(710A)의 프리차지 동작시 턴-온 되는 트랜지스터로써, 턴-오프 상태일 수 있고, 제2 NMOS 트랜지스터(N2)는 제1 매트(710A)의 데이터 센싱시 동작하는 비트라인 연결 트랜지스터로써 제1 센스앰프(720A_1)와 연결하기 위해 턴-온 상태일 수 있다. 그러나, 제2 매트(710B)의 데이터 센싱시에도 제1 센스앰프(720A_1)가 활성화되어야 하므로 제i 센스앰프 인에이블 신호(SAEN<i>)의 활성화 이후, 일정 시간이 지난 후에 제i+2 다운 이퀄라이징 신호(SA<i+2>_D_EQT)를 활성화하여 제1 NMOS 트랜지스터(N1)를 턴-온 시키고, 제i+2 다운 비트라인 연결신호(SA<i+2>_D_BLT)를 비활성화하여 제2 NMOS 트랜지스터(N2)를 턴-오프 시킬 수 있다.
따라서, 제1 센스앰프(720A_1)는 제 i+2 센스앰프 인에이블 신호(SAEN<i+2>)에 응답하여 제2 매트(710B)의 데이터 센싱 동작을 수행할 수 있다. 데이터 센싱 동작에 대한 설명은 제2 센스앰프(720B_1)의 동작과 동일하므로 상세한 설명은 생략하기로 한다.
또한, 제6 스위칭부(730F)의 제11 NMOS 트랜지스터(N11)는 제3 매트(710C)의 데이터 센싱시 동작하는 비트라인 연결 트랜지스터로써 제4 센스앰프(720D_1)와 연결하기 위해 턴-온 상태일 수 있고, 제12 NMOS 트랜지스터(N12)는 제3 매트(710C)의 프리차지 동작시 턴-온 되는 트랜지스터로써, 턴-오프 상태일 수 있다. 그러나, 제2 매트(710B)의 데이터 센싱시에도 제4 센스앰프(720D_1)가 활성화되어야 하므로 제i 센스앰프 인에이블 신호(SAEN<i>) 및 제i+1 센스앰프 인에이블 신호(SAEN<i+1>)의 활성화 이후, 일정 시간이 지난 후에 제i-1 업 이퀄라이징 신호(SA<i-1>_U_EQT)를 활성화하여 제12 NMOS 트랜지스터(N12)를 xjs-온 시키고, 제i-1 업 비트라인 연결신호(SA<i-1>_UP_BLT)를 비활성화하여 제11 NMOS 트랜지스터(N11)를 턴-오프 시킬 수 있다.
따라서, 제2 센스앰프(720D_1)는 제i-1 센스앰프 인에이블 신호(SAEN<i-1>)에 응답하여 제2 매트(710B)의 데이터 센싱 동작을 수행할 수 있다. 데이터 센싱 동작에 대한 설명은 제3 센스앰프(720C_1)의 동작과 동일하므로 상세한 설명은 생략하기로 한다.
정리하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 오픈 비트라인 구조를 가지며, 특정 매트의 활성화 시, 해당 매트의 상/하부에 배치된 센스앰프 뿐만 아니라, 두 번째로 인접한 센스앰프의 활성화 동작을 제어함으로써 데이터 센싱시 데이터의 보강 증폭을 수행할 수 있고 그로 인해 데이터 센싱 마진을 확보할 수 있으며 안정적인 프리차지 상태를 확보하는 것이 가능하다.
도 9는 종래기술과 본 발명의 실시예에 따른 센싱 특성을 비교한 타이밍도이다.
도 9를 참조하면, 데이터 센싱시, 종래 기술에 따른 업 비트라인(BLU_B)에 비해 본 발명에 따른 업 비트라인(BLU_A)의 증폭이 더 보강되어 증폭된 것을 확인할 수 있다. 이는, 특정 매트의 데이터 센싱시 해당 매트의 상/하부에 배치된 센스앰프 뿐만 아니라, 두 번째로 인접한 센스앰프도 활성화되도록 제어함으로써 데이터의 보강 증폭을 수행할 수 있기 때문이다.
한편, 도 9에서는 다운 비트라인(BLD_A, BLD_B)에 대한 보강 증폭 동작은 수행하지 않은 것으로써, 다운 비트라인(BLD_A, BLD_B)에 대한 보강 증폭 동작을 수행하는 경우, 업 비트라인(BLU_A, BLU_B)과 동일한 효과를 볼 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
710A 내지 710C : 복수 개의 매트
720A 내지 720D : 복수 개의 센스앰프 어레이
730A 내지 730F : 복수 개의 스위칭 부

Claims (15)

  1. 복수의 메모리 블록; 및
    상기 메모리 블록과 교대로 배치되며, 자신과 인접한 메모리 블록들의 데이터를 감지 및 증폭하기 위한 복수의 센스앰프 어레이를 포함하고,
    상기 복수의 메모리 블록 중 제K 메모리 블록의 데이터 센싱시, 제K 센스앰프 어레이, 제K+1 센스앰프 어레이, 제K-1 센스앰프 어레이 및 제K+2 센스앰프 어레이가 활성화되는
    반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제K 메모리 블록의 데이터 센싱시, 제K+1 메모리 블록의 비트라인과 상기 제K 메모리 블록의 비트라인을 전기적으로 연결하는 제1 스위칭부; 및
    상기 제K 메모리 블록의 데이터 센싱시, 제K-1 메모리 블록의 비트라인과 상기 제K 메모리 블록의 비트라인을 전기적으로 연결하는 제2 스위칭부
    를 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 스위칭부는,
    상기 제K+1 메모리 블록의 데이터 센싱시 상기 제K+2 센스앰프 어레이와 상기 제K+1 메모리 블록의 비트라인을 전기적으로 연결하기 위한 복수 개의 비트라인 연결 트랜지스터; 및
    상기 제K+1 메모리 블록의 프리차지 동작시 비트라인을 이퀄라이징하기 위한 복수 개의 이퀄라이징 트랜지스터를 포함하되,
    상기 복수 개의 이퀄라이징 트랜지스터는 상기 제K 메모리 블록의 데이터 센싱시 턴-온 되어 상기 제K+1 메모리 블록의 비트라인과 상기 제K 메모리 블록의 비트라인을 전기적으로 연결하는
    반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 복수 개의 비트라인 연결 트랜지스터는 상기 제K 메모리 블록의 데이터 센싱시 턴-오프 되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 제2 스위칭부는,
    상기 제K-1 메모리 블록의 데이터 센싱시 상기 제K-1 센스앰프 어레이와 상기 제K-1 메모리 블록의 비트라인을 전기적으로 연결하기 위한 복수 개의 비트라인 연결 트랜지스터; 및
    상기 제K-1 메모리 블록의 프리차지 동작시 비트라인을 이퀄라이징하기 위한 복수 개의 이퀄라이징 트랜지스터를 포함하되,
    상기 복수 개의 이퀄라이징 트랜지스터는 상기 제K 메모리 블록의 데이터 센싱시 턴-온 되어 상기 제K-1 메모리 블록의 비트라인과 상기 제K 메모리 블록의 비트라인을 전기적으로 연결하는
    반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 복수 개의 비트라인 연결 트랜지스터는 상기 제K 메모리 블록의 데이터 센싱시 턴-오프 되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제K 메모리 블록의 데이터 센싱시, 상기 제K+2 센스앰프 어레이 및 상기 제K-1 센스앰프 어레이는 상기 제K+1 센스앰프 어레이 및 상기 제K 센스앰프 어레이가 활성화되고 예정된 시간 이후 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서,
    상기 제K 메모리 블록의 데이터 센싱시, 제K+1 메모리 블록의 비트라인과 상기 제K+1 센스앰프 어레이를 전기적으로 연결하는 제3 스위칭부;
    상기 제K 메모리 블록의 데이터 센싱시, 제K 메모리 블록의 비트라인과 상기 제K+1 센스앰프 어레이를 전기적으로 연결하는 제4 스위칭부;
    상기 제K 메모리 블록의 데이터 센싱시, 상기 제K 메모리 블록의 비트라인과 상기 제K-1 센스앰프 어레이를 전기적으로 연결하는 제5 스위칭부; 및
    상기 제K 메모리 블록의 데이터 센싱시, 상기 K-1 메모리 블록의 비트라인과 상기 K-1 센스앰프 어레이를 전기적으로 연결하는 제6 스위칭부
    를 더 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제3 내지 제6 스위칭부 각각은,
    자신과 인접한 메모리 블록의 데이터 센싱시, 상기 자신과 인접한 메모리 블록에 배치된 비트라인과 자신과 인접한 센스앰프 어레이를 전기적으로 연결하기 위한 복수 개의 비트라인 연결 트랜지스터; 및
    상기 자신과 인접한 메모리 블록의 프리차지 동작시 상기 자신과 인접한 메모리 블록에 배치된 비트라인을 이퀄라이징하기 위한 복수 개의 이퀄라이징 트랜지스터
    를 포함하는 반도체 메모리 장치.
  10. 제1 내지 제3 메모리 블록;
    상기 제1 메모리 블록의 제1 비트라인과 연결된 제1 센스앰프;
    상기 제1 메모리 블록의 제2 비트라인과 상기 제2 메모리 블록의 제3 비트라인과 연결된 제2 센스앰프;
    상기 제2 메모리 블록의 제4 비트라인과 상기 제3 메모리 블록의 제5 비트라인과 연결된 제3 센스앰프; 및
    상기 제3 메모리 블록의 제6 비트라인과 연결된 제4 센스앰프를 포함하고,
    상기 제2 메모리 블록의 데이터 센싱시, 상기 제2 및 제3 센스앰프가 활성화되고, 예정된 시간 이후 상기 제1 및 제4 센스앰프도 활성화되는
    반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제2 메모리 블록의 데이터 센싱시, 상기 제2 비트라인과 상기 제1 센스앰프를 전기적으로 연결하는 제1 스위칭부; 및
    상기 제2 메모리 블록의 데이터 센싱시, 상기 제5 비트라인과 상기 제4 센스앰프를 전기적으로 연결하는 제2 스위칭부
    를 더 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 스위칭부는,
    상기 제1 메모리 블록의 데이터 센싱시 상기 제1 센스앰프 어레이와 상기 제1 비트라인을 전기적으로 연결하기 위한 복수 개의 비트라인 연결 트랜지스터; 및
    상기 제1 메모리 블록의 프리차지 동작시 상기 제1 비트라인을 이퀄라이징하기 위한 복수 개의 이퀄라이징 트랜지스터를 포함하되,
    상기 복수 개의 이퀄라이징 트랜지스터는 상기 제2 메모리 블록의 데이터 센싱시 턴-온 되어 상기 제1 비트라인과 상기 제2 비트라인을 전기적으로 연결하는
    반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 복수 개의 비트라인 연결 트랜지스터는 상기 제2 메모리 블록의 데이터 센싱시 턴-오프 되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 제2 스위칭부는,
    상기 제3 메모리 블록의 데이터 센싱시 상기 제4 센스앰프 어레이와 상기 제6 비트라인을 전기적으로 연결하기 위한 복수 개의 비트라인 연결 트랜지스터; 및
    상기 제3 메모리 블록의 프리차지 동작시 상기 제6 비트라인을 이퀄라이징하기 위한 복수 개의 이퀄라이징 트랜지스터를 포함하되,
    상기 복수 개의 이퀄라이징 트랜지스터는 상기 제2 메모리 블록의 데이터 센싱시 턴-온 되어 상기 제5 비트라인과 상기 제6 비트라인을 전기적으로 연결하는
    반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 복수 개의 비트라인 연결 트랜지스터는 상기 제2 메모리 블록의 데이터 센싱시 턴-오프 되는 것을 특징으로 하는 반도체 메모리 장치.
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