JP2009134840A - 半導体記憶装置 - Google Patents

Abstract

【課題】ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のようなダイナミックデータをビット線で増幅して読み出す半導体記憶装置において、高速なアクセス時間を実現し、かつ様々なメモリ仕様を容易に実現できるようにする。
【解決手段】メモリアレイ１のデータ線ＤＬ，ＸＤＬにつながるデータ線用センスアンプ／ライトバッファ６に加えて、ダミーメモリアレイ２のダミーデータ線ＤＤＬ，ＸＤＤＬにつながるデータ線用センスアンプ制御信号生成論理回路７を設け、論理回路７の出力信号でセンスアンプ６を起動する。
【選択図】図１

Description

本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などを含む半導体記憶装置に関するものである。

近年の半導体記憶装置、特にシステムＬＳＩで使われる混載メモリの高速化は重要な課題となっている。この課題を解決する１つの手段として、メモリセルから読み出されたビット線上のデータをセンスアンプで増幅するタイミングを、レプリカ回路を使って論理的に決定する技術がある。この技術によってタイミングマージンの最適化が可能になるとともに、外部条件、プロセスばらつきなどの影響にも対応することができる。

図１５は、従来のＤＲＡＭのレプリカ回路を含む回路構成を示す。これは、各々１つのトランジスタと１つのキャパシタとで構成されたメモリセルＭＣと、ワード線ＷＬ０，ＷＬ１と、ビット線対ＢＬ０〜ＢＬｎ／ＸＢＬ０〜ＸＢＬｎと、当該ビット線対ＢＬ０〜ＢＬｎ／ＸＢＬ０〜ＸＢＬｎのデータを増幅するセンスアンプＳＡ０〜ＳＡｎと、ダミーメモリセルＤＭＣと、ダミーワード線ＤＷＬと、ダミービット線対ＤＢＬ／ＸＤＢＬと、当該ダミービット線対ＤＢＬ、ＸＤＢＬのデータを検出して信号を発生するデータ検出回路２０１と、センスアンプＳＡ０〜ＳＡｎを起動するためのＳＡ制御発生回路２０２とを備えたものである（例えば、特許文献１参照）。

図１６のタイミングチャートを用いて、以上のように構成された従来の半導体記憶装置のコア動作に関して説明する。まずＤＲＡＭにアクセス要求があると、選択ワード線ＷＬ０が活性化されてメモリセルからの電荷がビット線ＢＬ０〜ＢＬｎに転送される。このとき同時にダミーワード線ＤＷＬも活性化されるため、ダミービット線ＤＢＬにも同様に電荷が転送される。この電荷転送動作によるダミービット線ＤＢＬの電位レベルの変動がデータ検出回路２０１の閾値を越えることによって、ＳＡ制御発生回路２０２が活性化され、ＳＡ制御信号ＳＥＮが発生される。この信号によってセンスアンプＳＡが起動し、ビット線対ＢＬ／ＸＢＬを所望の電位まで増幅することができる。

このようにビット線データの増幅までのタイミングを、ダミーメモリセルを使って論理的に決定することによって、回路の誤動作をなくし、またタイミングの最適化を実現できるためタイミング動作を高速化できる。
特開平６−１７６５６８号公報

しかしながら、従来の構成によれば、電荷によるレベル検出では、電位変化分が閾値を超えない場合に正しい回路動作ができないといった課題があった。特にメモリセルのように微少容量では、プロセスばらつきやリーク電流などの影響によってその課題は無視できない。

また、設定した閾値が例えばトランジスタの閾値を使うような場合は、通常メモリセルからビット線に現れる電位変化と比べると非常に大きな電位となり、例えばダミーメモリセルの電荷量やビット線の寄生容量の削減などで通常のメモリセルアレイと大きく異なるレイアウト構成にする必要がでてくる。これではレプリカ回路として、センスアンプ起動の正確なタイミングを作ることが困難になってくる課題があった。

また、リファレンス電位などを使って微細電位差を読み出すような場合は、プロセスばらつきや外部条件に対応できるようなリファレンス電位を発生する回路の設計を実現しないといけないといった課題や、リファレンス回路を配置するための面積オーバーヘッドなどといった課題があった。

また、ＤＲＡＭのような、１）電荷読み出し動作、２）センス、リストア動作、３）プリチャージ動作の３つのメモリセル動作が必要な回路構成において、電荷読み出し動作のみのタイミングを高速化してもメモリセル全体の動作の高速化にもアクセス時間の高速化にも大きな効果を与えないといった課題があった。

また、例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）のようにビット線に電流を転送することでデータを読み出す回路構成とは異なり、ＤＲＡＭのようなキャパシタにてデータを電荷で蓄積するメモリにおいて、メモリセル容量とビット線の寄生容量との容量比とセンスアンプ感度とによって１つのビット線につながるメモリセル数が制限されるため、ビット線につながるメモリセル数つまりワード線の本数を自由に変えることによるメモリ容量のラインナップ展開（例えば、ワード線数１６〜５１２本で、ビット線数５１２本の場合、メモリ容量８Ｋビット〜２５６Ｋビットのバリエーション展開ができる）においても、レプリカ回路を使ってメモリ容量に応じた最適なセンスアンプ起動タイミングを生成することと、レプリカ回路の面積オーバーヘッドとのトレードオフではそれほど大きな効果は望めないといった課題があった。

更に、混載メモリ、特に混載ＤＲＡＭのようにメモリ容量が大きくて、かつ様々な仕様展開が必要な場合には、メモリ容量によってもビット線につながるメモリセル数を変えることよりも、ビット線につながるメモリセル数を変えずにビット線を含むメモリアレイ数を変えることで実現することの方が、回路動作の安定性でも回路面積の縮小においても効果的であるため、ビット線を増幅するセンスアンプの起動タイミングを論理的に決めるより、メモリ容量に応じて配線長や負荷が大きく変わるデータ線を増幅するセンスアンプの起動タイミングを論理的に決めることが高速化するための課題であっただけでなく、様々なメモリ仕様を容易に実現する上で重要であった。

本発明は、上記問題を解決するものであって、メモリ容量に応じて変わり、かつデータアクセス時間上最も負荷が重いデータ線を増幅するセンスアンプの起動タイミングを論理的に決めることで高速なアクセス時間を実現でき、かつ様々なメモリ仕様を容易に実現できる半導体記憶装置を提供することを目的とする。

この課題を解決するために、本発明の半導体記憶装置は、メモリセルと、メモリセルにつながるワード線及びビット線と、ビット線につながる第１のセンスアンプと、ダミーメモリセルと、ダミーメモリセルにつながるダミービット線と、ダミービット線につながる第２のセンスアンプと、第１のセンスアンプにつながるデータ線と、データ線につながる第３のセンスアンプと、第２のセンスアンプにつながるダミーデータ線と、ダミーデータ線につながる論理回路とを備えた半導体記憶装置であって、論理回路の出力信号が第３のセンスアンプを起動する入力信号であることを特徴とする。

更に、前記論理回路は、ダミービット線に読み出されたダイナミックデータを増幅する第２のセンスアンプで生成されたスタティックデータがダミーデータ線上の電位でトランジスタのスイッチング電位を超えたことを検知して出力される信号を、第３のセンスアンプを起動する入力信号とすることを特徴とする。

このように、第２のセンスアンプで増幅されてかつ転送されたダミーデータ線上の電位レベルを使ってデータ線を増幅するための第３のセンスアンプのタイミングを生成するレプリカ回路構成によって、メモリ容量毎に負荷が大きく変わるデータ線の最適な転送タイミングを生成することができる。

また、第２のセンスアンプを使ってダミーデータ線に電流を流し論理回路で検知する構成では、検知回路の閾値を超えないといった回路動作不具合やダミー回路部分のレイアウト構成が大きく変わることもないため、プロセスばらつきや外部条件に左右されない。

また、ダミーメモリセルにつながるワード線と、メモリセルにつながるワード線とが同一配線であることで、レプリカ回路面積のオーバーヘッドをなくすとともに、アクセスされたメモリセルと物理的に近い場所からの起動でタイミングを作るためにタイミング誤差を小さくすることができる。

また、ダミーメモリセルがワードドライバを含むロウデコーダと隣り合って配置され、論理回路の出力タイミングを調節する遅延回路を有することにより、一番早く第３のセンスアンプの起動タイミングを生成することでアクセス時間の高速化を実現できるとともに、遅延回路によって第３のセンスアンプの起動タイミングを微調整できるために、タイミングが早すぎるための誤動作を防ぐことができる。

また、ダミーデータ線に第２のセンスアンプがスイッチによって２つ以上つながる構成によって、論理回路の閾値レベルと第３のセンスアンプの閾値レベルが例えば４：１の場合、第２のセンスアンプを４個つなぐことで、第３のセンスアンプの最適な起動タイミングを実現できる。

また、２本以上のダミーデータ線の論理和をとる機能を備えた論理回路を備え、２本以上のダミーデータ線のデータが同じ論理値であることを特徴とする。このように、ダミーデータの論理和によって第３のセンスアンプの起動タイミングを発生することで、１つのダミーデータ線に誤った信号が転送されても第３のセンスアンプの起動タイミング信号が発生しないということがなくすことができる。

更に、冗長構成の採用により、ワード線、それにつながるメモリセル又はダミーメモリセルに不良があった場合、冗長ワード線に置き換えることによってメモリを救済することができる。

また、ダミーメモリセルのデータを外部に読み出す手段を備えることで、データ線用のレプリカ回路が不良かどうかの判定をすることができる。

以上のように、本発明によれば、メモリ容量に応じて変わり、かつデータアクセス時間上最も負荷が重いデータ線を増幅するセンスアンプの起動タイミングを論理的に決めることで高速なアクセス時間を実現でき、かつ様々なメモリ仕様を容易に実現できる半導体記憶装置を提供することができる。

本発明の実施の最良の形態について、図面を参照しながら説明する。

《第１の実施の形態》
図１は、本発明の第１の実施の形態における半導体記憶装置の主要構成を示すブロック図である。図１において、１は１つのトランジスタと１つのキャパシタとで構成されたメモリセルと、当該メモリセルにつながるワード線及びビット線と、当該ビット線につながるセンスアンプとを含むメモリアレイ、２は１つのトランジスタと１つのキャパシタとで構成されたダミーメモリセル（前記メモリセルを構成する１つのトランジスタと１つのキャパシタと同じ回路構成であっても、また前記メモリセルとは違う回路構成であってもよい。）と、当該ダミーメモリセルにつながるワード線及びダミービット線と、当該ダミービット線につながるセンスアンプとを含むダミーメモリアレイ、３はメモリセル及びダミーメモリセルにつながるワード線を選択し活性化するためのロウデコーダ、４はメモリアレイ１にデータアクセスするためのデータ線対ＤＬ＜ｍ：０＞／ＸＤＬ＜ｍ：０＞をプリチャージするためのプリチャージ回路、５はダミーメモリアレイ２にデータアクセスするためのダミーデータ線対ＤＤＬ／ＸＤＤＬをプリチャージするためのプリチャージ回路、６はデータ線対ＤＬ＜ｍ：０＞／ＸＤＬ＜ｍ：０＞にデータを書き込む場合のライトバッファとデータを読み出す場合に増幅するためのデータ線用センスアンプとを含む回路ブロック（データ線用センスアンプ／ライトバッファ）、７はダミーデータ線ＤＤＬの電位がある閾値を超えるとデータ線用センスアンプ６を活性化するための信号を生成するデータ線用センスアンプ制御信号生成論理回路、８はメモリ動作をコントロールするための制御回路である。

図２は、メモリアレイ１とダミーメモリアレイ２とロウデコーダ３との具体的な回路構成を示す。ここで、メモリアレイ１のビット線につながるメモリセル及びダミーメモリアレイ２のダミービット線につながるダミーメモリセルの数は、セル容量とビット線又はダミービット線の寄生容量との容量比と、センスアンプ感度及びメモリの要求速度とで決められた個数になっている。

図３は、データ線用センスアンプ／ライトバッファ６の具体的な回路構成を示す。図３において、６１はデータ線用センスアンプ、６２はライトバッファである。

図４は、データ線用センスアンプ制御信号生成論理回路７を示す。図４において、７１はＮＯＲ回路、７２はダミー用のライトバッファである。

図５のタイミングチャートを用いて、以上のように構成された半導体記憶装置のダミーメモリセルのレプリカ回路動作について説明する。まずメモリに読み出し要求があると、制御回路８でリード動作基準信号ＲＥＡが生成されることで入力アドレス信号をロウデコーダ３に伝達し、デコード信号によって選択ワード線ＷＬ０が活性化される。これによってメモリセルＭＣからビット線ＢＬにデータが転送される。同時にダミーメモリセルＤＭＣからダミービット線ＤＢＬにＬデータが転送される。これによって電源電圧ＶＤＤ（又はＨレベル）の１／２にプリチャージされたダミービット線ＤＢＬの電位がＬレベル方向にダミービット線ＢＬの寄生容量とダミーメモリセルＤＭＣのセル容量比分だけ上昇する。同時に、周辺回路リード動作基準信号ＲＥも生成される。

次に、メモリセルＭＣ及びダミーメモリセルＤＭＣからの電荷転送のための所定時間の遅延後、ビット線ＢＬ／ＸＢＬ及びダミービット線ＤＢＬ／ＸＤＢＬにつながるセンスアンプＳＡ０〜ＳＡｎ及びＤＳＡ０，ＤＳＡ１を活性化する信号ＳＥＮがＨレベルになり活性化される。これによって、ビット線ＢＬ／ＸＢＬはそれぞれＨ又はＬレベルまで増幅される。同時にダミービット線ＤＢＬはＬレベルまで増幅される。なお、センスアンプＳＡ０〜ＳＡｎとＤＳＡ０，ＤＳＡ１はプロセスパターンの均等化やビット線とダミービット線のセンス動作タイミングのばらつきをなくすために、同じ回路のセンスアンプを使用してもよい。また、センスアンプＳＡ０〜ＳＡｎとＤＳＡ０，ＤＳＡ１は違う回路構成のセンスアンプを使ってもよいことは言うまでもない。

次に、電源電圧ＶＤＤにプリチャージされたデータ線ＤＬ／ＸＤＬとダミーデータ線ＤＤＬ／ＸＤＤＬにビット線ＢＬ／ＸＢＬとダミービット線ＤＢＬ／ＸＤＢＬのデータを転送するためのカラムスイッチ信号ＣＳ０がＨレベルになり活性化されることで、データ線ＤＬ／ＸＤＬにはそれぞれビット線ＢＬ／ＸＢＬからの所望のデータが、ダミーデータ線ＤＤＬにはダミービット線ＤＢＬのＬレベルのデータが転送され、センスアンプＤＳＡ０によって増幅されたＬレベルデータは、所定時間後にダミーデータ線ＤＤＬを１／２ＶＤＤレベルの電位にする。ダミーデータ線ＤＤＬは、データ線用センスアンプ制御信号生成論理回路７のＮＯＲ回路７１の１つの入力につながっており、この入力信号につながるＣＭＯＳトランジスタのスイッチングレベルが１／２ＶＤＤである（すなわちＣＭＯＳトランジスタの出力論理が反転する）ことと、ＮＯＲ回路７１の他方の入力は周辺回路リード動作基準信号ＲＥのＨレベル信号の反転信号となっていることから、データ線用センスアンプ制御信号生成論理回路７の出力信号ＤＡＣＮＴがＨレベルになりレプリカ回路動作が完了する。

次に、信号ＤＡＣＮＴがＨレベルになることでデータ線用センスアンプ６が活性化され、データ線ＤＬ／ＸＤＬのデータを増幅することで、それぞれＨレベル及びＬレベルになる。増幅されたデータ線ＤＬのデータがバッファ回路を通じて出力ＤＯまで転送されることで読み出し動作が行われる。

最後に、リード動作基準信号ＲＥＡ及び周辺回路リード動作基準信号ＲＥが一定期間の後にＬレベルになることで、メモリの内部回路が次の動作に備えるスタンバイ状態となる。

以上のとおり、電荷転送により電位変化が閾値を超えなかった場合に二度と期待した動作ができなくなり、また負荷容量が固定されているビット線のデータを増幅するためのセンスアンプ起動タイミングには例えばトランジスタ遅延回路のような固定遅延時間を使用し、センスアンプを使って電流によってデータ転送を行うことで一定時間後には必ず所望の電位が得られ、また負荷容量がメモリ容量によって大きく変わるデータ線のデータを増幅するためのセンスアンプの起動タイミングは、メモリセル、ビット線、センスアンプ、カラムスイッチ、データ線までを同じ回路構成で実現したダミービット線、センスアンプ、カラムスイッチ、ダミーデータ線とＮＯＲ回路のような簡単なレベル検出回路によって構成されたレプリカ回路の出力信号を使うことで、例えば、メモリ容量が小さくなる場合、すなわちデータ線が短くなることで回路負荷が軽くなる場合は、ダミーデータ線が１／２ＶＤＤの電位になるまでの時間も短くなり、よってデータ線用センスアンプの起動が早くなるためにデータ出力つまりアクセス時間を高速にすることができる。また、例えば、メモリ容量が大きくなる場合、すなわちデータ線負荷が重くなる場合は、データ線を増幅するために所定の時間が長くなるために、プロセスばらつきや外部条件に影響を受けやすい遅延回路などを使ったタイミング発生回路より安定的かつ高速なデータ線センスアンプ起動を実現できる有効な手段である。

なお、図４でＮＯＲ回路７１を使用しているが、ＣＭＯＳトランジスタのスイッチング機能など簡単な回路動作によって実現できる回路構成であればよいことは言うまでもない。また、それとは別にダミーデータ線にデータ線用センスアンプ６１と同じ負荷トランジスタを付けた構成を負荷することはタイミングの最適化の意味で重要である。

また、メモリセル及びダミーメモリセルを１つのトランジスタと１つのキャパシタ構成にすることで、蓄積されたデータがダイナミックデータの時の高速化には有効な手段となるが、メモリセルにダイナミックデータが蓄積される構成であるならばよく、例えば２つのトランジスタと２つのキャパシタ構成などであってもよい。

また、メモリセルとダミーメモリセルにつながるワード線を共通にすることで、改めてレプリカ回路用にダミーワード線を構成する必要がないために回路面積を削減できるとともに、同じワード線のためにメモリセルとダミーメモリセルのアクセストランジスタのゲートを同じタイミングで活性化できるために、ビット線及びダミービット線にデータが転送されるタイミングを同じタイミングにすることができる。すなわち、レプリカ回路の動作タイミングとしては最適なタイミングとなる。また、キャパシタセルに必要なリフレッシュ動作も、同一ワード線につながっているためにメモリセルをリフレッシュすると同時にダミーメモリセルもリフレッシュできるために、ダミーメモリセルのみ特別なリフレッシュ動作を必要としないため有効な手段である。なお、メモリセルとダミーメモリセルが異なるワード線につながる構成であってもよいことは言うまでもない。

また、ビット線及びダミービット線と、データ線とダミーデータ線とがそれぞれ平行に配置されていることで、ビット線及びダミービット線と、データ線とダミーデータ線とが垂直に配置された場合と比較すると、ダミーデータ線の負荷とデータ線の負荷が等しくできるため、ダミーデータ線を含むレプリカ回路によるタイミング生成がデータ線の増幅タイミングを最適化できるため有効である。なお、本明細書ではビット線とデータ線の関係について言及しているが、スタティックデータになった後のレプリカ回路構成であるならば、ビット線と直接スイッチを介してつながるデータ線でも、そのデータ線とスイッチを介してつながるデータ線におけるレプリカ回路構成であってもよいのは言うまでもない。

また、図１のようにダミーメモリアレイ２がロウデコーダ３と隣り合って配置されると、データ線用センスアンプ制御信号生成論理回路７の出力信号ＤＡＣＮＴの出力タイミングを調整する遅延回路を備えることで、ダミーメモリセルがそれ以外の場所、例えばロウデコーダ３から一番離れた場所にある場合と比較すると、回路の動作タイミングとしては一番早い動作となるためにデータ出力までのタイミングを最も早くできるためにメモリの高速化に有効である。また、出力タイミングが早すぎた場合の誤動作防止対策として、タイミングの微調節用の遅延回路を配置することは有効な手段である。なお、この遅延回路の調節はフューズや不揮発メモリなどを使って行う手段が有効なのは、マスク変更などが要らないことなどからも有効な手段であることは言うまでもない。

また、ダミーメモリセルの隣り合うキャパシタが接合していることでビット線への読み出し電荷量が増えるために安定したセンスアンプ動作を実現することができるため、レプリカ回路の動作保証としては有効である。なお、ダミーメモリセルがメモリセルより大きなキャパシタをもつ構成であればよいのは言うまでもなく、キャパシタの電極のショートで実現する場合でも、新たなキャパシタを構成してもよい。

また、図１のようにメモリアレイ１とダミーメモリアレイ２とを同数だけ配置することで、選択されたワード線の物理的にそれぞれのアレイがある位置に合わせた場所からレプリカ回路を起動できるため、最適なタイミングを発生できる有効な手段である。また、ワード線をメモリアレイ１とダミーメモリアレイ２とで共通に接続することで、選択されたワード線からダミーメモリセル及びメモリセルデータが読み出されるために、より最適なタイミングを生成できる。また、ダミーメモリアレイ２を例えば１箇所だけ配置するような構成にすればタイミングの最適化に障害が出るだけでなく、メモリセルのパターン不均衡によるプロセス不具合や、ダミーメモリアレイがない場所がデッドスペース化することによる面積オーバーヘッドの課題を解決する手段でもある。

また、ダミーメモリセルが１つのトランジスタで構成され、トランジスタのソースノードが電源につながっていることによって、ダミーメモリセルキャパシタの欠陥に対して考慮する必要がなくなり、またダミーメモリセルへ読み出しに必要なデータを書き込む必要がないために有効な手段である。なお、ダミーメモリセルとして１つのトランジスタで構成するとしているが、２つ以上のトランジスタで構成してもよいことは言うまでもない。

また、図６で示す通り、論理回路７の出力にラッチ回路７３を備えることで、ダミーセンスアンプにつながるカラムスイッチがオフしても、周辺回路リード動作基準信号ＲＥがＨの期間中は出力データをラッチできるため、有効な手段である。

次に図７を用いて、ダミーデータ線にセンスアンプがスイッチによって２つ以上つながる構成について説明する。図７が示すように、ダミーデータ線ＤＤＬ／ＸＤＤＬにセンスアンプＤＳＡ０及びＤＳＡ１の２つが、各々制御信号ＤＣＳによりゲートが制御されるＮチャンネルトランジスタ２０，２１；２２，２３を介してつながる構成になっている。これによって、メモリセルのデータ線ＤＬ／ＸＤＬよりダミーメモリセルのダミーデータ線ＤＤＬ／ＸＤＤＬの方が２倍の速度でデータを読み出すことができるため、データ線用センスアンプ６にてデータ線ＤＬ／ＸＤＬを増幅するために必要な電位差とデータ線用センスアンプ制御信号生成論理回路７のＮＯＲ回路７１のスイッチングするために必要な電位差とが１：２の場合、レプリカ回路のデータ線用センスアンプ起動信号の生成タイミングとデータ線用センスアンプ６１の増幅するためのタイミングとを等価にすることができるため有効な手段である。

また、センスアンプのカラムスイッチの制御信号とダミーセンスアンプのカラムスイッチの制御信号とが異なる構成にすることで、ダミーセンスアンプのカラムスイッチがカラムデコード入力に関係なく制御できるため容易に複数のダミーセンスアンプを１つのダミーデータ線に接続することができる。また、ダミーセンスアンプの数が変わってもセンスアンプのカラムスイッチの駆動タイミングや駆動能力に影響を及ぼさないため有効である。

次に図８を用いて、ダミーデータ線が相補線ではなく、ダミーデータ線に隣接する配線が電源線である構成について説明する。図８が示すように、ダミーデータ線ＤＤＬはセンスアンプＤＳＡ０及びＤＳＡ１に、各々カラムスイッチ信号ＣＳ０及びＣＳ１によりゲートが駆動されるＮチャンネルトランジスタ２０，２１を介してつながっている。一方のセンスアンプＤＳＡ０及びＤＳＡ１につながるＮチャンネルトランジスタ２２，２３は、ゲートをＶＳＳ電源、ソースをオープンにしている。この構成によって、ダミーデータ線の相補の一方がＶＳＳ電源線のため、レプリカ回路動作に必要なダミーデータ線の読み出し動作に対してシールド効果として使用できるだけでなく、負荷の重いダミーデータ線の動作を１本だけにすることによる消費電流の削減効果が期待できる。なお、ＶＳＳ電源線としているが、ＶＤＤ電源線としてもよいことは言うまでもなく、その場合、Ｎチャンネルトランジスタのソースノードに接続し、ゲートノードをＶＳＳ電源につなぐなどといった手段がある。

なお、以上の形態はそれぞれを組み合わせることで、より一層の効果を期待できることは言うまでもない。

《第１の実施の形態の変形例》
図９は、本発明の第１の実施の形態の変形例における半導体記憶装置の主要構成を示すブロック図である。特に、データ線用センスアンプ制御信号生成論理回路９が第１の実施の形態と異なり、具体的な回路図としては図１０に示すとおりである。図１０において、９１はＮＯＲ回路群、９２はダミー用のライトバッファ群、９３はＯＲ回路であり、複数本のダミーデータ線ＤＤＬ＜０＞〜ＤＤＬ＜ｎ＞の論理和をデータ線用センスアンプ６の制御信号ＤＡＣＮＴとしている。

当該変形例によれば、複数のダミーデータ線の論理和をとることで、ダミーメモリセルの１つに不良があった場合でも、残りのダミーデータ線からのデータをデータ線用センスアンプ制御信号生成論理回路９に転送できるため、所望のレプリカ回路の動作を実現できる有効な手段である。通常、このダミーデータ線数はプロセス上の欠陥の発生率と回路面積のオーバーヘッドとのトレードオフで決めることができる。また、２本以上のダミーデータ線のデータは全て同じ論理値であることは言うまでもない。

なお、本実施の形態と第１の実施の形態を組み合わせることで、より一層の効果を期待できることは言うまでもない。

《第２の実施の形態》
図１１は、本発明の第２の実施の形態における半導体記憶装置の主要構成を示すブロック図である。図１１において、１０、１１はそれぞれ冗長ワード線ＲＷＬ０を含むメモリアレイ、ダミーメモリアレイ、１２はメモリアレイ１０及びダミーメモリアレイ１１に欠陥があった場合に冗長ワード線へ切り替えることができる冗長デコード回路を含むロウデコーダである。

以上のように構成された半導体記憶装置にて、メモリアレイ１０のＷＬ０につながるメモリセルに欠陥があった場合、例えばフューズ機能などを使って冗長するワード線のアドレスを指定し、もしアクセスが欠陥ワード線ＷＬ０にヒットした場合、冗長デコード回路によって、冗長ワード線ＲＷＬ０にアクセスを切り替えるような制御を行い、冗長メモリセルからビット線ＢＬにデータを転送する。これによって欠陥セルの救済が可能となる。

同様に、ダミーメモリアレイ１１のＷＬ０につながるダミーメモリセルに欠陥があった場合も、冗長デコード回路によって冗長ワード線ＲＷＬ０にアクセスを切り替えるような制御をできるため、ダミーメモリアレイ１１の救済も可能となる。

このように、従来存在していた冗長メモリセル及び冗長ワード線のような冗長回路をダミーメモリアレイにも適用することで、ダミーメモリアレイの欠陥救済までできるためにレプリカ回路の安定的な実現が可能になるだけでなく、冗長メモリセルを置くことによるダミーメモリアレイ内のデッドスペースを有効利用できるため有効な手段である。

なお、本実施の形態と第１の実施の形態及び第１の実施の変形例を組み合わせることで、より一層の効果を期待できることは言うまでもない。

《第３の実施の形態》
次に、本発明の第３の実施の形態について説明する。本実施の形態における半導体記憶装置の主要構成は図１〜図４のとおりであり、ダミーメモリアレイへのデータ書き込み動作に関して図１２のタイミングチャートを用いて説明する。

まずメモリに書き込み要求があると、制御回路８でライト動作基準信号ＷＥＡが生成され、周辺回路ライト動作基準信号ＷＥが生成される。これによってデータ入力信号ＤＩはライトバッファ６でドライブされ、データ線ＤＬ／ＸＤＬへデータを転送する。同時に、データ線用センスアンプ制御信号生成論理回路７のライトバッファ７２によって、ダミーデータ入力信号ＤＤＩをダミーデータ線ＤＤＬ／ＸＤＤＬへデータを転送する。また、ライト動作基準信号ＷＥＡによって、入力アドレス信号はロウデコーダ３に伝達され、デコード信号によって選択ワード線ＷＬ０が活性化される。この後、選択ワード線ＷＬ０につながるメモリセル及びダミーメモリセルからビット線ＢＬ／ＸＢＬ及びダミービット線ＤＢＬ／ＸＤＢＬに読み出されたデータはセンスアンプ活性化信号ＳＥＮによって増幅される。次に、データ線とセンスアンプ及びダミーデータ線とセンスアンプをつなぐＮチャンネルトランジスタのゲートを駆動するカラムスイッチ信号ＣＳ０が活性化されることで、データ線ＤＬ／ＸＤＬのデータがセンスアンプを介してメモリセルに書き込まれる。同様に、ダミーデータ線ＤＤＬ／ＸＤＤＬのデータもセンスアンプを介してダミーメモリセルに書き込まれる。

最後に、ライト動作基準信号ＷＥＡ及び周辺回路ライト動作基準信号ＷＥが一定期間の後にＬレベルになることで、メモリの内部回路が次の動作に備えるスタンバイ状態となる。

以上のとおり、書き込み要求時にメモリセルへ所望のデータを書き込むと同時に、ダミーメモリセルへも所望のデータを書き込む機能を備えることで、ダミーメモリセルからダミービット線、センスアンプ及びダミーデータ線のデータを所望のデータ値とすることができるため有効な手段である。また、ダミーメモリセルの初期化又は所望データの書き込みをメモリセルの書き込み時と同時に行うため、回路動作のオーバーヘッドをなくす有効な手段である。

また、ダミービット線ＤＤＬ／ＸＤＤＬにつながるライトバッファ７２の入力信号ＤＤＩがＶＤＤ電源又は接地電位に接続されることによって、メモリへの新たな入力信号を追加することなく、書き込み要求に合わせて所望のアドレスにつながるダミーメモリセルへ固定データを書き込むことができるため、メモリのピン数削減の上でも有効である。

また、ダミーデータ線ＤＤＬ／ＸＤＤＬにつながるライトバッファ７２の入力信号ＤＤＩの論理値を外部から変更でき、かつ入力信号ＤＤＩの論理レベルを変えてもデータ線用センスアンプ制御信号発生論理回路７の出力信号ＤＡＣＮＴの活性化時の論理レベルが変わらないように、図示していないが、例えば選択回路によってインバータ１段分異なる２つの信号経路を作って入力信号ＤＤＩの電位レベルによって切り替える機能を備えることによって、プロセス条件や外部条件などによってできるダミーメモリセルの読み出し動作の不均衡（例えば、Ｈレベルに比べてＬレベルが読み出しやすいなど）を、例えば読み出しやすいデータ値に統一することで、ダミーメモリセルを含むレプリカ回路の安定動作を実現できる。

また、全てのワード線と全てのダミーメモリセルにつながるセンスアンプと全てのダミーメモリセルにつながるセンスアンプとダミーデータ線をつなぐスイッチを活性化する機能を備えることで、レプリカ回路動作のための所望のデータをダミーメモリセルへ一括して書き込めるため、例えばメモリの初期シーケンス時やスタンバイモードなどの空き時間に効率的に実行できる。また、この機能をモード設定機能とすることで、モード設定された一括書き込む動作時以外、例えばダミーデータ線へ書き込むためのライトバッファを止めるための制御を加えることで、メモリへの通常の書き込む要求時にはダミーデータ線を含むダミーメモリセルへの書き込み動作は制限されるため、消費電流を削減できる効果がある。また通常動作と同時に行う必要がないために、例えば動作周波数を十分遅くしてマージンをもってダミーメモリセルへの書き込み動作をすることで、レプリカ回路動作の安定動作を実現することができる。

なお、本実施の形態と前記各実施の形態を組み合わせることで、より一層の効果を期待できることは言うまでもない。

《第３の実施の形態の変形例》
図１３は、本発明の第３の実施の形態の変形例における半導体記憶装置の主要構成を示すブロック図である。図１３のように構成された半導体記憶装置のメモリアレイ１０１に付設されたダミーメモリアレイ１０２へのデータ書き込み動作に関して説明する。

外部からの制御信号ＣＮＴによってモードレジスタ１１１でダミーメモリアレイ１０２へのデータ書き込み動作を規定するフラグＩＮＴが活性化される。これによってライトバッファ１１０が活性化されることでダミーデータ入力信号ＤＤＩをダミーデータ線ＤＤＬへ転送する。選択回路１１２ではフラグＩＮＴがＨデータのため、一定の周期でＨレベルとＬレベルを繰り返す入力信号ＤＣＬＫが選択され、リフレッシュカウンタ１１３をカウントアップしていく。このリフレッシュカウンタ１１３のカウントアップ動作で選択されたアドレス信号はロウデコーダ１０３でデコードされて、リフレッシュ時と同様に全てのワード線を順次選択していく動作を行う。このワード線動作と同様に、選択ワード線につながるセンスアンプも活性化され、また図示していないがダミーメモリアレイ１０２につながるセンスアンプとダミーデータ線ＤＤＬをつなぐスイッチも選択されたセンスアンプにつながるスイッチのみ活性化されることで、ダミーメモリアレイ１０２へ所望のデータを書き込むことができる。この動作をリフレッシュカウンタ１１３が一周するまで続けることで全てのダミーメモリアレイ１０２へのデータ書き込みを完了できる。

また、通常のリフレッシュ要求に対しては、フラグＩＮＴが非活性状態のためリフレッシュコマンド信号ＲＥＦを受けてリフレッシュカウンタ１１３が動作する構成になっている。

以上のように、既存のメモリ回路を使って、ダミーメモリアレイ１０２への一括書き込み動作のような瞬間的に大電流を流す動作を必要とせず、かつ通常動作と異なるタイミングでダミーメモリアレイ１０２の初期化ができるとともに、メモリアレイ１０１とダミーメモリアレイ１０２とのリフレッシュ動作も同時に実現できるため、回路動作、消費電流、回路面積の上で最適な回路を実現できる。

なお、一例としてモードレジスタ１１１を使ったモード設定によってダミーメモリアレイ１０２への書き込み動作を規定したが、リフレッシュカウンタ１１３を使ったダミーメモリアレイ１０２への書き込み動作を実現できる回路構成であるならばどのような回路構成でもよいことは言うまでもない。

《第４の実施の形態》
図１４は、本発明の第４の実施の形態における半導体記憶装置の主要構成を示すブロック図である。図１４において、１３は出力選択回路であり、テスト時の出力信号ＰＤＯは、メモリセルからのデータ出力ＤＯのテスト出力と、データ線用センスアンプ制御信号生成論理回路７の出力信号ＤＤＯとをモード選択信号ＭＯＤＥで切り替えて出力できる回路構成になっている。

以上のように構成された半導体記憶装置のダミーメモリセルのデータ読み出し動作について説明する。

図５で示すレプリカ回路動作で信号ＤＡＣＮＴがＨレベルになると、図４で示すようにデータ線用センスアンプ制御信号生成論理回路７のもう一方の出力信号ＤＤＯもＨレベルとなる。このときモード選択信号ＭＯＤＥがＨレベルであると、出力信号ＰＤＯにＨレベルのデータが出力される。

また、モード選択信号ＭＯＤＥがＬレベルの場合はメモリセルからの出力信号ＤＯがテスト出力信号ＰＤＯに出力される。このようにデータ線用センスアンプ制御信号生成論理回路７の出力ＤＤＯの外部出力のＯＮ／ＯＦＦを切り替えることができる。

以上のように、メモリのテスト結果をモード選択することでダミーメモリセルのデータを外部に出力する手段を持つため、ダミーメモリセルを含むレプリカ回路の欠陥検査をすることができるため、メモリセルだけでなくダミーメモリセルにも不良箇所の特定、冗長救済といったメモリの救済処置を実施することができる。

なお、一例ではデータ線用センスアンプ制御信号生成論理回路７の出力ＤＤＯを選択信号を通してそのまま出力させているが、出力ＤＤＯをラッチする構成によって安定した外部出力結果を得る回路構成であってもよいのは言うまでもない。

また、データ線用センスアンプ制御信号生成論理回路７の出力ＤＤＯが複数ある場合に、データ出力の一部又は全部の経路を使うことによって、テスト時に通常あったテスト出力端子を使って、ダミーメモリセルのデータ確認用に特別に出力端子を増やす必要なくダミーメモリセルからのデータを読み出すことができるため、メモリの端子数削減や回路面積削減において有効な手段である。

また、データ線及びダミーデータ線にそれぞれプリチャージ回路を備え、データ線のプリチャージ電位とダミーデータ線のプリチャージ電位とが異なるようにする。一例としてダミーデータ線のプリチャージ電位をＶＤＤ電位として、トランジスタのスイッチング特性を使ってデータ線を増幅するリードアンプの起動タイミングを生成し、データ線のプリチャージ電位は１／２ＶＤＤ電位にすることで、メモリで多数あるデータ線で消費する電力を、ＶＤＤプリチャージ電位と比較して１／２に抑えることができるため、メモリの低消費電力化において有効な手段である。

なお、本実施の形態と前記各実施の形態を組み合わせることで、より一層の効果を期待できることは言うまでもない。

本発明に係る半導体記憶装置は、メモリ容量に応じて変わり、かつデータアクセス時間上最も負荷が重いデータ線を増幅するセンスアンプの起動タイミングを論理的に決めることで高速なアクセス時間を実現でき、かつ様々なメモリ仕様を容易に実現できる効果を有し、メモリを多数かつ多種類の仕様を搭載するシステムＬＳＩなどに有用である。

本発明の第１の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 図１中のメモリアレイ、ダミーメモリアレイ及びロウデコーダの具体的な回路構成を示すブロック図である。 図１中のデータ線用センスアンプ／ライトバッファの具体的な回路構成を示す回路図である。 図１中のデータ線用センスアンプ制御信号生成論理回路の具体的な回路構成を示す回路図である。 図１の半導体記憶装置のデータ読み出し動作を示すタイミングチャートである。 図４のデータ線用センスアンプ制御信号生成論理回路の変形例を示す回路図である。 図２中のダミーメモリアレイの変形例を示すブロック図である。 図２中のダミーメモリアレイの他の変形例を示すブロック図である。 本発明の第１の実施の形態の変形例における半導体記憶装置の主要構成を示すブロック図である。 図９中のデータ線用センスアンプ制御信号生成論理回路の具体的な回路構成を示す回路図である。 本発明の第２の実施の形態における半導体記憶装置のメモリアレイ、ダミーメモリアレイ及びロウデコーダの具体的な回路構成を示すブロック図である。 本発明の第３の実施の形態における半導体記憶装置のデータ書き込み動作を示すタイミングチャートである。 本発明の第３の実施の形態の変形例における半導体記憶装置の主要構成を示すブロック図である。 本発明の第４の実施の形態における半導体記憶装置の主要構成を示すブロック図である。 従来の半導体記憶装置の主要構成を示すブロック図である。 図１５の半導体記憶装置の回路動作を示すタイミングチャートである。

符号の説明

１ メモリアレイ
２ ダミーメモリアレイ
３ ロウデコーダ
４ プリチャージ回路
５ プリチャージ回路
６ データ線用センスアンプ／ライトバッファ
７ データ線用センスアンプ制御信号生成論理回路
８ 制御回路
９ データ線用センスアンプ制御信号生成論理回路２
１０ 冗長セルを含むメモリアレイ
１１ 冗長セルを含むダミーメモリアレイ
１２ 冗長デコード回路を含むロウデコーダ
１３ 出力選択回路
２０〜２３ カラムスイッチを構成するＮチャンネルトランジスタ
６１ データ線用センスアンプ
６２ ライトバッファ
７１ ＮＯＲ回路
７２ ダミー用のライトバッファ
７３ ラッチ回路
９１ ＮＯＲ回路群
９２ ダミー用のライトバッファ群
９３ ＯＲ回路
１０１ メモリアレイ
１０２ ダミーメモリアレイ
１０３ ロウデコーダ
１１０ ダミー用のライトバッファ
１１１ モードレジスタ
１１２ 選択回路
１１３ リフレッシュカウンタ
２０１ データ検出回路
２０２ ＳＡ制御発生回路

Claims (27)

1. メモリセルと、
   前記メモリセルにつながるワード線及びビット線と、
   前記ビット線につながる第１のセンスアンプと、
   ダミーメモリセルと、
   前記ダミーメモリセルにつながるダミービット線と、
   前記ダミービット線につながる第２のセンスアンプと、
   前記第１のセンスアンプにつながるデータ線と、
   前記データ線につながる第３のセンスアンプと、
   前記第２のセンスアンプにつながるダミーデータ線と、
   前記ダミーデータ線につながる論理回路とを備えた半導体記憶装置であって、
   前記論理回路の出力信号が前記第３のセンスアンプを起動する入力信号であることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記論理回路は、前記ダミービット線に読み出されたダイナミックデータを増幅する前記第２のセンスアンプで生成されたスタティックデータが前記ダミーデータ線上の電位でトランジスタのスイッチング電位を超えたことを検知して出力される信号を、前記第３のセンスアンプを起動する入力信号とすることを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記論理回路の出力にラッチ回路を備えたことを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   前記論理回路の出力信号の論理値によって、前記論理回路の入力になるダミーデータ線の信号をラッチする手段を備えたことを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記メモリセル及びダミーメモリセルは、各々１つのトランジスタと１つのキャパシタとで構成されていることを特徴とする半導体記憶装置。
6. 請求項１記載の半導体記憶装置において、
   前記ダミーメモリセルにつながるワード線と、前記メモリセルにつながるワード線とが同一配線であることを特徴とする半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、
   前記ビット線及び前記ダミービット線と、前記データ線及び前記ダミーデータ線とがそれぞれ平行に配置されていることを特徴とする半導体記憶装置。
8. 請求項１記載の半導体記憶装置において、
   前記ダミーメモリセルがワードドライバを含むロウデコーダと隣り合って配置され、前記論理回路の出力タイミングを調節する遅延回路を有することを特徴とする半導体記憶装置。
9. 請求項１記載の半導体記憶装置において、
   前記ダミーメモリセルの隣り合うキャパシタが接合していることを特徴とする半導体記憶装置。
10. 請求項１又は６に記載の半導体記憶装置において、
    前記メモリセル、前記ワード線、前記ビット線及び前記第１のセンスアンプを含むメモリアレイ毎に、前記ダミーメモリセル、前記ダミービット線及び前記第２のセンスアンプを含むダミーメモリアレイを配置したことを特徴とする半導体記憶装置。
11. 請求項１記載の半導体記憶装置において、
    前記ダミーメモリセルは１つのトランジスタで構成され、当該トランジスタのソースノードが電源につながっていることを特徴とする半導体記憶装置。
12. 請求項１記載の半導体記憶装置において、
    前記ダミーデータ線に前記第２のセンスアンプがスイッチによって２つ以上つながる構成を持つことを特徴とする半導体記憶装置。
13. 請求項１２記載の半導体記憶装置において、
    前記データ線と前記第１のセンスアンプとをつなぐスイッチの制御信号と、前記ダミーデータ線と前記第２のセンスアンプとをつなぐスイッチの制御信号とが異なることを特徴とする半導体記憶装置。
14. 請求項１記載の半導体記憶装置において、
    前記ダミーデータ線が相補線ではなく、前記ダミーデータ線に隣接する配線が電源線であることを特徴とする半導体記憶装置。
15. 請求項１記載の半導体記憶装置において、
    前記論理回路は、２本以上の前記ダミーデータ線の論理和をとる機能を備えたことを特徴とする半導体記憶装置。
16. 請求項１５記載の半導体記憶装置において、
    前記２本以上のダミーデータ線のデータが同じ論理値であることを特徴とする半導体記憶装置。
17. 請求項１記載の半導体記憶装置において、
    冗長メモリセルと、
    前記冗長メモリセルにつながる冗長ワード線と、
    前記冗長メモリセルにつながるビット線と、
    冗長ダミーメモリセルと、
    前記冗長ダミーメモリセルにつながるダミービット線とを更に備えたことを特徴とする半導体記憶装置。
18. 請求項１７記載の半導体記憶装置において、
    前記論理回路は、前記冗長ダミーメモリセルのダイナミックデータを増幅する前記第２のセンスアンプで生成されたスタティックデータが前記ダミーデータ線上の電位でトランジスタのスイッチング電位を超えたことを検知して出力される信号を、前記第３のセンスアンプを起動する入力信号とすることを特徴とする半導体記憶装置。
19. 請求項１、１５、１７のいずれか１項に記載の半導体記憶装置において、
    前記データ線につながるライトバッファと、
    前記ダミーデータ線につながるライトバッファと、
    前記メモリセルへの書き込み動作時に前記ダミーメモリセルにもデータを書き込む手段とを更に備えたことを特徴とする半導体記憶装置。
20. 請求項１９記載の半導体記憶装置において、
    前記ダミーデータ線につながるライトバッファの入力が電源又は接地電位に接続されていることを特徴とする半導体記憶装置。
21. 請求項１９記載の半導体記憶装置において、
    前記ダミーデータ線につながるライトバッファの入力データの論理値を外部から変更でき、かつ前記論理回路の出力論理が変らない機能を備えたことを特徴とする半導体記憶装置。
22. 請求項１９記載の半導体記憶装置において、
    全てのダミーメモリセルへの一括書き込み手段を更に備えたことを特徴とする半導体記憶装置。
23. 請求項１９記載の半導体記憶装置において、
    リフレッシュを制御するためのリフレッシュカウンタと、
    前記リフレッシュカウンタを使って選択した前記ワード線につながる前記ダミーメモリセルにデータを書き込む手段とを更に備えたことを特徴とする半導体記憶装置。
24. 請求項１、１５、１７のいずれか１項に記載の半導体記憶装置において、
    前記論理回路の出力を外部に読み出す手段を更に備えたことを特徴とする半導体記憶装置。
25. 請求項２４記載の半導体記憶装置において、
    前記論理回路の外部出力のＯＮ／ＯＦＦを切り替えられる機能を備えたことを特徴とする半導体記憶装置。
26. 請求項２４記載の半導体記憶装置において、
    前記論理回路の外部出力に前記メモリセルのデータ出力の一部又は全部の経路を使用することを特徴とする半導体記憶装置。
27. 請求項１、１５、１７のいずれか１項に記載の半導体記憶装置において、
    前記データ線及び前記ダミーデータ線をそれぞれプリチャージするためのプリチャージ回路を備え、
    前記データ線のプリチャージ電位と前記ダミーデータ線のプリチャージ電位とが異なることを特徴とする半導体記憶装置。

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