JP2011119012A - 半導体記憶装置 - Google Patents

Abstract

【課題】ｅＤＲＡＭでも高速化を実現すること。
【解決手段】本発明の半導体記憶装置は、メモリブロック１−１〜１−Ｎとローカルバス５−１、５−２とを具備している。各メモリブロック１−１〜１−Ｎの制御回路１１−１は、リード動作において、デコードされた列アドレスにより、自身のメモリブロックのビット線対ＢＬ１、ＢＬ１￣が指定された場合、トランジスタ４−１ａ、４−１ｂに選択信号ＹＳＷ１を供給して、ビット線対ＢＬ１、ＢＬ１￣とローカルバス５−１、５−２とを接続する。ダミーローカルバス１０は、リード動作の前に電位ＶＤＤにプリチャージされる。制御回路１１−５は、リード動作において、選択信号ＹＳＷｊに応じて、電位ＧＮＤをダミーローカルバス１０に供給する。制御回路１１−１は、リード動作において、ダミーローカルバス１０の電位が電位ＶＤＤから設定電位Ｖｓｔに下がった場合、選択信号ＹＳＷ１の出力を停止する。
【選択図】図４

Description

本発明は、データをメモリセルに書き込み、メモリセルから読み出す半導体記憶装置に関する。

図１は、従来の半導体記憶装置として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成を示している。半導体記憶装置は、メモリセル２０がマトリクス状に設けられたメモリセルアレイと、メモリセルアレイの行に設けられた複数のワード線ＷＬと、メモリセルアレイの列に設けられた複数のビット線対ＢＬ、ＢＬ￣（￣は論理否定を意味し、バーと読む）と、複数のセンスアンプ１０３と、複数のトランジスタ１０４−ａ、１０４−ｂと、ローカルバス１０５−１、１０５−２と、データアンプ１０６と、バス７と、データ入力回路８とを具備している。

複数のセンスアンプ１０３は、それぞれ、複数のビット線対ＢＬ、ＢＬ￣に対応して設けられている。複数のトランジスタ１０４−ａ、１０４−ｂは、それぞれ、複数のビット線対ＢＬ、ＢＬ￣とローカルバス１０５−１、１０５−２との間に設けられている。複数のトランジスタ１０４−ａ、１０４−ｂは、Ｎ型ＭＯＳＦＥＴ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成されている。

ローカルバス１０５−１、１０５−２は、リード動作、ライト動作の前に、電源電位である電位ＶＤＤにプリチャージされる。

メモリセル２０は、Ｎ型ＭＯＳＦＥＴ２１と、容量素子２２とを具備している。Ｎ型ＭＯＳＦＥＴ２１は、ゲートにワード線ＷＬが接続され、ドレインにビット線ＢＬ又はビット線ＢＬ￣が接続されている。Ｎ型ＭＯＳＦＥＴ２１のソースには、容量素子２２の一端子が接続されている。容量素子２２の他端子は接地されている。

センスアンプ１０３は、フリップフロップを構成するためのＰ型ＭＯＳＦＥＴ３１、３３及びＮ型ＭＯＳＦＥＴ３２、３４と、Ｎ型ＭＯＳＦＥＴ３５とを具備している。Ｐ型ＭＯＳＦＥＴ３１は、ソースに電位ＶＤＤと接地電位ＧＮＤとの間の電位ＳＡＰが供給され、ドレインにビット線ＢＬが接続されている。Ｎ型ＭＯＳＦＥＴ３２は、ソースに電位ＳＡＰと接地電位ＧＮＤとの間の電位ＳＡＮが供給され、ドレインにＰ型ＭＯＳＦＥＴ３１のドレインが接続され、ゲートにＰ型ＭＯＳＦＥＴ３１のゲートが接続されている。Ｐ型ＭＯＳＦＥＴ３３は、ソースに電位ＳＡＰが供給され、ドレインにＰ型ＭＯＳＦＥＴ３１及びＮ型ＭＯＳＦＥＴ３２のゲートとビット線ＢＬ￣とが接続され、ゲートにＰ型ＭＯＳＦＥＴ３１及びＮ型ＭＯＳＦＥＴ３２のドレインが接続されている。Ｎ型ＭＯＳＦＥＴ３４は、ソースに電位ＳＡＮが供給され、ドレインにＰ型ＭＯＳＦＥＴ３３のドレインが接続され、ゲートにＰ型ＭＯＳＦＥＴ３３のゲートが接続されている。Ｎ型ＭＯＳＦＥＴ３５のソースは接地されている。Ｎ型ＭＯＳＦＥＴ３５は、ドレインに電位ＳＡＮが供給され、ゲートにイネーブル信号ＳＡＥが供給される。

図２は、リード動作を示すタイミングチャートである。

まず、デコードされた行アドレスにより、複数のワード線のうちの１つのワード線ＷＬ（選択ワード線ＷＬ）が指定される。この場合、選択ワード線ＷＬには、ワード線選択信号が供給される。このとき、ワード線選択信号のレベルはハイレベル“Ｈ”である。

同時に、デコードされた列アドレスにより、複数のビット線対ＢＬ、ＢＬ￣のうちの１つのビット線対ＢＬ、ＢＬ￣（選択ビット線対ＢＬ、ＢＬ￣）が指定される。この場合、複数のセンスアンプ１０３のうちの、選択ビット線対ＢＬ、ＢＬ￣に対応して設けられたセンスアンプ１０３には、イネーブル信号ＳＡＥが供給される。このとき、イネーブル信号ＳＡＥのレベルはハイレベル“Ｈ”である。

また、複数のトランジスタ１０４−ａ、１０４−ｂのうちの、選択ビット線対ＢＬ、ＢＬ￣に対応して設けられた選択トランジスタ１０４−ａ、１０４−ｂのゲートには、選択信号ＹＳＷが供給される。このとき、選択信号ＹＳＷのレベルはハイレベル“Ｈ”である。

選択センスアンプ１０３のＮ型ＭＯＳＦＥＴ３５は、イネーブル信号ＳＡＥ“Ｈ”に応じてオンする。選択トランジスタ１０４−ａ、１０４−ｂは、選択信号ＹＳＷ“Ｈ”に応じてオンし、選択ビット線対ＢＬ、ＢＬ￣とローカルバス１０５−１、１０５−２とを接続する。このとき、選択ワード線ＷＬと選択ビット線対ＢＬ、ＢＬ￣のうちの一方のビット線とに接続されたメモリセル２０からデータが読み出され、選択ビット線対ＢＬ、ＢＬ￣に電位差が生じる。選択センスアンプ１０３は、電位差を選択トランジスタ１０４−ａ、１０４−ｂを介してローカルバス１０５−１、１０５−２に供給する。データアンプ１０６は、ローカルバス１０５−１、１０５−２に供給された電位差をバス７に供給する。データ入出力回路８は、バス７に供給された電位差を読出データとして出力する。

次に、イネーブル信号ＳＡＥのレベルがハイレベル“Ｈ”からロウレベル“Ｌ”に切り替えられる。また、ワード線選択信号のレベルがハイレベル“Ｈ”からロウレベル“Ｌ”に切り替えられる。このとき、ローカルバス１０５−１、１０５−２は、電位ＶＤＤにプリチャージされる。

図３は、ライト動作を示すタイミングチャートである。

まず、デコードされた行アドレスにより、複数のワード線ＷＬのうちの１つのワード線ＷＬ（選択ワード線ＷＬ）が指定される。この場合、選択ワード線ＷＬには、ワード線選択信号が供給される。このとき、ワード線選択信号のレベルはハイレベル“Ｈ”である。

同時に、デコードされた列アドレスにより、複数のビット線対ＢＬ、ＢＬ￣のうちの１つのビット線対ＢＬ、ＢＬ￣（選択ビット線対ＢＬ、ＢＬ￣）が指定される。この場合、複数のトランジスタ１０４−ａ、１０４−ｂのうちの、選択ビット線対ＢＬ、ＢＬ￣に対してそれぞれ設けられた選択トランジスタ１０４−ａ、１０４−ｂのゲートには、選択信号ＹＳＷが供給される。選択信号ＹＳＷのレベルはハイレベル“Ｈ”である。

選択トランジスタ１０４−ａ、１０４−ｂは、選択信号ＹＳＷ“Ｈ”に応じてオンし、選択ビット線対ＢＬ、ＢＬ￣とローカルバス１０５−１、１０５−２とを接続する。

データ入出力回路８は、供給されたデータをバス７に供給する。データアンプ１０６は、バス７に供給されたデータを、ローカルバス１０５−１、１０５−２と選択トランジスタ１０４−ａ、１０４−ｂを介して選択ビット線対ＢＬ、ＢＬ￣に供給する。このとき、データは、選択ワード線ＷＬと選択ビット線対ＢＬ、ＢＬ￣のうちの一方のビット線（例えば、ビット線ＢＬ）とに接続されたメモリセル２０に書込データとして書き込まれる。

次に、ワード線選択信号のレベルがハイレベル“Ｈ”からロウレベル“Ｌ”に切り替えられる。このとき、ローカルバス１０５−１、１０５−２は、電位ＶＤＤにプリチャージされる。

ライト動作において、データアンプ１０６は、メモリセル２０にデータを書き込むために、ローカルバス１０５−１、１０５−２を駆動すると共に選択トランジスタ１０４−ａ、１０４−ｂを介して選択ビット線対ＢＬ、ＢＬ￣を駆動して、選択センスアンプ１０３にラッチされたデータを反転させなければならない。このため、ローカルバス１０５−１、１０５−２と選択ビット線対ＢＬ、ＢＬ￣とを接続する時間を充分長く確保しなければならない。即ち、選択トランジスタ１０４−ａ、１０４−ｂに選択信号ＹＳＷ“Ｈ”を供給する時間を充分長く確保しなければならない。

一方、リード動作において、ローカルバス１０５−１、１０５−２とビット線対ＢＬ、ＢＬ￣とを接続する時間は、ライト動作のそれと同じである。

リード動作において、メモリセル２０からデータを読み出すために必要な電位差をΔＶ_０としたとき、ローカルバス１０５−１、１０５−２の電位差がΔＶ_０になればよい。このため、ライト動作に比べて、ローカルバス１０５−１、１０５−２と選択ビット線対ＢＬ、ＢＬ￣とを接続する時間を長く確保する必要はない。例えば、特開平１１−３０６７５８号公報に記載された技術では、リード動作において、データ線対とビット線対とを接続する時間をライト動作に比べて短くすることにより、高速化を図っている。

特開平１１−３０６７５８号公報

しかし、特開平１１−３０６７５８号公報に記載された技術では、上述のようなＤＲＡＭに対して高速化を実現することができるが、ｅＤＲＡＭ（Ｅｍｂｅｄｄｅｄ ＤＲＡＭ；混載ＤＲＡＭ）に対して高速化を実現することができない。

その理由として、ｅＤＲＡＭは、上述のメモリセルアレイ、センスアンプ、トランジスタを備えた複数のメモリブロックと、複数のメモリブロックに接続されたローカルバスとを具備している。このような構成の場合、ＤＲＡＭに比べてローカルバスの長さが長くなる。このため、リード動作において、選択トランジスタ１０４−ａ、１０４−ｂに選択信号ＹＳＷ“Ｈ”を供給する時間を単純に短くするわけにはいかない。このような構成でも高速化を実現することが望まれる。

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体記憶装置は、複数のメモリブロック（１−１〜１−Ｎ）と、複数のメモリブロック（１−１〜１−Ｎ）に接続されたローカルバス（５−１、５−２）とを具備している。ローカルバス（５−１、５−２）は、リード動作、ライト動作の前に第１電位（ＶＤＤ）にプリチャージされる。複数のメモリブロック（１−１〜１−Ｎ）の各々は、メモリセル（２０）がマトリクス状に設けられたメモリセルアレイ（２）と、メモリセルアレイ（２）の列に設けられた複数のビット線対（ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣）と、複数のトランジスタ（４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂ）と、第１制御回路（１１−１〜１１−４、１２−１〜１２−４）と、ダミーローカルバス（１０）と、第２制御回路（１１−５、１２−５）とを具備している。複数のトランジスタ（４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂ）は、複数のビット線対（ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣）とローカルバス（５−１、５−２）との間にそれぞれ設けられ、選択信号（ＹＳＷ１“Ｈ”〜ＹＳＷ８“Ｈ”）に応じてオンする。第１制御回路（１１−１〜１１−４、１２−１〜１２−４）は、リード動作、ライト動作において、デコードされた列アドレスにより、自身のメモリブロックの複数のビット線対（ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣）のうちの１つのビット線対である選択ビット線対（ＢＬ１、ＢＬ１￣）が指定された場合、複数のトランジスタ（４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂ）のうちの、選択ビット線対（ＢＬ１、ＢＬ１￣）に対応して設けられた選択トランジスタ（４−１ａ、４−１ｂ）に選択信号（ＹＳＷ１“Ｈ”）を供給して、選択ビット線対（ＢＬ１、ＢＬ１￣）とローカルバス（５−１、５−２）とを接続する。ダミーローカルバス（１０）は、リード動作の前に第１電位（ＶＤＤ）にプリチャージされる。第２制御回路（１１−５、１２−５）は、リード動作において、選択信号（ＹＳＷｊ“Ｈ”）に応じて、第１電位（ＶＤＤ）よりも低い第２電位（ＧＮＤ）をダミーローカルバス（１０）に供給する。第１制御回路（１１−１〜１１−４、１２−１〜１２−４）は、リード動作において、ダミーローカルバス（１０）の電位が第１電位（ＶＤＤ）から第１電位（ＶＤＤ）と第２電位（ＧＮＤ）との間の設定電位（Ｖｓｔ）に下がった場合、選択信号（ＹＳＷ１“Ｈ”）の出力を停止する。

本発明の半導体記憶装置では、第１の効果として、リード動作において、ｅＤＲＡＭの構成でも高速化を実現することができる。

この理由について説明する。ｅＤＲＡＭの場合、ＤＲＡＭに比べてローカルバスの長さが長くなるため、複数のメモリブロック（１−１〜１−Ｎ）の各々にダミーローカルバス（１０）を設けておき、ダミーローカルバス（１０）を第１電位（ＶＤＤ）にプリチャージしておく。リード動作において、指定されたメモリブロック（１−１）の選択トランジスタ（４−１ａ、４−１ｂ）に選択信号（ＹＳＷ１“Ｈ”）を出力すると共に、メモリブロック（１−１）のダミーローカルバス（１０）に第２電位（ＧＮＤ）を供給する。ここで、メモリセル（２０）からデータを読み出すために必要な電位差をΔＶ_０としたとき、ローカルバス（５−１、５−２）の電位差がΔＶ_０になればよいため、ダミーローカルバス（１０）の電位が時間ｔ１（ｔ２＜ｔ１＜ｔ３）で第１電位（ＶＤＤ）から設定電位（Ｖｓｔ）（Ｖｓｔ＝ＶＤＤ−ΔＶ、ΔＶ＞ΔＶ_０）に下がった場合、選択信号（ＹＳＷ１“Ｈ”）の出力を停止する。このように、本発明の半導体記憶装置によれば、リード動作において、ローカルバス（５−１、５−２）と選択ビット線対（ＢＬ１、ＢＬ１￣）とを接続する時間をライト動作に比べて短くすることにより、ｅＤＲＡＭの構成でも高速化を実現することができる。

また、本発明の半導体記憶装置では、第２の効果として、ローカルバス（５−１、５−２）に対して充放電を行うときの電力を従来よりも削減することができる。

この理由について説明する。リード動作では、ローカルバス（５−１、５−２）に対して、メモリセル（２０）からデータを読み出すために必要な電位差ΔＶ_０を発生させる放電が行われ、その後に、ローカルバス（５−１、５−２）の電位を第１電位（ＶＤＤ）にプリチャージさせる充電が行われる。リード動作において、ローカルバス（５−１、５−２）と選択ビット線対（ＢＬ１、ＢＬ１￣）とを接続する時間がライト動作と同じであると仮定した場合、放電によるローカルバス（５−１、５−２）の電位差は、リード動作が開始してから選択信号（ＹＳＷ１“Ｈ”）の出力が停止するまでの電位差ΔＶｗとなり、電位差ΔＶｗ分だけ充放電が行われる。一方、ローカルバス（５−１、５−２）と選択ビット線対（ＢＬ１、ＢＬ１￣）とを接続する時間がライト動作に比べて短い場合、放電によるローカルバス（５−１、５−２）の電位差は、リード動作が開始してから選択信号（ＹＳＷ１“Ｈ”）の出力が停止するまでの電位差ΔＶｒ（ΔＶｒ＞ΔＶｗ）となり、電位差ΔＶｒ分だけ充放電が行われる。電位差ΔＶｒは電位差ΔＶｗよりも小さい。このため、本発明の半導体記憶装置によれば、リード動作において、ローカルバス（５−１、５−２）と選択ビット線対（ＢＬ１、ＢＬ１￣）とを接続する時間をライト動作に比べて短くすることにより、ローカルバス（５−１、５−２）に対して充放電を行うときの電力を従来よりも削減することができる。

また、本発明の半導体記憶装置では、第３の効果として、ローカルバス（５−１、５−２）へのノイズを低減することができる。

この理由について説明する。ローカルバス（５−１、５−２）への充放電により、ローカルバス（５−１、５−２）に発生するノイズの量は、ローカルバス（５−１、５−２）の幅（ローカルバス幅）に比例してくる。しかし、ｅＤＲＡＭの場合、ＤＲＡＭに比べてローカルバス幅が広いため、ＤＲＡＭに比べてノイズも大きくなる。従って、ローカルバス（５−１、５−２）に対して充放電を行うときの電力を削減することにより、ローカルバス（５−１、５−２）へのノイズを低減することができる。

図１は、従来の半導体記憶装置として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成を示している。 図２は、リード動作を示すタイミングチャートである。 図３は、ライト動作を示すタイミングチャートである。 図４は、本発明の実施形態による半導体記憶装置として、ｅＤＲＡＭ（Ｅｍｂｅｄｄｅｄ ＤＲＡＭ；混載ＤＲＡＭ）の構成を示している。 図５は、本発明の実施形態による半導体記憶装置において、図４の各メモリブロック（例；メモリブロック１−１）のメモリセルアレイ２と各センスアンプ（例；センスアンプ３−１）と各トランジスタ（例；トランジスタ４−１ａ、４−１ｂ）とローカルバス５−１、５−２との接続関係を示している。 図６Ａは、本発明の実施形態による半導体記憶装置において、図４の各メモリブロック（例；メモリブロック１−１）の制御部１１とダミーローカルバス１０との接続関係を示している。 図６Ｂは、本発明の実施形態による半導体記憶装置において、図４の各メモリブロック（例；メモリブロック１−１）の制御部１２とダミーローカルバス１０との接続関係を示している。 図７は、本発明の実施形態による半導体記憶装置の動作を示すタイミングチャートである。 図８は、本発明の実施形態による半導体記憶装置の効果を説明するための図である。 図９は、本発明の実施形態による半導体記憶装置において、選択信号ＹＳＷ１“Ｈ”（ＹＳＷ幅）と、リード動作におけるローカルバス５−１、５−２の電位差との関係を、トランジスタを含む素子の能力が高すぎる場合（ＦＦ）と普通の場合（ＣＣ）と低すぎる場合（ＳＳ）とで比較した例である。 図１０は、本発明の実施形態による半導体記憶装置の他の構成を示している。 図１１Ａは、本発明の他の実施形態による半導体記憶装置において、図４の各メモリブロック（例；メモリブロック１−１）の制御部１１とダミーローカルバス１０との接続関係を示している。 図１１Ｂは、本発明の他の実施形態による半導体記憶装置において、図４の各メモリブロック（例；メモリブロック１−１）の制御部１２とダミーローカルバス１０との接続関係を示している。

以下に添付図面を参照して、本発明の実施形態による半導体記憶装置について詳細に説明する。

図４は、本発明の実施形態による半導体記憶装置として、ｅＤＲＡＭ（Ｅｍｂｅｄｄｅｄ ＤＲＡＭ；混載ＤＲＡＭ）の構成を示している。

本発明の実施形態による半導体記憶装置は、複数のメモリブロック１−１〜１−Ｎ（Ｎは２以上の整数）と、ローカルバス５−１、５−２と、データアンプ６と、バス７と、データ入力回路８とを具備している。

複数のメモリブロック１−１〜１−Ｎは、ローカルバス５−１、５−２に接続されている。データアンプ６は、ローカルバス５−１、５−２とバス７とに接続されている。データ入力回路８は、バス７に接続されている。

ローカルバス５−１、５−２は、リード動作、ライト動作の前に、電源電位である電位ＶＤＤにプリチャージされる。

複数のメモリブロック１−１〜１−Ｎの各々は、メモリセル２０がマトリクス状に設けられたメモリセルアレイ２と、メモリセルアレイ２の行に設けられた複数のワード線ＷＬ１〜ＷＬｍ（ｍは２以上の整数）と、メモリセルアレイ２の列に設けられた複数のビット線対ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣（￣は論理否定を意味し、バーと読む）と、複数のセンスアンプ３−１〜３−８と、複数のトランジスタ４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂと、駆動部９と、ダミーローカルバス１０とを具備している。

複数のセンスアンプ３−１〜３−８は、それぞれ、複数のビット線対ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣に対応して設けられている。複数のトランジスタ４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂは、それぞれ、複数のビット線対ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣とローカルバス５−１、５−２との間に設けられている。複数のトランジスタ４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂは、Ｎ型ＭＯＳＦＥＴ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成されている。

センスアンプは、メモリセル２０に比べて、トランジスタの数が多いため、回路規模が大きい。このため、複数のセンスアンプ３−１〜３−８を並べて配置することは各メモリブロックの面積が増大してしまう。そこで、奇数番目のセンスアンプ３−１、…、３−７及びトランジスタ４−１ａ、４−１ｂ、…、４−７ａ、４−７ｂと、偶数番目のセンスアンプ３−２、…、３−８及びトランジスタ４−２ａ、４−２ｂ、…、４−８ａ、４−８ｂは、メモリセルアレイ２を介して対称の位置に配置されている。

ダミーローカルバス１０は、ローカルバス５−１、５−２に平行に配置されている。ダミーローカルバス１０は、ローカルバス５−１、５−２と同じ材料で生成され、ローカルバス５−１、５−２の長さの１／Ｎ倍である。メモリセルアレイ２には、通常、メモリセル２０が配置されるエリアと、その周辺に予備のエリアが設けられている。ダミーローカルバス１０は予備のエリアに設けられる。このため、ダミーローカルバス１０を設けるためのスペースをわざわざ用意しなくてもよく、オーバーヘッドが発生しない。

ダミーローカルバス１０は、リード動作の前に、電位ＶＤＤにプリチャージされる。

駆動部９は、制御部１１、１２を具備している。制御部１１、１２は、ダミーローカルバス１０に接続されている。

図５は、図４の各メモリブロック（例；メモリブロック１−１）のメモリセルアレイ２と各センスアンプ（例；センスアンプ３−１）と各トランジスタ（例；トランジスタ４−１ａ、４−１ｂ）とローカルバス５−１、５−２との接続関係を示している。

メモリセル２０は、Ｎ型ＭＯＳＦＥＴ２１と、容量素子２２とを具備している。Ｎ型ＭＯＳＦＥＴ２１は、ゲートにワード線ＷＬ１が接続され、ドレインにビット線ＢＬ１又はビット線ＢＬ１￣が接続されている。Ｎ型ＭＯＳＦＥＴ２１のソースには、容量素子２２の一端子が接続されている。容量素子２２の他端子は接地されている。

センスアンプ３―１は、フリップフロップを構成するためのＰ型ＭＯＳＦＥＴ３１、３３及びＮ型ＭＯＳＦＥＴ３２、３４と、Ｎ型ＭＯＳＦＥＴ３５とを具備している。Ｐ型ＭＯＳＦＥＴ３１は、ソースに電位ＶＤＤと接地電位ＧＮＤとの間の電位ＳＡＰが供給され、ドレインにビット線ＢＬ１が接続されている。Ｎ型ＭＯＳＦＥＴ３２は、ソースに電位ＳＡＰと接地電位ＧＮＤとの間の電位ＳＡＮが供給され、ドレインにＰ型ＭＯＳＦＥＴ３１のドレインが接続され、ゲートにＰ型ＭＯＳＦＥＴ３１のゲートが接続されている。Ｐ型ＭＯＳＦＥＴ３３は、ソースに電位ＳＡＰが供給され、ドレインにＰ型ＭＯＳＦＥＴ３１及びＮ型ＭＯＳＦＥＴ３２のゲートとビット線ＢＬ１￣とが接続され、ゲートにＰ型ＭＯＳＦＥＴ３１及びＮ型ＭＯＳＦＥＴ３２のドレインが接続されている。Ｎ型ＭＯＳＦＥＴ３４は、ソースに電位ＳＡＮが供給され、ドレインにＰ型ＭＯＳＦＥＴ３３のドレインが接続され、ゲートにＰ型ＭＯＳＦＥＴ３３のゲートが接続されている。Ｎ型ＭＯＳＦＥＴ３５のソースは接地されている。Ｎ型ＭＯＳＦＥＴ３５は、ドレインに電位ＳＡＮが供給され、ゲートにイネーブル信号ＳＡＥが供給される。

図６Ａは、図４の各メモリブロック（例；メモリブロック１−１）の制御部１１とダミーローカルバス１０との接続関係を示している。

制御部１１は、制御回路１１−１〜１１−５を具備している。

制御回路１１−１〜１１−４は、ＮＡＮＤ回路４１、４３と、インバータ回路４２、４４とを具備している。

制御回路１１−１において、ＮＡＮＤ回路４１は、２入力のうちの一方の入力に信号ＹＰ１が供給され、他方の入力にダミーローカルバス１０が接続されている。インバータ回路４２は、入力にＮＡＮＤ回路４１の出力が接続されている。ＮＡＮＤ回路４３は、２入力のうちの一方の入力にインバータ回路４２の出力が接続されている。ＮＡＮＤ回路４３の他方の入力に供給される信号のレベルは常にハイレベル“Ｈ”である。インバータ回路４４は、入力にＮＡＮＤ回路４３の出力が接続され、選択信号ＹＳＷ１を出力する。

制御回路１１−２〜１１−４において、それぞれ、ＮＡＮＤ回路４１の一方の入力に信号ＹＰ３、５、７が供給され、インバータ回路４４は選択信号ＹＳＷ３、５、７を出力する。それ以外の接続については制御回路１１−１と同じである。

制御回路１１−５は、ＯＲ回路４５と、トランジスタ４６〜４８とを具備している。トランジスタ４６、４７は、Ｎ型ＭＯＳＦＥＴであり、トランジスタ４８は、Ｐ型ＭＯＳＦＥＴである。

制御回路１１−５において、ＯＲ回路４５は、入力に選択信号ＹＳＷ１、３、５、７が供給される。トランジスタ４８は、ソースに電位ＶＤＤが供給され、ドレインにダミーローカルバス１０が接続され、ゲートにプリチャージ信号ＰＲＥが供給される。トランジスタ４８は、プリチャージ信号ＰＲＥのレベルがロウレベル“Ｌ”であるときにオンする。プリチャージ信号ＰＲＥのレベルは、リード動作時に、ロウレベル“Ｌ”からハイレベル“Ｈ”に切り替えられ、リード動作の後に、ハイレベル“Ｈ”からロウレベル“Ｌ”に切り替えられる（図７参照）。即ち、リード動作ではない場合、プリチャージ信号ＰＲＥのレベルはロウレベル“Ｌ”である。トランジスタ４６は、ドレインにダミーローカルバス１０とトランジスタ４８のドレインとに接続され、ゲートにＯＲ回路４５の出力が接続されている。トランジスタ４７は、ドレインにトランジスタ４６のソースが接続され、ソースに接地電位ＧＮＤが供給される。トランジスタ４７のゲートに供給される信号のレベルは常にハイレベル“Ｈ”である。即ち、トランジスタ４７は常にオンしている。

トランジスタ４７は、センスアンプ３−１のフリップフロップ内のＮ型トランジスタ３２、３４と同じ種類である。

図６Ｂは、図４の各メモリブロック（例；メモリブロック１−１）の制御部１２とダミーローカルバス１０との接続関係を示している。

制御部１２は、制御回路１２−１〜１２−５を具備している。

制御回路１２−１〜１２−４において、それぞれ、ＮＡＮＤ回路４１の一方の入力に信号ＹＰ２、４、６、８が供給され、インバータ回路４４は選択信号ＹＳＷ２、４、６、８を出力する。それ以外の接続については制御回路１１−１〜１１−４と同じである。

制御回路１２−５において、ＯＲ回路４５の入力に選択信号ＹＳＷ２、４、６、８が供給される。それ以外の接続については制御回路１１−５と同じである。

本発明では、リード動作、ライト動作において、ローカルバス５−１、５−２とビット線対ＢＬ１、ＢＬ１￣とを接続する時間が異なる。

この理由について、図７を用いて説明する。

ここで、リード動作、ライト動作において、複数のメモリブロック１−１〜１−Ｎのうちのメモリブロック１−１が指定されるものとする。また、デコードされた行アドレスにより、複数のワード線ＷＬ１〜ＷＬｍのうちのワード線ＷＬ１が指定されるものとする。また、複数のビット線対ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣のうちのビット線対ＢＬ１、ＢＬ１￣が指定されるものとする。この場合、デコードされた列アドレスにより、複数のトランジスタ４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂのうちのトランジスタ４−１ａ、４−１ｂが指定され、トランジスタ４−１ａ、４−１ｂに選択信号ＹＳＷ“Ｈ”が供給されるものとする。また、リード動作において、複数のセンスアンプ３−１〜３−８のうちのセンスアンプ３−１が指定され、センスアンプ３−１にイネーブル信号ＳＡＥが供給されるものとする。

ライト動作において、データアンプ６は、メモリセル２０にデータを書き込むために、ローカルバス５−１、５−２を駆動すると共にトランジスタ４−１ａ、４−１ｂを介してビット線対ＢＬ１、ＢＬ１￣を駆動して、センスアンプ３−１にラッチされたデータを反転させなければならない。このため、ローカルバス５−１、５−２とビット線対ＢＬ１、ＢＬ１￣とを接続する時間を充分長く確保しなければならない。即ち、トランジスタ４−１ａ、４−１ｂに選択信号ＹＳＷ“Ｈ”を供給する時間を充分長く確保しなければならない。

一方、リード動作において、メモリセル２０からデータを読み出すために必要な電位差をΔＶ_０としたとき、ローカルバス５−１、５−２の電位差がΔＶ_０になればよい。このため、ライト動作に比べて、ローカルバス５−１、５−２とビット線対ＢＬ１、ＢＬ１￣とを接続する時間を長く確保する必要はない。

そこで、リード動作時にメモリセル２０からデータが読み出される時間が確保されると共に、高速化を図るための設定条件を決定しておく。

この設定条件として、リード動作時に選択信号ＹＳＷ１“Ｈ”が出力されている時間をｔ１とし、ローカルバス５−１、５−２の電位差がΔＶ_０になるまでの時間をｔ２とし、ライト動作時に選択信号ＹＳＷ１“Ｈ”が出力されている時間をｔ３とし、電位差ΔＶ_０よりも大きい電位差をΔＶとし、ダミーローカルバス１０に対する設定電位をＶｓｔとしたとき、時間ｔ１、設定電位Ｖｓｔは、それぞれ、
ｔ２＜ｔ１＜ｔ３
Ｖｓｔ＝ＶＤＤ−ΔＶ、ΔＶ＞ΔＶ_０
に設定される。

また、設定条件として、リード動作において、ダミーローカルバス１０が接地されたときに、ダミーローカルバス１０の電位が時間ｔ１で電位ＶＤＤから設定電位Ｖｓｔに下がるように、ダミーローカルバス１０の容量が予め調整される。容量に関しては、１本のダミーローカルバス１０を蛇腹で設ける等、メモリブロック毎に容量を稼ぐ方式であれば何でもよい。

電位Ｖｓｔは、ダミーローカルバス１０からＮＡＮＤ回路４１の他方の入力に供給される信号であるダミーローカルバス信号のレベル判定に用いられる。ダミーローカルバス１０の電位が電位Ｖｓｔ以上である場合、ダミーローカルバス信号のレベルがハイレベル“Ｈ”であり、ダミーローカルバス１０の電位が電位Ｖｓｔよりも低い場合、ダミーローカルバス信号のレベルがロウレベル“Ｌ”であるものとする。

リード動作について具体的に説明する。

まず、複数のメモリブロック１−１〜１−Ｎのうちのメモリブロック１−１が指定される。

デコードされた行アドレスにより、メモリブロック１−１の複数のワード線ＷＬ１〜ＷＬｍのうちのワード線ＷＬ１が指定される。この場合、ワード線ＷＬ１には、ワード線選択信号が供給される。このとき、ワード線選択信号のレベルはハイレベル“Ｈ”である。

同時に、デコードされた列アドレスにより、メモリブロック１−１の複数のビット線対ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣のうちのビット線対ＢＬ１、ＢＬ１￣が指定される。この場合、メモリブロック１−１の複数のセンスアンプ３−１〜３−８のうちの、ビット線対ＢＬ１、ＢＬ１￣に対応して設けられたセンスアンプ３−１には、イネーブル信号ＳＡＥが供給される。このとき、イネーブル信号ＳＡＥのレベルはハイレベル“Ｈ”である。

ここで、デコードされた列アドレスは信号ＹＰ１〜ＹＰ８としてメモリブロック１−１の駆動部９に与えられる。例えば、信号ＹＰ１〜ＹＰ８がそれぞれ１、０、０、０、０、０、０、０を表しているものとする。即ち、信号ＹＰ１〜ＹＰ８のうちの信号ＹＰ１のレベルはハイレベル“Ｈ”であり、それ以外はロウレベル“Ｌ”であるものとする。駆動部９は、メモリブロック１−１の複数のトランジスタ４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂのうちの、ビット線対ＢＬ１、ＢＬ１￣に対応して設けられたトランジスタ４−１ａ、４−１ｂのゲートに選択信号ＹＳＷ１を供給する。このとき、選択信号ＹＳＷ１のレベルはハイレベル“Ｈ”である。

具体的には、駆動部９の制御回路１１−１のＮＡＮＤ回路４１の一方の入力に信号ＹＰ１“Ｈ”が供給される。このとき、ダミーローカルバス１０の電位が電位Ｖｓｔ以上であるため、ダミーローカルバス１０からＮＡＮＤ回路４１の他方の入力に供給されるダミーローカルバス信号のレベルはハイレベル“Ｈ”である。この場合、制御回路１１−１は、信号ＹＰ１“Ｈ”とダミーローカルバス信号“Ｈ”とに応じて、選択信号ＹＳＷ１“Ｈ”をトランジスタ４−１ａ、４−１ｂのゲートと制御回路１１−５のＯＲ回路４５とに供給する。

センスアンプ３−１のＮ型ＭＯＳＦＥＴ３５は、イネーブル信号ＳＡＥ“Ｈ”に応じてオンする。トランジスタ４−１ａ、４−１ｂは、選択信号ＹＳＷ１“Ｈ”に応じてオンし、ビット線対ＢＬ１、ＢＬ１￣とローカルバス５−１、５−２とを接続する。このとき、ワード線ＷＬ１とビット線対ＢＬ１、ＢＬ１￣のうちの一方のビット線とに接続されたメモリセル２０からデータが読み出され、ビット線対ＢＬ１、ＢＬ１￣に電位差が生じる。センスアンプ３−１は、その電位差をトランジスタ４−１ａ、４−１ｂを介してローカルバス５−１、５−２に供給する。データアンプ６は、ローカルバス５−１、５−２に供給された電位差をバス７に供給する。データ入出力回路８は、バス７に供給された電位差を読出データとして出力する。

制御回路１１−５のＯＲ回路４５は、選択信号ＹＳＷ１“Ｈ”に応じて、出力信号のレベルをハイレベル“Ｈ”にする。制御回路１１−５のトランジスタ４６は、ＯＲ回路４５からの出力信号“Ｈ”に応じてオンし、ダミーローカルバス１０を接地する。この場合、ダミーローカルバス１０の電位は、電位ＶＤＤから徐々に下げられる。

ここで、ダミーローカルバス１０の電位が電位Ｖｓｔよりも低くなった場合、ダミーローカルバス１０からＮＡＮＤ回路４１の他方の入力に供給されるダミーローカルバス信号のレベルはロウレベル“Ｌ”である。この場合、制御回路１１−１は、信号ＹＰ１“Ｈ”とダミーローカルバス信号“Ｌ”とに応じて、選択信号ＹＳＷ１のレベルをロウレベル“Ｌ”にする。即ち、選択信号ＹＳＷ１“Ｈ”の出力を停止する。

次に、イネーブル信号ＳＡＥのレベルがハイレベル“Ｈ”からロウレベル“Ｌ”に切り替えられる。また、ワード線選択信号のレベルがハイレベル“Ｈ”からロウレベル“Ｌ”に切り替えられる。このとき、ローカルバス５−１、５−２は、電位ＶＤＤにプリチャージされる。

また、プリチャージ信号ＰＲＥのレベルがハイレベル“Ｈ”からロウレベル“Ｌ”に切り替えられ、制御回路１１−５のトランジスタ４８は、プリチャージ信号ＰＲＥ“Ｌ”に応じてオンし、ダミーローカルバス１０を電位ＶＤＤにプリチャージする。次のリード動作時に、プリチャージ信号ＰＲＥのレベルがロウレベル“Ｌ”からハイレベル“Ｈ”に切り替えられ、制御回路１１−５のトランジスタ４８は、プリチャージ信号ＰＲＥ“Ｈ”に応じてオフする。

次に、ライト動作について具体的に説明する。

まず、複数のメモリブロック１−１〜１−Ｎのうちのメモリブロック１−１が指定される。

デコードされた行アドレスにより、メモリブロック１−１の複数のワード線ＷＬ１〜ＷＬｍのうちのワード線ＷＬ１が指定される。この場合、ワード線ＷＬ１には、ワード線選択信号が供給される。このとき、ワード線選択信号のレベルはハイレベル“Ｈ”である。

同時に、デコードされた列アドレスにより、メモリブロック１−１の複数のビット線対ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣のうちのビット線対ＢＬ１、ＢＬ１￣が指定される。ここで、デコードされた列アドレスは信号ＹＰ１〜ＹＰ８としてメモリブロック１−１の駆動部９に与えられる。上述のように、信号ＹＰ１〜ＹＰ８が“１０００００００”を表している場合、信号ＹＰ１〜ＹＰ８のうちの信号ＹＰ１のレベルはハイレベル“Ｈ”であり、それ以外はロウレベル“Ｌ”である。駆動部９は、メモリブロック１−１の複数のトランジスタ４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂのうちの、ビット線対ＢＬ１、ＢＬ１￣に対応して設けられたトランジスタ４−１ａ、４−１ｂのゲートに選択信号ＹＳＷ１を供給する。このとき、選択信号ＹＳＷ１のレベルはハイレベル“Ｈ”である。

トランジスタ４−１ａ、４−１ｂは、選択信号ＹＳＷ１“Ｈ”に応じてオンし、ビット線対ＢＬ１、ＢＬ１￣とローカルバス５−１、５−２とを接続する。

データ入出力回路８は、供給されたデータをバス７に供給する。データアンプ６は、バス７に供給されたデータを、ローカルバス５−１、５−２とトランジスタ４−１ａ、４−１ｂを介してビット線対ＢＬ１、ＢＬ１￣に供給する。このとき、そのデータは、ワード線ＷＬ１とビット線対ＢＬ１、ＢＬ１￣のうちの一方のビット線（例えば、ビット線ＢＬ１）とに接続されたメモリセル２０に書込データとして書き込まれる。

次に、ワード線選択信号のレベルがハイレベル“Ｈ”からロウレベル“Ｌ”に切り替えられる。このとき、ローカルバス５−１、５−２は、電位ＶＤＤにプリチャージされる。

以上の説明により、本発明の実施形態による半導体記憶装置では、第１の効果として、リード動作において、ｅＤＲＡＭの構成でも高速化を実現することができる。

この理由について説明する。ｅＤＲＡＭの場合、ＤＲＡＭに比べてローカルバスの長さが長くなるため、複数のメモリブロック１−１〜１−Ｎの各々にダミーローカルバス１０を設けておき、ダミーローカルバス１０を電位ＶＤＤにプリチャージしておく。リード動作において、指定されたメモリブロック１−１のトランジスタ４−１ａ、４−１ｂに選択信号ＹＳＷ１“Ｈ”を出力すると共に、メモリブロック１−１のダミーローカルバス１０に接地電位ＧＮＤを供給する。ここで、メモリセル２０からデータを読み出すために必要な電位差をΔＶ_０としたとき、ローカルバス５−１、５−２の電位差がΔＶ_０になればよいため、ダミーローカルバス１０の電位が時間ｔ１（ｔ２＜ｔ１＜ｔ３）で電位ＶＤＤから設定電位Ｖｓｔ（Ｖｓｔ＝ＶＤＤ−ΔＶ、ΔＶ＞ΔＶ_０）に下がった場合、選択信号ＹＳＷ１“Ｈ”の出力を停止する。このように、本発明の実施形態による半導体記憶装置によれば、リード動作において、ローカルバス５−１、５−２とビット線対ＢＬ１、ＢＬ１￣とを接続する時間をライト動作に比べて短くすることにより、ｅＤＲＡＭの構成でも高速化を実現することができる。

また、本発明の実施形態による半導体記憶装置では、第２の効果として、ローカルバス５−１、５−２に対して充放電を行うときの電力を従来よりも削減することができる。

この理由について説明する。図８に示されるように、リード動作では、ローカルバス５−１、５−２に対して、メモリセル２０からデータを読み出すために必要な電位差ΔＶ_０を発生させる放電が行われ、その後に、ローカルバス５−１、５−２の電位を電位ＶＤＤにプリチャージさせる充電が行われる。リード動作において、ローカルバス５−１、５−２とビット線対ＢＬ１、ＢＬ１￣とを接続する時間がライト動作と同じであると仮定した場合、放電によるローカルバス５−１、５−２の電位差は、リード動作が開始してから選択信号ＹＳＷ１“Ｈ”の出力が停止するまでの電位差ΔＶｗとなり、電位差ΔＶｗ分だけ充放電が行われる。一方、ローカルバス５−１、５−２とビット線対ＢＬ１、ＢＬ１￣とを接続する時間がライト動作に比べて短い場合、放電によるローカルバス５−１、５−２の電位差は、リード動作が開始してから選択信号ＹＳＷ１“Ｈ”の出力が停止するまでの電位差ΔＶｒ（ΔＶｒ＞ΔＶｗ）となり、電位差ΔＶｒ分だけ充放電が行われる。電位差ΔＶｒは電位差ΔＶｗよりも小さい。このため、本発明の実施形態による半導体記憶装置によれば、リード動作において、ローカルバス５−１、５−２とビット線対ＢＬ１、ＢＬ１￣とを接続する時間をライト動作に比べて短くすることにより、ローカルバス５−１、５−２に対して充放電を行うときの電力を従来よりも削減することができる。

本発明の実施形態による半導体記憶装置では、上述の設定条件として、リード動作においてダミーローカルバス１０が接地されたときに、ダミーローカルバス１０の電位が時間ｔ１で電位ＶＤＤから設定電位Ｖｓｔに下がるように、ダミーローカルバス１０の容量が予め調整される。従って、仕様（環境温度、電圧）や製造バラツキに応じて、ダミーローカルバス１０の容量を調整することにより、ローカルバス５−１、５−２に対して充放電を行うための必要最低限の電力を決定することができ、第１の効果に加えて第２の効果を実現できる。

また、本発明の実施形態による半導体記憶装置では、ダミーローカルバス１０の容量を調整することにより、ローカルバス５−１、５−２の電位差が素子の能力に影響されない。図９は、選択信号ＹＳＷ１“Ｈ”（ＹＳＷ幅）と、リード動作におけるローカルバス５−１、５−２の電位差との関係を、トランジスタを含む素子の能力が高すぎる場合（ＦＦ）と普通の場合（ＣＣ）と低すぎる場合（ＳＳ）とで比較した例である。従来の半導体記憶装置（現状）では、素子の能力に依存され、ローカルバス１０５−１、１０５−２の電位差にバラツキがあるが、本発明の実施形態による半導体記憶装置では、ダミーローカルバス１０を用いるため、素子の能力に関係なく、ローカルバス５−１、５−２の電位差が安定している。

また、本発明の実施形態による半導体記憶装置では、第３の効果として、ローカルバス５−１、５−２へのノイズを低減することができる。

この理由について説明する。ローカルバス５−１、５−２への充放電により、ローカルバス５−１、５−２に発生するノイズの量は、ローカルバス５−１、５−２の幅（ローカルバス幅）に比例して大きくなる。しかし、ｅＤＲＡＭの場合、ＤＲＡＭに比べてローカルバス幅が広いため、ＤＲＡＭに比べてノイズも大きくなる。一方、ノイズの量は、使用される電力に比例して大きくなる。このため、低電力化により、ノイズを低減することができる。本発明の実施形態による半導体記憶装置では、ローカルバス５−１、５−２に対して充放電を行うときの電力を削減することにより、ローカルバス５−１、５−２へのノイズを低減することができる。

ｅＤＲＡＭの場合、メモリブロックの動作速度を上げるために、ビット線当たりのメモリセル数を少なく設定するため、センスアンプへの電流は小さくなる傾向にある。このため、低電力化はシステムＬＳＩの設計に有効となる。

なお、本発明では、上述のように、設定条件として、各メモリブロック１−１〜１−Ｎに対して、ダミーローカルバス１０の容量が予め調整される。ところが、この場合でも、ローカルバス５−１、５−２の長さやレイアウトによって生じる寄生容量により、ローカルバス５−１、５−２の電位の変化に影響を受けてしまうことが考えられる。そこで、ダミーローカルバス１０において、ローカルバス５−１、５−２の電位の変化を模擬するために、材料についてはローカルバス５−１、５−２と同じ材料を用い（長さについては、例えばローカルバス５−１、５−２の長さの１／Ｎ倍）、配置についてはローカルバス５−１、５−２に平行に設けるなど、材料、長さ、配置を考慮して、ダミーローカルバス１０の容量を調整する。

しかし、１本のダミーローカルバス１０を設けるだけでは設定条件を満たさない場合、図１０に示されるように、複数のメモリブロック１−１〜１−Ｎの各々に対して設定条件を満たすように、ダミーローカルバス１０の本数及び容量が予め調整される。本数に関しては、メモリブロック毎に選択可能である。容量に関しては、上述のように、１本のダミーローカルバス１０を蛇腹で設ける等、メモリブロック毎に容量を稼ぐ方式であれば何でもよい。

また、本発明では、トランジスタ４７が各センスアンプのフリップフロップ内のＮ型トランジスタ３２、３４と同じ種類である場合、各センスアンプのフリップフロップ（Ｐ型ＭＯＳＦＥＴ３１、３３及びＮ型ＭＯＳＦＥＴ３２、３４）に流れる電流を考慮して、図１１Ａ、図１１Ｂに示されるように、制御回路１１−５、１２−５のトランジスタ４７のソースに供給される電位を各センスアンプに用いられる電位ＳＡＮと同じにしてもよい。

１−１〜１−Ｎ メモリブロック、
２ メモリセルアレイ、
３−１〜３−８ センスアンプ、
４−１ａ、４−１ｂ、…、４−８ａ、４−８ｂ トランジスタ、
５−１、５−２ ローカルバス、
６ データアンプ、
７ バス、
８ データ入力回路、
９ 駆動部、
１０ ダミーローカルバス、
１１、１２ 制御部、
１１−１〜１１−５、１２−１〜１２−５ 制御回路、
２０ メモリセル、
２１ Ｎ型ＭＯＳＦＥＴ、
２２ 容量素子、
３１ Ｐ型ＭＯＳＦＥＴ、
３２ Ｎ型ＭＯＳＦＥＴ、
３３ Ｐ型ＭＯＳＦＥＴ、
３４ Ｎ型ＭＯＳＦＥＴ、
３５ Ｎ型ＭＯＳＦＥＴ、
４１ ＮＡＮＤ回路、
４２ インバータ回路、
４３ ＮＡＮＤ回路、
４４ インバータ回路、
４５ ＯＲ回路、
４６〜４８ トランジスタ、
ＢＬ１、ＢＬ１￣、…、ＢＬ８、ＢＬ８￣ ビット線対、
ＧＮＤ 接地電位、
ＳＡＥ イネーブル信号、
ＳＡＮ、ＳＡＰ 電位、
ＶＤＤ 電源電位、
Ｖｓｔ 電位、
ＷＬ１〜ＷＬｍ ワード線、
ＹＳＷ１〜ＹＳＷ８ 選択信号、
１０３ センスアンプ、
１０４−ａ、１０４−ｂ トランジスタ、
１０５−１、１０５−２ ローカルバス、
１０６ データアンプ、
ＹＳＷ 選択信号

Claims (10)

1. 複数のメモリブロックと、
   前記複数のメモリブロックに接続され、リード動作、ライト動作の前に第１電位にプリチャージされるローカルバスと
   を具備し、
   前記複数のメモリブロックの各々は、
   メモリセルがマトリクス状に設けられたメモリセルアレイと、
   前記メモリセルアレイの列に設けられた複数のビット線対と、
   前記複数のビット線対と前記ローカルバスとの間にそれぞれ設けられ、選択信号に応じてオンする複数のトランジスタと、
   前記リード動作の前に前記第１電位にプリチャージされるダミーローカルバスと、
   前記リード動作、前記ライト動作において、デコードされた列アドレスにより、自身のメモリブロックの前記複数のビット線対のうちの１つのビット線対である選択ビット線対が指定された場合、前記複数のトランジスタのうちの、前記選択ビット線対に対応して設けられた選択トランジスタに前記選択信号を供給して、前記選択ビット線対と前記ローカルバスとを接続する第１制御回路と、
   前記リード動作において、前記選択信号に応じて、前記第１電位よりも低い第２電位を前記ダミーローカルバスに供給する第２制御回路と
   を具備し、
   前記第１制御回路は、前記リード動作において、前記ダミーローカルバスの電位が前記第１電位から前記第１電位と前記第２電位との間の設定電位に下がった場合、前記選択信号の出力を停止する
   半導体記憶装置。
2. 前記メモリセルからデータを読み出すために必要な電位差をΔＶ_０とし、前記リード動作時に前記選択信号が出力されている時間をｔ１とし、前記ローカルバスの電位差がΔＶ_０になるまでの時間をｔ２とし、前記ライト動作時に前記選択信号が出力されている時間をｔ３とし、前記第１電位をＶＤＤとし、前記ダミーローカルバスに対する設定電位をＶｓｔとしたとき、
   時間ｔ１、設定電位Ｖｓｔは、それぞれ、
   ｔ２＜ｔ１＜ｔ３
   Ｖｓｔ＝ＶＤＤ−ΔＶ、ΔＶ＞ΔＶ_０
   に設定され、
   前記リード動作において前記ダミーローカルバスに前記第２電位が供給されたときに、前記ダミーローカルバスの電位が前記時間ｔ１で電位ＶＤＤから前記設定電位Ｖｓｔに下がるように、前記ダミーローカルバスの容量が調整される
   請求項１に記載の半導体記憶装置。
3. 前記リード動作において前記ダミーローカルバスに前記第２電位が供給されたときに、前記ダミーローカルバスの電位が前記時間ｔ１で前記電位ＶＤＤから前記設定電位Ｖｓｔに下がるように、前記ダミーローカルバスの本数及び容量が調整される
   請求項２に記載の半導体記憶装置。
4. 前記第２制御回路は、
   ソースに前記第１電位が供給され、ドレインに前記ダミーローカルバスが接続され、前記リード動作ではないときに供給されるプリチャージ信号に応じてオンする第１のトランジスタと、
   ドレインに前記ダミーローカルバスが接続され、ソースに前記第２電位が供給され、前記選択信号に応じてオンする第２のトランジスタと
   を具備する請求項１〜３のいずれかに記載の半導体記憶装置。
5. 前記複数のメモリブロックの各々は、
   前記選択ビット線対に対応して設けられたセンスアンプ
   を更に具備し、
   前記センスアンプは、
   前記第１、２電位間の第３電位と、前記第２、３電位間の第４電位とが供給されるフリップフロップと、
   前記第２、４電位が供給され、前記リード動作時に供給されるイネーブル信号に応じてオンするトランジスタと
   を具備する請求項４に記載の半導体記憶装置。
6. 前記第２のトランジスタのソースには前記第２電位に代えて前記第４電位が供給される
   請求項５に記載の半導体記憶装置。
7. 前記第２電位は接地電位である
   請求項１〜６のいずれかに記載の半導体記憶装置。
8. 前記ダミーローカルバスは、前記ローカルバスと同じ材料で生成されている
   請求項１〜７のいずれかに記載の半導体記憶装置。
9. 前記ローカルバスは、前記複数のメモリブロックであるＮ個のメモリブロック（Ｎは２以上の整数）に接続され、
   前記ダミーローカルバスは、前記ローカルバスの長さの１／Ｎ倍である
   請求項１〜８のいずれかに記載の半導体記憶装置。
10. 前記半導体記憶装置は、ｅＤＲＡＭ（Ｅｍｂｅｄｄｅｄ ＤＲＡＭ；混載ＤＲＡＭ）である
    請求項１〜９のいずれかに記載の半導体記憶装置。

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