JP2011119012A - 半導体記憶装置 - Google Patents

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Abstract

【課題】eDRAMでも高速化を実現すること。
【解決手段】本発明の半導体記憶装置は、メモリブロック1−1〜1−Nとローカルバス5−1、5−2とを具備している。各メモリブロック1−1〜1−Nの制御回路11−1は、リード動作において、デコードされた列アドレスにより、自身のメモリブロックのビット線対BL1、BL1 ̄が指定された場合、トランジスタ4−1a、4−1bに選択信号YSW1を供給して、ビット線対BL1、BL1 ̄とローカルバス5−1、5−2とを接続する。ダミーローカルバス10は、リード動作の前に電位VDDにプリチャージされる。制御回路11−5は、リード動作において、選択信号YSWjに応じて、電位GNDをダミーローカルバス10に供給する。制御回路11−1は、リード動作において、ダミーローカルバス10の電位が電位VDDから設定電位Vstに下がった場合、選択信号YSW1の出力を停止する。
【選択図】図4

Description

本発明は、データをメモリセルに書き込み、メモリセルから読み出す半導体記憶装置に関する。
図1は、従来の半導体記憶装置として、DRAM(Dynamic Random Access Memory)の構成を示している。半導体記憶装置は、メモリセル20がマトリクス状に設けられたメモリセルアレイと、メモリセルアレイの行に設けられた複数のワード線WLと、メモリセルアレイの列に設けられた複数のビット線対BL、BL ̄( ̄は論理否定を意味し、バーと読む)と、複数のセンスアンプ103と、複数のトランジスタ104−a、104−bと、ローカルバス105−1、105−2と、データアンプ106と、バス7と、データ入力回路8とを具備している。
複数のセンスアンプ103は、それぞれ、複数のビット線対BL、BL ̄に対応して設けられている。複数のトランジスタ104−a、104−bは、それぞれ、複数のビット線対BL、BL ̄とローカルバス105−1、105−2との間に設けられている。複数のトランジスタ104−a、104−bは、N型MOSFET(N−channel Metal Oxide Semiconductor Field Effect Transistor)により構成されている。
ローカルバス105−1、105−2は、リード動作、ライト動作の前に、電源電位である電位VDDにプリチャージされる。
メモリセル20は、N型MOSFET21と、容量素子22とを具備している。N型MOSFET21は、ゲートにワード線WLが接続され、ドレインにビット線BL又はビット線BL ̄が接続されている。N型MOSFET21のソースには、容量素子22の一端子が接続されている。容量素子22の他端子は接地されている。
センスアンプ103は、フリップフロップを構成するためのP型MOSFET31、33及びN型MOSFET32、34と、N型MOSFET35とを具備している。P型MOSFET31は、ソースに電位VDDと接地電位GNDとの間の電位SAPが供給され、ドレインにビット線BLが接続されている。N型MOSFET32は、ソースに電位SAPと接地電位GNDとの間の電位SANが供給され、ドレインにP型MOSFET31のドレインが接続され、ゲートにP型MOSFET31のゲートが接続されている。P型MOSFET33は、ソースに電位SAPが供給され、ドレインにP型MOSFET31及びN型MOSFET32のゲートとビット線BL ̄とが接続され、ゲートにP型MOSFET31及びN型MOSFET32のドレインが接続されている。N型MOSFET34は、ソースに電位SANが供給され、ドレインにP型MOSFET33のドレインが接続され、ゲートにP型MOSFET33のゲートが接続されている。N型MOSFET35のソースは接地されている。N型MOSFET35は、ドレインに電位SANが供給され、ゲートにイネーブル信号SAEが供給される。
図2は、リード動作を示すタイミングチャートである。
まず、デコードされた行アドレスにより、複数のワード線のうちの1つのワード線WL(選択ワード線WL)が指定される。この場合、選択ワード線WLには、ワード線選択信号が供給される。このとき、ワード線選択信号のレベルはハイレベル“H”である。
同時に、デコードされた列アドレスにより、複数のビット線対BL、BL ̄のうちの1つのビット線対BL、BL ̄(選択ビット線対BL、BL ̄)が指定される。この場合、複数のセンスアンプ103のうちの、選択ビット線対BL、BL ̄に対応して設けられたセンスアンプ103には、イネーブル信号SAEが供給される。このとき、イネーブル信号SAEのレベルはハイレベル“H”である。
また、複数のトランジスタ104−a、104−bのうちの、選択ビット線対BL、BL ̄に対応して設けられた選択トランジスタ104−a、104−bのゲートには、選択信号YSWが供給される。このとき、選択信号YSWのレベルはハイレベル“H”である。
選択センスアンプ103のN型MOSFET35は、イネーブル信号SAE“H”に応じてオンする。選択トランジスタ104−a、104−bは、選択信号YSW“H”に応じてオンし、選択ビット線対BL、BL ̄とローカルバス105−1、105−2とを接続する。このとき、選択ワード線WLと選択ビット線対BL、BL ̄のうちの一方のビット線とに接続されたメモリセル20からデータが読み出され、選択ビット線対BL、BL ̄に電位差が生じる。選択センスアンプ103は、電位差を選択トランジスタ104−a、104−bを介してローカルバス105−1、105−2に供給する。データアンプ106は、ローカルバス105−1、105−2に供給された電位差をバス7に供給する。データ入出力回路8は、バス7に供給された電位差を読出データとして出力する。
次に、イネーブル信号SAEのレベルがハイレベル“H”からロウレベル“L”に切り替えられる。また、ワード線選択信号のレベルがハイレベル“H”からロウレベル“L”に切り替えられる。このとき、ローカルバス105−1、105−2は、電位VDDにプリチャージされる。
図3は、ライト動作を示すタイミングチャートである。
まず、デコードされた行アドレスにより、複数のワード線WLのうちの1つのワード線WL(選択ワード線WL)が指定される。この場合、選択ワード線WLには、ワード線選択信号が供給される。このとき、ワード線選択信号のレベルはハイレベル“H”である。
同時に、デコードされた列アドレスにより、複数のビット線対BL、BL ̄のうちの1つのビット線対BL、BL ̄(選択ビット線対BL、BL ̄)が指定される。この場合、複数のトランジスタ104−a、104−bのうちの、選択ビット線対BL、BL ̄に対してそれぞれ設けられた選択トランジスタ104−a、104−bのゲートには、選択信号YSWが供給される。選択信号YSWのレベルはハイレベル“H”である。
選択トランジスタ104−a、104−bは、選択信号YSW“H”に応じてオンし、選択ビット線対BL、BL ̄とローカルバス105−1、105−2とを接続する。
データ入出力回路8は、供給されたデータをバス7に供給する。データアンプ106は、バス7に供給されたデータを、ローカルバス105−1、105−2と選択トランジスタ104−a、104−bを介して選択ビット線対BL、BL ̄に供給する。このとき、データは、選択ワード線WLと選択ビット線対BL、BL ̄のうちの一方のビット線(例えば、ビット線BL)とに接続されたメモリセル20に書込データとして書き込まれる。
次に、ワード線選択信号のレベルがハイレベル“H”からロウレベル“L”に切り替えられる。このとき、ローカルバス105−1、105−2は、電位VDDにプリチャージされる。
ライト動作において、データアンプ106は、メモリセル20にデータを書き込むために、ローカルバス105−1、105−2を駆動すると共に選択トランジスタ104−a、104−bを介して選択ビット線対BL、BL ̄を駆動して、選択センスアンプ103にラッチされたデータを反転させなければならない。このため、ローカルバス105−1、105−2と選択ビット線対BL、BL ̄とを接続する時間を充分長く確保しなければならない。即ち、選択トランジスタ104−a、104−bに選択信号YSW“H”を供給する時間を充分長く確保しなければならない。
一方、リード動作において、ローカルバス105−1、105−2とビット線対BL、BL ̄とを接続する時間は、ライト動作のそれと同じである。
リード動作において、メモリセル20からデータを読み出すために必要な電位差をΔVとしたとき、ローカルバス105−1、105−2の電位差がΔVになればよい。このため、ライト動作に比べて、ローカルバス105−1、105−2と選択ビット線対BL、BL ̄とを接続する時間を長く確保する必要はない。例えば、特開平11−306758号公報に記載された技術では、リード動作において、データ線対とビット線対とを接続する時間をライト動作に比べて短くすることにより、高速化を図っている。
特開平11−306758号公報
しかし、特開平11−306758号公報に記載された技術では、上述のようなDRAMに対して高速化を実現することができるが、eDRAM(Embedded DRAM;混載DRAM)に対して高速化を実現することができない。
その理由として、eDRAMは、上述のメモリセルアレイ、センスアンプ、トランジスタを備えた複数のメモリブロックと、複数のメモリブロックに接続されたローカルバスとを具備している。このような構成の場合、DRAMに比べてローカルバスの長さが長くなる。このため、リード動作において、選択トランジスタ104−a、104−bに選択信号YSW“H”を供給する時間を単純に短くするわけにはいかない。このような構成でも高速化を実現することが望まれる。
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体記憶装置は、複数のメモリブロック(1−1〜1−N)と、複数のメモリブロック(1−1〜1−N)に接続されたローカルバス(5−1、5−2)とを具備している。ローカルバス(5−1、5−2)は、リード動作、ライト動作の前に第1電位(VDD)にプリチャージされる。複数のメモリブロック(1−1〜1−N)の各々は、メモリセル(20)がマトリクス状に設けられたメモリセルアレイ(2)と、メモリセルアレイ(2)の列に設けられた複数のビット線対(BL1、BL1 ̄、…、BL8、BL8 ̄)と、複数のトランジスタ(4−1a、4−1b、…、4−8a、4−8b)と、第1制御回路(11−1〜11−4、12−1〜12−4)と、ダミーローカルバス(10)と、第2制御回路(11−5、12−5)とを具備している。複数のトランジスタ(4−1a、4−1b、…、4−8a、4−8b)は、複数のビット線対(BL1、BL1 ̄、…、BL8、BL8 ̄)とローカルバス(5−1、5−2)との間にそれぞれ設けられ、選択信号(YSW1“H”〜YSW8“H”)に応じてオンする。第1制御回路(11−1〜11−4、12−1〜12−4)は、リード動作、ライト動作において、デコードされた列アドレスにより、自身のメモリブロックの複数のビット線対(BL1、BL1 ̄、…、BL8、BL8 ̄)のうちの1つのビット線対である選択ビット線対(BL1、BL1 ̄)が指定された場合、複数のトランジスタ(4−1a、4−1b、…、4−8a、4−8b)のうちの、選択ビット線対(BL1、BL1 ̄)に対応して設けられた選択トランジスタ(4−1a、4−1b)に選択信号(YSW1“H”)を供給して、選択ビット線対(BL1、BL1 ̄)とローカルバス(5−1、5−2)とを接続する。ダミーローカルバス(10)は、リード動作の前に第1電位(VDD)にプリチャージされる。第2制御回路(11−5、12−5)は、リード動作において、選択信号(YSWj“H”)に応じて、第1電位(VDD)よりも低い第2電位(GND)をダミーローカルバス(10)に供給する。第1制御回路(11−1〜11−4、12−1〜12−4)は、リード動作において、ダミーローカルバス(10)の電位が第1電位(VDD)から第1電位(VDD)と第2電位(GND)との間の設定電位(Vst)に下がった場合、選択信号(YSW1“H”)の出力を停止する。
本発明の半導体記憶装置では、第1の効果として、リード動作において、eDRAMの構成でも高速化を実現することができる。
この理由について説明する。eDRAMの場合、DRAMに比べてローカルバスの長さが長くなるため、複数のメモリブロック(1−1〜1−N)の各々にダミーローカルバス(10)を設けておき、ダミーローカルバス(10)を第1電位(VDD)にプリチャージしておく。リード動作において、指定されたメモリブロック(1−1)の選択トランジスタ(4−1a、4−1b)に選択信号(YSW1“H”)を出力すると共に、メモリブロック(1−1)のダミーローカルバス(10)に第2電位(GND)を供給する。ここで、メモリセル(20)からデータを読み出すために必要な電位差をΔVとしたとき、ローカルバス(5−1、5−2)の電位差がΔVになればよいため、ダミーローカルバス(10)の電位が時間t1(t2<t1<t3)で第1電位(VDD)から設定電位(Vst)(Vst=VDD−ΔV、ΔV>ΔV)に下がった場合、選択信号(YSW1“H”)の出力を停止する。このように、本発明の半導体記憶装置によれば、リード動作において、ローカルバス(5−1、5−2)と選択ビット線対(BL1、BL1 ̄)とを接続する時間をライト動作に比べて短くすることにより、eDRAMの構成でも高速化を実現することができる。
また、本発明の半導体記憶装置では、第2の効果として、ローカルバス(5−1、5−2)に対して充放電を行うときの電力を従来よりも削減することができる。
この理由について説明する。リード動作では、ローカルバス(5−1、5−2)に対して、メモリセル(20)からデータを読み出すために必要な電位差ΔVを発生させる放電が行われ、その後に、ローカルバス(5−1、5−2)の電位を第1電位(VDD)にプリチャージさせる充電が行われる。リード動作において、ローカルバス(5−1、5−2)と選択ビット線対(BL1、BL1 ̄)とを接続する時間がライト動作と同じであると仮定した場合、放電によるローカルバス(5−1、5−2)の電位差は、リード動作が開始してから選択信号(YSW1“H”)の出力が停止するまでの電位差ΔVwとなり、電位差ΔVw分だけ充放電が行われる。一方、ローカルバス(5−1、5−2)と選択ビット線対(BL1、BL1 ̄)とを接続する時間がライト動作に比べて短い場合、放電によるローカルバス(5−1、5−2)の電位差は、リード動作が開始してから選択信号(YSW1“H”)の出力が停止するまでの電位差ΔVr(ΔVr>ΔVw)となり、電位差ΔVr分だけ充放電が行われる。電位差ΔVrは電位差ΔVwよりも小さい。このため、本発明の半導体記憶装置によれば、リード動作において、ローカルバス(5−1、5−2)と選択ビット線対(BL1、BL1 ̄)とを接続する時間をライト動作に比べて短くすることにより、ローカルバス(5−1、5−2)に対して充放電を行うときの電力を従来よりも削減することができる。
また、本発明の半導体記憶装置では、第3の効果として、ローカルバス(5−1、5−2)へのノイズを低減することができる。
この理由について説明する。ローカルバス(5−1、5−2)への充放電により、ローカルバス(5−1、5−2)に発生するノイズの量は、ローカルバス(5−1、5−2)の幅(ローカルバス幅)に比例してくる。しかし、eDRAMの場合、DRAMに比べてローカルバス幅が広いため、DRAMに比べてノイズも大きくなる。従って、ローカルバス(5−1、5−2)に対して充放電を行うときの電力を削減することにより、ローカルバス(5−1、5−2)へのノイズを低減することができる。
図1は、従来の半導体記憶装置として、DRAM(Dynamic Random Access Memory)の構成を示している。 図2は、リード動作を示すタイミングチャートである。 図3は、ライト動作を示すタイミングチャートである。 図4は、本発明の実施形態による半導体記憶装置として、eDRAM(Embedded DRAM;混載DRAM)の構成を示している。 図5は、本発明の実施形態による半導体記憶装置において、図4の各メモリブロック(例;メモリブロック1−1)のメモリセルアレイ2と各センスアンプ(例;センスアンプ3−1)と各トランジスタ(例;トランジスタ4−1a、4−1b)とローカルバス5−1、5−2との接続関係を示している。 図6Aは、本発明の実施形態による半導体記憶装置において、図4の各メモリブロック(例;メモリブロック1−1)の制御部11とダミーローカルバス10との接続関係を示している。 図6Bは、本発明の実施形態による半導体記憶装置において、図4の各メモリブロック(例;メモリブロック1−1)の制御部12とダミーローカルバス10との接続関係を示している。 図7は、本発明の実施形態による半導体記憶装置の動作を示すタイミングチャートである。 図8は、本発明の実施形態による半導体記憶装置の効果を説明するための図である。 図9は、本発明の実施形態による半導体記憶装置において、選択信号YSW1“H”(YSW幅)と、リード動作におけるローカルバス5−1、5−2の電位差との関係を、トランジスタを含む素子の能力が高すぎる場合(FF)と普通の場合(CC)と低すぎる場合(SS)とで比較した例である。 図10は、本発明の実施形態による半導体記憶装置の他の構成を示している。 図11Aは、本発明の他の実施形態による半導体記憶装置において、図4の各メモリブロック(例;メモリブロック1−1)の制御部11とダミーローカルバス10との接続関係を示している。 図11Bは、本発明の他の実施形態による半導体記憶装置において、図4の各メモリブロック(例;メモリブロック1−1)の制御部12とダミーローカルバス10との接続関係を示している。
以下に添付図面を参照して、本発明の実施形態による半導体記憶装置について詳細に説明する。
図4は、本発明の実施形態による半導体記憶装置として、eDRAM(Embedded DRAM;混載DRAM)の構成を示している。
本発明の実施形態による半導体記憶装置は、複数のメモリブロック1−1〜1−N(Nは2以上の整数)と、ローカルバス5−1、5−2と、データアンプ6と、バス7と、データ入力回路8とを具備している。
複数のメモリブロック1−1〜1−Nは、ローカルバス5−1、5−2に接続されている。データアンプ6は、ローカルバス5−1、5−2とバス7とに接続されている。データ入力回路8は、バス7に接続されている。
ローカルバス5−1、5−2は、リード動作、ライト動作の前に、電源電位である電位VDDにプリチャージされる。
複数のメモリブロック1−1〜1−Nの各々は、メモリセル20がマトリクス状に設けられたメモリセルアレイ2と、メモリセルアレイ2の行に設けられた複数のワード線WL1〜WLm(mは2以上の整数)と、メモリセルアレイ2の列に設けられた複数のビット線対BL1、BL1 ̄、…、BL8、BL8 ̄( ̄は論理否定を意味し、バーと読む)と、複数のセンスアンプ3−1〜3−8と、複数のトランジスタ4−1a、4−1b、…、4−8a、4−8bと、駆動部9と、ダミーローカルバス10とを具備している。
複数のセンスアンプ3−1〜3−8は、それぞれ、複数のビット線対BL1、BL1 ̄、…、BL8、BL8 ̄に対応して設けられている。複数のトランジスタ4−1a、4−1b、…、4−8a、4−8bは、それぞれ、複数のビット線対BL1、BL1 ̄、…、BL8、BL8 ̄とローカルバス5−1、5−2との間に設けられている。複数のトランジスタ4−1a、4−1b、…、4−8a、4−8bは、N型MOSFET(N−channel Metal Oxide Semiconductor Field Effect Transistor)により構成されている。
センスアンプは、メモリセル20に比べて、トランジスタの数が多いため、回路規模が大きい。このため、複数のセンスアンプ3−1〜3−8を並べて配置することは各メモリブロックの面積が増大してしまう。そこで、奇数番目のセンスアンプ3−1、…、3−7及びトランジスタ4−1a、4−1b、…、4−7a、4−7bと、偶数番目のセンスアンプ3−2、…、3−8及びトランジスタ4−2a、4−2b、…、4−8a、4−8bは、メモリセルアレイ2を介して対称の位置に配置されている。
ダミーローカルバス10は、ローカルバス5−1、5−2に平行に配置されている。ダミーローカルバス10は、ローカルバス5−1、5−2と同じ材料で生成され、ローカルバス5−1、5−2の長さの1/N倍である。メモリセルアレイ2には、通常、メモリセル20が配置されるエリアと、その周辺に予備のエリアが設けられている。ダミーローカルバス10は予備のエリアに設けられる。このため、ダミーローカルバス10を設けるためのスペースをわざわざ用意しなくてもよく、オーバーヘッドが発生しない。
ダミーローカルバス10は、リード動作の前に、電位VDDにプリチャージされる。
駆動部9は、制御部11、12を具備している。制御部11、12は、ダミーローカルバス10に接続されている。
図5は、図4の各メモリブロック(例;メモリブロック1−1)のメモリセルアレイ2と各センスアンプ(例;センスアンプ3−1)と各トランジスタ(例;トランジスタ4−1a、4−1b)とローカルバス5−1、5−2との接続関係を示している。
メモリセル20は、N型MOSFET21と、容量素子22とを具備している。N型MOSFET21は、ゲートにワード線WL1が接続され、ドレインにビット線BL1又はビット線BL1 ̄が接続されている。N型MOSFET21のソースには、容量素子22の一端子が接続されている。容量素子22の他端子は接地されている。
センスアンプ3―1は、フリップフロップを構成するためのP型MOSFET31、33及びN型MOSFET32、34と、N型MOSFET35とを具備している。P型MOSFET31は、ソースに電位VDDと接地電位GNDとの間の電位SAPが供給され、ドレインにビット線BL1が接続されている。N型MOSFET32は、ソースに電位SAPと接地電位GNDとの間の電位SANが供給され、ドレインにP型MOSFET31のドレインが接続され、ゲートにP型MOSFET31のゲートが接続されている。P型MOSFET33は、ソースに電位SAPが供給され、ドレインにP型MOSFET31及びN型MOSFET32のゲートとビット線BL1 ̄とが接続され、ゲートにP型MOSFET31及びN型MOSFET32のドレインが接続されている。N型MOSFET34は、ソースに電位SANが供給され、ドレインにP型MOSFET33のドレインが接続され、ゲートにP型MOSFET33のゲートが接続されている。N型MOSFET35のソースは接地されている。N型MOSFET35は、ドレインに電位SANが供給され、ゲートにイネーブル信号SAEが供給される。
図6Aは、図4の各メモリブロック(例;メモリブロック1−1)の制御部11とダミーローカルバス10との接続関係を示している。
制御部11は、制御回路11−1〜11−5を具備している。
制御回路11−1〜11−4は、NAND回路41、43と、インバータ回路42、44とを具備している。
制御回路11−1において、NAND回路41は、2入力のうちの一方の入力に信号YP1が供給され、他方の入力にダミーローカルバス10が接続されている。インバータ回路42は、入力にNAND回路41の出力が接続されている。NAND回路43は、2入力のうちの一方の入力にインバータ回路42の出力が接続されている。NAND回路43の他方の入力に供給される信号のレベルは常にハイレベル“H”である。インバータ回路44は、入力にNAND回路43の出力が接続され、選択信号YSW1を出力する。
制御回路11−2〜11−4において、それぞれ、NAND回路41の一方の入力に信号YP3、5、7が供給され、インバータ回路44は選択信号YSW3、5、7を出力する。それ以外の接続については制御回路11−1と同じである。
制御回路11−5は、OR回路45と、トランジスタ46〜48とを具備している。トランジスタ46、47は、N型MOSFETであり、トランジスタ48は、P型MOSFETである。
制御回路11−5において、OR回路45は、入力に選択信号YSW1、3、5、7が供給される。トランジスタ48は、ソースに電位VDDが供給され、ドレインにダミーローカルバス10が接続され、ゲートにプリチャージ信号PREが供給される。トランジスタ48は、プリチャージ信号PREのレベルがロウレベル“L”であるときにオンする。プリチャージ信号PREのレベルは、リード動作時に、ロウレベル“L”からハイレベル“H”に切り替えられ、リード動作の後に、ハイレベル“H”からロウレベル“L”に切り替えられる(図7参照)。即ち、リード動作ではない場合、プリチャージ信号PREのレベルはロウレベル“L”である。トランジスタ46は、ドレインにダミーローカルバス10とトランジスタ48のドレインとに接続され、ゲートにOR回路45の出力が接続されている。トランジスタ47は、ドレインにトランジスタ46のソースが接続され、ソースに接地電位GNDが供給される。トランジスタ47のゲートに供給される信号のレベルは常にハイレベル“H”である。即ち、トランジスタ47は常にオンしている。
トランジスタ47は、センスアンプ3−1のフリップフロップ内のN型トランジスタ32、34と同じ種類である。
図6Bは、図4の各メモリブロック(例;メモリブロック1−1)の制御部12とダミーローカルバス10との接続関係を示している。
制御部12は、制御回路12−1〜12−5を具備している。
制御回路12−1〜12−4において、それぞれ、NAND回路41の一方の入力に信号YP2、4、6、8が供給され、インバータ回路44は選択信号YSW2、4、6、8を出力する。それ以外の接続については制御回路11−1〜11−4と同じである。
制御回路12−5において、OR回路45の入力に選択信号YSW2、4、6、8が供給される。それ以外の接続については制御回路11−5と同じである。
本発明では、リード動作、ライト動作において、ローカルバス5−1、5−2とビット線対BL1、BL1 ̄とを接続する時間が異なる。
この理由について、図7を用いて説明する。
ここで、リード動作、ライト動作において、複数のメモリブロック1−1〜1−Nのうちのメモリブロック1−1が指定されるものとする。また、デコードされた行アドレスにより、複数のワード線WL1〜WLmのうちのワード線WL1が指定されるものとする。また、複数のビット線対BL1、BL1 ̄、…、BL8、BL8 ̄のうちのビット線対BL1、BL1 ̄が指定されるものとする。この場合、デコードされた列アドレスにより、複数のトランジスタ4−1a、4−1b、…、4−8a、4−8bのうちのトランジスタ4−1a、4−1bが指定され、トランジスタ4−1a、4−1bに選択信号YSW“H”が供給されるものとする。また、リード動作において、複数のセンスアンプ3−1〜3−8のうちのセンスアンプ3−1が指定され、センスアンプ3−1にイネーブル信号SAEが供給されるものとする。
ライト動作において、データアンプ6は、メモリセル20にデータを書き込むために、ローカルバス5−1、5−2を駆動すると共にトランジスタ4−1a、4−1bを介してビット線対BL1、BL1 ̄を駆動して、センスアンプ3−1にラッチされたデータを反転させなければならない。このため、ローカルバス5−1、5−2とビット線対BL1、BL1 ̄とを接続する時間を充分長く確保しなければならない。即ち、トランジスタ4−1a、4−1bに選択信号YSW“H”を供給する時間を充分長く確保しなければならない。
一方、リード動作において、メモリセル20からデータを読み出すために必要な電位差をΔVとしたとき、ローカルバス5−1、5−2の電位差がΔVになればよい。このため、ライト動作に比べて、ローカルバス5−1、5−2とビット線対BL1、BL1 ̄とを接続する時間を長く確保する必要はない。
そこで、リード動作時にメモリセル20からデータが読み出される時間が確保されると共に、高速化を図るための設定条件を決定しておく。
この設定条件として、リード動作時に選択信号YSW1“H”が出力されている時間をt1とし、ローカルバス5−1、5−2の電位差がΔVになるまでの時間をt2とし、ライト動作時に選択信号YSW1“H”が出力されている時間をt3とし、電位差ΔVよりも大きい電位差をΔVとし、ダミーローカルバス10に対する設定電位をVstとしたとき、時間t1、設定電位Vstは、それぞれ、
t2<t1<t3
Vst=VDD−ΔV、ΔV>ΔV
に設定される。
また、設定条件として、リード動作において、ダミーローカルバス10が接地されたときに、ダミーローカルバス10の電位が時間t1で電位VDDから設定電位Vstに下がるように、ダミーローカルバス10の容量が予め調整される。容量に関しては、1本のダミーローカルバス10を蛇腹で設ける等、メモリブロック毎に容量を稼ぐ方式であれば何でもよい。
電位Vstは、ダミーローカルバス10からNAND回路41の他方の入力に供給される信号であるダミーローカルバス信号のレベル判定に用いられる。ダミーローカルバス10の電位が電位Vst以上である場合、ダミーローカルバス信号のレベルがハイレベル“H”であり、ダミーローカルバス10の電位が電位Vstよりも低い場合、ダミーローカルバス信号のレベルがロウレベル“L”であるものとする。
リード動作について具体的に説明する。
まず、複数のメモリブロック1−1〜1−Nのうちのメモリブロック1−1が指定される。
デコードされた行アドレスにより、メモリブロック1−1の複数のワード線WL1〜WLmのうちのワード線WL1が指定される。この場合、ワード線WL1には、ワード線選択信号が供給される。このとき、ワード線選択信号のレベルはハイレベル“H”である。
同時に、デコードされた列アドレスにより、メモリブロック1−1の複数のビット線対BL1、BL1 ̄、…、BL8、BL8 ̄のうちのビット線対BL1、BL1 ̄が指定される。この場合、メモリブロック1−1の複数のセンスアンプ3−1〜3−8のうちの、ビット線対BL1、BL1 ̄に対応して設けられたセンスアンプ3−1には、イネーブル信号SAEが供給される。このとき、イネーブル信号SAEのレベルはハイレベル“H”である。
ここで、デコードされた列アドレスは信号YP1〜YP8としてメモリブロック1−1の駆動部9に与えられる。例えば、信号YP1〜YP8がそれぞれ1、0、0、0、0、0、0、0を表しているものとする。即ち、信号YP1〜YP8のうちの信号YP1のレベルはハイレベル“H”であり、それ以外はロウレベル“L”であるものとする。駆動部9は、メモリブロック1−1の複数のトランジスタ4−1a、4−1b、…、4−8a、4−8bのうちの、ビット線対BL1、BL1 ̄に対応して設けられたトランジスタ4−1a、4−1bのゲートに選択信号YSW1を供給する。このとき、選択信号YSW1のレベルはハイレベル“H”である。
具体的には、駆動部9の制御回路11−1のNAND回路41の一方の入力に信号YP1“H”が供給される。このとき、ダミーローカルバス10の電位が電位Vst以上であるため、ダミーローカルバス10からNAND回路41の他方の入力に供給されるダミーローカルバス信号のレベルはハイレベル“H”である。この場合、制御回路11−1は、信号YP1“H”とダミーローカルバス信号“H”とに応じて、選択信号YSW1“H”をトランジスタ4−1a、4−1bのゲートと制御回路11−5のOR回路45とに供給する。
センスアンプ3−1のN型MOSFET35は、イネーブル信号SAE“H”に応じてオンする。トランジスタ4−1a、4−1bは、選択信号YSW1“H”に応じてオンし、ビット線対BL1、BL1 ̄とローカルバス5−1、5−2とを接続する。このとき、ワード線WL1とビット線対BL1、BL1 ̄のうちの一方のビット線とに接続されたメモリセル20からデータが読み出され、ビット線対BL1、BL1 ̄に電位差が生じる。センスアンプ3−1は、その電位差をトランジスタ4−1a、4−1bを介してローカルバス5−1、5−2に供給する。データアンプ6は、ローカルバス5−1、5−2に供給された電位差をバス7に供給する。データ入出力回路8は、バス7に供給された電位差を読出データとして出力する。
制御回路11−5のOR回路45は、選択信号YSW1“H”に応じて、出力信号のレベルをハイレベル“H”にする。制御回路11−5のトランジスタ46は、OR回路45からの出力信号“H”に応じてオンし、ダミーローカルバス10を接地する。この場合、ダミーローカルバス10の電位は、電位VDDから徐々に下げられる。
ここで、ダミーローカルバス10の電位が電位Vstよりも低くなった場合、ダミーローカルバス10からNAND回路41の他方の入力に供給されるダミーローカルバス信号のレベルはロウレベル“L”である。この場合、制御回路11−1は、信号YP1“H”とダミーローカルバス信号“L”とに応じて、選択信号YSW1のレベルをロウレベル“L”にする。即ち、選択信号YSW1“H”の出力を停止する。
次に、イネーブル信号SAEのレベルがハイレベル“H”からロウレベル“L”に切り替えられる。また、ワード線選択信号のレベルがハイレベル“H”からロウレベル“L”に切り替えられる。このとき、ローカルバス5−1、5−2は、電位VDDにプリチャージされる。
また、プリチャージ信号PREのレベルがハイレベル“H”からロウレベル“L”に切り替えられ、制御回路11−5のトランジスタ48は、プリチャージ信号PRE“L”に応じてオンし、ダミーローカルバス10を電位VDDにプリチャージする。次のリード動作時に、プリチャージ信号PREのレベルがロウレベル“L”からハイレベル“H”に切り替えられ、制御回路11−5のトランジスタ48は、プリチャージ信号PRE“H”に応じてオフする。
次に、ライト動作について具体的に説明する。
まず、複数のメモリブロック1−1〜1−Nのうちのメモリブロック1−1が指定される。
デコードされた行アドレスにより、メモリブロック1−1の複数のワード線WL1〜WLmのうちのワード線WL1が指定される。この場合、ワード線WL1には、ワード線選択信号が供給される。このとき、ワード線選択信号のレベルはハイレベル“H”である。
同時に、デコードされた列アドレスにより、メモリブロック1−1の複数のビット線対BL1、BL1 ̄、…、BL8、BL8 ̄のうちのビット線対BL1、BL1 ̄が指定される。ここで、デコードされた列アドレスは信号YP1〜YP8としてメモリブロック1−1の駆動部9に与えられる。上述のように、信号YP1〜YP8が“10000000”を表している場合、信号YP1〜YP8のうちの信号YP1のレベルはハイレベル“H”であり、それ以外はロウレベル“L”である。駆動部9は、メモリブロック1−1の複数のトランジスタ4−1a、4−1b、…、4−8a、4−8bのうちの、ビット線対BL1、BL1 ̄に対応して設けられたトランジスタ4−1a、4−1bのゲートに選択信号YSW1を供給する。このとき、選択信号YSW1のレベルはハイレベル“H”である。
トランジスタ4−1a、4−1bは、選択信号YSW1“H”に応じてオンし、ビット線対BL1、BL1 ̄とローカルバス5−1、5−2とを接続する。
データ入出力回路8は、供給されたデータをバス7に供給する。データアンプ6は、バス7に供給されたデータを、ローカルバス5−1、5−2とトランジスタ4−1a、4−1bを介してビット線対BL1、BL1 ̄に供給する。このとき、そのデータは、ワード線WL1とビット線対BL1、BL1 ̄のうちの一方のビット線(例えば、ビット線BL1)とに接続されたメモリセル20に書込データとして書き込まれる。
次に、ワード線選択信号のレベルがハイレベル“H”からロウレベル“L”に切り替えられる。このとき、ローカルバス5−1、5−2は、電位VDDにプリチャージされる。
以上の説明により、本発明の実施形態による半導体記憶装置では、第1の効果として、リード動作において、eDRAMの構成でも高速化を実現することができる。
この理由について説明する。eDRAMの場合、DRAMに比べてローカルバスの長さが長くなるため、複数のメモリブロック1−1〜1−Nの各々にダミーローカルバス10を設けておき、ダミーローカルバス10を電位VDDにプリチャージしておく。リード動作において、指定されたメモリブロック1−1のトランジスタ4−1a、4−1bに選択信号YSW1“H”を出力すると共に、メモリブロック1−1のダミーローカルバス10に接地電位GNDを供給する。ここで、メモリセル20からデータを読み出すために必要な電位差をΔVとしたとき、ローカルバス5−1、5−2の電位差がΔVになればよいため、ダミーローカルバス10の電位が時間t1(t2<t1<t3)で電位VDDから設定電位Vst(Vst=VDD−ΔV、ΔV>ΔV)に下がった場合、選択信号YSW1“H”の出力を停止する。このように、本発明の実施形態による半導体記憶装置によれば、リード動作において、ローカルバス5−1、5−2とビット線対BL1、BL1 ̄とを接続する時間をライト動作に比べて短くすることにより、eDRAMの構成でも高速化を実現することができる。
また、本発明の実施形態による半導体記憶装置では、第2の効果として、ローカルバス5−1、5−2に対して充放電を行うときの電力を従来よりも削減することができる。
この理由について説明する。図8に示されるように、リード動作では、ローカルバス5−1、5−2に対して、メモリセル20からデータを読み出すために必要な電位差ΔVを発生させる放電が行われ、その後に、ローカルバス5−1、5−2の電位を電位VDDにプリチャージさせる充電が行われる。リード動作において、ローカルバス5−1、5−2とビット線対BL1、BL1 ̄とを接続する時間がライト動作と同じであると仮定した場合、放電によるローカルバス5−1、5−2の電位差は、リード動作が開始してから選択信号YSW1“H”の出力が停止するまでの電位差ΔVwとなり、電位差ΔVw分だけ充放電が行われる。一方、ローカルバス5−1、5−2とビット線対BL1、BL1 ̄とを接続する時間がライト動作に比べて短い場合、放電によるローカルバス5−1、5−2の電位差は、リード動作が開始してから選択信号YSW1“H”の出力が停止するまでの電位差ΔVr(ΔVr>ΔVw)となり、電位差ΔVr分だけ充放電が行われる。電位差ΔVrは電位差ΔVwよりも小さい。このため、本発明の実施形態による半導体記憶装置によれば、リード動作において、ローカルバス5−1、5−2とビット線対BL1、BL1 ̄とを接続する時間をライト動作に比べて短くすることにより、ローカルバス5−1、5−2に対して充放電を行うときの電力を従来よりも削減することができる。
本発明の実施形態による半導体記憶装置では、上述の設定条件として、リード動作においてダミーローカルバス10が接地されたときに、ダミーローカルバス10の電位が時間t1で電位VDDから設定電位Vstに下がるように、ダミーローカルバス10の容量が予め調整される。従って、仕様(環境温度、電圧)や製造バラツキに応じて、ダミーローカルバス10の容量を調整することにより、ローカルバス5−1、5−2に対して充放電を行うための必要最低限の電力を決定することができ、第1の効果に加えて第2の効果を実現できる。
また、本発明の実施形態による半導体記憶装置では、ダミーローカルバス10の容量を調整することにより、ローカルバス5−1、5−2の電位差が素子の能力に影響されない。図9は、選択信号YSW1“H”(YSW幅)と、リード動作におけるローカルバス5−1、5−2の電位差との関係を、トランジスタを含む素子の能力が高すぎる場合(FF)と普通の場合(CC)と低すぎる場合(SS)とで比較した例である。従来の半導体記憶装置(現状)では、素子の能力に依存され、ローカルバス105−1、105−2の電位差にバラツキがあるが、本発明の実施形態による半導体記憶装置では、ダミーローカルバス10を用いるため、素子の能力に関係なく、ローカルバス5−1、5−2の電位差が安定している。
また、本発明の実施形態による半導体記憶装置では、第3の効果として、ローカルバス5−1、5−2へのノイズを低減することができる。
この理由について説明する。ローカルバス5−1、5−2への充放電により、ローカルバス5−1、5−2に発生するノイズの量は、ローカルバス5−1、5−2の幅(ローカルバス幅)に比例して大きくなる。しかし、eDRAMの場合、DRAMに比べてローカルバス幅が広いため、DRAMに比べてノイズも大きくなる。一方、ノイズの量は、使用される電力に比例して大きくなる。このため、低電力化により、ノイズを低減することができる。本発明の実施形態による半導体記憶装置では、ローカルバス5−1、5−2に対して充放電を行うときの電力を削減することにより、ローカルバス5−1、5−2へのノイズを低減することができる。
eDRAMの場合、メモリブロックの動作速度を上げるために、ビット線当たりのメモリセル数を少なく設定するため、センスアンプへの電流は小さくなる傾向にある。このため、低電力化はシステムLSIの設計に有効となる。
なお、本発明では、上述のように、設定条件として、各メモリブロック1−1〜1−Nに対して、ダミーローカルバス10の容量が予め調整される。ところが、この場合でも、ローカルバス5−1、5−2の長さやレイアウトによって生じる寄生容量により、ローカルバス5−1、5−2の電位の変化に影響を受けてしまうことが考えられる。そこで、ダミーローカルバス10において、ローカルバス5−1、5−2の電位の変化を模擬するために、材料についてはローカルバス5−1、5−2と同じ材料を用い(長さについては、例えばローカルバス5−1、5−2の長さの1/N倍)、配置についてはローカルバス5−1、5−2に平行に設けるなど、材料、長さ、配置を考慮して、ダミーローカルバス10の容量を調整する。
しかし、1本のダミーローカルバス10を設けるだけでは設定条件を満たさない場合、図10に示されるように、複数のメモリブロック1−1〜1−Nの各々に対して設定条件を満たすように、ダミーローカルバス10の本数及び容量が予め調整される。本数に関しては、メモリブロック毎に選択可能である。容量に関しては、上述のように、1本のダミーローカルバス10を蛇腹で設ける等、メモリブロック毎に容量を稼ぐ方式であれば何でもよい。
また、本発明では、トランジスタ47が各センスアンプのフリップフロップ内のN型トランジスタ32、34と同じ種類である場合、各センスアンプのフリップフロップ(P型MOSFET31、33及びN型MOSFET32、34)に流れる電流を考慮して、図11A、図11Bに示されるように、制御回路11−5、12−5のトランジスタ47のソースに供給される電位を各センスアンプに用いられる電位SANと同じにしてもよい。
1−1〜1−N メモリブロック、
2 メモリセルアレイ、
3−1〜3−8 センスアンプ、
4−1a、4−1b、…、4−8a、4−8b トランジスタ、
5−1、5−2 ローカルバス、
6 データアンプ、
7 バス、
8 データ入力回路、
9 駆動部、
10 ダミーローカルバス、
11、12 制御部、
11−1〜11−5、12−1〜12−5 制御回路、
20 メモリセル、
21 N型MOSFET、
22 容量素子、
31 P型MOSFET、
32 N型MOSFET、
33 P型MOSFET、
34 N型MOSFET、
35 N型MOSFET、
41 NAND回路、
42 インバータ回路、
43 NAND回路、
44 インバータ回路、
45 OR回路、
46〜48 トランジスタ、
BL1、BL1 ̄、…、BL8、BL8 ̄ ビット線対、
GND 接地電位、
SAE イネーブル信号、
SAN、SAP 電位、
VDD 電源電位、
Vst 電位、
WL1〜WLm ワード線、
YSW1〜YSW8 選択信号、
103 センスアンプ、
104−a、104−b トランジスタ、
105−1、105−2 ローカルバス、
106 データアンプ、
YSW 選択信号

Claims (10)

  1. 複数のメモリブロックと、
    前記複数のメモリブロックに接続され、リード動作、ライト動作の前に第1電位にプリチャージされるローカルバスと
    を具備し、
    前記複数のメモリブロックの各々は、
    メモリセルがマトリクス状に設けられたメモリセルアレイと、
    前記メモリセルアレイの列に設けられた複数のビット線対と、
    前記複数のビット線対と前記ローカルバスとの間にそれぞれ設けられ、選択信号に応じてオンする複数のトランジスタと、
    前記リード動作の前に前記第1電位にプリチャージされるダミーローカルバスと、
    前記リード動作、前記ライト動作において、デコードされた列アドレスにより、自身のメモリブロックの前記複数のビット線対のうちの1つのビット線対である選択ビット線対が指定された場合、前記複数のトランジスタのうちの、前記選択ビット線対に対応して設けられた選択トランジスタに前記選択信号を供給して、前記選択ビット線対と前記ローカルバスとを接続する第1制御回路と、
    前記リード動作において、前記選択信号に応じて、前記第1電位よりも低い第2電位を前記ダミーローカルバスに供給する第2制御回路と
    を具備し、
    前記第1制御回路は、前記リード動作において、前記ダミーローカルバスの電位が前記第1電位から前記第1電位と前記第2電位との間の設定電位に下がった場合、前記選択信号の出力を停止する
    半導体記憶装置。
  2. 前記メモリセルからデータを読み出すために必要な電位差をΔVとし、前記リード動作時に前記選択信号が出力されている時間をt1とし、前記ローカルバスの電位差がΔVになるまでの時間をt2とし、前記ライト動作時に前記選択信号が出力されている時間をt3とし、前記第1電位をVDDとし、前記ダミーローカルバスに対する設定電位をVstとしたとき、
    時間t1、設定電位Vstは、それぞれ、
    t2<t1<t3
    Vst=VDD−ΔV、ΔV>ΔV
    に設定され、
    前記リード動作において前記ダミーローカルバスに前記第2電位が供給されたときに、前記ダミーローカルバスの電位が前記時間t1で電位VDDから前記設定電位Vstに下がるように、前記ダミーローカルバスの容量が調整される
    請求項1に記載の半導体記憶装置。
  3. 前記リード動作において前記ダミーローカルバスに前記第2電位が供給されたときに、前記ダミーローカルバスの電位が前記時間t1で前記電位VDDから前記設定電位Vstに下がるように、前記ダミーローカルバスの本数及び容量が調整される
    請求項2に記載の半導体記憶装置。
  4. 前記第2制御回路は、
    ソースに前記第1電位が供給され、ドレインに前記ダミーローカルバスが接続され、前記リード動作ではないときに供給されるプリチャージ信号に応じてオンする第1のトランジスタと、
    ドレインに前記ダミーローカルバスが接続され、ソースに前記第2電位が供給され、前記選択信号に応じてオンする第2のトランジスタと
    を具備する請求項1〜3のいずれかに記載の半導体記憶装置。
  5. 前記複数のメモリブロックの各々は、
    前記選択ビット線対に対応して設けられたセンスアンプ
    を更に具備し、
    前記センスアンプは、
    前記第1、2電位間の第3電位と、前記第2、3電位間の第4電位とが供給されるフリップフロップと、
    前記第2、4電位が供給され、前記リード動作時に供給されるイネーブル信号に応じてオンするトランジスタと
    を具備する請求項4に記載の半導体記憶装置。
  6. 前記第2のトランジスタのソースには前記第2電位に代えて前記第4電位が供給される
    請求項5に記載の半導体記憶装置。
  7. 前記第2電位は接地電位である
    請求項1〜6のいずれかに記載の半導体記憶装置。
  8. 前記ダミーローカルバスは、前記ローカルバスと同じ材料で生成されている
    請求項1〜7のいずれかに記載の半導体記憶装置。
  9. 前記ローカルバスは、前記複数のメモリブロックであるN個のメモリブロック(Nは2以上の整数)に接続され、
    前記ダミーローカルバスは、前記ローカルバスの長さの1/N倍である
    請求項1〜8のいずれかに記載の半導体記憶装置。
  10. 前記半導体記憶装置は、eDRAM(Embedded DRAM;混載DRAM)である
    請求項1〜9のいずれかに記載の半導体記憶装置。
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