JP2005149662A

JP2005149662A - 同期型半導体記憶装置

Info

Publication number: JP2005149662A
Application number: JP2003388714A
Authority: JP
Inventors: Hiroshi Mizuhashi; 比呂志水橋
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-11-19
Filing date: 2003-11-19
Publication date: 2005-06-09
Also published as: US7023746B2; US20050105379A1

Abstract

【課題】カラム選択ゲートイネーブル時間およびデータバスイコライズ時間を読み出しおよび書き込み動作で最適化する同期型半導体記憶装置を提供。
【解決手段】同期型半導体記憶装置10は、リードアンプ制御信号126をカラム制御クロック信号発生回路14に入力することにより、書き込み動作時には、カラム制御クロック信号106をクロック信号102の立上りに応じて立ち下げるが、読み出し動作時には、カラム制御クロック信号106をリードアンプ制御信号126の立上りに応じて立ち下げてカラム制御クロック信号106が”H”レベルである時間帯を短くし、これに応じて、読み出しカラム選択ゲート44のイネーブル時間を短くし、また、読み出しデータバス対RDB/RDBbのイコライズ時間を短くすることができる。
【選択図】図１

Description

本発明は、高周波で動作する同期型半導体記憶装置（Synchronous Dynamic Random Access Memory：SDRAM）に関するものである。

従来から、高周波で動作する同期型半導体記憶装置は、メモリセルからのデータ読み出しおよびメモリセルへのデータ書き込みを行う際に、配線負荷の大きいデータバス対を介した動作を確実に行う必要がある。特に、書き込み動作の後で、データバス対が、それぞれ”H”レベルと”L”レベル、すなわち、電源電位と接地電位とにフルスイングすると、その後の読み出し動作では、データバス対のイコライズ時間を十分にとらないと誤動作することがある。一方、このイコライズ時間を十分にとると、高速化の妨げになるという問題が生じてしまう。そのため、特許文献１に示す同期型半導体記憶装置では、スイッチング素子対をデータ伝達線対の他方端とプリアンプの入出力ノード対との間に接続して設け、所定時間だけパルス的に導通してデータ伝達線対間に生じた電位差をプリアンプの入出力ノード対に与えることにより、スイッチング素子対がパルス的に導通した直後にデータ伝達線対のイコライズを開始することができる。このように、容量が大きなデータ伝達線対のイコライズ期間を長くとり、読出動作の安定化を図ることによって、これらの問題を解決している。

また、たとえば、図５に示すような同期型半導体記憶装置500では、読み出しデータバス対RDB/RDBbおよび書き込みデータバス対WDB/WDBbを備えることにより、これらの問題を解決している。データバスRDBbおよびWDBbは、それぞれ、データバスRDBおよびWDBの反転極性を表わすものである。この同期型半導体記憶装置500は、タイミング制御用遅延回路12、カラム制御クロック信号発生回路502、カラムアドレスプリデコーダ16、カラムアドレスデコーダ18、メモリセルアレイ22、データバスイコライズ信号生成回路24、読み出しデータバス（Read Data bus：RDB）イコライザ504、書き込みデータバス（White Data bus：WDB）イコライザ28、リードアンプ制御回路30、リードアンプ506、ライトドライバ制御回路36およびライトドライバ38を含んで構成される。また、メモリセルアレイ22は、メモリセル40、センスアンプ42、読み出しカラム選択ゲート44および書き込みカラム選択ゲート46を含んで構成される。また、図５に示す従来の同期型半導体記憶装置500は、図７に示すようなタイミングチャートに従って動作する。

この同期型半導体記憶装置500では、タイミング制御用遅延回路12は、クロック信号102を所定の時間だけ遅延させた遅延クロック信号104を生成し、また、カラム制御クロック信号発生回路502は、図６に示すように、遅延クロック信号104の立上りエッジを否定論理積演算（NAND）回路626および628で形成されるRS型フリップフロップ回路610でラッチして、インバータ612および614を介しカラム制御クロック信号510を”L”レベルから”H”レベルへ立ち上げる。また、発生回路502では、バッファ620、インバータ622およびNAND回路624で形成されるワンショットパルズ生成回路608が次のクロック信号102の立上りを受けて、”L”レベルのワンショットパルスを生成し、この信号によりRS型フリップフロップ回路610がリセットされ、信号510を再び”L”レベルに立ち下げる。

また、カラム制御クロック信号発生回路502は、カラム制御クロック信号510を、読み出し動作時”H”レベルとなるリード信号108とともにカラムアドレスデコーダ18、データバスイコライズ信号生成回路24、リードアンプ制御回路30およびライトドライバ制御回路36に供給する。カラムアドレスデコーダ18は、カラムアドレスプリデコーダ16からのプリデコードアドレス112をデコードし、信号510に同期して、リード信号108が”H”レベルの場合には読み出しカラム選択信号114を、リード信号108が”L”レベルの場合には書き込みカラム選択信号116を生成する。したがって、読み出し動作時には、読み出しカラム選択信号114が”H”レベルの時間帯、すなわちカラム制御クロック信号510が”H”レベルの時間帯の間、センスアンプ42により増幅されたメモリセルデータが、読み出しカラム選択ゲート44を介して読み出しデータバス対RDB/RDBbに出力され、書き込み動作時には、書き込みカラム選択信号116が”H”レベルの時間帯、すなわちカラム制御クロック信号510が”H”レベルの時間帯の間、書き込みデータバス対WDB/WDBb上のデータが、書き込みカラム選択ゲート46を介してメモリセル40に書き込まれる。

また、データバスイコライズ信号生成回路24、リードアンプ制御回路30およびライトドライバ制御回路36は、カラム制御クロック信号510に同期してデータバスの制御を行うものである。データバスイコライズ信号生成回路24は、信号510に同期し、かつリード信号108に応じて、読み出しイコライズ信号122および書き込みイコライズ信号124を生成する。これらのイコライズ信号122および124は、信号510が”L”レベルの時間帯に、それぞれ、RDBイコライザ504が読み出しデータバス対RDB/RDBbのイコライズをし、およびWDBイコライザ28が書き込みデータバス対WDB/WDBbのイコライズをする信号である。リードアンプ制御回路30は、リードアンプ制御信号126を生成し、リード信号108が”H”レベルの場合に、信号510に同期して、読み出しデータバス対RDB/RDBbの電位差が十分開いたタイミングでリードアンプ506をイネーブルにする。ライトドライバ制御回路36は、ライトドライバ制御信号132を生成し、リード信号108が”L”レベルの場合に、信号510に同期してライトドライバ38をイネーブルにする。

このように従来の同期型半導体記憶装置では、カラム制御クロック信号510が”H”レベルである時間帯（カラム選択ゲートイネーブル時間）および”L”レベルである時間帯（データバスイコライズ時間）は遅延回路で調整を行い、かつ読み出し時と書き込み時とで同一のタイミングで制御する。

特開2001−155485号公報

同期型半導体記憶装置は、読み出しデータバス対と書き込みデータバス対とを備えて、メモリセルからのデータ読み出しおよびメモリセルへのデータ書き込みを行う際に、配線負荷の大きいデータバス対を介した動作を確実に行うことができる。このとき、書き込み動作では、ライトドライバにより配線長の長いデータバスを介し、多数のメモリセルトランジスタが接続するビット線を”L”または”H”レベルから”H”または”L”レベルへ変化させる必要があるため、メモリセルへの書き込み時間（カラム制御クロック信号510が”H”レベルである時間帯）を十分に必要とするのに対し、次の書き込み動作に備えたイコライズ時間（信号510が”L”レベルである時間帯）は、次の書き込みデータがライトドライバにより瞬時に大振幅でデータバスを変化させられるため、短くても問題はない。

しかし、読み出し動作では、リードアンプの応答に必要なデータバス対の電位差を発生させる読み出し時間（カラム制御クロック信号510が”H”レベルである時間帯）が必要であり、かつ次の読み出し動作にそなえてデータバス対のイコライズ時間（信号510が”L”レベルである時間帯）を十分とらなくては誤動作がおきてしまう。

本発明はこのような従来技術の欠点を解消し、カラム選択ゲートイネーブル時間およびデータバスイコライズ時間を読み出しおよび書き込み動作で最適化し、誤動作のない、安定的な読み出しおよび書き込み動作をする同期型半導体記憶装置を提供することを目的とする。

本発明は上述の課題を解決するために、データを記憶する複数のメモリセルで構成されたメモリセルアレイと、このメモリセルアレイにおける複数のメモリセルと接続する、複数の読み出しデータバス対および複数の書き込みデータバス対とを有し、このメモリセルアレイにおける複数のメモリセルのそれぞれは、このメモリセルから読み出されるデータをこの読み出しデータバス対に供給する読み出しカラム選択ゲートと、この書き込みデータバス対を介して書き込まれるデータをこのメモリセルに供給する書き込みカラム選択ゲートを備え、クロック信号に同期してデータ読み出しおよび書き込みを行う同期型半導体記憶装置は、この読み出しカラム選択ゲートを選択駆動する読み出しカラム選択信号、およびこの書き込みカラム選択ゲートを選択駆動する書き込みカラム選択信号を生成するカラムアドレスデコーダ回路と、この読み出しデータバス対のイコライズを制御する読み出しイコライズ信号、およびこの書き込みデータバス対のイコライズを制御する書き込みイコライズ信号を生成するデータバスイコライズ信号生成回路とを含むことを特徴とする。

本発明の同期型半導体記憶装置によれば、カラム選択信号をリセットする経路を、書き込み動作および読み出し動作のそれぞれに備えて、カラム選択ゲートイネーブル時間およびデータバス対イコライズ時間をそれぞれ独立して最適化することができる。特に読み出し動作では、リードアンプ制御信号の立上りに同期してカラム選択信号をリセットし、リードアンプでデータバス対を増幅すると同時にデータバス対のイコライズを開始することにより、カラム選択ゲートのイネーブル時間を必要最小限に抑えて次の読み出し動作に備えたデータバス対のイコライズ時間を十分にとることができる。

また、本発明の同期型半導体記憶装置によれば、リードアンプでのデータバス増幅動作終了を示す信号に応じてデータバス対のイコライズを開始し、またカラム選択ゲートを閉じてリードアンプでの増幅動作が終了してからデータバス対のイコライズを開始するため、より安定的な読み出し動作をすることができる。

次に添付図面を参照して、本発明による同期型半導体記憶装置の実施例を詳細に説明する。図１を参照すると、本発明による同期型半導体記憶装置10の実施例は、外部から供給されるクロック信号102に応じてタイミング制御用遅延回路12およびカラム制御クロック信号発生回路14で制御されて動作するもので、カラムアドレスプリデコーダ回路16、カラムアドレスデコーダ回路18およびカラム選択線ドライバ20でメモリセルアレイ22に接続するカラム選択線を選択駆動し、メモリセルアレイ22に接続する読み出しデータバス対および書き込みデータバス対を制御するために、データバスイコライズ信号生成回路24、RDBイコライザ26およびWDBイコライザ28でこれらのデータバス対をイコライズし、リードアンプ制御回路30およびリードアンプ32で読み出しデータバス対に読み出されたデータを増幅し、ライトドライバ制御回路36およびライトドライバ38で書き込みデータバス対を介してデータを書き込む装置である。本実施例では特に、リードアンプ制御回路30は、カラム制御クロック信号発生回路14と接続し、また、リードアンプ32は、バッファ34を介してRDBイコライザ26と接続する。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。

本実施例の同期型半導体記憶装置10は、クロック信号102、リード信号108およびカラムアドレス110に応じて動作し、複数の読み出しカラム選択線114および書き込みカラム選択線116を選択駆動し、複数の読み出しデータバス対RDB/RDBbおよび書き込みデータバス対WDB/WDBbを制御して、メモリセルアレイ22におけるデータを読み書きするものである。本実施例において、リード信号108は、クロック信号102に同期して”H”レベルに立ち上がる信号で、たとえば外部コマンド入力信号に応じて変化する信号である。これらの複数のカラム選択線114および116、ならびに複数のデータバス対RDB/RDBbおよびWDB/WDBbは、実際には多数備えられるが、図１においては、複雑化を避けるため、少数しか図示しない。また、データバスRDBbおよびWDBbは、それぞれ、データバスRDBおよびWDBの反転極性を表わすものとする。なお、以下の説明において、各信号はその現れる接続線の参照番号で特定する。

タイミング制御用遅延回路12は、クロック信号102を信号処理して、所定の時間だけ遅延させた遅延クロック信号104を生成するもので、たとえば、遅延同期ループや位相同期ループなどで構成されてよい。

カラム制御クロック信号発生回路14は、カラムアドレスデコーダ回路18、データバスイコライズ信号生成回路24、リードアンプ制御回路30およびライトドライバ制御回路36を制御する機能を有し、本実施例では、クロック信号102、遅延クロック信号104およびリードアンプ制御信号126に応じて、これらを制御するカラム制御クロック信号106を生成する。

本実施例におけるカラム制御クロック信号発生回路14は、図２に示すように、遅延クロック信号104をタイミング調整遅延回路202およびワンショットパルス生成回路204で信号処理して、RS型フリップフロップ回路214のセット入力端子に供給し、他方、クロック信号102をタイミング調整遅延回路206およびワンショットパルス生成回路208で信号処理し、ならびにリードアンプ制御信号126をタイミング調整遅延回路210およびワンショットパルス生成回路212で信号処理して、それぞれ、RS型フリップフロップ回路214のリセット入力端子に供給する。本実施例におけるカラム制御クロック信号発生回路14では、セット入力端子およびリセット入力端子に供給する信号に応じてRS型フリップフロップ回路214が動作し、RS型フリップフロップ回路214からの出力信号をインバータ216および218を介して処理することにより、カラム制御クロック信号106を生成して出力する。

タイミング調整遅延回路202、206および210は、それぞれ、遅延クロック信号104、クロック信号102およびリードアンプ制御信号126を、たとえば、RS型フリップフロップ回路214において都合よく処理できるように、所望のタイミングに調整して、ワンショットパルス生成回路204、208および212に出力する。

ワンショットパルス生成回路204は、バッファ220、インバータ222および２入力否定論理積演算（NAND）回路224を、ワンショットパルス生成回路208は、バッファ226、インバータ228および２入力NAND回路230を、ワンショットパルス生成回路212は、バッファ232、インバータ234および２入力NAND回路236を、それぞれ含んで形成される。ワンショットパルス生成回路204、208および212は、それぞれ、遅延クロック信号104、クロック信号102およびリードアンプ制御信号126を入力し、それぞれの信号の立上りエッジに対し”L”レベルのワンショットパルスを生成してRS型フリップフロップ回路214に供給する。このとき、ワンショットパルス生成回路204からの出力は、RS型フリップフロップ回路214のセット入力端子へ、ワンショットパルス生成回路208および212からの出力は、RS型フリップフロップ回路214のリセット入力端子へ接続する。

RS型フリップフロップ回路214は、２入力NAND回路238および３入力NAND回路240を含んで形成され、遅延クロック信号104に応じたワンショットパルスをセット入力端子から入力し、その立上りエッジをラッチして出力信号を”L”レベルから”H”レベルへ立ち上げる。他方、RS型フリップフロップ回路214は、クロック信号102およびリードアンプ制御信号126に基づいて生成されたワンショットパルスをリセット入力端子から入力し、その立上りエッジによりリセットされて出力信号を”L”レベルに立ち下げる。

カラムアドレスプリデコーダ回路16は、入力するカラムアドレス信号110を解読してプリデコードアドレス信号112を生成し、カラムアドレスデコーダ回路18に出力するものである。また、カラムアドレスプリデコーダ回路16は、複数のカラム選択線のそれぞれに対応する複数のプリデコーダを有して形成されてもよく、複数のプリデコーダは、それぞれ対応するカラム選択線に対してプリデコードアドレス信号112を生成してもよい。

カラムアドレスデコーダ回路18は、カラム制御クロック信号106に同期して、ならびにリード信号108に応じて、入力のプリデコードアドレス信号112を解読してメモリセルアレイ22中のメモリセルを選択するカラム選択信号を生成するもので、カラム選択線ドライバ20を含んで構成され、複数の読み出しカラム選択線114および書き込みカラム選択線116を介してメモリセルアレイ22と接続する。

本実施例では、カラムアドレスデコーダ回路18は、リード信号108が”H”レベルの場合には、読み出しカラム選択信号114を、またリード信号108が”L”レベルの場合には、書き込みカラム選択信号116を生成し、カラム選択線ドライバ20がこれらのカラム選択信号114または116をメモリセルアレイ22に出力する。また、カラムアドレスデコーダ回路18は、複数のカラム選択線のそれぞれに対応する複数のデコーダを有して形成されてもよく、複数のデコーダは、それぞれ対応するカラム選択線に対してデコードアドレスを生成してもよい。

メモリセルアレイ22は、データを記憶する複数のメモリセル40をアレイ状に配列して構成され、実際には多数のメモリセルが備えられるが、図１においては、複雑化を避けるため、少数のメモリセルしか図示しない。複数のメモリセル40は、それぞれ、ビット線対118および120を介してセンスアンプ42と接続し、さらに、読み出しカラム選択ゲート44および書き込みカラム選択ゲート46を備えて構成される。また、読み出しカラム選択ゲート44は、読み出しデータバス対RDB/RDBbと接続し、書き込みカラム選択ゲート46は、書き込みデータバス対WDB/WDBbと接続する。

本実施例における読み出しカラム選択ゲート44は、カラムアドレスデコーダ回路18と読み出しカラム選択線114で接続され、読み出しカラム選択信号114が供給される。読み出しカラム選択ゲート44は、このカラム選択信号114に応じて開き、メモリセル40から読み出されるデータを読み出しデータバス対RDB/RDBbに供給する。また、本実施例における書き込みカラム選択ゲート46は、同様にカラムアドレスデコーダ回路18と書き込みカラム選択線116で接続され、書き込みカラム選択信号116が供給される。書き込みカラム選択ゲート46は、このカラム選択信号116に応じて開き、書き込みデータバス対WDB/WDBbからのデータをメモリセルアレイ22に供給する。

データバスイコライズ信号生成回路24は、カラム制御クロック信号106に同期して、ならびにリード信号108のレベルに応じて、RDBイコライザ26またはWDBイコライザ28を制御する機能を有する。

本実施例におけるデータバスイコライズ信号生成回路24は、リード信号108が”H”レベルの場合、RDBイコライザ26を制御する読み出しイコライズ信号122を生成し、リード信号108が”L”レベルの場合、WDBイコライザ26を制御する書き込みイコライズ信号124を生成する。これらのイコライズ信号122および124は、たとえば、カラム制御クロック信号106が”L”レベルである時間帯に、RDBイコライザ26またはWDBイコライザ28にデータバス対をイコライズさせるような信号でよい。

RDBイコライザ26またはWDBイコライザ28は、それぞれ、読み出しイコライズ信号122または書き込みイコライズ信号124に応じて、読み出しデータバス対RDB/RDBb間または書き込みデータバス対WDB/WDBb間の電位を平衡し、すなわちイコライズするものである。本実施例では、RDBイコライザ26またはWDBイコライザ28は、それぞれ、イコライズ信号122または124の立上りに応じてイコライズを開始し、立下りに応じてイコライズを終了する。

また、RDBイコライザ26は、たとえば、図３に示すように、インバータ312を介してRS型フリップフロップ回路310およびイコライザ314を接続して構成してもよい。

このRS型フリップフロップ回路310は、２入力NAND回路320および３入力NAND回路322により形成され、イコライザ314を制御する制御信号を生成する。２入力NAND回路320のセット入力端子には、読み出しイコライズ信号122を入力し、また、３入力NAND回路322のリセット入力端子には、パワーOK信号350および増幅終了信号130を入力する。このパワーOK信号350は本装置10の電源投入時には”L”レベルを示し、本装置10内部の各電源レベルが安定した時点で”H”レベルを示すリセット信号である。増幅終了信号130は、通常、”H”レベルあるが、リードアンプ32における読み出しデータバス対RDB/RDBbの増幅が終了すると”L”レベルに立ち下がる信号である。RS型フリップフロップ回路310は、信号130の”L”レベルへの立下りに応じてリセットされ、イコライザ314の動作を停止させる制御信号を生成する。

イコライザ314は、Ｐチャンネルトランジスタ330、332および334、ならびにＮチャンネルトランジスタ336、338および340を含んで電源電位VCCと接続して構成され、RS型フリップフロップ回路310およびインバータ312から供給される信号に応じて、読み出しデータバス対RDB/RDBb間の電位を平衡し、本実施例では、電源レベルにイコライズするものである。

リードアンプ制御回路30は、カラム制御クロック信号106に同期して、ならびにリード信号108のレベルに応じて、リードアンプ32を制御するリードアンプ制御信号126を生成するものである。本実施例におけるリードアンプ制御回路30は、通常は、”L”レベルの制御信号126を出力してリードアンプ32を不活性化させるが、リード信号108が”H”レベルの場合、カラム制御クロック信号106の立上りに応じて、”H”レベルの制御信号126を所定の時間帯の間出力してリードアンプ32を活性化させる。また、制御信号126は、読み出しデータバス対RDB/RDBbの電位差が十分開いたタイミングでリードアンプ32をイネーブルにする信号でよい。本実施例では特に、リードアンプ制御回路30は、この制御信号126をカラム制御クロック信号発生回路14にも供給する。

リードアンプ32は、メモリセル40から読み出されたデータを増幅するもので、たとえば、読み出しデータバス対RDB/RDBbの電位差から読み出しデータを検出して増幅する。本実施例では、リードアンプ32は、リードアンプ制御信号126がイネーブルの場合に、データの検出および増幅などを実行する。

また、リードアンプ32は、たとえば、図３に示すように、リードセンスアンプ302、Ｎチャンネルトランジスタ304、２入力NAND回路306およびインバータ308を含んで構成してもよい。このとき、リードアンプ32は、読み出しデータバス対RDB/RDBbの増幅動作が終了したことを示す増幅終了信号128を出力し、バッファ34を介して増幅終了信号130をRDBイコライザ26に供給する。

このリードセンスアンプ302は、リードアンプ制御信号126に応じて、読み出しデータバス対RDB/RDBb上に読み出されたデータを検出して増幅し、出力信号RSAOUT/RSAOUTbに出力するものである。リードセンスアンプ302は、制御信号126に応じて動作するＮチャンネルトランジスタ304と接続し、たとえば、このトランジスタ304がオフである場合、増幅動作を停止し、オンである場合、増幅動作を開始する。さらに、増幅動作が進んで完了し、”L”レベルの増幅終了信号128が供給されると、リードセンスアンプ302内の図示しないＮチャンネルトランジスタがオフとなり、増幅動作を停止する。

本実施例におけるＮチャンネルトランジスタ304は、ゲートにリードアンプ制御信号126を入力し、ドレインをリードセンスアンプ302と接続し、ソース接地するものである。このトランジスタ304は、リードアンプ制御信号126が”L”レベルである場合、オフとなり、”H”レベルである場合、オンとなる。

２入力NAND回路306は、リードセンスアンプ302からの出力信号RSAOUT/RSAOUTbを入力して演算するもので、本実施例では、出力信号RSAOUT/RSAOUTbは、通常、電源電位に平衡されているため、２入力NAND回路306の入力は、両方とも、”H”レベルの信号が入力して、”L”レベルの信号を出力するが、リードセンスアンプ302における増幅動作が終了すると、出力信号RSAOUT/RSAOUTbは、それぞれ、”H” レベルおよび”L”レベルとなり、２入力NAND回路306は、”H”レベルの信号を出力する。

インバータ308は、２入力NAND回路306の演算結果を処理して、本実施例では、２入力NAND回路306の演算結果を反転して、リードセンスアンプ302におけるデータバス対の増幅動作が終了したことを示す増幅終了信号128を出力する。

ライトドライバ制御回路36は、カラム制御クロック信号106に同期して、ならびにリード信号108のレベルに応じて、ライトドライバ38を制御するライトドライバ制御信号132を生成するものである。

本実施例におけるライトドライバ制御回路36は、通常は、”L”レベルであるライトドライバ制御信号132を出力するが、リード信号108が”L”レベルの場合、カラム制御クロック信号106の立上りに応じて制御信号132を”H”レベルに立ち上げ、カラム制御クロック信号106の立下りに応じて制御信号132を”L”レベルに立ち下げる。制御信号132は、たとえば、ライトドライバ38をイネーブルにする信号でよい。

ライトドライバ38は、書き込みデータバス対WDB/WDBbを介して書き込みデータをメモリセルアレイ22に供給する機能を有する。本実施例におけるライトドライバ38は、書き込みデータバス対WDB/WDBbの電圧駆動を行い、データバス対WDB/WDBb間の電位差を用いて、書き込みカラム選択ゲート46に書き込みデータを供給する。ライトドライバ38は、たとえば、ライトドライバ制御信号132がイネーブルである場合に書き込みを行うものでよい。

次に、本実施例における同期型半導体記憶装置の動作について図４のタイミングチャートを参照しながら説明する。本実施例における本装置10では、クロック信号102は、時刻t1、t2、t3およびt4で”L”レベルから”H”レベルに立ち上がる、tCYC周期で供給される信号である。

まず、時刻t1において、同期型半導体記憶装置10には、”L”レベルのリード信号108が供給され、書き込み動作が実行される。

このとき、クロック信号102は、タイミング制御用遅延回路12に入力し、クロック信号102より差dif1だけ遅らせて時刻t5で立ち上がる遅延クロック信号104が生成される。遅延クロック信号104は、クロック信号102に応じて変化して、立下りも同様に差dif1だけ遅れ、tCYC周期で供給される信号である。

時刻t5において、クロック信号102および遅延クロック信号106は、リードアンプ制御信号126とともに、カラム制御クロック信号発生回路14に入力する。このとき、制御信号126は、本装置10では書き込み動作が行われるために、”L”レベルで入力する。この発生回路14では、遅延クロック信号104の時刻t5での立上りに応じてRS型フリップフロップ回路214がセットされ、出力されるカラム制御クロック信号106は、t5から少し遅れた時刻t6で”H”レベルに立ち上がる。

時刻t6において、”H”レベルのカラム制御クロック信号106は、”L”レベルのリード信号108とともにカラムアドレスデコーダ18に入力し、書き込みカラム選択信号116は、カラム制御クロック信号106の立上りに応じて、時刻t7で”H”レベルに立ち上がる。このカラム選択信号116は、カラム選択線ドライバ20を介して複数の書き込みカラム選択線116を選択駆動し、メモリセルアレイ22に供給されて書き込みカラム選択ゲート46を開く。

ところで、このカラム制御クロック信号106は、データバスイコライズ信号生成回路24にも供給され、リード信号108が”L”レベルであるために、書き込みイコライズ信号124は、カラム制御クロック信号106の立上りに応じて、時刻t7で”L”レベルに立ち下がり、WDBイコライザ28における書き込みデータバス対WDB/WDBbのイコライズが終了する。

さらに、このカラム制御クロック信号106は、ライトドライバ制御装置36にも供給され、ライトドライバ制御信号132は、カラム制御クロック信号106の立上りに応じて、時刻t7で”H”レベルに立ち上がる。

このとき、ライトドライバ38では、ライトドライバ制御信号132の立上りに応じて、書き込みデータバス対WDB/WDBbが電圧駆動されて書き込みデータを示す電位差がデータバス対WDB/WDBb上に生じ、書き込みカラム選択ゲート46に書き込みデータが供給される。書き込みカラム選択ゲート46では、書き込みカラム選択信号116が”H”レベルに立ち上がっているため、書き込みデータがメモリセル40に入力して書き込まれる。

次に、時刻t2において立ち上がるクロック信号102が、カラム制御クロック信号発生回路14に入力すると、カラム制御クロック信号発生回路14では、クロック信号102の立上りに応じてRS型フリップフロップ回路214がリセットされ、カラム制御クロック信号106は、時刻t8で”L”レベルに立ち下がる。

このカラム制御クロック信号106の立下りに応じて、カラムアドレスデコーダ18における書き込みカラム選択信号116、およびライトドライバ制御回路36におけるライトドライバ制御信号132は、時刻t10で”L”レベルに立ち下がり、データバスイコライズ信号生成回路24における書き込みイコライズ信号124は、時刻t10で”H”レベルに立ち上がる。

このカラム制御クロック信号106の立下りに応じて、カラムアドレスデコーダ18における書き込みカラム選択信号116は、時刻t10で”L”レベルに立ち下がり、メモリセルアレイ22における書き込みカラム選択ゲート46を閉じる。また、ライトドライバ制御回路36におけるライトドライバ制御信号132も、時刻t10で”L”レベルに立ち下がり、ライトドライバ38において、書き込みデータバス対WDB/WDBbの電圧駆動が停止し、書き込みカラム選択ゲート46への書き込みデータの供給が終了する。さらに、データバスイコライズ信号生成回路24における書き込みイコライズ信号124は、時刻t10で”H”レベルに立ち上がり、WDBイコライザ28において、書き込みデータバス対WDB/WDBbのイコライズが開始される。

このようにして、本装置10における書き込み動作が終了する。

他方、本実施例における同期型半導体記憶装置10では、図４に示すように、時刻t2におけるクロック信号102の立上りに同期して、ならびに、たとえば、外部コマンド入力信号に応じて、時刻t9においてリード信号108が”H”レベルに立ち上がって入力し、読み出し動作が開始される。

本実施例では、時刻t2において”H”レベルに立ち上がるクロック信号102に応じて、時刻t10において遅延クロック信号104が”H”レベルに立ち上がる。

また、時刻t10において、本装置10では読み出し動作が行われるが、リードアンプ制御回路30がまだ増幅指示をしないために、カラム制御クロック信号発生回路14では、リードアンプ制御信号126は、”L”レベルで入力する。このとき、カラム制御クロック信号発生回路14では、遅延クロック信号104の時刻t10での立上りに応じてRS型フリップフロップ回路214がセットされ、カラム制御クロック信号106は、t10から少し遅れた時刻t11で”H”レベルに立ち上がる。

時刻t11において、”H”レベルのカラム制御クロック信号106は、”H”レベルのリード信号108とともにカラムアドレスデコーダ18に入力し、読み出しカラム選択信号114は、カラム制御クロック信号106の立上りに応じて、時刻t12で”H”レベルに立ち上がる。このカラム選択信号114は、カラム選択線ドライバ20を介して複数の読み出しカラム選択線114を選択駆動し、メモリセルアレイ22に供給されて読み出しカラム選択ゲート44を開き、メモリセル40におけるデータが読み出しデータバス対RDB/RDBb上に読み出される。

ところで、このカラム制御クロック信号106は、データバスイコライズ信号生成回路24にも供給され、リード信号108が”H”レベルであるために、読み出しイコライズ信号122は、カラム制御クロック信号106の立上りに応じて、時刻t12で”L”レベルに立ち下がり、RDBイコライザ26における読み出しデータバス対RDB/RDBbのイコライズを終了する。

さらに、このカラム制御クロック信号106は、リードアンプ制御回路30にも供給され、リードアンプ制御信号126は、カラム制御クロック信号106の立上りに応じて、読み出しデータバス対RDB/RDBbの電位差が十分に開くタイミング、たとえば、時刻t13で”H”レベルに立ち上がる。このリードアンプ制御信号126は、所定の時間経過後に”L”レベルに立ち下がる。

時刻t13におけるリードアンプ32では、リードアンプ制御信号126の立上りに応じて、読み出しデータバス対RDB/RDBb上の読み出しデータが増幅出力される。

また、時刻t13において”H”レベルに立ち上がったリードアンプ制御信号126がカラム制御クロック信号発生回路14に入力すると、リードアンプ制御信号126の立上りに応じてRS型フリップフロップ回路214がリセットされ、カラム制御クロック信号106は、時刻t14で”L”レベルに立ち下がる。

このカラム制御クロック信号106がカラムアドレスデコーダ18に入力すると、読み出しカラム選択信号114は、カラム制御クロック信号106の立下りに応じて時刻t15で”L”レベルに立ち下がり、メモリセルアレイ22における読み出しカラム選択ゲート44を閉じる。

また、このカラム制御クロック信号106がデータバスイコライズ信号生成回路24に入力すると、読み出しイコライズ信号122は、カラム制御クロック信号106に応じて時刻t15で”H”レベルに立ち上がり、RDBイコライザ26において、読み出しデータバス対RDB/RDBbのイコライズが開始される。

このように、本発明において、リードアンプ制御信号126をカラム制御クロック信号発生回路14に入力することにより、読み出し動作時および書き込み動作時のそれぞれに適したカラム制御クロック信号106を生成することができ、本実施例におけるカラム制御クロック信号106は、書き込み動作時には、従来技術と同様にクロック信号102の立上りに応じて立ち下げるが、読み出し動作時には、リードアンプ制御信号126の立上りに応じて立ち下げるため、カラム制御クロック信号106が”H”レベルである時間帯を短くすることができ、これに応じて、読み出しカラム選択信号114が”H”レベルである時間帯を短くし、また、読み出しイコライズ信号122が”L”レベルである時間帯を短くすることができる。また、この制御信号126に応じてリードアンプ32における読み出しデータバス対RDB/RDBbの増幅動作が開始され、通常より早いタイミングで読み出しカラム選択ゲート44が閉じ、RDBイコライザ26における読み出しデータバス対RDB/RDBbのイコライズ動作が開始される。したがって、読み出しカラム選択ゲート44のイネーブル時間を必要最小限に抑え、次の読み出し動作に備えた読み出しデータバス対RDB/RDBbのイコライズ時間を十分にとることができる。

また、他の実施例として、同期型半導体記憶装置は、読み出しデータバス対RDB/RDBbのイコライズ開始を、リードアンプ制御信号126の立上りに応じたカラム制御クロック信号106の立下りではなく、リードアンプでの増幅動作が終了した事を示す増幅終了信号130の立下りに応じてイコライズ信号122を立ち上げて、イコライズを開始させてもよい。

この実施例では、たとえば、図４に示すように、時刻t13においてリード制御信号126が”H”レベルに立ち上がり、リードアンプ32において、読み出しデータバス対RDB/RDBb上の読み出しデータが増幅されるとき、出力信号RSAOUT/RSAOUTbは、時刻t15において、十分な電位差が生じる。

このとき、リードアンプ32では、増幅動作が終了した事を示す増幅終了信号130は、”L”レベルに立ち下がり、RDBイコライザ26に供給される。

RDBイコライザ26において、読み出しイコライズ信号122は、この増幅終了信号130の立下りに応じて時刻t16で”H”レベルに立ち上がり、RDBイコライザ26において、読み出しデータバス対RDB/RDBbのイコライズが開始される。

このように、リードアンプでの増幅動作が確実に終了してから読み出しデータバス対RDB/RDBbのイコライザを開始するため、より安定的な読み出し動作が可能となる。

本発明に係る同期型半導体記憶装置の一実施例を示すブロック図である。図１に示す実施例の同期型半導体記憶装置が有するカラム制御クロック信号発生回路について詳細に示すブロック図である。図１に示す実施例の同期型半導体記憶装置が有するリードアンプおよびRDBイコライザについて詳細に示すブロック図である。図１に示す実施例の同期型半導体記憶装置の動作を説明するタイミングチャートである。従来の同期型半導体記憶装置を示すブロック図である。図１に示す従来の同期型半導体記憶装置が有するカラム制御クロック信号発生回路について詳細に示すブロック図である。図１に示す従来の同期型半導体記憶装置の動作を説明するタイミングチャートである。

符号の説明

10 同期型半導体記憶装置
12 タイミング制御用遅延回路
14 カラム制御クロック信号発生回路
16 カラムアドレスプリデコーダ回路
18 カラムアドレスデコーダ回路
20 カラム選択線ドライバ
22 メモリセルアレイ
24 データバスイコライズ信号生成回路
26 RDBイコライザ
28 WDBイコライザ
30 リードアンプ制御回路
32 リードアンプ
34 バッファ
36 ライトドライバ制御回路
38 ライトドライバ
40 メモリセル
42 センスアンプ
44 読み出しカラム選択ゲート
46 書き込みカラム選択ゲート

Claims

データを記憶する複数のメモリセルで構成されたメモリセルアレイと、
前記メモリセルアレイにおける複数のメモリセルと接続する、複数の読み出しデータバス対および複数の書き込みデータバス対とを有し、
前記メモリセルアレイにおける複数のメモリセルのそれぞれは、該メモリセルから読み出されるデータを前記読み出しデータバス対に供給する読み出しカラム選択ゲートと、前記書き込みデータバス対を介して書き込まれるデータを前記メモリセルに供給する書き込みカラム選択ゲートを備え、
外部から供給されるクロック信号に同期してデータ読み出しおよび書き込みを行う同期型半導体記憶装置において、該同期型半導体記憶装置は、
前記読み出しカラム選択ゲートを選択駆動する読み出しカラム選択信号、および前記書き込みカラム選択ゲートを選択駆動する書き込みカラム選択信号を生成するカラム選択信号生成手段と、
前記読み出しデータバス対のイコライズを制御する読み出しイコライズ信号、および前記書き込みデータバス対のイコライズを制御する書き込みイコライズ信号を生成するイコライズ信号生成手段とを含むことを特徴とする同期型半導体記憶装置。
請求項１に記載の同期型半導体記憶装置において、該同期型半導体記憶装置は、前記読み出しデータバス対に読み出されたデータを増幅する増幅手段と、
該増幅手段を制御する増幅制御信号を生成する増幅制御手段と、
前記クロック信号、該クロック信号を所定の時間遅延させた遅延クロック信号、および前記増幅制御信号に応じたカラム制御クロック信号を生成するカラム制御クロック信号生成手段とを含み、
前記カラム選択信号生成手段は、前記カラム制御クロック信号に応じて、前記読み出しカラム選択信号および前記書き込みカラム選択信号を生成することを特徴とする同期型半導体記憶装置。
請求項２に記載の同期型半導体記憶装置において、
前記カラム選択信号生成手段は、データ読み出し動作の場合、前記カラム制御クロック信号の立上りに応じて前記読み出しカラム選択信号を立ち上げ、かつ制御クロック信号の立下りに応じて前記読み出しカラム選択信号を立ち下げ、また、データ書き込み動作の場合、前記カラム制御クロック信号の立上りに応じて前記書き込みカラム選択信号を立ち上げ、前記カラム制御クロック信号の立上りに応じて前記書き込みカラム選択信号を立ち上げ、
前記読み出しカラム選択ゲートは、前記読み出しカラム選択信号の立上りに応じて駆動を開始し、かつ前記読み出しカラム選択信号の立下りに応じて駆動を終了し、
前記書き込みカラム選択ゲートは、前記書き込みカラム選択信号の立上りに応じて駆動を開始し、かつ前記書き込みカラム選択信号の立下りに応じて駆動を終了することを特徴とする同期型半導体記憶装置。
請求項２または３に記載の同期型半導体記憶装置において、
前記増幅制御手段は、前記カラム制御クロック信号の立上りに応じて前記増幅制御信号を立ち上げ、かつ前記増幅制御信号の立上りから所定の時間経過後に前記増幅制御信号を立ち下げ、
前記カラム制御クロック信号生成手段は、前記遅延クロック信号の立上りに応じて前記カラム制御クロック信号を立ち上げ、データ読み出し動作の場合、前記増幅制御信号の立上りに応じて前記カラム制御クロック信号を立ち下げ、また、データ書き込み動作の場合、前記クロック信号の立下りに応じて前記カラム制御クロック信号を立ち下げることを特徴とする同期型半導体記憶装置。
請求項２ないし４のいずれかに記載の同期型半導体記憶装置において、
前記イコライズ信号生成手段は、前記カラム制御クロック信号に応じて、前記読み出しイコライズ信号および前記書き込みイコライズ信号を生成することを特徴とする同期型半導体記憶装置。
請求項５に記載の同期型半導体記憶装置において、
前記読み出しデータバス対は、前記読み出しイコライズ信号の立下りに応じてイコライズが開始され、かつ前記読み出しイコライズ信号の立上りに応じてイコライズが終了され、
前記書き込みデータバス対は、前記書き込みイコライズ信号の立下りに応じてイコライズが開始され、かつ前記書き込みイコライズ信号の立上りに応じてイコライズが終了されることを特徴とする同期型半導体記憶装置。
請求項６に記載の同期型半導体記憶装置において、
前記イコライズ信号生成手段は、データ読み出し動作の場合、前記カラム制御クロック信号の立上りに応じて前記読み出しイコライズ信号を立ち下げ、かつ前記カラム制御クロック信号の立下りに応じて前記読み出しイコライズ信号を立ち上げ、また、データ書き込み動作の場合、前記カラム制御クロック信号の立上りに応じて前記書き込みイコライズ信号を立ち下げ、かつ前記カラム制御クロック信号の立下りに応じて前記書き込みイコライズ信号を立ち上げることを特徴とする同期型半導体記憶装置。
請求項６に記載の同期型半導体記憶装置において、
前記増幅手段は、前記読み出しデータバス対の増幅動作の終了に応じて、増幅終了信号を出力し、
前記イコライズ信号生成手段は、データ読み出し動作の場合、前記カラム制御クロック信号の立上りに応じて前記読み出しイコライズ信号を立ち下げ、かつ前記増幅終了信号の立下りに応じて前記読み出しイコライズ信号を立ち上げ、また、データ書き込み動作の場合、前記カラム制御クロック信号の立上りに応じて前記書き込みイコライズ信号を立ち下げ、かつ前記カラム制御クロック信号の立下りに応じて前記書き込みイコライズ信号を立ち上げることを特徴とする同期型半導体記憶装置。