CN116052737B - 列控制电路以及存储装置 - Google Patents

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Abstract

本公开实施例提供一种列控制电路以及存储装置。列控制电路包括延迟控制电路和控制信号产生电路。延迟控制电路接收列选择起始信号，生成并输出列选择终止信号，列选择终止信号相对于列选择起始信号具有第一延迟量；控制信号产生电路接收列选择起始信号、列选择终止信号以及目标存储体组选择信号，生成并输出目标列选择起始信号、目标列选择窗口信号以及目标列选择终止信号；目标列选择窗口信号相对于列选择起始信号具有第二延迟量，第二延迟量小于或等于第一延迟量，目标列选择窗口信号的有效时长大于或等于目标存储体组选择信号的有效时长。

Description

列控制电路以及存储装置
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种列控制电路以及存储装置。
背景技术
半导体存储器在许多电子系统中用来存储可在以后时间检索的数据。一般通过为半导体存储器提供命令、地址及时钟控制半导体存储器。半导体存储器可响应于命令执行各种存储器操作。例如，读取命令引起半导体存储器执行读取操作以从半导体存储器检索数据，且写入命令引起半导体存储器执行写入操作以将数据存储到半导体存储器。地址识别用于存取操作的半导体存储器位置，且时钟提供各种操作及数据提供的时序。为了提升内部数据吞吐量，方便同时读取更多的数据，可以将半导体存储器划分为多个存储体组（BG，Bank Group），每个存储体组可以独立读写数据。
发明内容
本公开实施例提供一种列控制电路以及存储装置，至少提供一种可应用于多个存储体组的列控制电路，保证列选择终止信号始终可以被目标列选择窗口信号采样到以得到目标列选择终止信号。
根据本公开一些实施例中，本公开实施例一方面提供一种列控制电路，包括：延迟控制电路，被配置为，接收列选择起始信号并对所述列选择起始信号进行延迟处理，生成并输出列选择终止信号，其中，所述列选择终止信号相对于所述列选择起始信号具有第一延迟量；控制信号产生电路，连接所述延迟控制电路，被配置为，接收所述列选择起始信号、所述列选择终止信号以及目标存储体组选择信号，并对所述列选择起始信号以及所述目标存储体组选择信号进行第一逻辑运算，以生成并输出目标列选择起始信号；基于所述列选择起始信号以及目标存储体组选择信号，以生成并输出目标列选择窗口信号，以及，对所述目标列选择窗口信号以及所述列选择终止信号进行第二逻辑运算，以生成并输出目标列选择终止信号；其中，所述目标列选择窗口信号相对于所述列选择起始信号具有第二延迟量，所述第二延迟量小于或等于所述第一延迟量，所述目标列选择窗口信号的有效时长大于或等于所述目标存储体组选择信号的有效时长。
在一些实施例中，所述控制信号产生电路包括：多个目标信号产生电路，每一所述目标信号产生电路与一存储体组相对应，每一所述存储体组与一所述目标存储体组选择信号相对应；与每一所述存储体组相对应的每一所述目标信号产生电路被配置为，接收所述列选择起始信号、所述列选择终止信号以及与所述存储体组相对应的所述目标存储体组选择信号，并输出与所述存储体组相对应的所述目标列选择起始信号、所述目标列选择窗口信号以及所述目标列选择终止信号。
在一些实施例中，每一所述目标信号产生电路包括：同步电路，被配置为，接收所述目标存储体组选择信号以及所述列选择起始信号，并响应于所述列选择起始信号对所述目标存储体组选择信号进行采样，生成并输出目标存储体组同步信号；其中，在所述目标存储体组选择信号处于有效状态，且所述列选择起始信号从无效变为有效时，输出处于有效状态的所述目标存储体组同步信号，而在所述目标存储体组选择信号处于无效状态，且所述列选择起始信号从无效变为有效时，输出处于无效状态的所述目标存储体组同步信号；起始信号产生电路，被配置为，接收所述目标存储体组选择信号以及所述列选择起始信号并进行与运算，生成并输出所述目标列选择起始信号；窗口信号产生电路，被配置为，接收所述目标存储体组同步信号以及触发信号，并基于所述触发信号对所述目标存储体组同步信号进行延迟处理，生成并输出所述目标列选择窗口信号；其中，所述触发信号相对于所述列选择起始信号具有第三延迟量，所述第三延迟量等于所述第二延迟量，所述触发信号处于有效状态的起始时刻开始，直至下一个触发信号的有效状态来到之前，所述目标列选择窗口信号有效；终止信号产生电路，被配置为，接收所述目标列选择窗口信号以及所述列选择终止信号并进行逻辑与运算，生成并输出所述目标列选择终止信号。
在一些实施例中，所述同步电路包括：第一D触发器，所述第一D触发器的数据输入端接收所述目标存储体组选择信号，时钟端接收所述列选择起始信号，正相输出端输出所述目标存储体组同步信号。
在一些实施例中，所述起始信号产生电路包括：第一与非门，两个输入端分别接收所述目标存储体组同步信号以及所述列选择起始信号；第一反相器，输入端连接所述第一与非门的输出端，输出端输出所述目标列选择起始信号。
在一些实施例中，所述窗口信号产生电路包括：第二D触发器，所述第二D触发器的数据输入端接收所述目标存储体组同步信号，所述第二D触发器的时钟端接收所述触发信号，所述第二D触发器的正相输出端输出所述目标列选择窗口信号。
在一些实施例中，所述终止信号产生电路包括：第二与非门，一输入端接收所述目标列选择窗口信号，另一输入端接收所述列选择终止信号；第二反相器，输入端连接所述第二与非门的输出端，输出端输出所述目标列选择终止信号。
在一些实施例中，所述触发信号为所述列选择起始信号的延迟信号；其中，所述第一延迟量和第三延迟量可调，且所述第三延迟量小于或等于所述第一延迟量的最小值。
在一些实施例中，所述延迟控制电路还被配置为，对所述列选择起始信号进行延迟处理，生成并输出所述触发信号。
在一些实施例中，所述第一延迟量与所述第二延迟量满足：t2≤tCCD_S-2T，t2≤t1≤t2+tCCD_S-2T，其中，t1为所述第一延迟量，t2为所述第二延迟量，2T为所述列选择起始信号的有效时长，T为1个时钟周期，tCCD_S为所述目标存储体组选择信号的有效时长。
在一些实施例中，所述延迟控制电路还被配置为，接收延迟选择信号，并基于所述延迟选择信号，调节所述第一延迟量。
在一些实施例中，所述延迟控制电路包括：延迟电路，具有输入节点以及N个输出节点，被配置为，经由所述输入节点接收所述列选择起始信号，并经由N个所述输出节点输出N个延迟信号；其中，N个所述输出节点包括按照自然数递增顺序排布的第1输出节点至第N输出节点，且所述第1输出节点至所述第N输出节点各自输出的N个所述延迟信号相对于所述列选择起始信号的延迟量依次递增，N为大于等于2的自然数；选通电路，连接m个所述输出节点，具有选通输出端，被配置为，响应于所述延迟选择信号，选通m个所述输出节点中的一个与所述选通输出端之间的传输路径，以经由所述选通输出端输出所述列选择终止信号，m为小于等于N的自然数。
在一些实施例中，所述延迟电路包括：N个级联的第三D触发器，处于第一级的所述第三D触发器的数据输入端作为所述输入节点，前一级的所述第三D触发器的反相输出端连接后一级的所述第三D触发器的数据输入端；处于奇数位置的所述第三D触发器的时钟端均接收时钟信号，处于偶数位置的所述第三D触发器的时钟端均接收反相时钟信号，所述反相时钟信号与所述时钟信号互为反相信号，N个所述第三D触发器的反相输出端作为N个所述输出节点。
在一些实施例中，所述延迟电路还被配置为，响应于读操作命令，生成所述列选择起始信号，并向所述输入节点提供所述列选择起始信号。
在一些实施例中，所述延迟电路包括：偶数个级联的第四D触发器，处于第一级的所述第四D触发器的数据输入端接收所述读操作命令，前一级的所述第四D触发器的反相输出端连接后一级的所述第四D触发器的数据输入端；处于奇数位置的所述第四D触发器的时钟端均接收时钟信号，处于偶数位置的所述第四D触发器的时钟端均接收反相时钟信号，所述反相时钟信号为所述时钟信号的反相信号，且最后一级的所述第四D触发器的反相输出端连接所述输入节点并输出所述列选择起始信号。
在一些实施例中，所述选通电路包括：至少一个选通单元，所述选通单元连接m个所述输出节点中对应且相邻的两个所述输出节点；每一所述选通单元被配置为，响应于所述延迟选择信号，选通两个所述输出节点中的一个与所述选通单元的输出端之间的传输路径。
在一些实施例中，所述延迟选择信号包括p位控制码，每一所述选通单元接收对应且相邻的三个所述控制码，p为大于等于3的自然数，且相邻的两个所述输出节点输出的所述延迟信号的有效电平相反；每一所述选通单元包括：第三与非门，所述第三与非门的两个输入端分别接收三个所述控制码中对应的一个的反相信号；第三反相器，所述第三反相器的输入端连接一所述输出节点；第一与门，所述第一与门的两个输入端分别连接所述第三与非门的输出端以及所述第三反相器的输出端；第二与门，所述第二与门的一输入端接收三个所述控制码中的其余一个，另一输入端连接另一所述输出节点；第四与非门，所述第四与非门的输入端连接所述第一与门的输出端以及所述第二与门的输出端，所述第四与非门的输出端作为所述选通单元的输出端。
在一些实施例中，所述选通电路包括至少两个所述选通单元，且不同所述选通单元连接的所述输出节点不同；所述选通电路还包括：或门，所述或门的输入端连接每一所述选通单元的输出端，所述或门的输出端作为所述选通输出端。
根据本公开一些实施例，本公开实施例另一方面还提供一种存储装置，包括：多个存储体组，每一所述存储体组包括多个存储单元阵列，每一所述存储单元阵列包括多个存储单元，每一所述存储单元阵列与多个列选择开关管连接；如前述任一实施例提供的列控制电路，所述列选择开关管响应于对应的所述目标列选择起始信号开启，响应于所述目标列选择终止信号关闭。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的列控制电路的技术方案中，目标列选择窗口信号相较于列选择起始信号具有第二延迟量，而列选择终止信号相较于列选择起始信号具有第一延迟量，且第二延迟量小于或等于第一延迟量，即目标列选择窗口信号的有效起始时刻早于列选择终止信号的有效起始时刻，或者，目标列选择窗口信号的有效起始时刻与列选择终止信号的有效起始时刻对齐，使得列选择终止信号的有效起始时刻可以被目标列选择窗口信号采样到；此外，目标列选择窗口信号的有效时长大于等于目标存储体组选择信号的有效时长，使得延迟量相对较大的列选择终止信号的有效结束时刻仍可以早于目标列选择窗口信号的有效结束时刻，从而使得列选择终止信号的有效结束时刻也可以被目标列选择窗口信号采样得到。
例如，即使存储装置的工作频率发生变化，列选择终止信号始终可以被目标列选择窗口信号采样得到。或者，第一延迟量或者第二延迟量发生变化，以使得目标列选择终止信号与目标列选择起始信号之间的时间间隔变化，本公开实施例提供的技术方案中，列选择终止信号始终可以被目标列选择窗口信号采样得到。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本公开实施例提供的列控制电路的一种功能框图；
图2为本公开实施例提供的列控制电路的另一种功能框图；
图3为本公开实施例提供的目标信号产生电路的一种功能框图；
图4为本公开实施例提供的同步电路的一种电路结构示意图；
图5为本公开实施例提供的起始信号产生电路的一种电路结构示意图；
图6为本公开实施例提供的窗口信号产生电路的一种电路结构示意图；
图7为本公开实施例提供的终止信号产生电路的一种电路结构示意图；
图8为本公开实施例提供的控制信号产生电路的一种电路结构示意图；
图9为本公开实施例提供的目标信号产生电路的另一种电路结构示意图；
图10为本公开实施例提供的延迟控制电路的一种功能框图；
图11为本公开实施例提供的列控制电路中各信号的一种时序图；
图12为本公开实施例提供的列控制电路中各信号的另一种时序图；
图13为本公开实施例提供的列控制电路的又一种功能框图；
图14为本公开实施例提供的延迟控制电路的一种功能框图；
图15为本公开实施例提供的延迟电路的一种电路结构示意图；
图16为本公开实施例提供的延迟电路的一种电路结构示意图；
图17为本公开实施例提供的选通电路的一种功能框图；
图18为本公开实施例提供的选通电路的另一种功能框图；
图19为本公开实施例中任一选通单元的一种电路结构示意图；
图20为本公开实施例提供的选通电路的一种电路结构示意图；
图21为本公开实施例提供的延迟控制电路的一种结构示意图；
图22为本公开实施例提供的存储装置的一种结构示意图；
图23为存储体组BankGroupA内的一存储单元阵列的结构示意图。
具体实施方式
本公开实施例提供一种列控制电路，可应用于存储装置。以下将结合附图对本公开实施例提供的列控制电路进行详细说明。
存储装置可以包括多个存储体组。当同一个存储体组被连续访问时，同一个存储体组的访问命令之间具有第一延迟时间tCCD_L，换言之，同一存储体组可以在同一存储体组被访问后的第一延迟时间tCCD_L被再次访问。第一延迟时间tCCD_L可以表示访问同一个存储体组所需的最小时间间隔。
当不同存储体组被连续访问时，任意存储体组可以在其它存储体组被访问之后的第二延迟时间tCCD_S被再次访问，换言之，不同存储体组的访问命令之间具有第二延迟时间tCCD_S。第二延迟时间tCCD_S可以表示为表示访问不同存储体组所需的最小时间间隔。一般的，第一延迟时间tCCD_L大于第二延迟时间tCCD_S。
以读取操作为例，基于读命令产生列选择起始信号，再根据第一延迟时间对应的周期数对读命令循环翻转后生成列选择窗口信号。存储装置会在不同工作频率下工作，而在各个工作频率下，希望列选择起始信号与列选择窗口信号之间的延迟不随频率变化而保持相对稳定，由于在不同工作频率下第一延迟时间不同，可以认为，第一延迟时间具有能够表征频率的特点，因此，具有如下公式：
tCK×Shift_Cycle=CSLM-S（1）
tCK为工作频率对应的一个时钟周期的时间，Shift_Cycle为循环翻转倍数，CSLM-S为列选择起始信号与列选择窗口信号之间的延迟，列选择起始信号与列选择窗口信号之间的延迟即为CSLM-S的脉宽。CSLM-S的脉宽也为列选通信号的有效时长，换句话说，CSLM-S的脉宽为列选通信号被使能的时长。列选通信号连接列选择开关管，列选通信号被使能，则相应的列选择开关管开启。
在一个例子中，为了保证与位线连接的列选择开关管的开启时长，保证位线上的数据完全传输至本地数据线（即LIO）的时间充足，CSLM-S的时间应大于等于2.5ns。随着工作频率的升高，对于最小脉宽（脉宽：脉冲宽度）为第二延时时间tCCD_S=8tCK的极限（即margin）点而言，即使CSLM-S的脉宽大于8tCK也已经不能满足CSLM-S所应满足的有效时间了，即CSLM-S的脉宽小于2.5ns，导致列选择窗口信号不能覆盖到相应的存储体组地址信息，无法确保相应的存储体组地址信息相对应的存储体组的列选通信号的有效时长满足需求。
此外，可以理解的是，在一具体例子中，CSLM-S的脉宽为2.5ns是为了保持列选通信号被使能的时间。其次，为保证本地数据线足够的预充电时间或者确保列选通信号不影响预充电过程，需要在预充电开始之前，使列选通信号被无效。而列选通信号开始的时间到预充电结束时间为固定的（以5ns为例进行），本地数据线的预充电时间以1.25ns为例，为了实现本地数据线的预充电时间，CSLM-S可以设置为大于3ns小于3.75ns的区间，若仍希望通过CSLM-S的脉宽为8tCK的方式来实现，这就需要tCK≥0.375ns。然而，对于工作频率在6000MHz及以上的高频的存储装置而言，1tCK远远小于0.375ns，也就是说，CSLM-S的脉宽为8tCK的方式，已经无法满足需求。
本公开实施例提供的列控制电路的技术方案中，通过存储体组选择信号与一个列选择起始信号进行逻辑运算，以生成相应的存储体组的目标列选择窗口信号，使得无论两个连续的列选择起始信号是访问同一个存储体组还是不同的存储体组，基于第一个列选择起始信号生成的目标列选择窗口信号相对于列选择起始信号具有第二延迟量，且目标列选择窗口信号的有效时长大于或等于目标存储体组选择信号的有效时长。其中，由于目标列选择窗口信号相对于列选择起始信号的延迟（第二延迟量）小于列选择终止信号相对于列选择起始信号的延迟（第一延迟量），使得目标列选择窗口信号的有效时期可以覆盖到列选择终止信号的有效时期，从而保证在所有工作频率下，均可生成与相应的目标存储体组相对应的目标列选择终止信号。
此外，目标列选择终止信号相对于列选择起始信号的延迟由第一延迟量决定，通过合理设置第一延迟量，可以保证在不同工作频率下，列选通信号的有效时长均能大于3ns，即不再受到前述的8tCK的极限点的影响。
图1为本公开实施例提供的列控制电路的一种功能框图。
参考图1，本公开实施例提供的列控制电路包括延迟控制电路101以及连接延迟控制电路101的控制信号产生电路102。
延迟控制电路101被配置为，接收列选择起始信号CSLEN0T并对列选择起始信号CSLEN0T进行延迟处理，生成并输出列选择终止信号CSLDIS，其中，列选择终止信号CSLDIS相对于列选择起始信号CSLEN0T具有第一延迟量。
在一些例子中，列选择起始信号CSLEN0T的时钟周期为2T，第一延迟量可以为1T、2T、3T、4T、5T、6T、7T……10T或者11T。
控制信号产生电路102被配置为，接收列选择起始信号CSLEN0T、列选择终止信号CSLDIS以及目标存储体组选择信号BG，并对列选择起始信号CSLEN0T以及目标存储体组选择信号BG进行第一逻辑运算，以生成并输出目标列选择起始信号BG_CSLEN。
每一目标存储体组选择信号BG与一存储体组相对应。目标存储体组选择信号BG有效，则表征目标存储体组选择信号BG对应的存储体组被选中进行读取操作或者写入操作。目标存储体组选择信号BG无效，则对应的存储体组未被选中。
第一逻辑运算的主要目的在于，列选择起始信号CSLEN0T与所有目标存储体组相对应（即列选择起始信号发送至每个目标存储体组），对列选择起始信号CSLEN0T采样输出与一目标存储体组相对应的目标列选择起始信号BG_CSLEN。
控制信号产生电路102还基于列选择起始信号CSLEN0T以及目标存储体组选择信号BG，以生成并输出目标列选择窗口信号CSLSLV。
其中，目标列选择窗口信号CSLSLV相对于列选择起始信号CSLEN0T具有第二延迟量，第二延迟量小于或等于第一延迟量，目标列选择窗口信号CSLSLV的有效时长大于等于目标存储体组选择信号BG的有效时长。
需要说明的是，列控制电路响应于读操作命令工作，在接收到连续的读操作命令的情况下，才满足目标列选择窗口信号CSLSLV的有效时长与目标存储体组选择信号BG的有效时长相等；而在非连续的读操作命令的情况下，最后一个读操作命令对应的目标列选择窗口信号CSLSLV的有效时长大于目标存储体组选择信号BG的有效时长。
控制信号产生电路102还对目标列选择窗口信号CSLSLV以及列选择终止信号CSLDIS进行第二逻辑运算，以生成并输出目标列选择终止信号BG_CSLDIS。
第二逻辑运算可以为与运算。
以目标存储体组选择信号BG的有效时长为8T为例，T为一个频率对应的一个时钟周期，则目标列选择窗口信号CSLSLV的有效时长也为8T，且第二延迟量t2小于第一延迟量t1。如此，在所有工作频率下，为保证对应的存储体组的列选通信号能够保证足够的时长（3ns）时，即使需要对列选择终止信号CSLDIS进行不同延迟量t1的延迟处理，也能保证在每一次列选择终止信号CSLDIS由有效变无效之前，相对应的目标列选择窗口信号CSLSLV已经保持为有效状态，保证有效的列选择终止信号CSLDIS均能被有效的目标列选择窗口信号CSLSLV采到，生成有效时长符合需求的目标列选择终止信号BG_CSLDIS，确保对应的存储体组的列选通信号的有效时长，保证读操作或者写操作中数据的正确传输。
图2为本公开实施例提供的列控制电路的另一种功能框图。
参考图2，控制信号产生电路102可以包括多个目标信号产生电路112，每一目标信号产生电路112与一存储体组相对应，每一存储体组与一目标存储体组选择信号相对应。
不同的目标存储体组选择信号标识为BG_A…BG_H。每一目标信号产生电路112接收相对应的一个目标存储体组选择信号，换句话说，每一目标存储体组选择信号被传输至相对应的目标信号产生电路112。
与每一存储体组相对应的每一目标信号产生电路112被配置为，接收列选择起始信号CSLEN0T、列选择终止信号CSDIS以及与存储体组相对应的目标存储体组选择信号BG，并输出与存储体组相对应的目标列选择起始信号、目标列选择窗口信号以及目标列选择终止信号。
其中，接收目标存储体组选择信号BG_A的目标信号产生电路112产生的目标列选择起始信号、目标列选择窗口信号以及目标列选择终止信号依次被标识为BGA_CSLEN、CSLSLV_A以及BGA_CSLDIS。接收目标存储体组选择信号BG_H的目标信号产生电路112产生的目标列选择起始信号、目标列选择窗口信号以及目标列选择终止信号依次被标识为BGH_CSLEN、CSLSLV_H以及BGH_CSLDIS。
图3为本公开实施例提供的目标信号产生电路的一种功能框图，图3中以接收目标存储体组选择信号BG_A的目标信号产生电路为例。参考图3，目标信号产生电路112包括同步电路02、起始信号产生电路12、窗口信号产生电路22以及终止信号产生电路32。
同步电路02被配置为，接收目标存储体组选择信号BG_A以及列选择起始信号CSLEN0T，并响应于列选择起始信号CSLEN0T对目标存储体组选择信号BG_A进行采样，生成并输出目标存储体组同步信号BGAD；其中，在目标存储体组选择信号CSLEN0T处于有效状态，且列选择起始信号CSLEN0T从无效变为有效时，输出处于有效状态的目标存储体组同步信号BGAD，而在目标存储体组选择信号CSLEN0T处于无效状态，且列选择起始信号CSLEN0T从无效变为有效时，输出处于无效状态的目标存储体组同步信号BGAD。
同步电路02的作用包括：理想情况下，目标存储体组选择信号BG_A的有效起始时刻与列选择起始信号CSLEN0T的有效起始时刻对齐，但由于不同信号在各自传输路径上受到的传输延迟不同，可能会造成列选择起始信号CSLEN0T的有效时刻较目标存储体组选择信号BG_A的有效起始时刻晚，即列选择起始信号CSLEN0T相较于目标存储体组选择信号BG_A之间具有小延迟；为了解决这个小延迟，同步电路02可以对接收到的目标存储体组选择信号BG_A进行移位产生目标存储体组同步信号BGAD，目标存储体组同步信号BGAD的有效起始时刻与列选择起始信号CSLEN0T的有效起始时刻同步。
图4为本公开实施例提供的同步电路的一种电路结构示意图。
参考图4，同步电路02可以包括第一D触发器F/L1，第一D触发器F/L1的数据输入端接收目标存储体组选择信号BG_A，时钟端接收列选择起始信号CSLEN0T，正相输出端输出目标存储体组同步信号BGAD。
同步电路02还可以包括第零反相器Inv0，输入端接收目标列选择起始信号CSLEN0T，输出端连接第一D触发器F/L1的反相时钟触发端。
继续参考图3，起始信号产生电路12被配置为，接收目标存储体组同步信号BGAD以及列选择起始信号CSLEN0T并进行与运算，生成并输出目标列选择起始信号BGA_CSLEN。
图5为本公开实施例提供的起始信号产生电路的一种电路结构示意图。参考图5，起始信号产生电路12可以包括第一与非门ANN1以及第一反相器Inv1。
第一与非门ANN1的两个输入端分别接收目标存储体组同步信号BGAD以及列选择起始信号CSLEN0T。第一反相器Inv1的输入端连接第一与非门ANN1的输出端，输出端输出目标列选择起始信号BGA_CSLEN。
继续参考图3，窗口信号产生电路22被配置为，接收目标存储体组同步信号BGAD以及触发信号RD_MID，并基于触发信号RD_MID对目标存储体组同步信号BGAD进行延迟处理，生成并输出目标列选择窗口信号CSLSLV_A；其中，触发信号RD_MID相对于列选择起始信号CSLEN0T具有第三延迟量，第三延迟量等于第二延迟量。
其中，触发信号RD_MID处于有效状态的起始时刻开始，直至下一个触发信号RD_MID的有效状态来到之前，目标列选择窗口信号CSLSLV_A有效。若下一次读/写操作的地址不是当前BG（下一个触发信号RD_MID对应的BG_A处于无效状态）时，目标存储体组同步信号BGAD变为无效电平，在下一个触发信号RD_MID处于有效状态的起始时刻，目标列选择窗口信号CSLSLV_A由有效变为无效。若下一次读/写操作的地址仍是当前BG（下一个触发信号RD_MID对应的BG_A仍保持有效状态）时，目标存储体组同步信号BGAD仍保持有效电平，在下一个触发信号RD_MID处于有效状态的起始时刻，目标列选择窗口信号CSLSLV_A保持有效状态。
在一些例子中，触发信号RD_MID可以与列选择起始信号相关。例如，触发信号RD_MID可以为对列选择起始信号CSLEN0T的延迟信号，即对列选择起始信号CSLEN0T进行延迟得到触发信号RD_MID。在另一些例子中，触发信号RD_MID也可以与读操作命令或者写操作命令有关。例如，对读操作命令进行延迟以产生触发信号RD_MID，或者，对写操作命令进行延迟以产生触发信号RD_MID。图6为本公开实施例提供的窗口信号产生电路的一种电路结构示意图。参考图6，窗口信号产生电路22可以包括第二D触发器F/L2，第二D触发器F/L2的数据输入端接收目标存储体组同步信号，第二D触发器F/L2的时钟端接收触发信号RD_MID，第二D触发器F/L2的正相输出端输出目标列选择窗口信号CSLSLV_A。
第二D触发器F/L2还可以具有反相时钟端，接收反相触发信号RD_MIDB，反相触发信号RD_MIDB的电平相位与触发信号RD_MID的电平相位相反。
继续参考图3，终止信号产生电路32可以被配置为，接收目标列选择窗口信号CSLSLV_A以及列选择终止信号CSLDIS并进行逻辑与运算，生成并输出目标列选择终止信号BGA_CSLDIS。
图7为本公开实施例提供的终止信号产生电路的一种电路结构示意图。参考图7，终止信号产生电路32可以包括第二与非门ANN2以及第二反相器Inv2。
第二与非门ANN2的一输入端接收目标列选择窗口信号CSLSLV_A，另一输入端接收列选择终止信号CSLDIS。
第二反相器Inv2的输入端连接第二与非门ANN4的输出端，输出端输出目标列选择终止信号BGA_CSLDIS。
图8为本公开实施例提供的控制信号产生电路的一种电路结构示意图。
图9为目标信号产生电路的另一种电路结构示意图，可以理解的是，在一些实施例中，也可以不设置图8所示的同步电路，起始信号产生电路12以及窗口信号产生电路22可以接收目标存储体组选择信号BG_A。
在一些实施例中，触发信号RD_MID可以为对列选择起始信号CSLEN0T以第三延迟量进行延迟处理得到。其中，第三延迟量小于或等于第一延迟量，这样，以保证在任意工作频率下，列选择终止信号CSLDIS均能被目标列选择窗口信号CSLSLV_A采样到，即列选择终止信号的有效状态均处于对应的目标列选择窗口信号CSLSLV_A的有效状态对应的时间段内。
具体地，目标列选择窗口信号的有效起始时刻与触发信号RD_MID的有效起始时刻相同，通过合理设置触发信号RD_MID对应的第三延迟量，可以保证列选择终止信号的有效起始时刻始终可以被目标列选择窗口信号采样到。
此外，目标列选择窗口信号的有效时长大于或等于目标存储体组选择信号的有效时长，即目标列选择窗口信号的脉宽大于或等于目标存储体组选择信号的脉宽，如此，使得目标列选择窗口信号具有较大的脉宽，可以保证列选择终止信号的有效结束时刻始终可以被目标列选择窗口信号采样到。
图10为本公开实施例提供的延迟控制电路的一种功能框图。参考图10，延迟控制电路101还可以被配置为，对列选择起始信号CSLEN0T进行延迟处理，生成并输出触发信号RD_MID。
图11和图12为本公开实施例提供的列控制电路中各信号的两种不同时序图。
参考图11和图12，ck表示时钟信号，ck的时钟周期为1T。目标存储体组选择信号BG_A以及BG_H依次有效，且每一目标存储体组选择信号BG_A以及BG_H的有效时长均为第二延迟时间tCCD_S，第二延迟时间tCCD_S可以为8T，列选择起始信号CSLEN0T的时钟周期可以为2T。
图11中，连续出现的两个目标存储体组选择信号分别针对不同的目标存储体组，以目标存储体组选择信号BG_A和BG_H为例，相对应的目标复位信号BGA_RSTB以及目标复位信号BGH_RSTB均与复位信号RSTB相同。
图12中，连续出现的两个目标存储体组选择信号分别针对同一目标存储体组，以连续的两个目标存储体组选择信号均为BG_A为例。如图12所示，由于在下一个列选择起始信号CSLEN0T来临时，下一个目标存储体组选择信号BG_A也来临，这样，在下一个目标存储体组选择信号BG_A来临之前以及来临之后，对应的目标存储体组同步信号BGAD信号一直保持有效状态，下一个触发信号RD_MID采样到的BGAD也为有效状态，即基于前一个目标存储体组选择信号BG_A生成的目标列选择窗口信号CSLSLV_A将保持有效状态。如此，目标列选择窗口信号CSLSLV_A的有效时长大于8T。
其中，第一个列选择起始信号CSLEN0T相较于目标存储体组选择信号BG_A可以存在延迟，第二个列选择起始信号CSLEN0T相较于目标存储体组选择信号BG_H可以存在延迟。
列选择终止信号CSLDIS相较于列选择起始信号CSLEN0T具有第一延迟量t1，触发信号RD_MID相较于列选择起始信号CSLEN0T具有第三延迟量t3，目标列选择窗口信号CSLSLV_A相较于列选择起始信号CSLEN0T具有第二延迟量t2。第二延迟量t2与第三延迟量t3相等。
在一些实施例中，参考图11，第一延迟量t1可调，相应的，第三延迟量t3小于或等于第一延迟量t1的最小值。
在一些例子中，第一延迟量与第二延迟量满足：t2≤tCCD_S-2T，t2≤t1≤t2+tCCD_S-2T，其中，t1为第一延迟量，t2为第二延迟量，2T为列选择起始信号CSLEN0T的有效时长，T为1个时钟周期，tCCD_S为目标存储体组选择信号BG_A的有效时长。
可以根据实际需求，确定第二延迟量t2以及第三延迟量t3。例如，以目标存储体组选择信号BG_A的有效时长为8T且列选择起始信号的脉宽为2T为例，若第一延迟量t1的最小值为6T，则第三延迟量t3将小于或等于6T。若第一延迟量的最大值为11T，为保证列选择终止信号CSLDIS可以被目标列选择窗口信号CSLSLV_A采样到，第三延迟量t3将大于等于（11T+2T）-8T，即第三延迟量t3大于等于5T。
如此，若第一延迟量t1满足：6T≤t1≤11T，且t1可调，则5T≤t3≤6T，相应的，5T≤t2≤6T。
在又一个例子中，若第一延迟量t1的最小值为5T，则第三延迟量t3将小于或等于5T。若第一延迟量的最大值为11T，为保证列选择终止信号CSLDIS可以被目标列选择窗口信号CSLSLV_A采样到，第三延迟量t3将大于等于（11T+2T）-8T，即第三延迟量t3大于等于5T。
如此，若第一延迟量t1满足：5T≤t1≤11T，且t1可调，则t3和t1均为5T。
在再一个例子中，若第一延迟量t1的最小值为7T，则第三延迟量t3将小于或等于7T。若第一延迟量的最大值为10T，为保证列选择终止信号CSLDIS可以被目标列选择窗口信号CSLSLV_A采样到，第三延迟量t3将大于等于（10T+2T）-8T，即第三延迟量t3大于等于4T。
如此，若第一延迟量t1满足：7T≤t1≤11T，且t1可调，则4T≤t3≤7T，相应的，4T≤t2≤7T。
需要说明的是，在一些例子中，第一延迟量也可以为固定值。有关第三延迟量与第一延迟量的关系，也可参考上述描述。例如，第一延迟量为6T时，第三延迟量可以为0T或者1T。第一延迟量为11T时，第三延迟量可以为5T或者6T。
另外，第三延迟量t3可以为固定值。在一些例子中，第三延迟量t3也可调，第二延迟量t2随第三延迟量t3的变化而变化。
图13为本公开实施例提供的列控制电路的又一种功能框图。参考图13，延迟控制电路101还被配置为，接收延迟选择信号tCCDL，并基于延迟选择信号tCCDL，调节第一延迟量。
如图11所示，t1可以为6T、7T、8T、9T、10T或者11T。
在一些例子中，以列选通信号被使能的时间大于等于3ns为前提，第一延迟量t1可以采用表1所示的对应关系来确定。
表1
参考表1，工作频率越大，tCK越小。第一延迟时间tCCD_L的时钟周期数、工作频率、第一延迟量t1相较于tCK的倍数以及第一延迟量t1具有如表1所示的对应关系。
可以根据表1的关系，具有固定时间（以5ns为例）的第一延迟时间tCCD_L的时钟周期数随着工作频率的变化而变化（这是由于，第一延迟时间tCCD_L等于时钟周期数乘以tCK，而tCK随工作频率变大而减小），即可以用第一延迟时间tCCD_L的时钟周期数指示工作频率以确定延迟选择信号tCCDL的数值，并根据延迟选择信号tCCDL的数值选择在不同工作频率下第一延迟量t1的具体值。
其中，表1中，第一延迟时间tCCD_L的时钟周期数为8-16之间的任意自然数，第一延迟时间tCCD_L的时钟周期数的值确定，延迟选择信号tCCDL的值也随之确定，则对应选择的第一延迟量也为确定的。
表1中第一延迟时间tCCD_L的时钟周期数与延迟选择信号tCCDL的数值之间的对应关系，可以通过译码器来实现，即第一延迟时间tCCD_L的时钟周期数作为译码器的输入，延迟选择信号tCCDL的数值作为译码器的输出。
表1中的延迟选择信号tCCDL的数值，与下述p位控制码构成的二进制数值有关，延迟选择信号tCCDL的数值确定时，p位控制码中每一位控制码的数值也为确定的。当延迟选择信号tCCDL的数值确定时，下述的p位控制码tCCDL8-tCCDL16中仅有1比特控制码为1，其余控制码均为0。
图14为本公开实施例提供的延迟控制电路的一种功能框图。参考图13和图14，延迟控制电路101可以包括延迟电路11以及选通电路21。
延迟电路11具有输入节点Din以及N个输出节点Dout1-DoutN，N个输出节点分别被标识为Dout1、Dout2……DoutN-1以及DoutN。延迟电路11被配置为，经由输入节点Din接收列选择起始信号CSLEN0T，并经由N个输出节点Dout1-DoutN输出N个延迟信号DL；其中，N个输出节点Dout1-DoutN包括按照自然数递增顺序排布的第1输出节点至第N输出节点，且第1输出节点至第N输出节点各自输出的N个延迟信号DL相对于列选择起始信号CSLEN0T的延迟量依次递增，N为大于等于2的自然数。
其中，各延迟信号DL相较于列选择起始信号CSLEN0T的延迟量可以依次为1T、2T、3T、4T、5T、6T、7T、8T、9T、10T、11T。其中，N个延迟信号DL可以分别为CSLEN1T、CSLEN2T、CSLEN3T…CSLENnT…CSLENNT，CSLENnT指的是相对于列选择起始信号CSLEN0T的延迟量为nT，n为小于等于N的正整数。其中输出节点Doutn输出的延迟信号DL相较于列选择起始信号CSLEN0T的延迟量的延迟量为nT。
图15为本公开实施例提供的延迟电路的一种电路结构示意图。结合参考图14以及图15，延迟电路11可以包括N个级联的第三D触发器H/L3，处于第一级的第三D触发器H/L3的数据输入端作为输入节点Din，前一级的第三D触发器H/L3的反相输出端连接后一级的第三D触发器H/L3的数据输入端。
处于奇数位置的第三D触发器H/L3的时钟端均接收时钟信号PCLKB，处于偶数位置的第三D触发器H/L3的时钟端均接收反相时钟信号PCLKD，反相时钟信号PCLKD与时钟信号PCLKB互为反相信号，N个第三D触发器H/L1的反相输出端作为N个输出节点Dout1-DoutN。
具体地，第一级的第三D触发器H/L3的反相输出端作为输出节点Dout1，第二级的第三D触发器H/L3的反相输出端作为输出节点Dout2，依次类推，第N级的第三D触发器H/L3的反相输出端作为输出节点DoutN。
相应的，处于奇数位置的第三D触发器H/L3的反相输出端输出的延迟信号与列选择起始信号CSLEN0T的有效电平相反，处于偶数位置的第三D触发器H/L3的反相输出端输出的延迟信号与列选择起始信号CSLEN0T的有效电平相同。
其中，延迟信号CSLEN1T、CSLEN3T、CSLEN5T…的有效电平与列选择起始信号CSLEN0T的有效电平相反；延迟信号CSLEN2T、CSLEN4T、CSLEN6T…的有效电平与列选择起始信号CSLEN0T的有效电平相同。
在一些实施例中，延迟电路11还可以被配置为，响应于读操作命令，生成列选择起始信号CSLEN0T，并向输入节点Din提供列选择起始信号CSLEN0T。
可以理解的是，延迟电路11也可以被配置为，响应于写操作命令，生成列选择起始信号CSLEN0T，并向输入节点Din提供列选择起始信号CSLEN0T。
若针对存储体组进行的操作为读操作，则列选择起始信号CSLEN0T基于读操作命令生成。若针对存储体组进行的操作为写操作，则列选择起始信号CSLEN0T基于写操作命令生成。
图16为本公开实施例提供的延迟电路的一种电路结构示意图。参考图16，延迟电路11可以包括偶数个级联的第四D触发器H/L4。
处于第一级的第四D触发器H/L4的数据输入端接收读操作命令READ或者写操作命令，前一级的第四D触发器H/L4的反相输出端连接后一级的第四D触发器H/L4的数据输入端。
处于奇数位置的第四D触发器H/L4的时钟端均接收时钟信号PCLKB，处于偶数位置的第四D触发器H/L4的时钟端均接收反相时钟信号PCLKD，反相时钟信号PCLKD为时钟信号PCLKB的反相信号，且最后一级的第四D触发器的反相输出端连接输入节点Din并输出列选择起始信号CSLEN0T。
需要说明的是，图16中示意出了2个第四D触发器H/L4，实际上延迟电路11可以具有4个或者6个等任意偶数个第四D触发器H/L4。
继续参考图14，选通电路21连接m个输出节点，具有选通输出端O，被配置为，响应于延迟选择信号tCCDL，选通m个输出节点中的一个与选通输出端O之间的传输路径，以经由选通输出端O输出列选择终止信号CSLDIS，m为小于等于N的自然数。
图17和图18为本公开实施例提供的选通电路的两种不同功能框图。
参考图17，选通电路21可以包括一个选通单元201，选通单元201连接m个输出节点中对应且相邻的两个输出节点；每一选通单元201被配置为，响应于延迟选择信号tCCDL，选通两个输出节点中的一个与选通单元201的输出端n1之间的传输路径。其中，相邻的两个输出节点分别标识为Doutx、Doutx+1，2＜x+1小于等于N，x为正整数。
选通单元201的输出端n1与选通输出端O可以直接连接。
另外，可以理解的是，在一些例子中，相邻的两个输出节点输出的延迟信号的有效电平相反，两个输出节点分别定义为第一输出节点和第二输出节点，第一输出节点输出的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相同，第二输出节点输出的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相反，则第一输出节点被选通时第一输出节点与输出端O直接连接，而第二输出节点被选通时第二输出节点与输出端O之间经由反相器连接，该反相器可以对第二输出节点输出的延迟信号的有效电平进行翻转。
参考图18，选通电路21可以包括两个或两个以上的选通单元201，且不同选通单元201连接的输出节点不同。
选通电路21还包括或门202，或门202的输入端连接每一选通单元201的输出端n1，或门202的输出端作为选通输出端O。其中，另一第一选通单元201连接的相邻的两个输出节点分别标识为Douty、Douty+1。2＜y+1≤N，x、x+1、y以及y+1彼此各不相同。
图19为本公开实施例中任一选通单元的一种电路结构示意图。参考图19，延迟选择信号tCCDL包括p位控制码，每一选通单元201接收对应且相邻的三个控制码，p为大于等于3的自然数，且相邻的两个输出节点输出的延迟信号的有效电平相反。每位控制码可以为0或者1。
延迟选择信号可以为二进制信号，p位中的位数指的是二进制的位数。控制码的值为0或者1。
参考图19，每一选通单元201可以包括第三与非门ANN3、第三反相器Inv3、第一与门AND1、第二与门AND2以及第四与非门ANN4。
第三与非门ANN3的两个输入端分别接收三个控制码中对应的一个的反相信号，第三与非门ANN3接收的控制码的反相信号分别标识为tCCDL1B和tCCDL2B。tCCDL1B为控制码tCCDL1的反相信号，tCCDL2B为控制码tCCDL2的反相信号。图19中还示意了tCCDL1、tCCDL1B、tCCDL2、tCCDL2B之间的关系，控制码经由第零反相器Inv0反相后输出相应的反相信号。
第三反相器Inv3的输入端连接一输出节点Doutx。
第一与门AND1的两个输入端分别连接第三与非门ANN3的输出端以及第三反相器Inv3的输出端。
第一与门AND1可以包括第一子与非门41以及第一子反相器42。
第一子与非门41的两个输入端作为第一与门AND1的两个输入端，第一子与非门41的输出端连接第一子反相器42的输入端，第一子反相器42的输出端作为第一与门AND1的输出端。
第二与门AND2的一输入端接收三个控制码中的其余一个，另一输入端连接另一输出节点no。第二与门AND2接收的控制码标识为tCCDL3。
第二与门AND2可以包括第二子与非门43以及第二子反相器44。
第二子与非门43的两个输入端作为第二与门AND2的两个输入端，第二子与非门43的输出端连接第二子反相器44的输入端，第二子反相器44的输出端作为第二与门AND2的输出端。
第四与非门ANN4的输入端连接第一与门AND1的输出端以及第二与门AND2的输出端，第四与非门ANN4的输出端作为选通单元201的输出端n1。
需要说明的是，有关选通单元201的具体电路中，可以满足如下的逻辑要求：
对于提供的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相同的输出节点，这一输出节点经由反相器连接至相应的与门，与门可以为第一与门AND1或者第二与门AND2中的一者。对于提供的延迟信号的有效电平与列选择起始信号CSLEN0T的有效电平相反的输出节点，这一输出节点则直接连接至相应的与门，与门可以为第一与门AND1或者第二与门AND2中的一者。
图20为本公开实施例提供的选通电路的一种电路结构示意图。
参考图20，选通电路21包括三个选通单元201。
需要说明的是，图20仅是实现相较于列选择起始信号CSLEN0T具有6T-11T延迟范围的选通电路的一种具体实施方式，本公开实施例并不对选通电路的具体电路结构做限制，其它可实现相较于列选择起始信号CSLEN0T具有6T-11T延迟的具体电路结构也可以作为选通电路。此外，对于不同延迟范围，对应的选通电路的具体电路结构也可以不同。
其中，一个选通单元201接收的延迟信号为CSLEN6T和CSLEN7T，第三与非门ANN3接收的两个控制码的反相信号分别标识为tCCDL8B和tCCDL9B，第二与门AND2接收的控制码标识为tCCDL10。其中，以tCCDL8B和tCCDL8为例，tCCDL8B对应为控制码tCCDL8的反相信号，控制码与对应的反相信号中的一者为0另一者则为1，为避免赘述，tCCDL9B、tCCDL12B、tCCDL13B、tCCDL15B和tCCDL16B可参考tCCDL_8B的说明，后续将不再细述。
如前述分析可知，接收CSLEN6T的输出节点Dout6经由第三反相器Inv3连接至第一与门AND1，接收CSLEN7T的输出节点Dout7直接连接至第二与门AND2。
另一第一选通单元201接收的延迟信号为CSLEN8T和CSLEN9T，第三与非门ANN3接收的两个控制码的反相信号分别标识为tCCDL12B和tCCDL13B，第二与门AND2接收的控制码标识为tCCDL11。
如前述分析可知，接收CSLEN8T的输出节点Dout8经由第三反相器Inv3连接至第二与门AND2，接收CSLEN9T的输出节点Dout9直接连接至第一与门AND1。
又一第一选通单元201接收的延迟信号为CSLEN10T和CSLEN11T，第三与非门ANN3接收的两个控制码的反相信号分别标识为tCCDL15B和tCCDL16B，第二与门AND2接收的控制码标识为tCCDL14。
如前述分析可知，接收CSLEN10T的输出节点Dout10经由第三反相器Inv3连接至第二与门AND2，接收CSLEN11T的输出节点Dout11直接连接至第一与门AND1。
参考图20，延迟控制电路101可以生成如表2所示的几组列选择终止信号CSLDIS，t1即为第一延迟量：
表2
不难发现，表2与表1是相对应的。例如，CSLDIS为CSLEN6T时，即第一延迟量t1相较于tCK的倍数为6，如表1和表2所示，tCCDL8为1或者tCCDL9为1均可，可以设置第一延迟时间tCCD_L相较于tCK的倍数/时钟周期数为8时tCCDL8为1，设置第一延迟时间tCCD_L相较于tCK的倍数/时钟周期数为9时tCCDL9为1。CSLDIS为CSLEN7T时第一延迟量t1相较于tCK的倍数为7，如表1和表2所示，tCCDL10为1。
图21为本公开实施例提供的延迟控制电路的一种结构示意图，参考图21，延迟控制电路还可以包括第三子反相器51以及第四子反相器52。第三子反相器51的输入端连接一输出节点，输出端连接第四子反相器52的输入端，第四子反相器52的输出端输出触发信号RD_MID。
图21中，以第三子反相器51接收的延迟信号为CSLEN6T为例，相应的，触发信号RD_MID相较于列选择起始信号CSLEN0T的延迟量为6T。
在另一些例子中，第三子反相器51接收的延迟信号也可以为CSLEN1T、CSLEN2T、CSLEN3T……CSLEN11T中的任一者，只要第三延迟量与第一延迟量满足前述的限定即可。
此外，触发信号RD_MID也可以采用触发电路生成，触发电路可以为如前述图14至图20所示类似结构的选通电路。其中，触发电路基于触发延迟选择信号，从延迟电路11的多个输出节点中选择一个输出节点输出的延迟信号作为触发信号RD_MID。
在一些例子中，触发延迟选择信号可以与延迟选择信号相同，只要生成的触发信号RD_MID满足前述的关于点延迟量t3与第一延迟量t1之间的限定即可。
可以理解的是，本公开实施例并不对延迟控制电路的电路做具体限定，延迟控制电路只要能实现从多个延迟信号中选择一个输出作为列选择终止信号，均可应用于本公开实施例中。
相应的，本公开实施例还提供一种存储装置，可包括上述实施例提供的列控制电路。以下将对本公开实施例提供的存储装置进行说明需要说明的是，上述实施例的内容同样适用于存储装置的实施例中。
图22为本公开实施例提供的存储装置的一种结构示意图，图23为存储体组BankGroupA内的一存储单元阵列的结构示意图。
参考图22及图23，存储装置包括列控制电路300和多个存储体组，每一存储体组包括多个存储单元阵列，每一存储单元阵列包括多个存储单元，每一存储单元阵列与多个列选择开关管221连接。
存储装置可以为随机存取存储装置（RAM）、只读存储装置（ROM）、晶态随机存储装置（SRAM）、动态随机存储装置（DRAM）、同步动态随机存取存储装置（SDRAM）、电阻式随机存取存储装置（RRAM）、双倍速率存储装置（DDR）、低功率双倍数据速率存储装置（LPDDR）、相变存储装置（PCM）或者快闪存储装置。
不同的存储体组分别标识为BankGroupA、BankGroupB……BankGroupH。列控制电路300接收列选择起始信号CSLEN0T以及目标存储体组选择信号BG，生成目标列选择起始信号BG_CSLEN和目标列选择终止信号BG_CSLDIS，且还生成目标列选择窗口信号CSLSLV。
图22中，针对存储体组BankGroupA，目标列选择起始信号和目标列选择终止信号分别为BGA_CSLEN和BGA_CSLDIS。针对存储体组BankGroupB，目标列选择起始信号和目标列选择终止信号分别为BGB_CSLEN和BGB_CSLDIS。针对存储体组BankGroupH，目标列选择起始信号和目标列选择终止信号分别为BGH_CSLEN和BGH_CSLDIS。
需要说明的是，图22中虽然标识了不同存储体组对应的的目标列选择起始信号和目标列选择终止信号，但实际上，在同一时刻可以仅选择一个存储体组作为目标存储体组，即可以仅生成针对一个存储体组的目标列选择起始信号和目标列选择终止信号，不会产生目标存储体组以外的其余存储体组相对应的目标列选择起始信号和目标列选择终止信号，或者说，目标存储体组以外的其余存储体组相对应的目标列选择起始信号和目标列选择终止信号均无效。
每一个存储体组均可以包括多个存储体（BANK），每个存储体均包括至少一个存储单元阵列。
参考图23，存储体组BankGroupA的一存储体中一存储单元阵列标识为A0。部分数量的列选择开关管221受同一列选择信号控制，即部分数量的列选择开关管221的栅极与同一列选择线CSL连接，该列选择线CSL用于向部分数量的列选择开关管221传输列选择信号。也就是说，多个列选择开关管221经由同一列选择线CSL接收同一列选择信号，在一个列选择信号有效时，接收该列选择信号的列选择线CSL被选中，使得连接该列选择线CSL的列选择开关管221开启。
存储单元阵列A0具有多条位线BL，且每条位线BL与感测放大器211连接，且每条位线BL还经由列选择开关管221与本地数据线LIO连接，列选择线CSL与每一列选择开关管221的栅极连接。若列选择开关管221打开，则位线BL与本地数据线LIO之间的传输路径导通，以实现数据在位线BL与本地数据线LIO之间的传输，且本地数据线LIO与读写电路连接，以通过读写电路实现本地数据线LIO与全局数据线之间的数据传输。
其中，在一些例子中，按照存储单元阵列A0的所有位线BL排布位置，处于奇数位的位线BL可以经由列选择开关管221与一本地数据线LIO连接，处于偶数位的位线可以经由列选择开关管221与另一本地数据线LIO连接，其中，每一感测放大器阵列均包括多个感测放大器211。如此，在列选择线CSL被选中即该列选择线CSL接收的列选择信号有效时，与两个本地数据线LIO连接的列选择开关管221均开启，从而导通存储单元阵列A0的位线BL与相应的本地数据线LIO之间的传输路径。
在一个例子中，列选择开关管221可以为NMOS管，若列选择线CSL传输的列选择信号有效即为1，则对应列的列选择开关管221均开启。
以对存储体组执行的操作为读操作为例，读命令中包含存储体组选择信号（或称为BG地址）、存储体选择信号（或称为BA地址）以及列地址信号，其中列地址信号发送至每个存储体，存储体选择信号用于定义目标存储体的位置。以目标存储体组为BankGroupA且目标存储体为BANK1为例，列控制电路300生成与目标存储体组选择信号BG_A相对应的目标列选择起始信号BGA_CLSEN以及目标列选择终止信号BGA_CSLDIS，而其余存储体组对应的目标列选择起始信号和目标列选择终止信号均无效。
存储装置还可以包括列译码电路301。列译码电路301基于目标列选择起始信号BGA_CLSEN、目标列选择终止信号BGA_CSLDIS以及存储体选择信号BA1，生成与目标存储体相对应的内部目标列选择起始信号以及内部目标列选择终止信号。其中，存储体选择信号BA1表征BANK1为目标存储体。
列译码电路301还基于接收列地址信号ADDR、内部目标列选择起始信号以及内部目标列选择终止信号，生成并输出列选择信号，该列选择信号由列译码电路301提供给列选择线CSL。
列选择开关管221响应于相应的内部目标列选择起始信号开启，响应于相应的内部目标列选择终止信号关闭。具体地，在内部目标列选择起始信号有效时，列选择信号开始有效，列选择开关管221开启，当内部目标列选择终止信号有效时，列选择信号由有效变为无效，列选择开关管221关闭。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (19)

1.一种列控制电路，其特征在于，包括：
延迟控制电路，被配置为，接收列选择起始信号并对所述列选择起始信号进行延迟处理，生成并输出列选择终止信号，其中，所述列选择终止信号相对于所述列选择起始信号具有第一延迟量；
控制信号产生电路，连接所述延迟控制电路，被配置为，接收所述列选择起始信号、所述列选择终止信号以及目标存储体组选择信号，并对所述列选择起始信号以及所述目标存储体组选择信号进行第一逻辑运算，以生成并输出目标列选择起始信号；基于所述列选择起始信号以及目标存储体组选择信号，以生成并输出目标列选择窗口信号，以及，对所述目标列选择窗口信号以及所述列选择终止信号进行第二逻辑运算，以生成并输出目标列选择终止信号；
其中，所述目标列选择窗口信号相对于所述列选择起始信号具有第二延迟量，所述第二延迟量小于或等于所述第一延迟量，所述目标列选择窗口信号的有效时长大于或等于所述目标存储体组选择信号的有效时长。
2.根据权利要求1所述的列控制电路，其特征在于，所述控制信号产生电路包括：
多个目标信号产生电路，每一所述目标信号产生电路与一存储体组相对应，每一所述存储体组与一所述目标存储体组选择信号相对应；与每一所述存储体组相对应的每一所述目标信号产生电路被配置为，
接收所述列选择起始信号、所述列选择终止信号以及与所述存储体组相对应的所述目标存储体组选择信号，并输出与所述存储体组相对应的所述目标列选择起始信号、所述目标列选择窗口信号以及所述目标列选择终止信号。
3.根据权利要求2所述的列控制电路，其特征在于，每一所述目标信号产生电路包括：
同步电路，被配置为，接收所述目标存储体组选择信号以及所述列选择起始信号，并响应于所述列选择起始信号对所述目标存储体组选择信号进行采样，生成并输出目标存储体组同步信号；其中，在所述目标存储体组选择信号处于有效状态，且所述列选择起始信号从无效变为有效时，输出处于有效状态的所述目标存储体组同步信号，而在所述目标存储体组选择信号处于无效状态，且所述列选择起始信号从无效变为有效时，输出处于无效状态的所述目标存储体组同步信号；
起始信号产生电路，被配置为，接收所述目标存储体组选择信号以及所述列选择起始信号并进行与运算，生成并输出所述目标列选择起始信号；
窗口信号产生电路，被配置为，接收所述目标存储体组同步信号以及触发信号，并基于所述触发信号对所述目标存储体组同步信号进行延迟处理，生成并输出所述目标列选择窗口信号；其中，所述触发信号相对于所述列选择起始信号具有第三延迟量，所述第三延迟量等于所述第二延迟量，所述触发信号处于有效状态的起始时刻开始，直至下一个触发信号的有效状态来到之前，所述目标列选择窗口信号有效；
终止信号产生电路，被配置为，接收所述目标列选择窗口信号以及所述列选择终止信号并进行逻辑与运算，生成并输出所述目标列选择终止信号。
4.根据权利要求3所述的列控制电路，其特征在于，所述同步电路包括：
第一D触发器，所述第一D触发器的数据输入端接收所述目标存储体组选择信号，时钟端接收所述列选择起始信号，正相输出端输出所述目标存储体组同步信号。
5.根据权利要求3所述的列控制电路，其特征在于，所述起始信号产生电路包括：
第一与非门，两个输入端分别接收所述目标存储体组同步信号以及所述列选择起始信号；
第一反相器，输入端连接所述第一与非门的输出端，输出端输出所述目标列选择起始信号。
6.根据权利要求3所述的列控制电路，其特征在于，所述窗口信号产生电路包括：
第二D触发器，所述第二D触发器的数据输入端接收所述目标存储体组同步信号，所述第二D触发器的时钟端接收所述触发信号，所述第二D触发器的正相输出端输出所述目标列选择窗口信号。
7.根据权利要求3所述的列控制电路，其特征在于，所述终止信号产生电路包括：
第二与非门，一输入端接收所述目标列选择窗口信号，另一输入端接收所述列选择终止信号；
第二反相器，输入端连接所述第二与非门的输出端，输出端输出所述目标列选择终止信号。
8.根据权利要求3所述的列控制电路，其特征在于，所述触发信号为所述列选择起始信号的延迟信号；其中，所述第一延迟量和第三延迟量可调，且所述第三延迟量小于或等于所述第一延迟量的最小值。
9.根据权利要求8所述的列控制电路，其特征在于，所述延迟控制电路还被配置为，对所述列选择起始信号进行延迟处理，生成并输出所述触发信号。
10.根据权利要求1所述的列控制电路，其特征在于，所述第一延迟量与所述第二延迟量满足：t2≤tCCD_S-2T，t2≤t1≤t2+tCCD_S-2T，其中，t1为所述第一延迟量，t2为所述第二延迟量，2T为所述列选择起始信号的有效时长，T为1个时钟周期，tCCD_S为所述目标存储体组选择信号的有效时长。
11.根据权利要求1所述的列控制电路，其特征在于，所述延迟控制电路还被配置为，接收延迟选择信号，并基于所述延迟选择信号，调节所述第一延迟量。
12.根据权利要求11所述的列控制电路，其特征在于，所述延迟控制电路包括：
延迟电路，具有输入节点以及N个输出节点，被配置为，经由所述输入节点接收所述列选择起始信号，并经由N个所述输出节点输出N个延迟信号；其中，N个所述输出节点包括按照自然数递增顺序排布的第1输出节点至第N输出节点，且所述第1输出节点至所述第N输出节点各自输出的N个所述延迟信号相对于所述列选择起始信号的延迟量依次递增，N为大于等于2的自然数；
选通电路，连接m个所述输出节点，具有选通输出端，被配置为，响应于所述延迟选择信号，选通m个所述输出节点中的一个与所述选通输出端之间的传输路径，以经由所述选通输出端输出所述列选择终止信号，m为小于等于N的自然数。
13.根据权利要求12所述的列控制电路，其特征在于，所述延迟电路包括：
N个级联的第三D触发器，处于第一级的所述第三D触发器的数据输入端作为所述输入节点，前一级的所述第三D触发器的反相输出端连接后一级的所述第三D触发器的数据输入端；
处于奇数位置的所述第三D触发器的时钟端均接收时钟信号，处于偶数位置的所述第三D触发器的时钟端均接收反相时钟信号，所述反相时钟信号与所述时钟信号互为反相信号，N个所述第三D触发器的反相输出端作为N个所述输出节点。
14.根据权利要求12所述的列控制电路，其特征在于，所述延迟电路还被配置为，响应于读操作命令，生成所述列选择起始信号，并向所述输入节点提供所述列选择起始信号。
15.根据权利要求14所述的列控制电路，其特征在于，所述延迟电路包括：
偶数个级联的第四D触发器，处于第一级的所述第四D触发器的数据输入端接收所述读操作命令，前一级的所述第四D触发器的反相输出端连接后一级的所述第四D触发器的数据输入端；
处于奇数位置的所述第四D触发器的时钟端均接收时钟信号，处于偶数位置的所述第四D触发器的时钟端均接收反相时钟信号，所述反相时钟信号为所述时钟信号的反相信号，且最后一级的所述第四D触发器的反相输出端连接所述输入节点并输出所述列选择起始信号。
16.根据权利要求12所述的列控制电路，其特征在于，所述选通电路包括：
至少一个选通单元，所述选通单元连接m个所述输出节点中对应且相邻的两个所述输出节点；每一所述选通单元被配置为，
响应于所述延迟选择信号，选通两个所述输出节点中的一个与所述选通单元的输出端之间的传输路径。
17.根据权利要求16所述的列控制电路，其特征在于，所述延迟选择信号包括p位控制码，每一所述选通单元接收对应且相邻的三个所述控制码，p为大于等于3的自然数，且相邻的两个所述输出节点输出的所述延迟信号的有效电平相反；每一所述选通单元包括：
第三与非门，所述第三与非门的两个输入端分别接收三个所述控制码中对应的一个的反相信号；
第三反相器，所述第三反相器的输入端连接一所述输出节点；
第一与门，所述第一与门的两个输入端分别连接所述第三与非门的输出端以及所述第三反相器的输出端；
第二与门，所述第二与门的一输入端接收三个所述控制码中的其余一个，另一输入端连接另一所述输出节点；
第四与非门，所述第四与非门的输入端连接所述第一与门的输出端以及所述第二与门的输出端，所述第四与非门的输出端作为所述选通单元的输出端。
18.根据权利要求16所述的列控制电路，其特征在于，所述选通电路包括至少两个所述选通单元，且不同所述选通单元连接的所述输出节点不同；所述选通电路还包括：
或门，所述或门的输入端连接每一所述选通单元的输出端，所述或门的输出端作为所述选通输出端。
19.一种存储装置，其特征在于，包括：
多个存储体组，每一所述存储体组包括多个存储单元阵列，每一所述存储单元阵列包括多个存储单元，每一所述存储单元阵列与多个列选择开关管连接；
如权利要求1-18任一项所述的列控制电路，所述列选择开关管响应于对应的所述目标列选择起始信号开启，响应于所述目标列选择终止信号关闭。
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