CN115565577A - 一种信号生成电路、方法及半导体存储器 - Google Patents

一种信号生成电路、方法及半导体存储器 Download PDF

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CN115565577A CN202110750417.XA CN202110750417A CN115565577A CN 115565577 A CN115565577 A CN 115565577A CN 202110750417 A CN202110750417 A CN 202110750417A CN 115565577 A CN115565577 A CN 115565577A
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Abstract

本申请实施例公开了一种信号生成电路、方法及半导体存储器，所述信号生成电路包括：时钟模块，用于接收外部时钟信号，生成内部时钟信号；控制模块，用于根据外部时钟信号的频率生成控制信号；生成模块，分别与所述时钟模块和所述控制模块连接，用于接收所述内部时钟信号、所述控制信号和标志信号，并生成目标信号；当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平；所述生成模块还用于根据所述内部时钟信号和所述控制信号确定所述目标时长。

Description

一种信号生成电路、方法及半导体存储器
技术领域
本申请涉及半导体技术领域，尤其涉及一种信号生成电路、方法及半导体存储器。
背景技术
半导体存储器可包括易失性存储器(诸如，动态随机存取存储器或静态随机存取存储器)和非易失性存储器(诸如，闪存、相变存储器、铁电存储器、磁存储器或电阻式存储器)。通常，易失性存储器支持高速随机存取，并且经常用作计算系统(诸如，个人计算机、服务器或工作站)的主存储器。
在半导体存储器的制造过程中，由于在同一块晶圆上的位置差别，或者不同批次的晶圆之间，其场效应管的参数的差异，使得制造出来的半导体存储器具有不同的工艺角(process corner)。因此半导体存储器内部由环形振荡器产生的时钟信号会随工艺变化的而发生变化，受该时钟信号控制的信号也会随着工艺而产生变化，导致在不同工艺角下，不同半导体存储器内受该时钟信号控制的信号会和预期值有一定的误差，甚至会超出标准要求。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种信号生成电路、方法及半导体存储器。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种信号生成电路，所述电路包括：
时钟模块，用于接收外部时钟信号，生成内部时钟信号；
控制模块，用于根据外部时钟信号的频率生成控制信号；
生成模块，分别与所述时钟模块和所述控制模块连接，用于接收所述内部时钟信号、所述控制信号和标志信号，并生成目标信号；当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平；所述生成模块还用于根据所述内部时钟信号和所述控制信号确定所述目标时长。
在一种可选的实施方式中，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为低电平，所述第四电平为高电平。
在一种可选的实施方式中，所述生成模块包括计数器；当所述标志信号由所述第一电平变为所述第二电平时，所述计数器开始对所述内部时钟信号进行计数，当计数值达到所述控制信号表征的目标值后，控制所述目标信号从所述第四电平变为所述第三电平。
在一种可选的实施方式中，所述外部时钟信号的频率不随温度和工艺的变化而变化。
在一种可选的实施方式中，所述标志信号为校验标志信号，所述校验标志信号用于表征奇偶校验错误或冗余校验错误。
在一种可选的实施方式中，所述时钟模块具体用于基于所述标志信号来屏蔽所述外部时钟信号，以生成所述内部时钟信号。
在一种可选的实施方式中，所述时钟模块包括逻辑与门；
所述逻辑与门用于接收所述标志信号和所述外部时钟信号，以生成所述内部时钟信号。
在一种可选的实施方式中，所述控制信号表征的目标值随所述外部时钟信号的频率的增加而增加。
在一种可选的实施方式中，所述控制模块包括模式寄存器和运算器；其中，
所述模式寄存器用于存储相邻列地址选通信号之间的延迟tCCD，并输出第一编码以表征所述相邻列地址选通信号之间的延迟tCCD；
所述运算器用于接收所述第一编码，并将所述第一编码乘以系数后作为所述控制信号输出。
第二方面，本申请实施例提供一种信号生成方法，所述方法包括：
通过时钟模块接收外部时钟信号，生成内部时钟信号，并将所述内部时钟信号输出至生成模块；
通过控制模块根据外部时钟信号的频率生成控制信号，并将所述控制信号输出至所述生成模块；
所述生成模块接收所述内部时钟信号、所述控制信号和标志信号，并生成目标信号；当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平；所述目标时长由所述生成模块根据所述内部时钟信号和所述控制信号确定。
在一种可选的实施方式中，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为低电平，所述第四电平为高电平。
在一种可选的实施方式中，所述当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平，包括：
当所述标志信号由所述第一电平变为所述第二电平时，通过计数器对所述内部时钟信号进行计数，当计数值达到所述控制信号表征的目标值后，所述计数器控制所述目标信号从所述第四电平变为所述第三电平。
在一种可选的实施方式中，所述外部时钟信号的频率不随温度和工艺的变化而变化。
在一种可选的实施方式中，所述标志信号为校验标志信号，所述校验标志信号用于表征奇偶校验错误或冗余校验错误。
在一种可选的实施方式中，所述通过时钟模块接收外部时钟信号，生成内部时钟信号，包括：
所述时钟模块基于所述标志信号来屏蔽所述外部时钟信号，以生成所述内部时钟信号。
在一种可选的实施方式中，所述通过时钟模块接收外部时钟信号，生成内部时钟信号，包括：
逻辑与门接收所述标志信号和所述外部时钟信号，以生成所述内部时钟信号。
在一种可选的实施方式中，所述控制信号表征的目标值随所述外部时钟信号的频率的增加而增加。
在一种可选的实施方式中，所述通过控制模块根据外部时钟信号的频率生成控制信号，包括：
通过模式寄存器输出第一编码以表征相邻列地址选通信号之间的延迟tCCD；所述模式寄存器存储有所述相邻列地址选通信号之间的延迟tCCD；
运算器接收所述第一编码，并将所述第一编码乘以系数后作为所述控制信号输出。
第三方面，本申请实施例提供一种半导体存储器，包括如第一方面任一项所述的信号生成电路。
在一种可选的实施方式中，所述半导体存储器为动态随机存取存储器DRAM芯片。
在一种可选的实施方式中，所述动态随机存取存储器DRAM芯片的内存符合DDR4内存规格。
在本申请所提供的技术方案中，在信号生成电路中配置一时钟模块，该时钟模块接收外部时钟信号，生成内部时钟信号；一控制模块，该控制模块可以根据外部时钟信号的频率来生成控制信号。一方面，本申请实施例中通过外部时钟信号生成内部时钟信号，从而使得内部时钟信号不受芯片制造工艺的影响；另一方面，可以确保控制信号与外部时钟信号的频率变化趋势相关联，而使得生成模块最终生成的目标信号不会受限于内部时钟信号频率的影响；并且通过所述内部时钟信号和所述控制信号确定目标信号维持在所述第四电平的目标时长，从而控制目标信号的脉冲宽度。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
图1为常见的DDR4芯片的奇偶校验警报电路；
图2为不同工艺下ALERT信号的脉冲宽度偏差；
图3为本申请实施例提供的一种信号生成电路的结构示意图；
图4为本申请实施例提供的tCCDL的参数表；
图5A为本申请实施例提供的内部时钟信号的周期随频率的变化趋势图；
图5B为本申请实施例提供的目标时长随频率的变化趋势图；
图6为不同工艺下ALERT信号的脉冲宽度示意图；
图7为本申请实施例提供的一种信号生成方法的实现流程示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
此外，附图仅为本申请的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
附图中所示的流程图仅是示例性说明，不是必须包括所有的步骤。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在DDR4芯片的SPEC(Specification，标准规范)中，命令/地址总线奇偶校验警报系统(C/A Parity Alert)输出的ALERT信号的脉冲宽度(pulse width)tPAR_ALERT_PW规定在60ns到120ns之间。图1为常见的DDR4芯片的奇偶校验警报电路，在该电路设计中，在奇偶校验出现错误之后，会输出一个PAR_Error_Flag信号，来使能环形振荡器，从而使得环形振荡器产生一个固定周期为T＇的时钟信号CLK。然后根据tPAR_ALERT_PW的SPEC要求，来决定计数器(counter)的级数N＇。通过这样的电路设计，奇偶校验警报电路在接收到PAR_Error_Flag信号的时候输出逻辑1，然后在计数器的计数结束之后输出逻辑0，最终结果就是输出的ALERT信号的脉冲宽度tPAR_ALERT_PW＝T＇×N＇，T＇为环形振荡器产生的时钟信号的周期，N＇为计数器的级数。
然而，该电路设计输出的ALERT信号的脉冲宽度虽然不随芯片工作频率的变化而变化，但是会随着工艺(process)的变化而变化。在半导体器件的制造过程中，由于在同一块晶圆上的位置差别，或者不同批次的晶圆之间，其场效应管的参数的差异，会产生不同的工艺偏差，工艺一般分为慢-慢(SS)、典型-典型(TT)、快-快(FF)三种工艺。图2为不同工艺下ALERT信号的脉冲宽度偏差，如图2所示，在工艺偏差(process variation)特别大的情况下，环形振荡器产生的时钟信号CLK的周期T＇会有很大的差异，例如，在FF工艺下，环形振荡器产生的时钟信号CLK的周期T＇较小，而在SS工艺下，环形振荡器产生的时钟信号CLK的周期T＇较大，在计数器级数N＇的放大下，最终SS工艺下的ALERT信号的脉冲宽度tPAR_ALERT_PW很容易超出SPEC规定的60ns-120ns区间，在FF工艺下的ALERT信号的脉冲宽度tPAR_ALERT_PW也很容易小于SPEC规定的60ns-120ns区间。
为此，提出了本申请实施例的以下技术方案。
本申请实施例提供一种信号生成电路，图3为本申请实施例提供的一种信号生成电路的结构示意图，如图3所示，所述电路包括：
时钟模块310，用于接收外部时钟信号，生成内部时钟信号；
控制模块320，用于根据外部时钟信号的频率生成控制信号；
生成模块330，分别与所述时钟模块310和所述控制模块320连接，用于接收所述内部时钟信号、所述控制信号和标志信号，并生成目标信号；当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平；所述生成模块330还用于根据所述内部时钟信号和所述控制信号确定所述目标时长。
这里，所述生成模块330输出的所述目标信号在第四电平维持的目标时长即为所述生成模块330输出的所述目标信号的脉冲宽度。
本申请实施例提供的时钟模块310通过外部时钟信息生成内部时钟信号，从而使得信号生成电路的内部时钟信号不受工艺的影响。基于此，本申请实施例提供的信号生成电路输出的目标信号的脉冲宽度不受工艺的影响。
本申请实施例中的所述控制信号为根据外部时钟信号的频率生成的，从而所述控制信号为与外部时钟信号的频率相关的信号，从而在外部时钟信号的频率(内部时钟信号的频率)发生变化时，所述控制信号也能随之而发生变化，从而可以通过所述内部时钟信号和所述控制信号对目标信号的脉冲宽度进行调节。
进一步地，本申请实施例中通过内部时钟信号和控制信号对目标信号的脉冲宽度进行调节，以将目标信号的脉冲宽度控制在一定的范围内，减弱或消除目标信号的脉冲宽度随频率的变化，使目标信号的脉冲宽度稳定。
本申请实施例中提供了一种信号生成电路，用于生成目标信号，并对所述目标信号的脉冲宽度进行调节，使其稳定在一定的范围内。该信号生成电路可以广泛用于半导体存储器中，如DDR2、DDR3、DDR4、LPDDR2、LPDDR3等，在此不再一一列举。
在本申请实施例中，所述外部时钟信号的频率不随温度和工艺的变化而变化。从而本申请实施例中目标信号的脉冲宽度也不受温度和工艺的影响。
在本申请实施例中，所述标志信号为校验标志信号，所述校验标志信号用于表征奇偶校验错误或冗余校验错误。
在本申请实施例中，所述时钟模块310具体用于基于所述标志信号来屏蔽所述外部时钟信号，以生成所述内部时钟信号。
在本申请实施例中，所述时钟模块310包括逻辑与门；所述逻辑与门用于接收所述标志信号和所述外部时钟信号，以生成所述内部时钟信号。具体地，所述逻辑与门基于所述标志信号来屏蔽未发生校验错误时的所述外部时钟信号，以生成所述内部时钟信号。即所述内部时钟信号为发生校验错误时的所述外部时钟信号。从而降低所述生成模块在不需要产生目标信号时的功耗。具体地，在未发生奇偶校验错误时，所述逻辑与门可以屏蔽所述外部时钟信号，从而不会有内部时钟信号输入到所述生成模块，从而可以降低所述生成模块在不需要产生奇偶校验警报信号时的功耗。这里，内部时钟信号的频率与外部时钟信号的频率相同。
在本申请实施例中，所述控制模块320包括模式寄存器321和运算器322；其中，所述模式寄存器321用于存储相邻列地址选通信号之间的延迟tCCD，并输出第一编码以表征所述相邻列地址选通信号之间的延迟tCCD；所述运算器322用于接收所述第一编码，并将所述第一编码乘以系数后作为所述控制信号输出。本申请实施例中，所述控制信号是通过所述第一编码乘以系数得到的，这里，第一编码为表征所述相邻列地址选通信号之间的延迟tCCD的编码。在一具体示例中，所述模式寄存器321为DDR4中的Mode Register 6(MR6)。
CCD是CAS to CAS Command Delay的简称，tCCD是列访问选通(column accessstrobe，CAS)到CAS的延迟时间，其用于触发访问操作。访问操作可以是例如写入或读取。在一些实例中，CAS到CAS的延迟tCCD可以在制造半导体设备之前被确定，并且可以等于(BL/2)，其中BL是脉冲串长度。单个时钟周期T可以被用作指示时钟信号中的时钟周期数的单位。换句话说，1T可以指示时钟信号的一个时钟周期。DDR设备通常使用两周期命令，如读取命令后跟CAS命令来触发访问。因此，tCCD通常被理解为连续访问命令之间的定时。DDR4中实现了额外的存储体组(独立或分开地寻址的存储器存储体的组)，以提高关于tCCD的性能。通过使用分开的存储体组，可以跨不同存储体组访问。因此，DDR4实现了tCCDS和tCCDL定时(其中“S”为短，“L”为长)。tCCDL，用于访问相同存储体组；和tCCDS，用于访问不同的存储体组。tCCDL大于或等于tCCDS。其中，tCCDL根据外部时钟信号频率而变化，并且tCCDS不改变。在该情况下，可以根据模式寄存器的值来不同地设置tCCDL和tCCDS。
在一些实施例中，信号生成电路应用于DDR4芯片的情况下，所述模式寄存器321用于存储相邻列地址选通信号之间的延迟tCCDL，并输出第一编码L以表征所述相邻列地址选通信号之间的延迟tCCDL；所述运算器322用于接收所述第一编码L，并将所述第一编码L乘以系数后作为所述控制信号输出。本申请实施例中，所述控制信号是通过所述第一编码乘以系数得到的，这里，第一编码L为表征所述相邻列地址选通信号之间的延迟tCCDL的编码。图4为本申请实施例提供的适用于DDR4的tCCDL的参数与数据传输速率、外部时钟信号频率以及外部时钟信号周期的对应关系，由于tCCDL的设置根据外部时钟信号频率的增加而增加，其随内部时钟信号频率的变化趋势与内部时钟信号的周期随内部时钟信号频率的变化趋势相反，从而基于tCCDL生成的控制信号可以有效补偿目标信号的脉冲宽度随内部时钟信号频率的变化。
这里，所述系数N为第一编码L的放大系数，在实际应用时，可以根据实际的目标信号的脉冲宽度而选择相应的系数N。这里，计数器的级数即为所述控制信号表征的目标值N×L。在本申请实施例中，所述控制信号表征的目标值随所述外部时钟信号的频率的增加而增加。
这里，所述控制信号即为计数器的计数器级数选择(Counter Stage Selection)信号，所述计数器可以根据所述控制信号确定其级数，从而基于级数进行计数。
在本申请实施例中，所述生成模块330包括计数器；当所述标志信号由所述第一电平变为所述第二电平时，所述计数器开始对所述内部时钟信号进行计数，当计数值达到所述控制信号表征的目标值后，控制所述目标信号从所述第四电平变为所述第三电平。所述标志信号用于表征奇偶校验错误时，在奇偶校验出现错误之后，输出标志信号PAR_Error_Flag，所述标志信号PAR_Error_Flag高电平有效，从而标志信号PAR_Error_Flag由低电平变为高电平时，所述生成模块控制所述目标信号由低电平变为高电平，同时所述计数器开始对所述内部时钟信号进行计数，当计数值达到所述控制信号表征的目标值后，控制所述目标信号从高电平变为低电平。
在一些实施例中，所述标志信号用于表征奇偶校验错误。在奇偶校验出现错误之后，输出校验标志信号PAR_Error_Flag。则所述生成模块生成的目标信号为奇偶校验警报信号ALERT。从而通过本申请实施例提供的信号生成电路可以对奇偶校验警报信号的脉冲宽度tPAR_ALERT_PW进行调节，以将奇偶校验警报信号的脉冲宽度tPAR_ALERT_PW控制在一定的范围内，减弱或消除奇偶校验警报信号的脉冲宽度tPAR_ALERT_PW随频率的变化，使奇偶校验警报信号的脉冲宽度tPAR_ALERT_PW稳定在SPEC规定的区间内。需要说明的是，这里的ALERT信号并非为最终通过alert_n管脚输出的信号，ALERT信号还需要经过若干反相器或输出缓冲电路才会输出到芯片的alert_n管脚。在一具体示例中，可以将ALERT信号经过奇数个反相器之后输出到芯片的alert_n管脚，从而保证alert_n管脚输出的alert_n信号为低电平有效。
这里，所述计数器的级数即为所述控制信号表征的目标值N×L。若内部时钟信号的周期为T，则所述目标时长(目标信号的脉冲宽度)为T×N×L。其中，L和T随内部时钟信号频率的变化趋势相反，因此，所述目标时长(目标信号的脉冲宽度)几乎不随内部时钟信号频率的变化而变化，换言之，目标时长(目标信号的脉冲宽度)在不同的内部时钟信号频率下保持稳定。图5A为本申请实施例提供的内部时钟信号的周期随频率的变化趋势图，图5B为本申请实施例提供的目标时长的变化趋势图。图5A中纵坐标为内部时钟信号的周期，横坐标为内部时钟信号频率；图5B中纵坐标为目标时长，横坐标为内部时钟信号频率。结合图4、图5A和图5B所示，内部时钟信号的周期T随内部时钟信号的频率的增加而减小，表征所述相邻列地址选通信号之间的延迟tCCDL的第一编码L随内部时钟信号频率的增加而增加，从而控制信号表征的目标值N×L也随内部时钟信号频率的增加而增加，则基于内部时钟信号的周期T和控制信号表征的目标值N×L得到的目标时长在内部时钟信号频率变化的情况也能稳定在SPEC规定的区间内。
图6为不同工艺下ALERT信号的脉冲宽度示意图，图6中的ALERT信号为基于本申请实施例提供的信号生成电路生成的，如图6所示，在FF工艺角下，环形振荡器产生的时钟信号CLK的周期T较小，但控制信号表征的目标值N×L(计数器的级数)较大；在SS工艺角下，环形振荡器产生的时钟信号CLK的周期T较大，但控制信号表征的目标值N×L(计数器的级数)较小。因而在FF工艺角和SS工艺角下最终输出的ALERT信号的脉冲宽度变化不大，即通过内部时钟信号和控制信号的共同控制下，可以将目标信号的脉冲宽度控制在一定的范围内，减弱或消除目标信号的脉冲宽度随内部时钟信号频率的变化，使目标信号的脉冲宽度稳定在SPEC规定的区间内。在本申请实施例中，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为低电平，所述第四电平为高电平。则当所述标志信号由低电平变为高电平时，所述目标信号由低电平变为高电平，所述目标信号在高电平维持目标时长后，由高电平变为低电平。这里，所述标志信号为校验标志信号，则所述校验标志信号为高电平有效。所述校验标志信号为高电平时，表征发生校验错误；所述校验标志信号为低电平时，表征未发生校验错误。本申请实施例中根据所述内部时钟信号的周期和所述控制信号表征的目标值确定所述目标时长，而所述内部时钟信号的周期和所述控制信号表征的目标值随内部时钟信号频率的变化趋势相反，从而目标时长(目标信号的脉冲宽度)几乎不随内部时钟信号频率的变化而变化，换言之，目标时长(目标信号的脉冲宽度)在不同的内部时钟信号频率下保持稳定。
基于前述信号生成电路相同的技术构思，本申请实施例提供一种信号生成方法，图7为本申请实施例提供的一种信号生成方法的实现流程示意图，如图7所示，所述方法主要包括以下步骤：
步骤710、通过时钟模块接收外部时钟信号，生成内部时钟信号，并将所述内部时钟信号输出至生成模块。
步骤720、通过控制模块根据外部时钟信号的频率生成控制信号，并将所述控制信号输出至所述生成模块。
步骤730、所述生成模块接收所述内部时钟信号、所述控制信号和标志信号，并生成目标信号；当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平；所述目标时长由所述生成模块根据所述内部时钟信号和所述控制信号确定。
这里，所述生成模块输出的所述目标信号在第四电平维持的目标时长即为所述生成模块输出的所述目标信号的脉冲宽度。
本申请实施例中通过时钟模块接收外部时钟信息并生成内部时钟信号，从而使得信号生成电路的内部时钟信号不受工艺的影响。基于此，本申请实施例提供的信号生成电路输出的目标信号的脉冲宽度不受工艺的影响。
本申请实施例中的所述控制信号为根据外部时钟信号的频率生成的，从而所述控制信号为与外部时钟信号的频率相关的信号，从而在外部时钟信号的频率(内部时钟信号的频率)发生变化时，所述控制信号也能随之而发生变化，从而可以通过所述内部时钟信号和所述控制信号对目标信号的脉冲宽度进行控制。
进一步地，本申请实施例中通过内部时钟信号和控制信号对目标信号的脉冲宽度进行调节，以将目标信号的脉冲宽度控制在一定的范围内，减弱或消除目标信号的脉冲宽度随频率的变化，使目标信号的脉冲宽度稳定。
在本申请实施例中，所述外部时钟信号的频率不随温度和工艺的变化而变化。从而本申请实施例中目标信号的脉冲宽度也不受温度和工艺的影响。
在本申请实施例中，步骤710包括：所述时钟模块基于所述标志信号来屏蔽所述外部时钟信号，以生成所述内部时钟信号。
在本申请实施例中，步骤710包括：逻辑与门接收所述标志信号和所述外部时钟信号，以生成所述内部时钟信号。具体地，所述逻辑与门基于所述标志信号来屏蔽未发生校验错误时的所述外部时钟信号，以生成所述内部时钟信号。即所述内部时钟信号为发生校验错误时的所述外部时钟信号。从而降低所述生成模块在不需要产生目标信号时的功耗。具体地，在未发生奇偶校验错误时，所述逻辑与门可以屏蔽所述外部时钟信号，从而不会有内部时钟信号输入到所述生成模块，从而可以降低所述生成模块在不需要产生奇偶校验警报信号时的功耗。这里，内部时钟信号的频率与外部时钟信号的频率相同。
在本申请实施例中，所述标志信号为校验标志信号，所述校验标志信号用于表征奇偶校验错误或冗余校验错误。
在本申请实施例中，步骤720包括：通过模式寄存器输出第一编码以表征相邻列地址选通信号之间的延迟tCCD；所述模式寄存器存储有所述相邻列地址选通信号之间的延迟tCCD；运算器接收所述第一编码，并将所述第一编码乘以系数后作为所述控制信号输出。
在一些实施例中，信号生成方法应用于DDR4芯片的情况下，步骤620包括：通过模式寄存器输出第一编码L以表征所述相邻列地址选通信号之间的延迟tCCDL；所述运算器接收所述第一编码L，并将所述第一编码L乘以系数后作为所述控制信号输出。本申请实施例中，所述控制信号是通过所述第一编码乘以系数得到的，这里，第一编码L为表征所述相邻列地址选通信号之间的延迟tCCDL的编码。由于tCCDL的设置根据外部时钟信号频率的增加而增加，其随内部时钟信号频率的变化趋势与内部时钟信号的周期随内部时钟信号频率的变化趋势相反，从而基于tCCDL生成的控制信号可以有效补偿目标信号的脉冲宽度随内部时钟信号频率的变化。
这里，所述系数N为第一编码L的放大系数，在实际应用时，可以根据实际的目标信号的脉冲宽度而选择相应的系数N。这里，计数器的级数即为所述控制信号表征的目标值N×L。在本申请实施例中，所述控制信号表征的目标值随所述外部时钟信号的频率的增加而增加。
在本申请实施例中，所述当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平，包括：当所述标志信号由所述第一电平变为所述第二电平时，通过计数器对所述内部时钟信号进行计数，当计数值达到所述控制信号表征的目标值后，所述计数器控制所述目标信号从所述第四电平变为所述第三电平。
这里，所述计数器的级数即为所述控制信号表征的目标值N×L。若内部时钟信号的周期为T，则所述目标时长(目标信号的脉冲宽度)为T×N×L。其中，L和T随内部时钟信号频率的变化趋势相反，因此，所述目标时长(目标信号的脉冲宽度)几乎不随内部时钟信号频率的变化而变化，换言之，目标时长(目标信号的脉冲宽度)在不同的内部时钟信号频率下保持稳定。
在本申请实施例中，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为低电平，所述第四电平为高电平。
本申请实施例还提供一种半导体存储器，包括前述所述的信号生成电路。本申请所指半导体存储器包括但不限于动态随机存取存储器等，半导体存储器可以采用本申请的信号生成电路，以调节其生成的目标信号的脉冲宽度，使其目标信号的脉冲宽度不受内部时钟信号频率的影响，稳定在一定的范围内。
在本申请实施例中，所述动态随机存取存储器DRAM芯片的内存符合DDR4内存规格。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (21)

1.一种信号生成电路，其特征在于，所述电路包括：
时钟模块，用于接收外部时钟信号，生成内部时钟信号；
控制模块，用于根据外部时钟信号的频率生成控制信号；
生成模块，分别与所述时钟模块和所述控制模块连接，用于接收所述内部时钟信号、所述控制信号和标志信号，并生成目标信号；当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平；所述生成模块还用于根据所述内部时钟信号和所述控制信号确定所述目标时长。
2.根据权利要求1所述的信号生成电路，其特征在于，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为低电平，所述第四电平为高电平。
3.根据权利要求1所述的信号生成电路，其特征在于，所述生成模块包括计数器；当所述标志信号由所述第一电平变为所述第二电平时，所述计数器开始对所述内部时钟信号进行计数，当计数值达到所述控制信号表征的目标值后，控制所述目标信号从所述第四电平变为所述第三电平。
4.根据权利要求1所述的信号生成电路，其特征在于，所述外部时钟信号的频率不随温度和工艺的变化而变化。
5.根据权利要求1所述的信号生成电路，其特征在于，所述标志信号为校验标志信号，所述校验标志信号用于表征奇偶校验错误或冗余校验错误。
6.根据权利要求1所述的信号生成电路，其特征在于，所述时钟模块具体用于基于所述标志信号来屏蔽所述外部时钟信号，以生成所述内部时钟信号。
7.根据权利要求6所述的信号生成电路，其特征在于，所述时钟模块包括逻辑与门；
所述逻辑与门用于接收所述标志信号和所述外部时钟信号，以生成所述内部时钟信号。
8.根据权利要求1所述的信号生成电路，其特征在于，
所述控制信号表征的目标值随所述外部时钟信号的频率的增加而增加。
9.根据权利要求1所述的信号生成电路，其特征在于，所述控制模块包括模式寄存器和运算器；其中，
所述模式寄存器用于存储相邻列地址选通信号之间的延迟tCCD，并输出第一编码以表征所述相邻列地址选通信号之间的延迟tCCD；
所述运算器用于接收所述第一编码，并将所述第一编码乘以系数后作为所述控制信号输出。
10.一种信号生成方法，其特征在于，所述方法包括：
通过时钟模块接收外部时钟信号，生成内部时钟信号，并将所述内部时钟信号输出至生成模块；
通过控制模块根据外部时钟信号的频率生成控制信号，并将所述控制信号输出至所述生成模块；
所述生成模块接收所述内部时钟信号、所述控制信号和标志信号，并生成目标信号；当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平；所述目标时长由所述生成模块根据所述内部时钟信号和所述控制信号确定。
11.根据权利要求10所述的信号生成方法，其特征在于，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为低电平，所述第四电平为高电平。
12.根据权利要求10所述的信号生成方法，其特征在于，所述当所述标志信号由第一电平变为第二电平时，所述目标信号由第三电平变为第四电平，所述目标信号在所述第四电平维持目标时长后，由所述第四电平变为所述第三电平，包括：
当所述标志信号由所述第一电平变为所述第二电平时，通过计数器对所述内部时钟信号进行计数，当计数值达到所述控制信号表征的目标值后，所述计数器控制所述目标信号从所述第四电平变为所述第三电平。
13.根据权利要求10所述的信号生成方法，其特征在于，所述外部时钟信号的频率不随温度和工艺的变化而变化。
14.根据权利要求10所述的信号生成方法，其特征在于，所述标志信号为校验标志信号，所述校验标志信号用于表征奇偶校验错误或冗余校验错误。
15.根据权利要求10所述的信号生成方法，其特征在于，所述通过时钟模块接收外部时钟信号，生成内部时钟信号，包括：
所述时钟模块基于所述标志信号来屏蔽所述外部时钟信号，以生成所述内部时钟信号。
16.根据权利要求15所述的信号生成方法，其特征在于，所述通过时钟模块接收外部时钟信号，生成内部时钟信号，包括：
逻辑与门接收所述标志信号和所述外部时钟信号，以生成所述内部时钟信号。
17.根据权利要求10所述的信号生成方法，其特征在于，
所述控制信号表征的目标值随所述外部时钟信号的频率的增加而增加。
18.根据权利要求10所述的信号生成方法，其特征在于，所述通过控制模块根据外部时钟信号的频率生成控制信号，包括：
通过模式寄存器输出第一编码以表征相邻列地址选通信号之间的延迟tCCD；所述模式寄存器存储有所述相邻列地址选通信号之间的延迟tCCD；
运算器接收所述第一编码，并将所述第一编码乘以系数后作为所述控制信号输出。
19.一种半导体存储器，其特征在于，包括如权利要求1至9任一项所述的信号生成电路。
20.根据权利要求19所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器DRAM芯片。
21.根据权利要求20所述的半导体存储器，其特征在于，所述动态随机存取存储器DRAM芯片的内存符合DDR4内存规格。
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