TWI749849B - 延遲鎖定迴路、記憶體元件以及該延遲迴路的操作方法 - Google Patents

延遲鎖定迴路、記憶體元件以及該延遲迴路的操作方法 Download PDF

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Abstract

本揭露提供一種延遲鎖定迴路，具有一延遲線以及一控制單元。該延遲線用於延遲一輸入訊號以產生一第一延遲訊號。該控制單元接收該輸入訊號、一存取開始訊號以及一存取結束訊號，並用於依據該輸入訊號、該存取開始訊號以及該存取結束訊號以產生一控制訊號，其中該控制訊號用於控制位在二讀取操作之間的該延遲線。

Description

延遲鎖定迴路、記憶體元件以及該延遲迴路的操作方法
本申請案主張2019年12月23日申請之美國正式申請案第16/725,239號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體電子電路。特別是關於多個延遲鎖定迴路、使用該等延遲鎖定迴路的多個記憶體元件，以及該等延遲鎖定迴路的操作方法。
一般而言，一動態隨機存取記憶體(DRAM)的一延遲鎖定迴路(delay-locked loop，DLL)電路用於調整在動態隨機存取記憶體中的一資料輸出與輸入時脈訊號之間的時間差，直到其校準為止。該記憶體可在一正常模式(normal mode)、一自刷新模式(self-refresh mode)或一省電模式(power-down mode)下進行操作。在該正常模式下，存取該記憶體用以讀取/寫入操作，且在該等讀取操作期間，延遲鎖定迴路電路延遲一輸入時脈訊號，以產生一延遲時脈訊號。在該自刷新模式下，該記憶體執行一自刷新操作，且沒有來自一外部電路的幫助。在該省電模式下，該記憶體在一待命模式(stand-by mode)，且並未執行任何資料存取。
當一讀取需求進入該隨機動態存取記憶體時，則開啟該延遲鎖定迴路電路以及一輸出緩衝，且一相位偵測器比較由一輸入時脈訊號所獲得的一參考時脈訊號以及由延遲鎖定迴路電路所提供的一回饋訊號，以決定在延遲鎖定迴路電路中之延遲線的一調整值。請參考圖1，為了限制功耗，在一第一讀取操作READ_01完成之後以及在請求一第二讀取操作READ_02之前，延遲鎖定迴路電路與該輸出緩衝係一貫地關閉。因此，提高了提供給延遲鎖定迴路電路的一電壓VDLL；在已經過去一預定時間區間之後，電壓VDLL達到一預定飽和電壓Vsat。理想地，當請求該第二讀取操作READ_02時，由於開啟延遲鎖定迴路電路，所以降低電壓VDLL；然而，延遲鎖定迴路電路的一(請求)響應時間(response time)Td造成該輸入時脈訊號CLKIN以及該輸出資料DQ的一未校準(misalignment)。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
在本揭露之一實施例中，提供一種延遲鎖定迴路電路。該延遲鎖定迴路電路包括一延遲線以及一控制單元。該延遲線具有複數個延遲單元，並經配置以延遲一輸入訊號以產生一第一延遲訊號。該控制單元接收該輸入訊號、一存取開始訊號以及一存取結束訊號；該控制單元經配置以依據該輸入訊號、該存取開始訊號以及該存取結束訊號而產生一控制訊號，其中該控制訊號用於控制該延遲線在二讀取操作之間的一時間區間(time period)期間產生該第一延遲訊號。
在本揭露之一些實施例中，在已經發生多個時脈週期之後，該控制單元傳輸該控制訊號到該延遲線。
在本揭露之一些實施例中，該控制單元還包括一計數器(counter)，用於計數該時脈周期的數量。
在本揭露之一些實施例中，在一時間區間(time period)過去之後，該控制單元傳輸該控制訊號到該延遲線。
在本揭露之一些實施例中，該控制單元還包括一計時器(timer)，用於決定該時間區間(time period)。
在本揭露之一些實施例中，該延遲鎖定迴路電路還包括一相位偵測器(phase detector)，接收該輸入訊號以及一回饋訊號，該相位偵測器經配置以選擇地偵測該輸入訊號以及該回饋訊號的相位，以產生一相位偵測結果，其中在該等讀取操作期間，該相位偵測結果用於控制該延遲線，並依據該第一延遲訊號產生該回饋訊號。
本揭露之一些實施例中，該延遲鎖定迴路電路還包括一時脈樹、一晶圓外元件(off-chip device，OCD)以及一延遲仿效(delay mimic)。該時脈樹經配置以延遲該第一延遲訊號，以產生一第二延遲訊號。該晶圓外元件接收該第二延遲訊號以及一輸出資料。該延遲仿效接收該第一延遲訊號並產生該回饋訊號，其中在該回饋訊號中的一虛擬延遲(dummy delay)用於匹配該時脈樹與該晶圓外元件的延遲。
在本揭露之另一實施例中，提供一種記憶體元件。該記憶體元件包括複數個記憶體胞；以及複數個周邊元件(peripheral devices)，用於從該等記憶體胞讀取資料或將資料寫入到該記憶體胞。該等周邊元件包括一延遲鎖定迴路電路，該延遲鎖定迴路電路包括一延遲線以及一控制單元。該延遲線具有複數個延遲單元，該延遲線經配置以延遲一輸入訊號以產生一第一延遲訊號。該控制單元接收該輸入訊號、一存取開始訊號以及一存取結束訊號，該控制單元經配置以依據該輸入訊號、該存取開始訊號以及該存取結束訊號而產生一控制訊號，進而控制該延遲線在二讀取操作之間的一時間區間(time period)期間產生該第一延遲訊號。
本揭露之一些實施例中，在已經發生多個時脈週期(clock cycles)之後，該控制單元傳輸該控制訊號到該延遲線。
本揭露之一些實施例中，該控制單元還包括一計數器，用於計數該時脈周期的數量。
本揭露之一些實施例中，在一時間區間(time period)過去之後，該控制單元傳輸該控制訊號到該延遲線。
本揭露之一些實施例中，該控制單元還包括一計時器(timer)，用於決定該時間區間(time period)。
本揭露之一些實施例中，該記憶體元件還包括一相位偵測器，接收該輸入訊號以及一回饋訊號，該相位偵測器經配置以選擇地偵測該輸入訊號以及該回饋訊號的相位，以產生一相位偵測結果，其中在該等讀取操作期間，該相位偵測結果用於控制該延遲線，並依據該第一延遲訊號產生該回饋訊號。
本揭露之一些實施例中，該記憶體元件還包括一時脈樹、一晶圓外元件以及一延遲仿效；該時脈樹經配置以延遲該第一延遲訊號，以產生一第二延遲訊號。該晶圓外元件接收該第二延遲訊號以及一輸出資料。該延遲仿效接收該第一延遲訊號並產生該回饋訊號，其中在該回饋訊號中的一虛擬延遲用於匹配該時脈樹與該晶圓外元件的延遲。
在本揭露之另一實施例中，提供一種延遲鎖定迴路電路的操作方法。該延遲鎖定迴路電路的操作方法的步驟包括施加一輸入訊號到一延遲線，並以該延遲線延遲該輸入訊號以產生一第一延遲訊號，而該延遲線具有複數個延遲單元；以及輸入該輸入訊號、一存取開始訊號以及一存取結束訊號到一控制單元，並藉由該控制單元依據該輸入訊號、該存取開始訊號以及該存取結束訊號以產生一控制訊號，其中在多個讀取操作之間的一時間區間(time period)期間，該控制訊號用於控制該延遲線以產生該第一延遲訊號。
在本揭露之一些實施例中，該延遲鎖定迴路電路的操作方法還包括：藉由一計數器計數該存取開始訊號與該存取結束訊號之間的時脈週期數量，並已經在藉由該計數器計數一預定數量的時脈週期之後，產生該控制訊號。
在本揭露之一些實施例中，該延遲鎖定迴路電路的操作方法還包括：藉由一計時器決定在該存取開始訊號與該存取結束訊號之間的一時間區間(time period)，並在一時間區段(time segment)過去之後，產生該控制訊號。
在本揭露之一些實施例中，延遲鎖定迴路電路的操作方法還包括：輸入該輸入訊號以及一回饋訊號到一相位偵測器，並藉由該相位偵測器選擇地偵測該輸入訊號與該回饋訊號的相位，以產生一相位偵測結果，其中在該等讀取操作期間，該相位偵測結果用於控制該延遲線，並依據該第一延遲訊號產生該回饋訊號。
由於在本揭露中延遲鎖定迴路電路的控制機制，可調整在輸出資料與輸入訊號之間的未校準(misalignment)。藉由實施在延遲鎖定迴路電路之控制單元中的一計數器(counter)、一計時器(Timer)或其他適用的技術，可在高速伴隨最低功耗下矯正所述的未對準(misalignments)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
本揭露針對延遲鎖定迴路電路、記憶體元件以及延遲鎖定迴路電路的操作方法。為了使本揭露完全地可理解，詳細的步驟以及結構提供在下列的描述中。顯而易見地，本揭露的實施並不會限制所屬技術領域中具有通常知識者所熟知的特殊細節。此外，已知的結構與步驟不會詳細描述，慈不會沒必要地限制本揭露。本揭露的較佳實施例會在下列詳細描述。然而，除了該等詳細描述之外，本揭露亦可廣泛地實施在其他實施例中。本揭露的範圍不會被該等詳細描述所限制，而是由申請專利範圍所界定。
依據本揭露的一些實施例，圖2為描述一種延遲鎖定迴路電路1的方塊示意圖。如圖2所示，一輸入時脈訊號CLKIN提供到一延遲鎖定迴路電路1的一時脈緩衝器10，而延遲鎖定迴路電路1經配置以調整在一輸出資料DQ與輸入時脈訊號CLKIN之間的一時間差。時脈緩衝器10耦接到一延遲線11、一相位偵測器12以及一控制單元13。時脈緩衝器10從一外部系統時鐘(external system clock)接收輸入時脈訊號CLKIN，並提供一參考時脈訊號CLKREF，而該外部系統時鐘當作是微處理器。應當理解，時脈緩衝器10可包括一或多個緩衝器，其係接收輸入時脈訊號CLKIN。
在一些實施例中，延遲線11耦接到控制單元13、相位偵測器12以及時脈緩衝器10。延遲線11可包括複數個延遲單元(圖未示)，舉例來說，其係可包括一網路(network)或一連串的反相器(inverters)，雖然亦可包括該等延遲單元的其他適用的實施。參考時脈訊號CLKREF供應到延遲線11，而延遲線11可在一延遲階段以該等延遲單元延遲參考時脈訊號CLKREF，以產生一第一延遲訊號D1，其係提供給一時脈樹15以及一延遲仿效(delay mimic)16。
時脈樹15可為一複製輸出訊號緩衝器，其係接收第一延遲訊號D1並產生一第二延遲訊號D2，而第二延遲訊號D2提供給一晶圓外元件(OCD)17。延遲仿效16接收第一延遲訊號D1並產生一回饋訊號CLKFB。延遲仿效16可為一複製時脈緩衝器，其係藉由緩衝第一延遲訊號D1而產生回饋訊號CLKFB。延遲緩衝16經配置以從延遲線11藉由一特定時間區間而延遲第一延遲訊號D1。在一些實施例中，當延遲仿效16經配置以提供與時脈樹15及晶圓外元件17相同的延遲區間。換言之，在回饋訊號CLKFB中的一虛擬延遲(dummy delay)用來匹配時脈樹15及晶圓外元件17的延遲。
在一些實施例中，晶圓外元件17經配置以從一記憶體陣列20鎖存(latch)資料，而記憶體陣列20具有複數個記憶體胞(圖未示)，且該等記憶體胞用於儲存資料以及將由從一記憶體元件而來的資料轉移至一資料請求元件(data-requesting device)，而記憶體元件包括記憶體陣列20，資料請求元件例如一微處理器。記憶體元件以及使用該記憶體元件的一系統將在本揭露的後文詳述。
在一些實施例中，相位偵測器12接收參考時脈訊號CLKREF以及回饋訊號CLKFB當作用於選擇的偵測參考時脈訊號CLKREF以及回饋訊號CLKFB的輸入，並產生一相位偵測結果PD。舉例來說，可藉由一相位比較器(phase comparator)(圖未示)執行相位偵測，其係比較參考時脈訊號CLKREF與回饋訊號CLKFB之(上升或下降)邊緣的相對時間。依據相位偵測結果PD，延遲線11可調整該等延遲單元的延遲階段，以便建立鎖定狀態(lock condition)。該調整可從多個位移暫存器(shift registers)或其他適合的電路(圖未示)傳送，舉例來說，相位偵測結果PD可包括一左移指令(shift left instruction)(例如減少被致動延遲階段)，或一右移指令(shift right instruction)(例如致動更多延遲階段)，以提供給延遲線11。
如圖2所示，延遲鎖定迴路電路1還包括一控制單元13，經配置以產生一控制訊號Ctrl並提供控制訊號Ctrl給延遲線11，以便在二讀取操作之間的一時間間隔(time interval)等於或大於一預定時間區間(period of time)時，延遲線11可導入至少一特定延遲期間(delay period)到參考時脈訊號CLKREF。在一些實施例中，控制單元13可依據由記憶體元件傳出的一存取開始訊號ACC_START與一存取結束訊號ACC_END以及從時脈緩衝器10傳出的參考時脈訊號CLKREF以產生控制訊號Ctrl。在一些實施例中，在二讀取操作之間的時間間隔可至少由參考時脈訊號CLKREF以及存取結束訊號ACC_END所決定。在另外的實施例中，在二讀取操作之間的時間間隔可為開始於存取結束訊號ACC_END的偵測以及結束於當提供給延遲鎖定迴路電路1達到一飽和電壓Vsat時。如此的時間間隔可為一效能參數(performance parameter)，其係表明記憶體元件的性能(behavior)。在一些實施例中，當接收到一重設訊號RESET時，則重設計數器(counter)18。重設訊號RESET可由微處理器或記憶體元件提供。
請參考圖3，其包括一輸入時脈訊號CLKIN、輸入到記憶體元件的命令COMM、提供給延遲鎖定迴路電路1的控制電壓VDLL、由延遲線11所提供的第一延遲訊號D1以及由記憶體元件傳出的資料DQ的時序圖。資料DQ可為資料請求元件所提出請求的資料。在第一讀取操作READ_01期間，可致能(enabled)延遲鎖定迴路電路1以及時脈樹15，且相位偵測器12偵測參考時脈訊號CLKREF以及回饋訊號CLKFB的相位，以產生相位偵測結果PD給位在延遲鎖定迴路電路1中的延遲線11。因此，延遲線11可依據由相位偵測器121所提供的相位偵測結果PD產生第一延遲訊號D1。在第一讀取操作READ_01完成之後，時脈樹15被禁能(disabled)，直到請求一第二讀取操作READ_02為止，而延遲線11則藉由控制單元33週期地致能，以位移(shift)參考時脈訊號CLKREF的相位，以便降低輸入時脈訊號CLKIN與當地二讀取請求輸入時的資料DQ之間的時間差Td。
請參考圖2，在一些實施例中，控制單元13還包括一計數器(counter)18，用於計數第一讀取操作READ_01的存取結束訊號ACC_END與第二讀取操作READ_02的存取開始訊號ACC_START之間的時脈週期數量。在另外的實施例中，計數器18可量測開始於存取結束訊號ACC_END的偵測且結束於提供給延遲鎖定迴路電路1的電壓達到飽和電壓Vsat時的時間區間(time period)。舉例來說，可依據時脈週期(clock cycles)的數量產生控制訊號Ctrl。在一些實施例中，在已經計數時脈週期的一預定數量之後，控制單元13傳送控制訊號Ctrl到延遲線11。
在一些實施例中，延遲線11可依據控制訊號Ctrl致動(activated)一些延遲單元。舉例來說，可依據控制訊號Ctrl在延遲階段致動該等延遲單元。在一些實施例中，該等延遲單元的調整可從位移暫存器或其他適合的電路(圖未示)傳送。舉例來說，控制訊號Ctrl可具有一左移指令(例如減少被致動延遲階段)，或一右移指令(例如致動更多延遲階段)，以提供給延遲線11。
在延遲鎖定迴路電路1中的控制單元13之控制機制會在謝列的例子中描述。請參考圖3，在第一讀取操作READ_01完成以及存取結束訊號ACC_END被控制單元13接收之後，控制單元13的計數器18可計數參考時脈訊號CLKREF的時脈週期，直到接收到存取開始訊號ACC_START為止或是直到已經計數到特定數量的時脈週期。當計數的時脈週期等於特定數量的時脈週期時，控制單元13可提供至少一控制訊號Ctrl到延遲線11並位移參考時脈訊號CLKREF的相位。由於在第二讀取操作READ_02之前，延遲線11的該等延遲階段已經藉由控制單元13依據控制訊號Ctrl進行調整，其中該等延遲階段由在控制單元13中的計數器18所計數的時脈週期數量所決定，所以延遲鎖定迴路電路1能夠降低第二讀取操作READ_02的(請求)響應時間(response time)Td。
應當理解，延遲鎖定迴路電路1中的控制單元13可藉由其他適合的技術所實現。圖4為依據本揭露一些實施例的其他延遲鎖定迴路電路之方塊示意圖。請參考圖4，一延遲鎖定迴路電路2可包括類似於延遲鎖定迴路電路1的零件，而這些類似零件的描述將不會在文中重複。延遲鎖定迴路電路2與延遲鎖定迴路電路1的差異，在於延遲鎖定迴路電路2的控制單元33。在一些實施例中，控制單元33還包括一計時器(timer)38，用於決定一記憶體元件的第一讀取操作READ_01的存取結束訊號ACC_END與其第二讀取操作READ_02的存取開始訊號ACC_START之間的一時間區間(time period)，而記憶體元件使用在延遲鎖定迴路電路2中。可依據由計時器38所決定之時間區間而產生控制訊號Ctrl。舉例來說，計時器38可決定記憶體元件的二讀取操作之間的一預定時間區間，且可依據由計時器38所決定的該預定時間區間而產生控制訊號Ctrl。在一些實施例中，當已經過去一特定時間區間之後，控制單元33傳送控制訊號Ctrl到延遲線11。在一些實施例中，在二讀取操作之間的時間區間可包括複數個時間區段(time segments)，而控制單元33可傳送控制訊號Ctrl到延遲線11，也藉此在過去了每一個時間區段之後，延遲參考時脈訊號CLKREF。在一些實施例中，當接收到一重設訊號RESET時，可重設(reset)計時器38。
在其他的實施例中，其他延遲鎖定迴路電路的一控制單元可包括一電路零件(circuit element)，其係決定如圖2所示之控制電壓VDLL的電壓準位(voltage level)。在此延遲鎖定迴路電路中，控制訊號Ctrl可依據如由控制單元中之電路零件所決定的電壓準位所產生。
圖5為依據本揭露一些實施例的應用延遲鎖定迴路電路之一種記憶體元件400之方塊示意圖。舉例來說，一記憶體元件400可為一記憶體晶片，其係使用如圖2的延遲鎖定迴路電路1，雖然亦可使用本實施例的其他延遲鎖定迴路電路，例如圖4的延遲鎖定迴路電路2。記憶體元件400可為雙列直插式記憶體模組(Dual In-line Memory Module，DIMM)的一部分，或者是含有許多如此記憶體晶片(圖未示)的印刷電路板(printed circuit board，PCB)。記憶體元件400可包括複數個接腳(pins)422，位在記憶體元件400外側，用於將記憶體元件400電性連接到其他系統元件。一些接腳422可包括記憶體位址接腳或位址匯流排423、資料接腳或資料匯流排424以及控制接腳或控制匯流排425。應當理解，每一參考元件編號423到425可當作在對應匯流排中一個以上的接腳。也應當理解，在圖5中的圖示僅為圖例說明。意即，在典型的記憶體元件或記憶體晶片中的接腳配置或架構，可不是如圖5的型式。
一處理器(processor)或記憶體控制器(memory controller)(如圖6所示)可與記憶體元件400進行通訊，並執行記憶體讀取/寫入操作。處理器及記憶體元件400可使用在位址線或位址匯流排423上的位址訊號、在資料線或資料匯流排424上的資料訊號、以及在控制線或控制匯流排425上的控制訊號(例如一列位址選通(row address strobe，RAS)訊號、一欄位址選通(column address strobe，CAS)訊號等等(圖未示))進行通訊。位址、資料以及控制匯流排之接腳的寬度或數量可因不同記憶體架構而異。所屬技術領域中具有通常知識者將輕易地認出圖5的記憶體元件400已被簡化，進而圖例說明一記憶體元件的一實施例，並非意圖成為一典型記憶體晶片之所有特徵的詳細敘述。典型地，可沿著記憶體元件400提供眾多周邊元件或電路，用於將資料寫入記憶體元件400或從記憶體元件400讀取資料。然而，為了清楚起見，圖5並未顯示這些周邊元件或電路。
記憶體元件400可包括複數個記憶體胞426，一般為行、列排列，用於將資料儲存其中。每一記憶體胞426可儲存一位元的資料。一列解碼電路(row decode circuit)428以及一行解碼電路(column decode circuit)430可選擇在記憶體元件400中的行或列，以響應到解碼一位址，該位址係如位址匯流排423上所提供的位址。然後，資料經由感應放大器(sense amplifiers)以及一資料輸出路徑(圖未示)而在該等記憶體胞426與資料匯流排424之間傳送。一記憶體控制器(圖未示)可提供在控制匯流排425上的相關的控制訊號(圖未示)，以控制資料經由一輸入/輸出單元432通訊到記憶體晶片420或是從記憶體晶片420進行通訊(communication)。輸入/輸出單元432可包括多個資料輸出緩衝器(圖未示)，以從該等記憶體胞426接收該等資料位元，並提供該等資料位元或資料訊號給在資料匯流排424中的對應資料線。記憶體元件400還可包括一延遲鎖定迴路電路(例如圖2的延遲鎖定迴路電路1)，以調整在一輸出資料DQ與一輸入時脈CLKIN之間的時間差。
記憶體控制器可決定記憶體元件400的操作模式。在控制匯流排425上的輸入訊號或控制訊號的一些例子，可包括一外部時脈訊號、一晶片選擇訊號、一列存取選通(row access strobe)訊號、一行存取選通(column access strobe)訊號、一寫入致能(write enable)訊號等等。記憶體元件400經由在記憶體元件400上的該等接腳422而與和其連接的其他元件進行通訊。如上所述的這些接腳可連接到適當的位址、資料以及控制線，以實施資料傳送操作(data transfer operations)。
圖6為依據本揭露一些實施例的示意圖，其係描述一或多個如圖5之記憶體元件400使用在一系統。該系統500可包括一計算單元(computing unit)535，其係包括一處理器536，用於執行不同計算功能，例如執行特定軟體以執行特定計算或資料處理任務。計算單元535亦可包括多個記憶體元件400，其係經由一匯流排538與處理器536進行通訊。匯流排538可包括一位址匯流排、一資料匯流排以及一控制匯流排(圖未示)。每一記憶體元件400可為一動態隨機存取記憶體(DRAM)晶片或其他型式的記憶體電路，例如一靜態隨機存取記憶體(SRAM)晶片或快閃記憶體(Flash memory)。再者，DRAM可為一同步DRAM，通常為一同步圖形隨機存取記憶體(synchronous graphics random access memory，SGRAM)﹐一SDRAM(synchronous dynamic random access memory)、一SDRAM II或一DDR SDRAM(double data rate SDRAM)，如同Synchlink或Rambus DRAMs。所屬技術領域中具有通常知識者將輕易地認出圖5及圖6的記憶體元件400已被簡化，以圖例說明一記憶體元件的一實施例，而並未意圖為一典型記憶體晶片之所有特徵的詳細描述。處理器536可依據儲存在該等記憶體元件400中的資訊或資料以執行覆述個功能。處理器536可為一微處理器、數位訊號處理器、嵌入式處理器、微控制器、專用(dedicated)記憶體測試晶片等等。
每一記憶體元件400可具有類似於如圖5所示的一架構(例如每一記憶體元件400可包括依據本揭露該等實施例所架構的延遲鎖定迴路電路)。相同的參考元件編號400使用在圖5及圖6，以表示這些記憶體元件。一記憶體控制器540控制資料通訊到該等記憶體元件400或從該等記憶體元件400進行通訊，以響應在從匯流排542上的處理器536所接收的多個控制訊號(圖未示)。記憶體控制器540可包括一命令解碼電路(command decode circuit)(圖未示)。命令解碼電路可接收該等輸入控制訊號(在匯流排542上)，以決定一或多個記憶體元件400的操作模式。在匯流排542(以及可在匯流排538上)上的該等輸入訊號或控制訊號的一些例子，包括一外部時脈訊號、一晶片選擇訊號、一列存取選通訊號、一行存取選通訊號以及一寫入致能訊號。
系統500可包括一或多個輸入元件544(例如一鍵盤、一滑鼠等等)，係連接到計算單元535以允許一使用者手動輸入資料、指令(instructions)等等，進而操作計算單元535。亦可提供連接到計算單元535的一或多個輸出元件546，當作系統500的一部份，以顯示或是輸出藉由處理器536產生的資料。該等輸出元件546的例子包括印表機、影像終端機(video terminals)或影像顯示單元(video display units，VDUs)。在一些實施例中，系統500亦包括一或多個資料儲存元件548，其係連接到計算單元535，以允許處理器536儲存資料在內部或外部儲存媒體(storage media)(圖未示)，或是從內部或外部儲存媒體取回資料。典型的資料儲存元件548的例子包括驅動機(drives)，其係接收硬碟、軟碟、光碟唯讀記憶體(compact disk read-only memories，CD-ROM)以及卡式磁帶(tape cassettes)。
依據本揭露的一些實施例，圖7為依據本揭露一些實施例的一種延遲鎖定迴路電路之操作方法的流程圖。請參考圖7，該操作方法包括施加一輸入訊號到一延遲線，並以該延遲線延遲該輸入訊號，以產生一第一延遲訊號(步驟S610)。該輸入訊號以及一回饋訊號輸入到一相位偵測器(phase detector)，且藉由該相位偵測器執行該輸入訊號與該回饋訊號的選擇相位偵測(selective phase detection)，以產生一相位偵測結果，進而在該等讀取操作期間控制該延遲線，該等讀取操作期間係在依據該第一延遲訊號產生該回饋訊號中(步驟S630)。該輸入訊號、一存取開始訊號以及一存取結束訊號輸入到一控制單元，且藉由該控制單元依據該輸入訊號、該存取開始訊號以及該存取結束訊號而產生一控制訊號，進而控制位在二讀取操作之間的該延遲線(步驟S640)。
在一些實施例中，該操作方法還包括藉由一計數器計數位在該存取開始訊號與該存取結束訊號之間的時脈週期數量，並藉由該計數器依據時脈週期的數量以產生該控制訊號。
在一些實施例中，該操作方法還包括藉由一計時器(timer)決定在該存取開始訊號與該存取結束訊號之間的一時間區間(time period)，並依據藉由該計時器所決定的該時間區間以產生該控制訊號。
在本揭露之一實施例中，提供一種延遲鎖定迴路電路。該延遲鎖定迴路電路包括一延遲線以及一控制單元。該延遲線具有複數個延遲單元，並經配置以延遲一輸入訊號以產生一第一延遲訊號。該控制單元接收該輸入訊號、一存取開始訊號以及一存取結束訊號；該控制單元經配置以依據該輸入訊號、該存取開始訊號以及該存取結束訊號而產生一控制訊號，其中該控制訊號用於控制該延遲線在二讀取操作之間的一時間區間(time period)期間產生該第一延遲訊號。
在本揭露之另一實施例中，提供一種記憶體元件。該記憶體元件包括複數個記憶體胞；以及複數個周邊元件(peripheral devices)，用於從該等記憶體胞讀取資料或將資料寫入到該記憶體胞。該等周邊元件包括一延遲鎖定迴路電路，該延遲鎖定迴路電路包括一延遲線以及一控制單元。該延遲線具有複數個延遲單元，該延遲線經配置以延遲一輸入訊號以產生一第一延遲訊號。該控制單元接收該輸入訊號、一存取開始訊號以及一存取結束訊號，該控制單元經配置以依據該輸入訊號、該存取開始訊號以及該存取結束訊號而產生一控制訊號，進而控制該延遲線在二讀取操作之間的一時間區間(time period)期間產生該第一延遲訊號。
在本揭露之另一實施例中，提供一種延遲鎖定迴路電路的操作方法。該延遲鎖定迴路電路的操作方法的步驟包括施加一輸入訊號到一延遲線，並以該延遲線延遲該輸入訊號以產生一第一延遲訊號，而該延遲線具有複數個延遲單元；以及輸入該輸入訊號、一存取開始訊號以及一存取結束訊號到一控制單元，並藉由該控制單元依據該輸入訊號、該存取開始訊號以及該存取結束訊號以產生一控制訊號，其中在多個讀取操作之間的一時間區間(time period)期間，該控制訊號用於控制該延遲線以產生該第一延遲訊號。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1:延遲鎖定迴路電路 2:延遲鎖定迴路電路 10:時脈緩衝器 11:延遲線 12:相位偵測器 13:控制單元 15:時脈樹 16:延遲仿效 17:晶圓外元件 18:計數器 20:記憶體陣列 33:控制單元 38:計時器 400:記憶體元件 420:記憶體晶片 422:接腳 423:記憶體位址接腳或位址匯流排 424:資料接腳或資料匯流排 425:控制接腳或控制匯流排 426:記憶體胞 428:列解碼電路 430:行解碼電路 432:輸入/輸出單元 500:系統 535:計算單元 536:處理器 538:匯流排 540:記憶體控制器 542:匯流排 544:輸入元件 546:輸出元件 548:資料儲存元件 ACC_START:存取開始訊號 ACC_END:存取結束訊號 CLKFB:回饋訊號 CLKIN:輸入時脈訊號 CLKREF:參考時脈訊號 COMM:命令 Ctrl:控制訊號 D1:第一延遲訊號 D2:第二延遲訊號 DQ:輸出資料 PD:相位偵測結果 READ_01:第一讀取操作 READ_02:第二讀取操作 RESET:重設訊號 Td:響應時間 VDLL:電壓 Vsat:預定飽和電壓 S610:步驟 S630:步驟 S640:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為示意圖，其係描述輸入到一記憶體的一命令、提供到該記憶體的延遲鎖定迴路電路的一電壓、由該延遲鎖定迴路電路的一延遲線所提供的一第一延遲訊號以及從該記憶體輸出的資料之間的關係。 圖2為依據本揭露一些實施例的一種延遲鎖定迴路電路的方塊示意圖。 圖3為依據本實施例的示意圖，其係描述輸入到一記憶體元件的一命令、提供到該記憶體元件的一延遲鎖定迴路電路的一控制電壓、由延遲鎖定迴路電路的一延遲線所提供的一第一延遲訊號以及從該記憶體元件輸出的資料之間的關係。 圖4為依據本揭露一些實施例的一種延遲鎖定迴路電路之方塊示意圖。 圖5為依據本揭露一些實施例的應用延遲鎖定迴路電路之一種記憶體元件之方塊示意圖。 圖6為依據本揭露一些實施例的示意圖，其係描述一或多個如圖5之記憶體元件使用在一系統。 圖7為依據本揭露一些實施例的一種延遲鎖定迴路電路之操作方法的流程圖。
1:延遲鎖定迴路電路
10:時脈緩衝器
11:延遲線
12:相位偵測器
13:控制單元
15:時脈樹
16:延遲仿效
17:晶圓外元件
18:計數器
20:記憶體陣列
ACC_START:存取開始訊號
ACC_END:存取結束訊號
CLKFB:回饋訊號
CLKIN:輸入時脈訊號
CLKREF:參考時脈訊號
Ctrl:控制訊號
D1:第一延遲訊號
D2:第二延遲訊號
DQ:輸出資料
PD:相位偵測結果
RESET:重設訊號

Claims (18)

  1. 一種延遲鎖定迴路電路，包括： 一延遲線，具有複數個延遲單元，用於延遲一輸入訊號以產生一第一延遲訊號；以及 一控制單元，接收該輸入訊號、一存取開始訊號以及一存取結束訊號，該控制單元經配置以依據該輸入訊號、該存取開始訊號以及該存取結束訊號而產生一控制訊號，其中該控制訊號用於控制該延遲線在二讀取操作之間的一時間區間(time period)期間產生該第一延遲訊號。
  2. 如請求項1所述之延遲鎖定迴路電路，其中在已經發生多個時脈週期之後，該控制單元傳輸該控制訊號到該延遲線。
  3. 如請求項2所述之延遲鎖定迴路電路，其中該控制單元還包括一計數器(counter)，用於計數該時脈周期的數量。
  4. 如請求項1所述之延遲鎖定迴路電路，其中在一時間區間(time period)過去之後，該控制單元傳輸該控制訊號到該延遲線。
  5. 如請求項4所述之延遲鎖定迴路電路，其中該控制單元還包括一計時器(timer)，用於決定該時間區間(time period)。
  6. 如請求項5所述之延遲鎖定迴路電路，還包括一相位偵測器(phase detector)，接收該輸入訊號以及一回饋訊號，該相位偵測器經配置以選擇地偵測該輸入訊號以及該回饋訊號的相位，以產生一相位偵測結果，其中在該等讀取操作期間，該相位偵測結果用於控制該延遲線，並依據該第一延遲訊號產生該回饋訊號。
  7. 如請求項6所述之延遲鎖定迴路電路，還包括： 一時脈樹，經配置以延遲該第一延遲訊號，以產生一第二延遲訊號； 一晶圓外元件(off-chip device，OCD)，接收該第二延遲訊號以及一輸出資料；以及 一延遲仿效(delay mimic)，接收該第一延遲訊號並產生該回饋訊號，其中在該回饋訊號中的一虛擬延遲(dummy delay)用於匹配該時脈樹與該晶圓外元件的延遲。
  8. 一種記憶體元件，包括： 複數個記憶體胞；以及 複數個周邊元件(peripheral devices)，用於從該等記憶體胞讀取資料或將資料寫入到該記憶體胞，該等周邊元件包括一延遲鎖定迴路電路，該延遲鎖定迴路電路包括： 一延遲線，具有複數個延遲單元，該延遲線經配置以延遲一輸入訊號以產生一第一延遲訊號；以及 一控制單元，接收該輸入訊號、一存取開始訊號以及一存取結束訊號，該控制單元經配置以依據該輸入訊號、該存取開始訊號以及該存取結束訊號而產生一控制訊號，進而控制該延遲線在二讀取操作之間的一時間區間(time period)期間產生該第一延遲訊號。
  9. 如請求項8所述之記憶體元件，其中在已經發生多個時脈週期之後，該控制單元傳輸該控制訊號到該延遲線。
  10. 如請求項9所述之記憶體元件，其中該控制單元還包括一計數器，用於計數該時脈周期的數量。
  11. 如請求項8所述之記憶體元件，其中在一時間區間(time period)過去之後，該控制單元傳輸該控制訊號到該延遲線。
  12. 如請求項11所述之記憶體元件，其中該控制單元還包括一計時器(timer)，用於決定該時間區間(time period)。
  13. 如請求項8所述之記憶體元件，還包括一相位偵測器，接收該輸入訊號以及一回饋訊號，該相位偵測器經配置以選擇地偵測該輸入訊號以及該回饋訊號的相位，以產生一相位偵測結果，其中在該等讀取操作期間，該相位偵測結果用於控制該延遲線，並依據該第一延遲訊號產生該回饋訊號。
  14. 如請求項8所述之記憶體元件，還包括： 一時脈樹，經配置以延遲該第一延遲訊號，以產生一第二延遲訊號； 一晶圓外元件，接收該第二延遲訊號以及一輸出資料；以及 一延遲仿效，接收該第一延遲訊號並產生該回饋訊號，其中在該回饋訊號中的一虛擬延遲用於匹配該時脈樹與該晶圓外元件的延遲。
  15. 一種延遲鎖定迴路電路的操作方法，包括： 施加一輸入訊號到一延遲線，並以該延遲線延遲該輸入訊號以產生一第一延遲訊號，而該延遲線具有複數個延遲單元；以及 輸入該輸入訊號、一存取開始訊號以及一存取結束訊號到一控制單元，並藉由該控制單元依據該輸入訊號、該存取開始訊號以及該存取結束訊號以產生一控制訊號，其中在多個讀取操作之間的一時間區間(time period)期間，該控制訊號用於控制該延遲線以產生該第一延遲訊號。
  16. 如請求項15所述之延遲鎖定迴路電路的操作方法，還包括：藉由一計數器計數該存取開始訊號與該存取結束訊號之間的時脈週期數量，並已經在藉由該計數器計數一預定數量的時脈週期之後，產生該控制訊號。
  17. 如請求項15所述之延遲鎖定迴路電路的操作方法，還包括：藉由一計時器決定在該存取開始訊號與該存取結束訊號之間的一時間區間(time period)，並在一時間區段(time segment)過去之後，產生該控制訊號。
  18. 如請求項15所述之延遲鎖定迴路電路的操作方法，還包括： 輸入該輸入訊號以及一回饋訊號到一相位偵測器，並藉由該相位偵測器選擇地偵測該輸入訊號與該回饋訊號的相位，以產生一相位偵測結果，其中在該等讀取操作期間，該相位偵測結果用於控制該延遲線，並依據該第一延遲訊號產生該回饋訊號。
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