TW201913663A - 於第五代雙倍資料率動態隨機存取記憶體中調整至鎖存路徑之指令延遲 - Google Patents
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Abstract
記憶體裝置可提供經組態以自諸如一處理器之使用者電路接收控制信號及/或位址信號之一通信介面。該記憶體裝置可採用可具有不同延時之不同信號路徑接收及處理信號而導致時脈偏斜。此處在本申請案中論述之實施例係關於可藉由添加最小化該等時脈偏斜之延遲而減少該記憶體裝置之特定回應時間的介面電路。舉例而言，諸如一晶片選擇路徑之一控制路徑中的一延遲可容許減小一位址路徑之一延遲，且導致減少該記憶體裝置之存取時間。實施例亦揭示可如何採用訓練模式來進一步調整該等控制及/或位址路徑中之該等延遲以減少常規操作期間之存取時間。
Description
本發明係關於用於記憶體裝置之電路，且更明確言之係關於可於一記憶體裝置中使用之用以調整輸入處理經接收指令時之延遲的電路。
隨機存取記憶體(RAM)裝置(諸如可在電裝置中採用以提供資料處理及/或儲存之裝置)可提供對儲存於裝置之記憶體電路中之可定址資料的直接可用性。某些RAM裝置(諸如動態RAM (DRAM)裝置)可例如具有具許多可定址記憶體元件之多個記憶體庫。RAM裝置亦可具有可接收位址及指令(例如，讀取、寫入等)用於可與該等位址相關聯之操作的一命令介面，及可處理指令及位址以存取對應記憶體庫的解碼電路。
至一RAM裝置之指令及位址可由該RAM裝置外部之一電裝置之處理電路提供。電裝置亦可提供可與指令及位址同步之時控信號(clocking signal)。例如，一時控信號之一邊緣可出現在其中一位址信號穩定且因此應由RAM裝置讀取之一時刻。因此，RAM裝置可包含監測經接收時控信號且在接收到時控信號時讀取位址及/或指令的電路。歸因於未知延時，此電路可包含處理經接收指令及位址之延遲。此等延遲可增大RAM裝置之總延時且增大RAM裝置操作期間之功率消耗。
下文將描述一或多項特定實施例。為提供此等實施例之一簡潔描述，本說明書中並未描述一實際實施方案之全部特徵。應明白，如在任何工程或設計項目中，在任何此實際實施方案之開發中，必須作出許多實施方案特定決策以達成可能隨實施方案變化之開發者之特定目標，諸如符合系統相關及業務相關約束。此外，應明白，此一開發工作可為複雜的且耗時的，但對於受益於本發明之一般技術者而言，仍將為一常規設計、製作及製造任務。
許多電裝置可包含耦接至處理電路且可提供資料儲存以進行處理的隨機存取記憶體(RAM)裝置。RAM裝置之實例包含可電子地儲存個別位元之動態RAM (DRAM)裝置及同步DRAM (SDRAM)裝置。可將經儲存位元組織成可由處理電路直接存取之可定址記憶體元件(例如，字)。記憶體裝置亦可包含用以自處理電路接收指令及/或位址之命令電路。例如，在第五代雙倍資料率(DDR5) SDRAM裝置中，可藉由使用一14位元命令/位址(CA)信號而提供指令及位址。處理電路亦可將時控信號連同指令及/或位址一起提供至記憶體裝置。在DDR5 SDRAM裝置中，此一時控信號Clk可由一差動信號對Clk_t及Clk_c提供。時控信號可將關於何時準備好處理一指令及/或一位址信號之資訊提供至記憶體裝置。例如，處理電路可將一時控信號及指令提供至一DDR5 SDRAM裝置，使得CA信號可在Clk信號之一轉變(例如，邊緣)期間可用(例如，穩定、準備好)以進行處理。一DDR5 SDRAM裝置以及經組態以共享指令匯流排之其他記憶體裝置亦可接收一晶片選擇(CS)信號，該CS信號可通知記憶體裝置其係指令匯流排上可用之CA信號的預期目的地。此外，在一些標準中(諸如在DDR5標準中)，可使用一雙循環(例如，二階) CA信號來提供命令。在此等情況中，CS信號可用以向記憶體裝置指示當前CA信號、一雙循環CA信號中之第一部分或第二指令。
運用CS或CA信號之資料請求與一記憶體裝置中之資料接收之間的延遲可稱為存取時間(tAA)。一般而言，tAA可取決於經接收CS及/或CA信號之處理時間。CS及CA信號之處理可根據一經接收時控信號Clk執行，且可能易受記憶體裝置之輸入電路中的滯後及延遲以及可補償任何未知延時的延遲之影響。本文中描述之實施例論述可具有可調整延遲而可用以減小CS及/或CA信號之初始處理中之一總延時的記憶體裝置。例如，記憶體裝置中之輸入電路可具有儲存如由Clk信號時控之經接收CA及CS信號的鎖存器。可添加及/或調整Clk、CA及CS信號中之輸入延遲以藉由例如增大CS延遲及減少CA延遲而減少tAA。可在一訓練程序期間及/或之後調整延遲，在該訓練程序期間，一記憶體裝置可判定延時且可調整CS、CA及Clk信號之間的偏斜。此延遲調整可導致減小的tAA，而導致記憶體裝置之功率消耗及/或其他資源之一減少。
作為一實例，考量其中可基於一經接收CS信號(其自身可經鎖存)鎖存一CA信號之一記憶體裝置。處理CS信號以指示鎖存CA信號時之延遲可導致CA信號之鎖存與CS信號之一鎖存之間的一偏斜(例如，時間差)。如下文詳述，CS信號之鎖存之延遲的一增大可伴隨著CA信號之鎖存之延遲的一減少，此可減小偏斜及tAA (例如，接收CA信號與提供所請求資料之間的一存取時間)。此外，如下文進一步詳述，在與一使用者電路(例如，一處理器)之間耦接期間之一訓練模式可引起CS信號提前出現，從而進一步減小tAA。應注意，雖然實施例之描述係關於DDR5 SDRAM裝置以及晶片選擇信號以及命令及位址信號，但此等系統可適於可藉由添加特定延遲及/或存在訓練程序而受益於一減小的輸入延時之其他同步數位電路之輸入級。
現轉向圖，圖1係繪示一記憶體裝置10之某些特徵之一簡化方塊圖。明確言之，圖1之方塊圖係繪示記憶體裝置10之特定功能性之一功能方塊圖。根據一項實施例，記憶體裝置10可為一第五代雙倍資料率同步動態隨機存取記憶體(DDR5 SDRAM)裝置。與前幾代DDR SDRAM相比，DDR5 SDRAM之各種特徵容許降低的功率消耗、較大頻寬及較大儲存容量。
記憶體裝置10可包含若干記憶體庫12。記憶體庫12例如可為DDR5 SDRAM記憶體庫。記憶體庫12可提供於配置於雙列直插式記憶體模組(DIMM)上之一或多個晶片(例如，SDRAM晶片)上。如將明白，各DIMM可包含若干SDRAM記憶體晶片(例如，x8或x16記憶體晶片)。各SDRAM記憶體晶片可包含一或多個記憶體庫12。記憶體裝置10表示具有若干記憶體庫12之一單一記憶體晶片(例如，SDRAM晶片)之一部分。對於DDR5，記憶體庫12可進一步經配置以形成庫群組。例如，對於一8千兆位元組(GB) DDR5 SDRAM，記憶體晶片可包含配置成8個庫群組之16個記憶體庫12，各庫群組包含2個記憶體庫。對於一16GB DDR5 SDRAM，記憶體晶片可包含例如配置成8個庫群組之32個記憶體庫12，各庫群組包含4個記憶體庫。可取決於總體系統之應用及設計而利用記憶體裝置10上之記憶體庫12的各種其他組態、組織及大小。
記憶體裝置10可包含一命令介面14及一輸入/輸出(I/O)介面16。命令介面14經組態以提供來自耦接至裝置之處理電路(諸如一處理器或控制器)的若干信號(例如，信號15)。處理器或控制器可將各種信號15提供至記憶體裝置10以有利於傳輸及接收待寫入至記憶體裝置10或待自記憶體裝置10讀取之資料。
如將明白，命令介面14可包含若干電路(諸如一時脈輸入電路18、命令位址輸入電路20及晶片選擇輸入電路21)以例如確保對信號15之適當處置。例如，輸入電路18、20及21可執行同步鎖存以提供穩定的信號15供記憶體裝置10進一步處理。命令介面14可自一外部裝置接收一或多個時脈信號。一般而言，雙倍資料率(DDR)記憶體利用可提供為由真實時脈信號(Clk_t)及互補時脈信號(Clk_c)形成之一差動對的一時脈信號(在本文中稱為Clk信號52)。DDR中之Clk信號52之正時脈邊緣指上升的真實時脈信號Clk_t與下降的互補時脈信號Clk_c交叉之點，而負時脈邊緣指示下降的真實時脈信號Clk_t及互補時脈信號Clk_c之上升之轉變。通常在時脈信號之正邊緣上鍵入命令(例如，讀取命令、寫入命令等)，且在正時脈邊緣及負時脈邊緣兩者上傳輸或接收資料。
時脈輸入電路18接收真實時脈信號(Clk_t)及互補時脈信號(Clk_c)且產生一內部時脈信號CLK 54。可將內部時脈信號CLK 54供應至一內部時脈產生器，諸如一延遲鎖定迴路(DLL)電路30。DLL電路30基於經接收內部時脈信號CLK 54與藉由DLL電路30經由匯流排36自命令解碼器32接收之命令信號產生一相控內部時脈信號LCLK。例如，相控內部時脈信號LCLK經供應至I/O介面16且用作用於判定讀取資料之一輸出時序的一時序信號。內部時脈信號CLK 54亦可提供至記憶體裝置10內之各種其他組件且可用以產生各種額外內部時脈信號。例如，可將內部時脈信號CLK 54提供至一命令解碼器32。命令解碼器32可自命令匯流排34接收命令信號且可解碼命令信號以提供各種內部命令。經接收命令信號可自輸入電路18、20及21中之鎖存輸入提供至命令匯流排34。
此外，命令解碼器32可解碼命令(諸如讀取命令、寫入命令、模式暫存器設定命令、啟動命令等)，且經由匯流排路徑40提供對與命令對應之一特定記憶體庫12的存取。如將明白，記憶體裝置10可包含各種其他解碼器(諸如列解碼器及行解碼器)以有利於存取記憶體庫12。在一項實施例中，各記憶體庫12包含一庫控制區塊22，其提供必要解碼(例如，列解碼器及行解碼器)以及其他特徵(諸如時序控制及資料控制)以有利於執行至及來自記憶體庫12之命令。
記憶體裝置10基於自一外部裝置(諸如一處理器)接收之命令/位址信號執行操作，諸如讀取命令及寫入命令。在一項實施例中，命令/位址(CA)匯流排可為用以容納命令/位址信號58 (CA＜13:0＞)之一14位元匯流排。如上文論述，使用時脈52 (Clk_t及Clk_c)時控至命令介面14之命令/位址信號。命令介面14可包含一命令位址輸入電路20，其經組態以例如透過命令解碼器32接收及傳輸命令以提供對記憶體庫12之存取。另外，命令介面14可接收一晶片選擇(CS)信號。CS信號56使記憶體裝置10能夠處理傳入CA＜13:0＞匯流排上之命令。在CA＜13:0＞匯流排上用命令編碼對記憶體裝置10內之特定庫12的存取。作為一實例，請求來自記憶體裝置10之資料的一處理器可經由一輸入接腳提供一CS啟用信號56以通知記憶體裝置10其應對匯流排中可用之CA信號58操作。為此，命令介面14可基於經接收晶片選擇信號56閘控CA信號58，且經由匯流排40將閘控CA信號提供至記憶體庫12。基於CA信號58，記憶體庫12可經由資料路徑46及I/O介面16提供所請求資料。tAA可量測為在接收CA信號58與提供所請求資料之間的時間。例如，一存取時間tAA可在介於約14 ns與約18 ns之間的一範圍內。如下文詳述，可將延遲電路放置於一CS輸入電路21中以藉由增大CS信號處理路徑中之一延遲而減小tAA。鑑於CS信號56中相對於Clk信號52之延時，命令介面14中之CS輸入電路21可進一步執行一CS訓練常式以判定及/或引起CS信號之一提前。如上文簡要論述及下文詳述，CS訓練常式可用以進一步減少記憶體裝置10中之tAA。
另外，命令介面14可經組態以接收若干其他命令信號。例如，可提供一片內終結(on die termination)命令/位址(CA_ODT)信號以有利於記憶體裝置10內之適當阻抗匹配。可例如在通電期間使用一重設命令(RESET)來重設命令介面14、狀態暫存器、狀態機及類似者。命令介面14亦可接收一命令/位址反相(CAI)信號，該CAI信號可經提供以例如取決於用於特定記憶體裝置10之命令/位址路由而使命令/位址匯流排上之命令/位址信號CA＜13:0＞反相。亦可提供一鏡像(MIR)信號(mirror signal)以有利於一鏡像功能。基於一特定應用中之多個記憶體裝置之組態，可使用MIR信號來多工信號使得可將其等交換以啟用信號至記憶體裝置10之特定路由。亦可提供有利於測試記憶體裝置10之各種信號，諸如測試啟用(TEN)信號。例如，可使用TEN信號來將記憶體裝置10置於用於連接性測試之一測試模式中。
命令介面14亦可用以針對可偵測之特定誤差將一警報信號(ALERT)提供至系統處理器或控制器。例如，若偵測到一循環冗餘檢查(CRC)誤差，則可自記憶體裝置10傳輸一警報信號(ALERT)。亦可產生其他警報信號。此外，在特定操作(諸如使用TEN信號執行之連接性測試模式，如上文描述)期間，用於傳輸來自記憶體裝置10之警報信號(ALERT)的匯流排及接腳可用作一輸入接腳。
利用上文論述之命令及時控信號，可藉由透過I/O介面16傳輸及接收資料信號44而將資料發送至記憶體裝置10及自記憶體裝置10發送資料。更明確言之，可經由資料路徑46將資料發送至記憶體庫12或自記憶體庫12取回資料，資料路徑46包含複數個雙向資料匯流排。通常在一或多個雙向資料匯流排中傳輸及接收資料I/O信號(通常稱為DQ信號)。對於某些記憶體裝置(諸如一DDR5 SDRAM記憶體裝置)，可將I/O信號劃分為高位元組及低位元組。例如，對於一x16記憶體裝置，可將I/O信號劃分為例如對應於資料信號之高位元組及低位元組的高I/O信號及低I/O信號(例如，DQ＜15:8＞及DQ＜7:0＞)。
為容許記憶體裝置10內之較高資料率，某些記憶體裝置(諸如DDR記憶體裝置)可利用資料選通信號(通常稱為DQS信號)。藉由發送資料之外部處理器或控制器(例如，針對一寫入命令)或藉由記憶體裝置10 (例如，針對一讀取命令)驅動DQS信號。針對讀取命令，DQS信號實際上為具有一預定型樣之額外資料輸出(DQ)信號。針對寫入命令，DQS信號用作時脈信號以擷取對應輸入資料。正如時脈信號(Clk_t及Clk_c)，可將資料選通(DQS)信號提供為資料選通信號(DQS_t/及DQS_c)之一差動對，以在讀取及寫入期間提供差動對傳訊。對於某些記憶體裝置(諸如一DDR5 SDRAM記憶體裝置)，可將DQS信號之差動對劃分為例如對應於發送至記憶體裝置10及自記憶體裝置10發送之資料之高位元組及低位元組的高資料選通信號及低資料選通信號(例如，UDQS_t/及UDQS_c；LDQS_t/及LDQS_c)。
亦可透過I/O介面16將一阻抗(ZQ)校準信號提供至記憶體裝置10。ZQ校準信號可提供至一參考接腳且用以藉由跨程序、電壓及溫度(PVT)值之變化調整記憶體裝置10之上拉及下拉電阻器而調諧輸出驅動器及ODT值。因為PVT特性可影響ZQ電阻器值，所以可將ZQ校準信號提供至ZQ參考接腳以用於調整電阻而將輸入阻抗校準為已知值。如將明白，一精密電阻器通常耦接於記憶體裝置10上之ZQ接腳與記憶體裝置10外部之GND/VSS之間。此電阻器充當用於調整I/O接腳之內部ODT及驅動強度的一參考。
另外，可透過I/O介面16將一回送信號(LOOPBACK)提供至記憶體裝置10。可在一測試或除錯階段期間使用回送信號來將記憶體裝置10設定為其中透過記憶體裝置10透過相同接腳回送信號之一模式。例如，可使用回送信號來設定記憶體裝置10以測試記憶體裝置10之資料輸出(DQ)。回送可包含一資料及一選通兩者或可能僅為一資料接腳。此通常意欲用於監測由記憶體裝置10在I/O介面16處擷取之資料。
如將明白，各種其他組件(諸如電源供應電路(用於接收外部VDD及VSS信號)、模式暫存器(用以定義各種可程式化操作模式及組態)、讀取/寫入放大器(用以在讀取/寫入操作期間放大信號)、溫度感測器(用於感測記憶體裝置10之溫度)等)亦可併入至記憶體系統10中。因此，應瞭解，圖1中之方塊圖僅經提供用於突出記憶體裝置10之某些功能特徵以輔助後續詳細描述。
記住前述內容，圖2中之電路100繪示時脈輸入電路18、命令位址輸入電路20及晶片選擇輸入電路21之一部分。電路100繪示處理電路102，處理電路102接收作為差動對Clk_t及Clk_c之Clk信號52且提供一數位時脈信號CLK 54。處理電路102可包含將差動對Clk_t及Clk_c轉換成一數位信號之一差動放大器。處理電路102亦可包含可穩定數位時脈信號CLK 54之一緩衝器。電路100亦繪示一輸入緩衝器106，輸入緩衝器106穩定經接收CS信號56以供電路利用。類似地，電路100繪示一緩衝器108，緩衝器108穩定CA信號58以供電路利用。可藉由使用CS鎖存器116及CA鎖存器118而進一步穩定CS信號56及CA信號58。CS鎖存器116可用以提供一鎖存CS信號117，且CA鎖存器118可用以提供一鎖存信號119。如上文詳述，鎖存器116及118可儲存意欲在CLK 54之一邊緣期間擷取且因此為可由SDRAM裝置10適當使用之穩定信號的信號。
為獲得鎖存CS信號117，來自緩衝器106之CS信號107可用於CS鎖存器116之一資料輸入。可藉由一CS延遲126延遲資料。CS延遲126可為一固定或一可程式化延遲電路。CS鎖存器116可根據CLK 54鎖存經接收CS信號。可調整CS延遲126使得CS鎖存器116可在由CLK 54適當鎖存時鎖存CS信號56，如在一CS訓練程序期間判定。此外，可調整CS延遲126以引起與記憶體耦接之一裝置在訓練程序期間將CS信號56提前，如下文詳述。再者，可動態地調整或預先調整延遲122、126及128，使得匹配管線中之延時。例如，CS輸入緩衝器106與閘150之間的一延時可匹配處理電路102與閘150之間的一延時。此外，處理電路102與鎖存器118之間的一延時可匹配CA緩衝器108與鎖存器118之間的延時。此外，基於延遲元件之組態，可在具有一時脈偏斜之情況下獲得鎖存CS信號117及鎖存CA信號119。
來自緩衝器106之CS信號107亦可用以自其他電路(諸如CA輸入電路20)斷開CLK 54。此閘控可用以防止記憶體裝置10處理一CA信號58。來自CS輸入電路106之CS信號107可行進通過經由一反相緩衝器136耦接之一第一半鎖存電路132及一第二半鎖存電路134。第一半鎖存電路132可使用一CLK信號54鎖存CS信號。第二半鎖存器電路134可使用由CLK延遲122提供之CLK信號54之一延遲版本鎖存來自反相器136之CS信號。CLK延遲122可為固定或可程式化電路，且可經調整使得在節點142中接收之CS信號可對應於在節點140中接收之CS信號。鎖存於第二半鎖存電路134中之CS信號(在節點146中繪示)可閘控節點144中之延遲時脈信號以產生一閘控時脈信號148。
閘控時脈信號148可用以鎖存CA信號58。可藉由可具有緩衝器154之一傳輸線152將閘控時脈信號148傳輸至CA鎖存器118。傳輸線152及緩衝器154可產生閘處之閘控時脈信號148與CA鎖存器118處之閘控時脈信號156之間的一延時。如上文論述，CA鎖存器118可鎖存CA信號58。為適當鎖存資料，一CA延遲128電路可將一延遲添加至CA信號58以容許節點158處之CA信號處的資料對應於閘控時脈信號148。有利地，CS延遲電路126之存在及CA延遲電路128中之調整可導致鎖存CS信號117與鎖存CA信號119之間的一減小的偏斜，該偏斜可顯著小於一時脈循環(例如，小於一時脈循環之10%)。如下文詳述，可藉由在一訓練模式期間用CS延遲電路126引起CS信號56提前出現而進一步減小此偏斜以減少tAA。
如上文論述，當CS信號56通知記憶體裝置10應處理CA信號58時，電路100可提供鎖存CS信號117及鎖存CA信號119。CA信號之鎖存可藉由使用CS信號56閘控時脈信號54而執行。在此系統同步操作時，可調整CLK延遲122、CS延遲126及CA延遲128以改良效能。例如，在一些系統中，CS延遲126中之延遲之一增大可伴隨著CLK延遲122及CA延遲128之一減少，而系統100之邏輯效能無實質變化。此變化可提供關於總體系統之功率及/或延時之一改良效能，此係因為用於提供鎖存CA信號119之總時間減小。在一些實施方案中，可調整CS延遲電路126以提供類似於處理電路102與鎖存器118之間的時脈信號之一閘控延時(即，值類似高達10%)之一CS延時。
此外，在一些情境中，可採用包含記憶體裝置及一記憶體驅動器系統(例如，一使用者裝置)之一訓練程序。該訓練程序可在初始化操作期間或在刷新期間執行。作為一實例，可執行一CS訓練程序，如圖3A及圖3B中繪示。圖3A繪示可耦接至具有電路100之一記憶體裝置10的一記憶體驅動器202之一方塊圖200。記憶體裝置10可自記憶體驅動器202接收一差動時脈信號52及一CS信號56 (資料210)，如所論述。在CS訓練程序期間，記憶體驅動器可基於記憶體裝置10對訓練CS信號之一回應220調整CS之時序。例如，記憶體驅動器系統可提供一時脈信號52及一CS信號56，且可在訓練期間監測回應220 (例如，鎖存CS信號117)。在注意到回應220中之一過度滯後之後，記憶體驅動器可將CS信號56相對於時脈信號52提前。圖3B透過圖表250繪示此提前行為。圖表250展示時脈信號252及一初始CS信號256A。在訓練程序之後，記憶體驅動器202可將CS信號256A提前(箭頭258)以提供CS信號256B。CS信號之提前可容許由CLK延遲122及CA延遲128引入之延時之一減小。如上文論述，此減小可進一步降低記憶體裝置10中之功率消耗且減小CA鎖存之總延時。
若所採用之延遲電路係可程式化的，則可動態地執行上文論述之程序。圖4中之方法300繪示可由電路(諸如電路100)實施以在CS訓練期間重新調整延遲之一技術。在一程序310中，系統可進入CS訓練模式。在CS訓練模式期間，使用記憶體之裝置可使用CS信號及差動CLK信號對記憶體裝置10提出請求，且監測請求之返回。基於返回延時，使用者裝置可相對於所發送之CLK信號調整其CS信號之時序。在一程序320中，可調整CS線中之延遲電路(諸如上文論述之延遲電路)以增大請求返回之延時。此調整可引起使用者裝置將CS信號相對於CLK信號提前。因此，CS信號可比CA信號更早到達裝置10，且因此可補償歸因於閘控至一CA鎖存器之CLK的延遲，而無需CA線中之過度延遲。在一程序322中，亦可相應地調整CLK延遲，且電路可離開CS訓練模式(程序324)。應注意，可在進入CS訓練(程序310)之前調整CS延遲(程序320)及/或時脈延遲(程序322)。亦應注意，CA延遲亦可為可程式化的，且因此方法300中可發生用於增大及/或減少其延遲之一程序。將明白，在採用不可調整延遲電路之電路中，鑑於CS訓練程序，可在組態處理器與記憶體裝置之間的通信期間調整延遲。
雖然本文中描述之實施例可具有各種修改及替代形式，但已在圖式中以實例方式展示且已在本文中詳細描述特定實施例。然而，應瞭解，本發明並不意欲限於所揭示之特定形式。實情係，本發明欲涵蓋落入本發明中描述之如由以下隨附發明申請專利範圍定義之技術及系統之精神及範疇內的全部修改、等效物及替代物。
10‧‧‧記憶體裝置/記憶體系統
12‧‧‧記憶體庫
14‧‧‧命令介面
15‧‧‧信號
16‧‧‧輸入/輸出(I/O)介面
18‧‧‧時脈輸入電路
20‧‧‧命令位址(CA)輸入電路
21‧‧‧晶片選擇(CS)輸入電路
22‧‧‧庫控制區塊
30‧‧‧延遲鎖定迴路(DLL)電路
32‧‧‧命令解碼器
34‧‧‧命令匯流排
36‧‧‧匯流排
40‧‧‧匯流排路徑/匯流排
44‧‧‧資料信號
46‧‧‧資料路徑
52‧‧‧時脈(Clk)信號/時脈
54‧‧‧內部時脈信號CLK/時脈(CLK)信號
56‧‧‧晶片選擇(CS)信號/晶片選擇(CS)啟用信號
58‧‧‧命令/位址信號
100‧‧‧電路
102‧‧‧處理電路
106‧‧‧晶片選擇(CS)輸入緩衝器/晶片選擇(CS)輸入電路
107‧‧‧晶片選擇(CS)信號
108‧‧‧命令/位址(CA)緩衝器
116‧‧‧晶片選擇(CS)鎖存器
117‧‧‧鎖存晶片選擇(CS)信號
118‧‧‧命令/位址(CA)鎖存器
119‧‧‧鎖存命令/位址(CA)信號
122‧‧‧時脈(CLK)延遲
126‧‧‧晶片選擇(CS)延遲/晶片選擇(CS)延遲電路
128‧‧‧命令/位址(CA)延遲/命令/位址(CA)延遲電路
132‧‧‧第一半鎖存電路
134‧‧‧第二半鎖存電路
136‧‧‧反相緩衝器/反相器
140‧‧‧節點
142‧‧‧節點
144‧‧‧節點
146‧‧‧節點
148‧‧‧閘控時脈信號
150‧‧‧閘
152‧‧‧傳輸線
154‧‧‧緩衝器
156‧‧‧閘控時脈信號
158‧‧‧節點
200‧‧‧方塊圖
202‧‧‧記憶體驅動器
210‧‧‧資料
220‧‧‧回應
250‧‧‧圖表
252‧‧‧時脈信號
256A‧‧‧初始晶片選擇(CS)信號
256B‧‧‧晶片選擇(CS)信號
258‧‧‧箭頭
300‧‧‧方法
310‧‧‧程序
320‧‧‧程序
322‧‧‧程序
324‧‧‧程序
在閱讀以下[實施方式]且參考圖式時可更佳理解本發明之各種態樣，在圖式中：
圖1係繪示根據一實施例之可受益於一較快存取時間(tAA)的一記憶體裝置之一組織之一方塊圖；
圖2繪示根據一實施例之可用以基於一經接收時脈信號鎖存一晶片選擇(CS)信號及/或命令/位址(CA)信號且包含可導致較快tAA之延遲元件的電路之一方塊圖；
圖3A繪示根據一實施例之耦接至一記憶體驅動器以執行讀取訓練的一記憶體裝置之一方塊圖；
圖3B繪示根據一實施例之繪示在一讀取訓練程序期間一CS信號中之一增大的延遲之影響之一時序圖；及
圖4繪示根據一實施例之用於在讀取訓練期間調整延遲以減小tAA的一方法。
Claims (20)
- 一種記憶體裝置，其包括： 一命令介面，其包括： 時脈輸入電路，其經組態以提供一時脈信號； 閘控電路，其經組態以基於該時脈信號及一經接收晶片選擇(CS)信號產生一閘控時脈信號； 晶片選擇(CS)輸入電路，其經組態以接收該CS信號，其中該CS輸入電路包括安置於一輸入緩衝器與經組態以提供該CS信號之一CS鎖存器之間的一延遲元件；及 命令/位址(CA)輸入電路，其包括一CA鎖存器，其中該CA輸入電路經組態以接收該閘控時脈信號且提供一鎖存命令/位址信號。
- 如請求項1之記憶體裝置，其中該閘控電路包括一AND閘，該AND閘經組態以接收該時脈信號及該CS信號且提供該閘控時脈信號。
- 如請求項1之記憶體裝置，其中該閘控電路包括： 一第一半鎖存器，其經組態以接收該CS信號且將一延時提供至一CS信號；及 一第二半鎖存器，其經組態以自該第一半鎖存器接收該CS信號。
- 如請求項3之記憶體裝置，其中該第一半鎖存器及該第二半鎖存器包括該CS信號之一第一延時，且其中該時脈輸入電路包括經組態以匹配該第一延時之一時脈延遲元件。
- 如請求項1之記憶體裝置，其中該命令介面包括一傳輸線，該傳輸線經組態以將該閘控時脈信號自該閘控電路載送至該CA輸入電路，該傳輸線包括至少一個緩衝器。
- 如請求項1之記憶體裝置，其中由該CA輸入電路接收之該閘控信號包括一第二延時，且其中該CA輸入電路包括經組態以匹配該第二延時之一CA延遲元件。
- 如請求項1之記憶體裝置，其中該記憶體裝置包括該CS信號之一訓練模式。
- 如請求項1之記憶體裝置，其中該記憶體裝置包括在介於14 ps與18 ps之間的一範圍內之一存取時間(tAA)。
- 一種半導體裝置，其包括： 一命令介面，其經組態以接收一時脈信號、一晶片選擇(CS)信號及一命令/位址(CA)信號，該命令介面電路包括經組態以延遲該經接收CS信號之CS延遲電路； 記憶體電路，其經組態以儲存資料；及 一輸入/輸出(I/O)介面，其經組態以基於該CS信號及該CA信號提供該經儲存資料； 其中該半導體裝置包括一存取時間(tAA)，該tAA包括在接收該CA信號與提供該經儲存資料之間的一時間間隔，且其中該CS延遲電路之一延遲實現該tAA之一減小。
- 如請求項9之半導體裝置，其中該命令介面經組態以在一CS訓練模式中操作，其中該記憶體裝置經組態以回應於該經接收CS信號而提供一CS訓練信號，且其中該CS信號基於該CS延遲電路之該延遲而提前。
- 如請求項9之半導體裝置，其中該命令介面包括閘控電路，該閘控電路經組態以基於該經接收CS信號閘控該經接收CA信號。
- 如請求項11之半導體裝置，其中該閘控電路包括一第一延時，且其中基於該第一延時判定該CS延遲電路之該延遲。
- 如請求項12之半導體裝置，其中該CS延遲電路之該延遲等於該第一延時。
- 如請求項11之半導體裝置，其中該閘控電路包括邏輯電路，該邏輯電路經組態以接收一時脈信號及該經接收CS信號，且提供經組態以閘控該經接收CA信號之一閘控時脈信號。
- 如請求項14之半導體裝置，其中該命令介面包括時脈延遲電路。
- 如請求項9之半導體裝置，其中該命令介面包括經組態以接收該CS信號且將該CS信號提供至該CS延遲電路的一輸入緩衝器，及經組態以接收一延遲CS信號的一CS鎖存器。
- 一種用以操作一記憶體裝置之方法，該方法包括： 在一訓練模式中： 接收一晶片選擇(CS)信號； 使用延遲電路延遲該CS信號；及 基於該延遲CS信號提供一訓練信號；及 在一非訓練模式中： 接收該CS信號； 基於該經接收CS信號鎖存一命令/位址(CA)信號； 使用該延遲電路延遲該CS信號；及 鎖存該延遲之經接收CS信號； 其中該鎖存CA信號與該鎖存CS信號之間的一時脈偏斜顯著小於該記憶體裝置之一時脈循環。
- 如請求項17之方法，其中鎖存該CA信號包括： 接收一時脈信號； 使用該經接收CS信號閘控該時脈信號；及 將該閘控時脈信號提供至鎖存該CA信號之一CA鎖存器。
- 如請求項17之方法，其中在該訓練模式中延遲該CS信號經組態以引起提供該CS信號且接收該訓練信號之使用者電路將該CS信號提前。
- 如請求項19之方法，其中該使用者電路包括一處理器。
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2017
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