KR20210034997A - 반도체장치 - Google Patents

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KR20210034997A
KR20210034997A KR1020190117092A KR20190117092A KR20210034997A KR 20210034997 A KR20210034997 A KR 20210034997A KR 1020190117092 A KR1020190117092 A KR 1020190117092A KR 20190117092 A KR20190117092 A KR 20190117092A KR 20210034997 A KR20210034997 A KR 20210034997A
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김웅래
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Abstract

반도체장치는 제1 내부클럭 및 제어신호를 토대로 생성된 제1 내부제어신호 및 제2 내부클럭 및 상기 제어신호를 토대로 생성된 제2 내부제어신호를 래치클럭에 동기하여 제1 래치신호 및 제2 래치신호를 생성하는 래치신호생성회로; 및 상기 제1 래치신호 및 상기 래치클럭을 토대로 발생된 제1 정렬펄스 및 제2 정렬펄스에 동기하여 상기 제1 래치신호 및 상기 제2 래치신호로부터 트레이닝결과신호를 생성하는 트레이닝결과신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 칩선택신호를 트레이닝할 수 있는 반도체장치에 관한 것이다.
휴대용 컴퓨터, PDA, 휴대폰 등의 모바일 기기의 경우 휴대성을 높이기 위해 무게를 줄이는 것이 중요하다. 모바일 기기의 무게를 결정하는 중요 부품으로는 동작 전원을 공급하는 배터리가 있는데, 모바일 기기에서 사용되는 반도체장치의 소모전력을 감소시킬수록 배터리의 용량이 감소되므로, 반도체장치의 소모전력을 감소시킴으로써 모바일 기기의 무게를 줄일 수 있다. 모바일 기기의 경우 점차 다양한 서비스를 제공하는 멀티미디어 기기로 발전함에 따라 빠른 동작속도가 요구되고, 이에 따라 모바일 메모리 칩의 데이터 전송 속도는 모바일 기기의 동작속도를 결정하는 중요한 요소로 작용하고 있다.
최근, 반도체장치는 커맨드 및 어드레스를 별도의 핀(PIN)을 통해 입력받는 대신 다수 개의 핀을 통해 커맨드 및 어드레스를 동시에 입력 받는다. 이때, 다수 개의 핀을 통해 입력받는 신호는 커맨드 및 어드레스에 관한 정보를 모두 포함하고, 커맨드디코더 및 어드레스디코더는 다수 개의 핀을 통해 입력되는 신호를 디코딩하여 커맨드 및 어드레스를 추출한다.
동기식 반도체장치의 경우 커맨드 및 어드레스가 클럭에 동기되어 입력된다. DDR(Double Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기시켜 입력받고, SDR(Single Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)에 동기시켜 입력 받는다.
본 발명은 칩선택신호를 트레이닝할 수 있는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 내부클럭 및 제어신호를 토대로 생성된 제1 내부제어신호 및 제2 내부클럭 및 상기 제어신호를 토대로 생성된 제2 내부제어신호를 래치클럭에 동기하여 제1 래치신호 및 제2 래치신호를 생성하는 래치신호생성회로; 및 상기 제1 래치신호 및 상기 래치클럭을 토대로 발생된 제1 정렬펄스 및 제2 정렬펄스에 동기하여 상기 제1 래치신호 및 상기 제2 래치신호로부터 트레이닝결과신호를 생성하는 트레이닝결과신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제어신호, 제1 내부클럭 및 제2 내부클럭를 토대로 생성된 제1 내부제어신호 및 제2 내부제어신호를 래치클럭에 동기하여 제1 래치신호 및 제2 래치신호를 생성하는 래치신호생성회로; 상기 제1 래치신호가 기설정된 로직레벨로 설정된 제1 구간에서 제1 정렬펄스가 발생시키고, 상기 제1 래치신호가 상기 기설정된 로직레벨로 설정된 제2 구간에서 제2 정렬펄스를 발생시키는 정렬펄스생성회로; 및 상기 제어신호가 제1 내부클럭 및 상기 제2 내부클럭에 동기하여 토글링할 때 레벨 천이하는 트레이닝결과신호를 생성하는 트레이닝결과신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 클럭을 분주하여 생성된 내부클럭들 중 하나를 래치클럭으로 선택하고, 래치클럭에 동기하여 내부칩선택신호를 래치하여 래치신호들을 생성하고 래치신호들을 토대로 트레이닝결과신호를 생성함으로써, 테스트구간동안 내부칩선택신호의 에지들을 검출하기 위해 별도의 내부클럭들을 생성할 필요가 없어 최소한의 면적 및 전류를 소모하면서 칩선택신호를 트레이닝할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 내부제어신호생성회로의 일 실시예에 따른 도면이다.
도 3은 도 1에 도시된 반도체장치에 포함된 래치클럭생성회로의 일 실시예에 따른 도면이다.
도 4는 도 1에 도시된 반도체장치에 포함된 래치신호생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 정렬펄스생성회로의 일 실시예에 따른 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 트레이닝결과신호생성회로의 일 실시예에 따른 회로도이다.
도 7 및 도 8은 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 9는 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(1)는 내부클럭생성회로(10), 내부제어신호생성회로(11), 래치클럭생성회로(13), 래치신호생성회로(15), 정렬펄스생성회로(17) 및 트레이닝결과신호생성회로(19)를 포함할 수 있다.
내부클럭생성회로(10)는 클럭(CLK)을 분주하여 제1 내부클럭(ICLKA) 및 제2 내부클럭(ICLKB)를 생성할 수 있다. 제1 내부클럭(ICLKA) 및 제2 내부클럭(ICLKB)은 클럭(CLK)의 2 분주신호로 생성될 수 있다. 제1 내부클럭(ICLKA) 및 제2 내부클럭(ICLKB)의 주기는 클럭(CLK)의 주기보다 2배 크게 설정될 수 있다.
내부제어신호생성회로(11)는 제1 내부클럭(ICLKA) 및 제2 내부클럭(ICLKB)을 토대로 제어신호(CS)를 래치하여 제1 내부제어신호(ICSA) 및 제2 내부제어신호(ICSB)를 생성할 수 있다. 제어신호(CS)는 리드동작 및 라이트동작 등의 다양한 동작이 수행되는 칩을 선택하기 위한 칩선택신호로 설정될 수 있다. 제어신호(CS)는 메모리컨트롤러(도 9의 1002)에서 반도체장치(1)로 인가될 수 있다. 내부제어신호생성회로(11)는 제1 내부클럭(ICLKA)에 동기하여 제어신호(CS)를 래치하여 제1 내부제어신호(ICSA)를 생성할 수 있다. 내부제어신호생성회로(11)는 제2 내부클럭(ICLKB)에 동기하여 제어신호(CS)를 래치하여 제2 내부제어신호(ICSB)를 생성할 수 있다. 내부제어신호생성회로(11)의 보다 구체적인 구성 및 동작은 도 2를 참고하여 살펴본다.
래치클럭생성회로(13)는 테스트개시신호(TM_ST), 테스트종료신호(TM_EX) 및 제1 내부클럭(ICLKA)을 토대로 래치클럭(LCLKA)을 생성할 수 있다. 래치클럭생성회로(13)는 테스트개시신호(TM_ST) 및 테스트종료신호(TM_EX)에 의해 설정된 테스트구간동안 제1 내부클럭(ICLKA)으로부터 래치클럭(LCLKA)을 생성할 수 있다. 래치클럭생성회로(13)는 테스트구간동안 제1 내부클럭(ICLKA)을 버퍼링하여 래치클럭(LCLKA)을 생성할 수 있다. 실시예에 따라서, 래치클럭생성회로(13)는 테스트구간동안 제1 내부클럭(ICLKA)을 지연시켜 래치클럭(LCLKA)을 생성할 수 있다. 래치클럭생성회로(13)의 보다 구체적인 구성 및 동작은 도 3을 참고하여 살펴본다.
래치신호생성회로(15)는 래치클럭(LCLKA), 제1 내부제어신호(ICSA) 및 제2 내부제어신호(ICSB)를 토대로 제1 래치신호(CSLATA) 및 제2 래치신호(CSLATB)를 생성할 수 있다. 래치신호생성회로(15)는 래치클럭(LCLKA)에 동기하여 제1 내부제어신호(ICSA)를 래치하여 제1 래치신호(CSLATA)를 생성할 수 있다. 래치신호생성회로(15)는 래치클럭(LCLKA)에 동기하여 제2 내부제어신호(ICSB)를 래치하여 제2 래치신호(CSLATB)를 생성할 수 있다. 래치신호생성회로(15)의 보다 구체적인 구성 및 동작은 도 4를 참고하여 살펴본다.
정렬펄스생성회로(17)는 제1 래치신호(CSLATA) 및 래치클럭(LCLKA)으로부터 제1 정렬펄스(APUL1) 및 제2 정렬펄스(APUL2)를 생성할 수 있다. 정렬펄스생성회로(17)는 제1 래치신호(CSLATA)가 기설정된 로직레벨로 설정될 때 래치클럭(LCLKA)에 동기하여 제1 정렬펄스(APUL1)를 발생시킬 수 있다. 정렬펄스생성회로(17)는 제1 정렬펄스(APUL1)가 발생될 때 래치클럭(LCLKA)에 동기하여 시프팅하여 제2 정렬펄스(APUL2)를 생성할 수 있다. 정렬펄스생성회로(17)는 제1 래치신호(CSLATA)가 기설정된 로직레벨로 설정된 구간동안 래치클럭(LCLKA)을 순차적으로 제1 정렬펄스(APUL1) 및 제2 정렬펄스(APUL2)로 출력할 수 있다. 정렬펄스생성회로(17)의 보다 구체적인 구성 및 동작은 도 5를 참고하여 살펴본다.
트레이닝결과신호생성회로(19)는 제1 정렬펄스(APUL1), 제2 정렬펄스(APUL2), 제1 래치신호(CSLATA) 및 제2 래치신호(CSLATB)를 토대로 트레이닝결과신호(TMOUT)를 생성할 수 있다. 트레이닝결과신호생성회로(19)는 제1 정렬펄스(APUL1)가 발생될 때 제1 래치신호(CSLATA) 및 제2 래치신호(CSLATB)를 래치하고, 제2 정렬펄스(APUL2)가 발생될 때 제1 래치신호(CSLATA) 및 제2 래치신호(CSLATB)를 래치하여 트레이닝결과신호(TMOUT)를 생성할 수 있다. 트레이닝결과신호생성회로(19)의 보다 구체적인 구성 및 동작은 도 6을 참고하여 살펴본다.
도 2를 참고하면 내부제어신호생성회로(11)는 제어신호지연기(21), 제1 클럭지연기(23), 제2 클럭지연기(25), 제1 제어신호출력회로(27) 및 제2 제어신호출력회로(29)를 포함할 수 있다. 제어신호지연기(21)는 제어신호(CS)를 지연시켜 지연제어신호(CSd)를 생성할 수 있다. 제1 클럭지연기(23)는 제1 내부클럭(ICLKA)을 지연시켜 제1 지연클럭(ICLKAd)을 생성할 수 있다. 제2 클럭지연기(25)는 제2 내부클럭(ICLKB)을 지연시켜 제2 지연클럭(ICLKBd)을 생성할 수 있다. 제1 제어신호출력회로(27)는 제1 지연클럭(ICLKAd)에 동기하여 지연제어신호(CSd)를 래치하고, 래치된 지연제어신호(CSd)를 제1 내부제어신호(ICSA)로 출력할 수 있다. 제2 제어신호출력회로(29)는 제2 지연클럭(ICLKBd)에 동기하여 지연제어신호(CSd)를 래치하고, 래치된 지연제어신호(CSd)를 제2 내부제어신호(ICSB)로 출력할 수 있다. 내부제어신호생성회로(11)는 제1 내부클럭(ICLKA)에 동기하여 제어신호(CS)를 래치하여 제1 내부제어신호(ICSA)를 생성하고, 제2 내부클럭(ICLKB)에 동기하여 제어신호(CS)를 래치하여 제2 내부제어신호(ICSB)를 생성할 수 있다.
도 3을 참고하면 래치클럭생성회로(13)는 테스트구간제어회로(31), 지연기(33) 및 래치클럭출력회로(35)를 포함할 수 있다. 테스트구간제어회로(31)는 테스트개시신호(TM_ST) 및 테스트종료신호(TM_EX)에 의해 테스트구간동안 로직하이레벨로 발생되는 구간신호(TMPD)를 생성할 수 있다. 구간신호(TMPD)는 테스트개시신호(TM_ST)가 발생한 시점부터 테스트종료신호(TM_EX)가 발생한 시점까지로 설정되는 테스트구간동안 로직하이레벨로 발생될 수 있다. 지연기(33)는 제1 내부클럭(ICLKA)을 지연시켜 제1 지연클럭(ICLKAd)을 생성할 수 있다. 래치클럭출력회로(35)는 낸드게이트(NAND31) 및 인버터(IV31)를 포함할 수 있다. 래치클럭출력회로(35)는 구간신호(TMPD) 및 제1 지연클럭(ICLKAd)을 입력 받아 논리곱 연산을 수행하여 래치클럭(LCLKA)을 생성할 수 있다. 래치클럭출력회로(35)는 구간신호(TMPD) 및 제1 지연클럭(ICLKAd)으로부터 래치클럭(LCLKA)을 생성할 수 있다. 래치클럭출력회로(35)는 구간신호(TMPD)가 로직하이레벨로 발생되는 테스트구간동안 제1 지연클럭(ICLKAd)을 버퍼링하여 래치클럭(LCLKA)을 출력할 수 있다.
도 4를 참고하면 래치신호생성회로(15)는 제1 래치신호생성회로(41) 및 제2 래치신호생성회로(43)를 포함할 수 있다. 제1 래치신호생성회로(41) 및 제2 래치신호생성회로(43)는 플립플롭으로 구현될 수 있다. 제1 래치신호생성회로(41)는 래치클럭(LCLKA)에 동기하여 제1 내부제어신호(ICSA)를 래치하고, 래치된 제1 내부제어신호(ICSA)를 제1 래치신호(CSLATA)로 출력할 수 있다. 제2 래치신호생성회로(43)는 래치클럭(LCLKA)에 동기하여 제2 내부제어신호(ICSB)를 래치하고, 래치된 제2 내부제어신호(ICSB)를 제2 래치신호(CSLATB)로 출력할 수 있다.
도 5를 참고하면 정렬펄스생성회로(17)는 제1 전치신호생성회로(51), 제2 전치신호생성회로(53), 제1 펄스출력회로(55) 및 제2 펄스출력회로(57)를 포함할 수 있다.
제1 전치신호생성회로(51)는 인버터들(IV511, IV533, IV515, IV517), 낸드게이트(NAND511), 오어게이트(OR511), 노어게이트들(NOR511, NOR513)을 포함할 수 있다. 인버터(IV511)는 제1 래치신호(CSLATA)를 반전버퍼링하여 출력할 수 있다. 인버터(IV513)는 제1 전치신호(PRE1)를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND511)는 인버터(IV511)의 출력신호 및 인버터(IV513)의 출력신호를 입력 받아 부정논리곱 연산을 하여 셋제어신호(SCS)를 생성할 수 있다. 셋제어신호(SCS)는 제1 전치신호(PRE1)가 로직로우레벨로 설정된 상태에서 로직로우레벨의 제1 래치신호(CSLATA)가 입력될 때 로직하이레벨로 발생될 수 있다. 오어게이트(OR511)는 리셋신호(RST) 및 제2 전치신호(PRE2)를 입력받아 논리합 연산을 수행하여 리셋제어신호(RCS)를 생성할 수 있다. 리셋신호(RST)는 반도체장치(1)의 초기화동작이 수행될 때 로직하이레벨로 발생될 수 있다. 리셋제어신호(RCS)는 리셋신호(RST)가 로직하이레벨로 발생되거나 제2 전치신호(PRE2)가 로직하이레벨로 발생될 때 로직하이레벨로 발생될 수 있다. 노어게이트(NOR511)는 셋제어신호(SCS) 및 노어게이트(NOR513)의 출력신호를 입력 받아 부정논리합 연산을 수행할 수 있다. 노어게이트(NOR513)는 리셋제어신호(RCS) 및 노어게이트(NOR511)의 출력신호를 입력 받아 부정논리합 연산을 수행할 수 있다. 인버터(IV517)는 노어게이트(NOR511)의 출력신호를 반전버퍼링하여 제1 전치신호(PRE1)를 출력할 수 있다. 제1 전치신호(PRE1)는 제1 래치신호(CSLATA)가 로직하이레벨에서 로직로우레벨로 천이할 때 로직로우레벨에서 로직하이레벨로 천이할 수 있다. 제1 전치신호(PRE1)는 제2 전치신호(PRE2)가 로직하이레벨로 발생하거나 리셋신호(RST)가 로직하이레벨로 발생될 때 로직하이레벨에서 로직로우레벨로 천이할 수 있다.
제2 전치신호생성회로(53)는 플립플롭으로 구현될 수 있다. 제2 전치신호생성회로(53)는 래치클럭(LCLKA)에 동기하여 제1 전치신호(PRE1)를 래치하고, 래치된 제1 전치신호(PRE1)를 제2 전치신호(PRE2)로 출력할 수 있다. 제2 전치신호생성회로(53)는 제1 전치신호(PRE1)를 래치클럭(LCLKA)의 1 주기구간만큼 시프팅하여 제2 전치신호(PRE2)를 생성할 수 있다.
제1 펄스출력회로(55)는 낸드게이트(NAND551) 및 인버터(IV551)를 포함할 수 있다. 제1 펄스출력회로(55)는 제1 전치신호(PRE1) 및 래치클럭(LCLKA)을 입력 받아 논리곱 연산을 수행하여 제1 정렬펄스(APUL1)를 생성할 수 있다. 제1 펄스출력회로(55)는 제1 전치신호(PRE1) 및 래치클럭(LCLKA)으로부터 제1 정렬펄스(APUL1)를 생성할 수 있다. 제1 펄스출력회로(55)는 제1 전치신호(PRE1)가 로직하이레벨일 때 래치클럭(LCLKA)을 버퍼링하여 제1 정렬펄스(APUL1)를 출력할 수 있다.
제2 펄스출력회로(57)는 낸드게이트(NAND571) 및 인버터(IV571)를 포함할 수 있다. 제2 펄스출력회로(57)는 제2 전치신호(PRE2) 및 래치클럭(LCLKA)을 입력 받아 논리곱 연산을 수행하여 제2 정렬펄스(APUL2)를 생성할 수 있다. 제2 펄스출력회로(57)는 제2 전치신호(PRE2) 및 래치클럭(LCLKA)으로부터 제2 정렬펄스(APUL2)를 생성할 수 있다. 제2 펄스출력회로(57)는 제2 전치신호(PRE2)가 로직하이레벨일 때 래치클럭(LCLKA)을 버퍼링하여 제2 정렬펄스(APUL2)를 출력할 수 있다.
정렬펄스생성회로(17)는 제1 래치신호(CSLATA)가 로직로우레벨로 설정된 구간동안 래치클럭(LCLKA)을 순차적으로 제1 정렬펄스(APUL1) 및 제2 정렬펄스(APUL2)로 출력할 수 있다.
도 6을 참고하면 트레이닝결과신호생성회로(19)는 제1 정렬신호출력회로(61), 제2 정렬신호출력회로(63) 및 트레이닝결과신호출력회로(65)를 포함할 수 있다.
제1 정렬신호출력회로(61)는 인버터들(IV611, IV613, IV614, IV615, IV616, IV618, IV619)을 포함할 수 있다. 인버터(IV611)는 제1 정렬펄스(APUL1)를 반전버퍼링하여 출력할 수 있다. 인버터(IV613)는 제1 정렬펄스(APUL1)가 로직하이레벨로 발생될 때 제1 래치신호(CSLATA)를 반전버퍼링하여 노드(nd611)로 출력할 수 있다. 인버터(IV614)는 노드(nd611)의 신호를 반전버퍼링하여 제1 정렬신호(ACS1)로 출력할 수 있다. 인버터(IV615)는 제1 정렬신호(ACS1)를 반전버퍼링하여 노드(nd611)로 출력할 수 있다. 인버터(IV616)는 제1 정렬펄스(APUL1)가 로직하이레벨로 발생될 때 제2 래치신호(CSLATB)를 반전버퍼링하여 노드(nd612)로 출력할 수 있다. 인버터(IV618)는 노드(nd612)의 신호를 반전버퍼링하여 제2 정렬신호(ACS2)로 출력할 수 있다. 인버터(IV619)는 제2 정렬신호(ACS2)를 반전버퍼링하여 노드(nd612)로 출력할 수 있다. 제1 정렬신호출력회로(61)는 제1 정렬펄스(APUL1)가 로직하이레벨로 발생될 때 제1 래치신호(CSLATA)를 버퍼링하여 제1 정렬신호(ACS1)로 출력할 수 있고, 제2 래치신호(CSLATB)를 버퍼링하여 제2 정렬신호(ACS2)로 출력할 수 있다.
제2 정렬신호출력회로(63)는 인버터들(IV631, IV633, IV634, IV635, IV636, IV638, IV639)을 포함할 수 있다. 인버터(IV631)는 제2 정렬펄스(APUL2)를 반전버퍼링하여 출력할 수 있다. 인버터(IV633)는 제2 정렬펄스(APUL2)가 로직하이레벨로 발생될 때 제1 래치신호(CSLATA)를 반전버퍼링하여 노드(nd631)로 출력할 수 있다. 인버터(IV634)는 노드(nd631)의 신호를 반전버퍼링하여 제3 정렬신호(ACS3)로 출력할 수 있다. 인버터(IV635)는 제3 정렬신호(ACS3)를 반전버퍼링하여 노드(nd631)로 출력할 수 있다. 인버터(IV636)는 제2 정렬펄스(APUL2)가 로직하이레벨로 발생될 때 제2 래치신호(CSLATB)를 반전버퍼링하여 노드(nd632)로 출력할 수 있다. 인버터(IV638)는 노드(nd632)의 신호를 반전버퍼링하여 제4 정렬신호(ACS4)로 출력할 수 있다. 인버터(IV639)는 제4 정렬신호(ACS4)를 반전버퍼링하여 노드(nd632)로 출력할 수 있다. 제2 정렬신호출력회로(63)는 제2 정렬펄스(APUL2)가 로직하이레벨로 발생될 때 제1 래치신호(CSLATA)를 버퍼링하여 제3 정렬신호(ACS3)로 출력할 수 있고, 제2 래치신호(CSLATB)를 버퍼링하여 제4 정렬신호(ACS4)로 출력할 수 있다.
트레이닝결과신호출력회로(65)는 인버터들(IV651, IV653), 낸드게이트들(NAND651, NAND653) 및 오어게이트(OR651)를 포함할 수 있다. 인버터(IV651)는 제1 정렬신호(ACS1)를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND651)는 인버터(IV651)의 출력신호 및 제2 정렬신호(ACS2)를 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV653)는 제3 정렬신호(ACS3)를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND653)는 인버터(IV653)의 출력신호 및 제4 정렬신호(ACS4)를 입력받아 부정논리곱 연산을 수행할 수 있다. 오어게이트(OR651)는 낸드게이트(NAND651)의 출력신호 및 낸드게이트(NAND653)의 출력신호를 입력받아 논리합 연산을 수행하여 트레이닝결과신호(TMOUT)를 생성할 수 있다. 트레이닝결과신호출력회로(65)는 제1 정렬신호(ACS1)가 로직로우레벨로 설정되고, 제2 정렬신호(ACS2)가 로직하이레벨로 설정되며, 제3 정렬신호(ACS3)가 로직로우레벨로 설정되고, 제4 정렬신호(ACS4)가 로직하이레벨로 설정될 때 로직로우레벨(TMOUT)의 트레이닝결과신호(TMOUT)를 생성할 수 있다.
반도체장치(1)의 동작을 도 7 및 도 8을 참고하여 살펴보면 다음과 같다.
도 7에 도시된 바와 같이, 클럭(CLK) 및 반전클럭(CLKB)이 분주되어 제1 내부클럭(ICLKA) 및 제2 내부클럭(ICLKB)이 생성된 상태에서 제1 내부클럭(ICLKA)에 동기되어 칩선택신호(CS)가 래치되어 제1 내부제어신호(ICSA)가 생성되고, 제2 내부클럭(ICLKB)에 동기되어 칩선택신호(CS)가 래치되어 제2 내부제어신호(ICSB)가 생성된다. 칩선택신호(CS)가 td11 구간동안 메모리컨트롤러(도 9의 1002)에서 로직로우레벨로 인가될 때 제1 내부제어신호(ICSA)는 td12 구간동안 로직로우레벨로 설정되고, 제2 내부제어신호(ICSB)는 td13 구간동안 로직로우레벨로 설정된다. 래치클럭(LCLKA)은 테스트구간동안 제1 내부클럭(ICLKA)이 지연되어 생성된다. 래치클럭(LCLKA)에 동기하여 제1 내부제어신호(ICSA)가 래치되어 제1 래치신호(CSLATA)로 출력되고, 래치클럭(LCLKA)에 동기하여 제2 내부제어신호(ICSB)가 래치되어 제2 래치신호(CSLATB)로 출력된다. 제1 래치신호(CSLATA)는 T11 시점부터 T13 시점까지의 구간동안 로직로우레벨로 설정되고, 제2 래치신호(CSLATB)는 T11 시점부터 T12 시점까지의 구간동안 로직로우레벨로 설정된다. 제1 래치신호(CSLATA)가 로직로우레벨로 설정되는 T11 시점부터 T12 시점까지의 구간동안 제1 전치신호(PRE1)가 로직하이레벨로 생성되고, 제1 래치신호(CSLATA)가 로직로우레벨로 설정되는 T12 시점부터 T13 시점까지의 구간동안 제2 전치신호(PRE2)가 로직하이레벨로 생성된다. 제1 전치신호(PRE1)가 로직하이레벨로 생성되는 T11 시점부터 T12 시점까지의 구간동안 래치클럭(LCLKA)이 버퍼링되어 제1 정렬펄스(APUL1)로 출력된다. 제2 전치신호(PRE2)가 로직하이레벨로 생성되는 T12 시점부터 T13 시점까지의 구간동안 래치클럭(LCLKA)이 버퍼링되어 제2 정렬펄스(APUL2)로 출력된다. 제1 정렬펄스(APUL1)가 발생될 때 제1 래치신호(CSLATA)가 제1 정렬신호(ACS1)로 출력되고, 제2 래치신호(CSLATB)가 제2 정렬신호(ACS2)로 출력된다. 제2 정렬펄스(APUL2)가 발생될 때 제1 래치신호(CSLATA)가 제3 정렬신호(ACS3)로 출력되고, 제2 래치신호(CSLATB)가 제4 정렬신호(ACS4)로 출력된다. 제1 정렬신호(ACS1) 및 제2 정렬펄스(APUL2)는 T11 시점에서 로직하이레벨에서 로직로우레벨로 천이하고, 제3 정렬신호(ACS3)는 T12 시점에서 로직하이레벨에서 로직로우레벨로 천이하며, 제4 정렬신호(ACS4)는 로직하이레벨을 유지한다. 따라서, 제1 정렬신호(ACS1), 제2 정렬신호(ACS2), 제3 정렬신호(ACS3) 및 제4 정렬신호(ACS4)에 의해 생성되는 트레이닝결과신호(TMOUT)는 로직하이레벨을 유지한다. 트레이닝결과신호(TMOUT)가 로직하이레벨을 유지하는 경우 칩선택신호(CS)가 클럭(CLK)에 동기하여 토글링되어 입력되지 않았음을 확인할 수 있다.
도 8에 도시된 바와 같이, 제1 내부클럭(ICLKA)에 동기되어 칩선택신호(CS)가 래치되어 제1 내부제어신호(ICSA)가 생성되고, 제2 내부클럭(ICLKB)에 동기되어 칩선택신호(CS)가 래치되어 제2 내부제어신호(ICSB)가 생성된다. 칩선택신호(CS)가 td21 구간동안 메모리컨트롤러(도 9의 1002)에서 토글링되어 인가될 때 제1 내부제어신호(ICSA)는 td22 구간동안 로직로우레벨로 설정되고, 제2 내부제어신호(ICSB)는 로직하이레벨로 설정된다. 래치클럭(LCLKA)은 테스트구간동안 제1 내부클럭(ICLKA)이 지연되어 생성된다. 래치클럭(LCLKA)에 동기하여 제1 내부제어신호(ICSA)가 래치되어 제1 래치신호(CSLATA)로 출력되고, 래치클럭(LCLKA)에 동기하여 제2 내부제어신호(ICSB)가 래치되어 제2 래치신호(CSLATB)로 출력된다. 제1 래치신호(CSLATA)는 T21 시점부터 T23 시점까지의 구간동안 로직로우레벨로 설정되고, 제2 래치신호(CSLATB)는 로직하이레벨로 설정된다. 제1 래치신호(CSLATA)가 로직로우레벨로 설정되는 T21 시점부터 T22 시점까지의 구간동안 제1 전치신호(PRE1)가 로직하이레벨로 생성되고, 제1 래치신호(CSLATA)가 로직로우레벨로 설정되는 T22 시점부터 T23 시점까지의 구간동안 제2 전치신호(PRE2)가 로직하이레벨로 생성된다. 제1 전치신호(PRE1)가 로직하이레벨로 생성되는 T21 시점부터 T22 시점까지의 구간동안 래치클럭(LCLKA)이 버퍼링되어 제1 정렬펄스(APUL1)로 출력된다. 제2 전치신호(PRE2)가 로직하이레벨로 생성되는 T22 시점부터 T23 시점까지의 구간동안 래치클럭(LCLKA)이 버퍼링되어 제2 정렬펄스(APUL2)로 출력된다. 제1 정렬펄스(APUL1)가 발생될 때 제1 래치신호(CSLATA)가 제1 정렬신호(ACS1)로 출력되고, 제2 래치신호(CSLATB)가 제2 정렬신호(ACS2)로 출력된다. 제2 정렬펄스(APUL2)가 발생될 때 제1 래치신호(CSLATA)가 제3 정렬신호(ACS3)로 출력되고, 제2 래치신호(CSLATB)가 제4 정렬신호(ACS4)로 출력된다. 제1 정렬신호(ACS1)는 T21 시점에서 로직하이레벨에서 로직로우레벨로 천이하고, 제2 정렬펄스(APUL2)는 로직하이레벨을 유지하며, 제3 정렬신호(ACS3)는 T22 시점에서 로직하이레벨에서 로직로우레벨로 천이하고, 제4 정렬신호(ACS4)는 로직하이레벨을 유지한다. T22 시점에서 로직로우레벨의 제1 정렬신호(ACS1), 로직하이레벨의 제2 정렬신호(ACS2), 로직로우레벨의 제3 정렬신호(ACS3) 및 로직하이레벨의 제4 정렬신호(ACS4)에 의해 트레이닝결과신호(TMOUT)는 로직하이레벨에서 로직로우레벨로 천이한다. 트레이닝결과신호(TMOUT)가 로직하이레벨에서 로직로우레벨로 천이할 때 칩선택신호(CS)가 클럭(CLK)에 동기하여 토글링되어 입력됨을 확인할 수 있다.
이상 살펴본 반도체장치(1)는 제1 내부클럭(ICLKA)으로부터 생성된 래치클럭(LCLKA)에 동기하여 제1 래치신호(CSLATA) 및 제2 래치신호(CSLATB)로부터 칩선택신호(CS)가 클럭(CLK)에 동기하여 토글링되어 입력됨을 확인할 수 있는 트레이닝결과신호(TMOUT)를 생성한다. 즉, 반도체장치(1)는 다수의 내부클럭들을 이용하지 않고 래치클럭(LCLKA)만을 이용하여 칩선택신호(CS)가 클럭(CLK)에 동기하여 토글링됨을 확인할 수 있어 칩선택신호(CS)를 트레이닝하는 회로를 구현하는데 있어 전류소모 및 면적 소모를 감소시킬 수 있다.
앞서, 도 1에서 살펴본 반도체장치(1)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 반도체장치 10: 내부클럭생성회로
11: 내부제어신호생성회로 13: 래치클럭생성회로
15: 래치신호생성회로 17: 정렬펄스생성회로
19: 트레이닝결과신호생성회로 21: 제어신호지연기
23: 제1 클럭지연기 25: 제2 클럭지연기
27: 제1 제어신호출력회로 29: 제2 제어신호출력회로
31: 테스트구간제어회로 33: 지연기
35: 래치클럭출력회로 41: 제1 래치신호생성회로
43: 제2 래치신호생성회로 51: 제1 전치신호생성회로
53: 제2 전치신호생성회로 55: 제1 펄스출력회로
57: 제2 펄스출력회로

Claims (20)

  1. 제1 내부클럭 및 제어신호를 토대로 생성된 제1 내부제어신호 및 제2 내부클럭 및 상기 제어신호를 토대로 생성된 제2 내부제어신호를 래치클럭에 동기하여 제1 래치신호 및 제2 래치신호를 생성하는 래치신호생성회로; 및
    상기 제1 래치신호 및 상기 래치클럭을 토대로 발생된 제1 정렬펄스 및 제2 정렬펄스에 동기하여 상기 제1 래치신호 및 상기 제2 래치신호로부터 트레이닝결과신호를 생성하는 트레이닝결과신호생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 내부클럭 및 상기 제2 내부클럭은 클럭을 분주하여 생성되는 반도체장치.
  3. 제 1 항에 있어서, 상기 제1 내부제어신호는 상기 제1 내부클럭에 동기하여 상기 제어신호를 래치하여 생성되고, 상기 제2 내부제어신호는 상기 제2 내부클럭에 동기하여 상기 제어신호를 래치하여 생성되는 반도체장치.
  4. 제 1 항에 있어서, 상기 래치클럭은 테스트구간동안 상기 제1 내부클럭을 버퍼링하거나 지연시켜 생성되는 반도체장치.
  5. 제 1 항에 있어서, 상기 제1 래치신호가 기설정된 로직레벨로 설정된 제1 구간에서 상기 제1 정렬펄스가 발생되고, 상기 제1 래치신호가 상기 기설정된 로직레벨로 설정된 제2 구간에서 상기 제2 정렬펄스가 발생되는 반도체장치.
  6. 제 5 항에 있어서, 상기 제1 구간 및 상기 제2 구간은 연속된 구간으로 설정되는 반도체장치.
  7. 제 6 항에 있어서, 상기 제1 구간은 상기 제1 내부클럭의 1 주기구간으로 설정되고, 상기 제2 구간은 상기 제1 내부클럭의 1 주기구간으로 설정되는 반도체장치.
  8. 제 1 항에 있어서,
    상기 제1 래치신호가 기설정된 로직레벨로 설정되는 제1 구간동안 발생되는 제1 전치신호를 생성하는 제1 전치신호생성회로; 및
    상기 제1 구간동안 상기 래치클럭으로부터 상기 제1 정렬펄스를 생성하는 제1 펄스출력회로를 더 포함하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 래치클럭에 동기하여 상기 제1 전치신호를 시프팅하여 제2 구간동안 발생되는 제2 전치신호를 생성하는 제2 전치신호생성회로; 및
    상기 제2 구간동안 상기 래치클럭으로부터 상기 제2 정렬펄스를 생성하는 제2 펄스출력회로를 더 포함하는 반도체장치.
  10. 제 1 항에 있어서, 상기 트레이닝결과신호의 레벨은 상기 제어신호가 제1 내부클럭 및 상기 제2 내부클럭에 동기하여 토글링할 때 천이하는 반도체장치.
  11. 제 1 항에 있어서, 상기 트레이닝결과신호생성회로는
    상기 제1 정렬펄스가 발생될 때 상기 제1 래치신호 및 상기 제2 래치신호로부터 제1 정렬신호 및 제2 정렬신호를 생성하는 제1 정렬신호출력회로;
    상기 제2 정렬펄스가 발생될 때 상기 제1 래치신호 및 상기 제2 래치신호로부터 제3 정렬신호 및 제4 정렬신호를 생성하는 제2 정렬신호출력회로; 및
    상기 제1 정렬펄스, 상기 제2 정렬펄스, 상기 제3 정렬펄스 및 상기 제4 정렬펄스를 토대로 상기 트레이닝결과신호를 생성하는 트레이닝결과신호출력회로를 포함하는 반도체장치.
  12. 제어신호, 제1 내부클럭 및 제2 내부클럭를 토대로 생성된 제1 내부제어신호 및 제2 내부제어신호를 래치클럭에 동기하여 제1 래치신호 및 제2 래치신호를 생성하는 래치신호생성회로;
    상기 제1 래치신호가 기설정된 로직레벨로 설정된 제1 구간에서 제1 정렬펄스가 발생시키고, 상기 제1 래치신호가 상기 기설정된 로직레벨로 설정된 제2 구간에서 제2 정렬펄스를 발생시키는 정렬펄스생성회로; 및
    상기 제어신호가 제1 내부클럭 및 상기 제2 내부클럭에 동기하여 토글링할 때 레벨 천이하는 트레이닝결과신호를 생성하는 트레이닝결과신호생성회로를 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 제1 내부클럭 및 상기 제2 내부클럭은 클럭을 분주하여 생성되는 반도체장치.
  14. 제 12 항에 있어서, 상기 제1 내부제어신호는 상기 제1 내부클럭에 동기하여 상기 제어신호를 래치하여 생성되고, 상기 제2 내부제어신호는 상기 제2 내부클럭에 동기하여 상기 제어신호를 래치하여 생성되는 반도체장치.
  15. 제 12 항에 있어서, 상기 래치클럭은 테스트구간동안 상기 제1 내부클럭을 버퍼링하거나 지연시켜 생성되는 반도체장치.
  16. 제 12 항에 있어서, 상기 제1 구간 및 상기 제2 구간은 연속된 구간으로 설정되는 반도체장치.
  17. 제 12 항에 있어서, 상기 제1 구간은 상기 제1 내부클럭의 1 주기구간으로 설정되고, 상기 제2 구간은 상기 제1 내부클럭의 1 주기구간으로 설정되는 반도체장치.
  18. 제 12 항에 있어서, 상기 정렬펄스생성회로는
    상기 제1 래치신호가 기설정된 로직레벨로 설정되는 상기 제1 구간동안 발생되는 제1 전치신호를 생성하는 제1 전치신호생성회로; 및
    상기 제1 구간동안 상기 래치클럭으로부터 상기 제1 정렬펄스를 생성하는 제1 펄스출력회로를 포함하는 반도체장치.
  19. 제 18 항에 있어서,
    상기 래치클럭에 동기하여 상기 제1 전치신호를 시프팅하여 상기 제2 구간동안 발생되는 제2 전치신호를 생성하는 제2 전치신호생성회로; 및
    상기 제2 구간동안 상기 래치클럭으로부터 상기 제2 정렬펄스를 생성하는 제2 펄스출력회로를 더 포함하는 반도체장치.
  20. 제 12 항에 있어서, 상기 트레이닝결과신호생성회로는
    상기 제1 정렬펄스가 발생될 때 상기 제1 래치신호 및 상기 제2 래치신호로부터 제1 정렬신호 및 제2 정렬신호를 생성하는 제1 정렬신호출력회로;
    상기 제2 정렬펄스가 발생될 때 상기 제1 래치신호 및 상기 제2 래치신호로부터 제3 정렬신호 및 제4 정렬신호를 생성하는 제2 정렬신호출력회로; 및
    상기 제1 정렬펄스, 상기 제2 정렬펄스, 상기 제3 정렬펄스 및 상기 제4 정렬펄스를 토대로 상기 트레이닝결과신호를 생성하는 트레이닝결과신호출력회로를 포함하는 반도체장치.
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