CN111199760B - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件。该半导体器件包括地址锁存电路和列地址发生电路。所述地址锁存电路基于根据列控制脉冲而产生的输入控制信号来锁存地址，并且基于根据内部列控制脉冲而产生的输出控制信号来输出锁存的地址作为预列地址。列地址发生电路基于延迟列控制脉冲和延迟内部列控制脉冲从所述预列地址产生列地址。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年11月19日提交的申请号为10-2018-0142647的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及执行列操作的半导体器件。
背景技术
通常，诸如动态随机存取存储器(DRAM)器件的半导体器件可以包括多个存储体组，其具有通过地址来选择的单元阵列。每个存储体组可以包括多个存储体。半导体器件可以选择多个存储体组中的一个，并且可以通过输入/输出(I/O)线来执行用于输出储存在所选存储体组所包括的存储体中的数据的列操作。
发明内容
根据一个实施例，一种半导体器件包括地址锁存电路和列地址发生电路。地址锁存电路基于根据列控制脉冲而产生的输入控制信号来锁存地址，并基于根据内部列控制脉冲而产生的输出控制信号来输出锁存的地址作为预列地址。列地址发生电路基于延迟列控制脉冲和延迟内部列控制脉冲从预列地址产生列地址。所述延迟列控制脉冲是通过将列控制脉冲延迟而产生的，并且所述延迟内部列控制脉冲是通过将内部列控制脉冲延迟而产生的。
根据另一实施例，一种半导体器件包括列延迟电路，其被配置成将列控制脉冲延迟第一列延迟时段以产生延迟列控制脉冲。所述半导体器件还包括内部列延迟电路，其被配置成将内部列控制脉冲延迟第二列延迟时段以产生延迟内部列控制脉冲。所述半导体器件还包括列地址发生电路，其被配置成基于延迟列控制脉冲和延迟内部列控制脉冲从预列地址产生列地址。预列地址是通过基于列控制脉冲和延迟列控制脉冲来锁存地址而产生的。
附图说明
图1示出了图示根据本公开的实施例的半导体器件的配置的框图。
图2示出了图示图1的半导体器件中所包括的列控制电路的示例的框图。
图3示出了图示图1的半导体器件中所包括的地址锁存电路的示例的框图。
图4示出了图示图1的半导体器件中所包括的列地址发生电路的示例的框图。
图5示出了图示图4的列地址发生电路中所包括的地址输入锁存电路的示例的电路图。
图6示出了图示图4的列地址发生电路中所包括的地址反馈电路的示例的电路图。
图7示出了图示图1中所示的半导体器件的操作的时序图。
图8示出了图示根据实施例的半导体器件中采用的核心电路的示例的框图。
图9示出了图示采用图1中所图示的半导体器件的电子系统的配置的框图。
具体实施方式
以下参考附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明目的，并不旨在限制本公开的范围。
包括多个存储体的半导体器件可以提供各种存储体模式，诸如存储体组模式、8存储体模式和16存储体模式。多个存储体可以构成存储体组。例如，四个存储体可以构成一个存储体组。在存储体组模式中，可以通过一个命令来执行针对存储体组中所包括的一个存储体的列操作。在8存储体模式中，可以通过一个命令来顺序地执行针对两个不同存储体组中所分别包括的两个存储体的列操作。在16存储体模式中，可以通过一个命令来顺序地执行针对四个不同存储体组中所分别包括的四个存储体的列操作。在存储体组模式中，可以根据突发长度来单独执行列操作。例如，如果在存储体组模式中突发长度设置为‘16’，则可以一次性执行针对16比特位数据的列操作。然而，如果在存储体组模式中突发长度设置为‘32’，则可以首先执行针对16比特位数据的第一列操作，并且可以在从第一列操作终止的时间起经过了冒泡时段(bubble period)之后执行针对其余16比特位数据的第二列操作。冒泡时段可以被设置为在其期间执行针对16比特位数据的列操作的时间段。在冒泡时段期间，也可以执行针对另一存储体的列操作。在这种情况下，可以使用冒泡时段来顺序地执行针对多个存储体的多个列操作。
如图1中所图示的，根据实施例的半导体器件100可以包括命令解码器101、列控制电路102、列延迟电路103、内部列延迟电路104、输入控制信号发生电路111、输出控制信号发生电路112、地址锁存电路113、列地址发生电路114和列操作电路115。
命令解码器101可以基于时钟信号CLK来对命令CMD<1:L>进行解码以产生读取信号ERT。可以产生读取信号ERT以执行读取操作。根据实施例，读取信号ERT可以与时钟信号CLK的上升沿(对应于发生从逻辑“低”电平到逻辑“高”电平的电平转变时的时间)或下降沿(对应于发生从逻辑“高”电平到逻辑“低”电平的电平转变时的时间)同步地产生。对于不同的实施例，可以不同地设置用于产生读取信号ERT的命令CMD<1:L>的逻辑电平组合。对于不同的实施例，可以不同地设置命令CMD<1:L>中所包括的比特位的数量“L”(这里“L”表示自然数)。
列控制电路102可以基于时钟信号CLK从读取信号ERT产生列控制脉冲RDT_AYP和内部列控制脉冲IRDT_AYP。当读取信号ERT产生时，列控制电路102可以产生列控制脉冲RDT_AYP。根据实施例，列控制电路102可以与在读取信号ERT产生之后产生的时钟信号CLK的第一上升沿或第一下降沿同步地产生列控制脉冲RDT_AYP。列控制电路102可以在从列控制脉冲RDT_AYP产生的时间起经过了列操作时段的时间产生内部列控制脉冲IRDT_AYP。当在8存储体模式中顺序地执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作以及第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作时，所述列操作时段可以被设置为用于执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作的时段。
列延迟电路103可以将列控制脉冲RDT_AYP延迟第一列延迟时段，以产生延迟列控制脉冲RDT_AYPD。当在8存储体模式中顺序地执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作以及第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作时，第一列延迟时段可以被设置为从列控制脉冲RDT_AYP产生的时间直到第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作开始的时间为止的时段。
内部列延迟电路104可以将内部列控制脉冲IRDT_AYP延迟第二列延迟时段，以产生延迟内部列控制脉冲IRDT_AYPD。当在8存储体模式中顺序地执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作以及第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作时，第二列延迟时段可以被设置为从内部列控制脉冲IRDT_AYP产生的时间直到第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作开始的时间为止的时段。
输入控制信号发生电路111可以基于列控制脉冲RDT_AYP来产生第一输入控制信号至第M输入控制信号PIN<1:M>。当连续地产生列控制脉冲RDT_AYP时，输入控制信号发生电路111可以顺序地且迭代地产生第一输入控制信号至第M输入控制信号PIN<1:M>。例如，输入控制信号发生电路111可以在列控制脉冲RDT_AYP第一次产生时产生第一输入控制信号PIN<1>，可以在列控制脉冲RDT_AYP第M次产生时产生第M输入控制信号PIN<M>，并且可以在列控制脉冲RDT_AYP第M+1次产生时产生第一输入控制信号PIN<1>。
输出控制信号发生电路112可以基于延迟列控制脉冲RDT_AYPD来产生第一输出控制信号至第M输出控制信号POUT<1:M>。当连续地产生延迟列控制脉冲RDT_AYPD时，输出控制信号发生电路112可以顺序地且迭代地产生第一输出控制信号至第M输出控制信号POUT<1:M>。例如，输出控制信号发生电路112可以在延迟列控制脉冲RDT_AYPD第一次产生时产生第一输出控制信号POUT<1>，可以在延迟列控制脉冲RDT_AYPD第M次产生时产生第M输出控制信号POUT<M>，并且可以在延迟列控制脉冲RDT_AYPD第M+1次产生时产生第一输出控制信号POUT<1>。
地址锁存电路113可以基于第一输入控制信号至第M输入控制信号PIN<1:M>和第一输出控制信号至第M输出控制信号POUT<1:M>从地址BA3产生预列地址BA_PRE。地址锁存电路113可以与第一输入控制信号PIN<1>同步以锁存地址BA3，并且可以与第一输出控制信号POUT<1>同步以输出地址BA3的锁存信号作为预列地址BA_PRE。地址锁存电路113可以与第二输入控制信号PIN<2>同步以锁存地址BA3，并且可以与第二输出控制信号POUT<2>同步以输出地址BA3的锁存信号作为预列地址BA_PRE。地址锁存电路113可以与第M输入控制信号PIN<M>同步以锁存地址BA3，并且可以与第M输出控制信号POUT<M>同步以输出地址BA3的锁存信号作为预列地址BA_PRE。
列地址发生电路114可以基于延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD从预列地址BA_PRE产生列地址CA。当产生延迟列控制脉冲RDT_AYPD或延迟内部列控制脉冲IRDT_AYPD时，列地址发生电路114可以锁存并缓冲预列地址BA_PRE，以输出预列地址BA_PRE的被锁存并缓冲的信号作为列地址CA。当产生延迟内部列控制脉冲IRDT_AYPD时，列地址发生电路114可以将列地址CA的电平反相以输出列地址CA的反相信号。
列操作电路115可以执行核心电路(图8的7)中的由列地址CA选择的存储体(图8的711和712)的列操作。列操作电路115可以包括用于对列地址CA进行解码的解码器(未示出)和用于控制存储体(图8的711和712)中所包括的单元阵列的数据输出操作的控制电路(未示出)。可以使用用于控制读取操作和写入操作的通常的电路来实现列操作电路115。因此，这里省略了对列控制电路115的配置和操作的详细描述。
参考图2，列控制电路102可以包括列控制脉冲发生电路21和内部列控制脉冲发生电路22。列控制脉冲发生电路21可以基于时钟信号CLK从读取信号ERT产生列控制脉冲RDT_AYP。根据实施例，列控制脉冲发生电路21可以与在读取信号ERT产生之后产生的时钟信号CLK的第一上升沿或第一下降沿同步地产生列控制脉冲RDT_AYP。内部列控制脉冲发生电路22可以在从列控制脉冲RDT_AYP产生的时间起经过了列操作时段的时间产生内部列控制脉冲IRDT_AYP。
参考图3，地址锁存电路113可以包括第一锁存电路至第M锁存电路31<1:M>。第一锁存电路31<1>可以与第一输入控制信号PIN<1>同步以锁存地址BA3，并且可以与第一输出控制信号POUT<1>同步以输出地址BA3的锁存信号作为预列地址BA_PRE。第二锁存电路31<2>可以与第二输入控制信号PIN<2>同步以锁存地址BA3，并且可以与第二输出控制信号POUT<2>同步以输出地址BA3的锁存信号作为预列地址BA_PRE。第M锁存电路31<M>可以与第M输入控制信号PIN<M>同步以锁存地址BA3，并且可以与第M输出控制信号POUT<M>同步以输出地址BA3的锁存信号作为预列地址BA_PRE。
参考图4，列地址发生电路114可以包括地址输入锁存电路41和地址反馈电路42。地址输入锁存电路41可以基于延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD从预列地址BA_PRE产生列地址CA。如果产生延迟列控制脉冲RDT_AYPD或延迟内部列控制脉冲IRDT_AYPD，则地址输入锁存电路41可以锁存预列地址BA_PRE，并且可以缓冲(或根据一些实施例为反相地缓冲)反馈地址FADD或预列地址BA_PRE的锁存信号，以输出反馈地址FADD的缓冲信号或预列地址BA_PRE的缓冲信号作为列地址CA。地址反馈电路42可以基于延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD从列地址CA产生反馈地址FADD。如果产生延迟列控制脉冲RDT_AYPD，则地址反馈电路42可以锁存列地址CA。如果产生延迟内部列控制脉冲IRDT_AYPD，则地址反馈电路42可以将列地址CA的逻辑电平反相以输出反相的列地址CA作为反馈地址FADD。
参考图5，地址输入锁存电路41可以包括反相器IV511、IV512、IV513、IV514、IV515、IV516、IV517、IV518、IV519和IV520以及或非门NOR511。反相器IV511可以反相缓冲延迟列控制脉冲RDT_AYPD，以产生反相延迟列控制脉冲RDT_AYPDB。如果延迟列控制脉冲RDT_AYPD被产生为具有逻辑“高”电平，则反相延迟列控制脉冲RDT_AYPDB可以被设置为具有逻辑“低”电平。或非门NOR511可以执行延迟列控制脉冲RDT_AYPD与延迟内部列控制脉冲IRDT_AYPD的逻辑或非运算以产生反相合成脉冲SUMB。如果延迟列控制脉冲RDT_AYPD或延迟内部列控制脉冲IRDT_AYPD被产生为具有逻辑“高”电平，则反相合成脉冲SUMB可以被设置为具有逻辑“低”电平。反相器IV512可以反相缓冲所述反相合成脉冲SUMB以产生合成脉冲SUM。如果延迟列控制脉冲RDT_AYPD或延迟内部列控制脉冲IRDT_AYPD被产生为具有逻辑“高”电平，则合成脉冲SUM可以被产生为具有逻辑“高”电平。
在延迟列控制脉冲RDT_AYPD具有逻辑“低”电平时，反相器IV513可以反相缓冲预列地址BA_PRE，以将预列地址BA_PRE的反相缓冲信号输出到节点nd51。反相器IV514可以反相缓冲节点nd51的信号，以将节点nd51的信号的反相缓冲信号输出到节点nd52。在延迟列控制脉冲RDT_AYPD具有逻辑“高”电平时，反相器IV515可以反相缓冲节点nd52的信号，以将节点nd52的信号的反相缓冲信号输出到节点nd51。反相器IV516可以反相缓冲节点nd52的信号，以将节点nd52的信号的反相缓冲信号输出到节点nd53。反馈地址FADD可以被输入到节点nd53。反相器IV517可以反相缓冲节点nd53的信号，以将节点nd53的信号的反相缓冲信号输出到节点nd54。在合成脉冲SUM具有逻辑“低”电平时，反相器IV518可以反相缓冲节点nd54的信号，以将节点nd54的信号的反相缓冲信号输出到节点nd53。反相器IV519和IV520可以缓冲节点nd54的信号，以输出节点nd54的信号的缓冲信号作为列地址CA。
地址输入锁存电路41可以基于延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD从预列地址BA_PRE或反馈地址FADD产生列地址CA。如果产生延迟列控制脉冲RDT_AYPD或延迟内部列控制脉冲IRDT_AYPD，则地址输入锁存电路41可以锁存预列地址BA_PRE，并且可以缓冲预列地址BA_PRE的锁存信号或者反相缓冲反馈地址FADD，以输出预列地址BA_PRE的缓冲信号或反馈地址FADD的反相缓冲信号作为列地址CA。
参考图6，地址反馈电路42可以包括反相器IV61、IV62、IV63、IV64、IV65、IV66和IV67、传输门T61和T62、与非门NAND61、以及或非门NOR61。反相器IV61可以反相缓冲延迟列控制脉冲RDT_AYPD，以输出延迟列控制脉冲RDT_AYPD的反相缓冲信号。在延迟列控制脉冲RDT_AYPD被产生为具有逻辑“高”电平时，传输门T61可以将列地址CA输出到节点nd61。与非门NAND61可以执行节点nd61的信号与复位信号RSTB的逻辑与非运算。复位信号RSTB可以被产生为具有逻辑“低”电平以执行复位操作。如果具有逻辑“低”电平的复位信号RSTB被输入到与非门NAND61的输入端子以执行复位操作，则与非门NAND61可以通过节点nd62输出具有逻辑“高”电平的信号。在延迟列控制脉冲RDT_AYPD被产生为具有逻辑“低”电平时，传输门T62可以将节点nd62的信号输出到节点nd63。反相器IV63可以反相缓冲复位信号RSTB以输出复位信号RSTB的反相缓冲信号。或非门NOR61可以执行节点nd63的信号与反相器IV63的输出信号的逻辑或非运算。在延迟列控制脉冲RDT_AYPD被产生为具有逻辑“高”电平时，反相器IV64可以反相缓冲节点nd64的信号，以将节点nd64的信号的反相缓冲信号输出到节点nd63。反相器IV65可以反相缓冲节点nd64的信号，以将节点nd64的信号的反相缓冲信号输出到节点nd65。反相器IV66可以反相缓冲延迟内部列控制脉冲IRDT_AYPD，以输出延迟内部列控制脉冲IRDT_AYPD的反相缓冲信号。如果延迟内部列控制脉冲IRDT_AYPD被产生为具有逻辑“高”电平，则反相器IV67可以反相缓冲节点nd65的信号以输出节点nd65的信号的反相缓冲信号作为反馈地址FADD。
地址反馈电路42可以基于延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD从列地址CA产生反馈地址FADD。如果产生延迟列控制脉冲RDT_AYPD，则地址反馈电路42可以锁存列地址CA。如果产生延迟内部列控制脉冲IRDT_AYPD，则地址反馈电路42可以将列地址CA的逻辑电平反相，以输出列地址CA的反相信号作为反馈地址FADD。
下面参考图7来描述具有上述配置的半导体器件100的操作。
如果基于时钟信号CLK通过命令CMD<1:L>将用于读取操作的读取命令RD顺序地输入到命令解码器101，则可以与读取命令RD同步地产生读取信号ERT。可以与在读取信号ERT的产生之后产生的时钟信号CLK的第一下降沿同步地产生列控制脉冲RDT_AYP。可以与列控制脉冲RDT_AYP第一次产生的时间同步地输入具有逻辑“高”电平的地址BA3，并且可以与列控制脉冲RDT_AYP第二次产生的时间同步地输入具有逻辑“低”电平的地址BA3。另外，可以与列控制脉冲RDT_AYP第三次产生的时间同步地输入具有逻辑“高”电平的地址BA3，并且可以与列控制脉冲RDT_AYP第四次产生的时间同步地输入具有逻辑“高”电平的地址BA3。
内部列控制脉冲IRDT_AYP可以在从列控制脉冲RDT_AYP产生的时间起经过了列操作时段td1的时间产生。当在8存储体模式中顺序地执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作以及第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作时，列操作时段td1可以被设置为执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作所需的时段。
延迟列控制脉冲RDT_AYPD可以在从列控制脉冲RDT_AYP产生的时间起经过了第一列延迟时段td2的时间产生。当在8存储体模式中顺序地执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作以及第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作时，第一列延迟时段td2可以被设置为从列控制脉冲RDT_AYP产生的时间直到第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作开始的时间为止的时段。
延迟内部列控制脉冲IRDT_AYPD可以在从内部列控制脉冲IRDT_AYP产生的时间起经过了第二列延迟时段td3的时间产生。当在8存储体模式中顺序地执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作以及第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作时，第二列延迟时段td3可以被设置为从内部列控制脉冲IRDT_AYP产生的时间直到第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作开始的时间为止的时段。
以逻辑“高”电平输入的地址BA3可以与列控制脉冲RDT_AYP第一次产生的时间同步地锁存，并且具有逻辑“高”电平的地址BA3的锁存信号可以与延迟列控制脉冲RDT_AYPD第一次产生的时间同步地被输出为预列地址BA_PRE。以逻辑“低”电平输入的地址BA3可以与列控制脉冲RDT_AYP第二次产生的时间同步地锁存，并且具有逻辑“低”电平的地址BA3的锁存信号可以与延迟列控制脉冲RDT_AYPD第二次产生的时间同步地被输出为预列地址BA_PRE。
具有逻辑“高”电平的预列地址BA_PRE可以与延迟列控制脉冲RDT_AYPD第一次产生的时间同步地被缓冲并且输出作为列地址CA。具有逻辑“高”电平的预列地址BA_PRE可以与延迟内部列控制脉冲IRDT_AYPD第一次产生的时间同步地被反相缓冲并且输出作为列地址CA。具有逻辑“低”电平的预列地址BA_PRE可以与延迟列控制脉冲RDT_AYPD第二次产生的时间同步地被缓冲并且输出作为列地址CA。具有逻辑“低”电平的预列地址BA_PRE可以与延迟内部列控制脉冲IRDT_AYPD第二次产生的时间同步地被反相缓冲并且输出作为列地址CA。
如果在顺序地执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作以及第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作的8存储体模式中产生第一读取命令RD，则可以在通过具有逻辑“高”电平的列地址CA执行了第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作之后，通过具有逻辑“低”电平的列地址CA来执行第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作。
如果在顺序地执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作以及第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作的8存储体模式中产生第二读取命令RD，则可以在利用第一读取命令RD通过具有逻辑“低”电平的列地址CA执行了第二存储体组(图8的72)中所包括的存储体(图8的721)的列操作之后，通过具有逻辑“高”电平的列地址CA来执行第一存储体组(图8的71)中所包括的存储体(图8的711)的列操作。
如果在8存储体模式中执行读取操作，列地址CA的逻辑电平可以是通过延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD来确定的。在通常的电路中，与列控制脉冲RDT_AYP和内部列控制脉冲IRDT_AYP的脉冲宽度相比，延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD的脉冲宽度可能变得延长得多，这是因为，根据偏置-温度不稳定(BTS)现象，在延迟电路中使用的MOS晶体管的特性退化。在本实施例中，因为延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD是由列延迟电路103和内部列延迟电路104单独产生的，所以可以能够有效地抑制延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD的脉冲宽度的增加。因此，可以通过延迟列控制脉冲RDT_AYPD和延迟内部列控制脉冲IRDT_AYPD以足够的余量来控制列地址CA的逻辑电平，由此来稳定地执行8存储体模式中的列操作。
如图8中所图示的，核心电路7可以包括第一存储体组71和第二存储体组72。第一存储体组71和第二存储体组72中的每一个可以包括四个存储体。如果核心电路7以8存储体模式操作，则核心电路7可以顺序地执行通过列地址CA从第一存储体组71中所包括的存储体之中选择的任何一个存储体(例如存储体711)的列操作，以及通过列地址CA从第二存储体组72中所包括的存储体之中选择的任何一个存储体(例如存储体721)的列操作。对于不同的实施例，通过列地址CA从第一存储体组71中所包括的存储体之中选择的存储体和通过列地址CA从第二存储体组72中所包括的存储体之中选择的存储体可以是不同的。
参考图1至图8描述的半导体器件100可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图9中所图示的，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取所储存的数据并将其输出到存储器控制器1002。数据储存电路1001可以包括图1中图示的半导体器件100。同时，数据储存电路1001可以包括非易失性存储器，该非易失性存储器即使在其电源被中断时也可以保留它们储存的数据。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003的操作、或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图9用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存要由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以暂时储存从数据储存电路1001输出的、或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读出储存在其中的数据，并且可以将数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。缓冲存储器1003可以包括图1中图示的半导体器件100。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即主机)。因此，存储器控制器1002可以经由I/O接口1004接收从外部设备(即主机)供应的控制信号和数据，以及可以经由I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即主机)。也就是说，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如以下的各种接口协议中的任一种：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-express(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以被用作主机的辅助储存设备或被用作外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (20)

1.一种半导体器件，包括：
地址锁存电路，其被配置成基于根据列控制脉冲而产生的输入控制信号来锁存地址，并且被配置成基于根据内部列控制脉冲而产生的输出控制信号来输出锁存的地址作为预列地址；以及
列地址发生电路，其被配置成：基于通过将所述列控制脉冲延迟而产生的延迟列控制脉冲和通过将所述内部列控制脉冲延迟而产生的延迟内部列控制脉冲，从所述预列地址产生列地址。
2.根据权利要求1所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述列地址的逻辑电平组合从用于访问所述第一存储体的第一逻辑电平组合变为用于访问所述第二存储体的第二逻辑电平组合。
3.根据权利要求1所述的半导体器件，其中，当执行读取操作时产生所述列控制脉冲，并且其中，所述内部列控制脉冲是通过将所述列控制脉冲延迟了列操作时段而产生的。
4.根据权利要求3所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述列操作时段被设置为执行所述第一存储体的列操作的时段。
5.根据权利要求1所述的半导体器件，还包括：
列延迟电路，其被配置成将所述列控制脉冲延迟第一列延迟时段，以产生所述延迟列控制脉冲；以及
内部列延迟电路，其被配置成将所述内部列控制脉冲延迟第二列延迟时段，以产生所述延迟内部列控制脉冲。
6.根据权利要求5所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述第一列延迟时段被设置为从所述列控制脉冲产生的时间直到所述第一存储体的列操作开始的时间为止的时段。
7.根据权利要求5所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述第二列延迟时段被设置为从所述内部列控制脉冲产生的时间直到所述第二存储体的列操作开始的时间为止的时段。
8.根据权利要求1所述的半导体器件，
其中，所述输入控制信号包括第一输入控制信号和第二输入控制信号；
其中，所述输出控制信号包括第一输出控制信号和第二输出控制信号；以及
其中，所述地址锁存电路包括：
第一锁存电路，其被配置成基于所述第一输入控制信号来锁存所述地址，并且被配置成基于所述第一输出控制信号来输出锁存的所述地址作为所述预列地址；以及
第二锁存电路，其被配置成基于所述第二输入控制信号来锁存所述地址，并且被配置成基于所述第二输出控制信号来输出锁存的所述地址作为所述预列地址。
9.根据权利要求1所述的半导体器件，其中，所述列地址发生电路包括地址输入锁存电路，所述地址输入锁存电路被配置成：基于所述延迟列控制脉冲和所述延迟内部列控制脉冲，从所述预列地址或反馈地址产生所述列地址。
10.根据权利要求9所述的半导体器件，其中，当产生所述延迟列控制脉冲或所述延迟内部列控制脉冲时，所述地址输入锁存电路缓冲所述预列地址或所述反馈地址以产生所述列地址。
11.根据权利要求9所述的半导体器件，其中，当产生所述延迟列控制脉冲时，所述列地址发生电路锁存所述预列地址，并且当产生所述延迟内部列控制脉冲时，所述列地址发生电路基于锁存的所述预列地址来将所述列地址的逻辑电平反相。
12.一种半导体器件，包括：
列延迟电路，其被配置成将列控制脉冲延迟第一列延迟时段，以产生延迟列控制脉冲；
内部列延迟电路，其被配置成将内部列控制脉冲延迟第二列延迟时段，以产生延迟内部列控制脉冲；以及
列地址发生电路，其被配置成：基于所述延迟列控制脉冲和所述延迟内部列控制脉冲，从预列地址产生列地址，
其中，通过基于所述列控制脉冲和所述延迟列控制脉冲来锁存地址而产生所述预列地址。
13.根据权利要求12所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述第一列延迟时段被设置为从所述列控制脉冲产生的时间直到所述第一存储体的列操作开始的时间为止的时段。
14.根据权利要求12所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述第二列延迟时段被设置为从所述内部列控制脉冲产生的时间直到所述第二存储体的列操作开始的时间为止的时段。
15.根据权利要求12所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述列地址的逻辑电平组合从用于访问所述第一存储体的第一逻辑电平组合变为用于访问所述第二存储体的第二逻辑电平组合。
16.根据权利要求12所述的半导体器件，其中，当执行读取操作时产生所述列控制脉冲，并且其中，所述内部列控制脉冲是通过将所述列控制脉冲延迟了列操作时段而产生的。
17.根据权利要求16所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述列操作时段被设置为执行所述第一存储体的列操作的时段。
18.根据权利要求12所述的半导体器件，其中，所述列地址发生电路包括地址输入锁存电路，所述地址输入锁存电路被配置成：基于所述延迟列控制脉冲和所述延迟内部列控制脉冲，从所述预列地址或反馈地址产生所述列地址。
19.根据权利要求18所述的半导体器件，其中，当产生所述延迟列控制脉冲或所述延迟内部列控制脉冲时，所述地址输入锁存电路缓冲所述预列地址或所述反馈地址以产生所述列地址。
20.根据权利要求18所述的半导体器件，其中，当产生所述延迟列控制脉冲时，所述列地址发生电路锁存所述预列地址，并且当产生所述延迟内部列控制脉冲时，所述列地址发生电路基于锁存的所述预列地址来将所述列地址的逻辑电平反相。
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