CN108305664B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：锁存信号发生电路，其同步于内部时钟信号来锁存外部信号以产生锁存信号；测试脉冲发生电路，其根据锁存信号来缓冲内部时钟信号以产生测试脉冲信号；以及测试时段信号发生电路，其响应于测试脉冲信号的脉冲来产生被使能的测试时段信号，以执行预定功能。

Description

半导体器件
相关申请的交叉引用
本申请要求2017年1月13日提交的申请号为10-2017-0006398的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例涉及一种执行训练操作的半导体器件。
背景技术
为了轻便，已经开发了诸如便携式计算机、个人数字助理(PDA)以及便携式电话的移动系统以减少其重量。为移动系统供电的电池会影响移动系统的总重量。如果移动系统中采用的半导体器件的功耗减少，则电池的容量也可以减少，从而减小移动系统的总重量。快速移动系统随着多功能移动系统的发展而越来越受期望。诸如移动存储器件(或被称为移动存储器芯片)的半导体器件的数据传输速度在确定这些快速移动系统的操作速度中可能是重要的。
近来，半导体器件已经被设计成通过多个引脚同时接收命令和地址。在这种情况下，通过多个引脚输入到半导体器件的多个信号可以包括关于命令和地址的信息，并且命令解码器和地址解码器可以分别将通过多个引脚输入的信号解码以提取命令和地址。
在同步半导体器件的情况下，命令和地址可以同步于时钟信号来输入。例如，双数据速率(DDR)半导体器件可以同步于时钟信号的上升沿和下降沿来接收命令和地址，而单数据速率(SDR)半导体器件可以同步于时钟信号的上升沿来接收命令和地址。
发明内容
根据实施例，半导体器件包括锁存信号发生电路、测试脉冲发生电路以及测试时段信号发生电路。锁存信号发生电路同步于内部时钟信号来锁存外部信号以产生锁存信号。测试脉冲发生电路根据锁存信号来缓冲内部时钟信号以产生测试脉冲信号。测试时段信号发生电路同步于产生测试脉冲信号的脉冲的时间点来产生被使能的测试时段信号，以执行预定功能。测试时段信号同步于退出脉冲信号的脉冲而被禁止，并且在从测试时段信号被使能的时间点起经过预定时段之后，退出脉冲信号的脉冲同步于外部信号的预定电平转变点来产生。
根据另一个实施例，半导体器件包括锁存信号发生电路、测试脉冲发生电路以及测试时段信号发生电路。锁存信号发生电路同步于第一内部时钟信号来锁存外部信号，以产生第一锁存信号。此外，锁存信号发生电路同步于第二内部时钟信号来锁存外部信号，以产生第二锁存信号。测试脉冲发生电路根据第一锁存信号来缓冲第一内部时钟信号，以产生第一测试脉冲信号。此外，测试脉冲发生电路根据第二锁存信号来缓冲第二内部时钟信号，以产生第二测试脉冲信号。测试时段信号发生电路响应于第一测试脉冲信号、第二测试脉冲信号以及退出脉冲信号来产生测试时段信号。在从测试时段信号被使能的时间点起经过预定时段之后，退出脉冲信号的脉冲同步于外部信号的预定电平转变点来产生。
附图说明
鉴于附图和所附的详细描述，本公开的各种实施例将变得更加明显，其中：
图1是图示根据实施例的半导体器件的配置的框图；
图2是图示包括在图1的半导体器件中的测试时段信号发生电路的示例的电路图；
图3是图示根据包括在控制信号中的比特位的逻辑值的组合来执行的有效命令的各个功能的表格，该表格由联合电子设备工程委员会(JEDEC)发布；
图4是图示包括在图1的半导体器件中的退出标志发生电路的示例的电路图；
图5是图示包括在图1的半导体器件中的锁存脉冲发生电路的示例的电路图；
图6是图示包括在图1的半导体器件中的退出脉冲发生电路的示例的电路图；
图7是图示根据实施例的半导体器件的操作的时序图；以及
图8是图示根据实施例的采用图1所示的半导体器件的电子系统的框图。
具体实施方式
下面将参考附图描述本公开的各种实施例。然而，本文所描述的实施例仅用于说明的目的，并非意在限制本公开的范围。
如图1所示，根据实施例的半导体器件可以包括内部时钟发生电路1、锁存信号发生电路2、测试脉冲发生电路3、测试时段信号发生电路4、命令控制电路5、退出标志发生电路6、锁存脉冲发生电路7以及退出脉冲发生电路8。
内部时钟发生电路1可以响应于时钟信号CLK来产生第一内部时钟信号CLK_A和第二内部时钟信号CLK_B。内部时钟发生电路1可以产生具有与时钟信号CLK的奇数上升沿同步的上升沿的第一内部时钟信号CLK_A。在这种情况下，第一内部时钟信号CLK_A的周期时间可以是时钟信号CLK的周期时间的两倍。在另一个实施例中，第一内部时钟信号CLK_A的上升沿可以与时钟信号CLK的偶数上升沿同步。内部时钟发生电路1可以产生具有与时钟信号CLK的偶数上升沿同步的上升沿的第二内部时钟信号CLK_B。在这种情况下，第二内部时钟信号CLK_B的周期时间可以是时钟信号CLK的周期时间的两倍。在另一个实施例中，第二内部时钟信号CLK_B的上升沿可以与时钟信号CLK的奇数上升沿同步。
锁存信号发生电路2可以响应于第一内部时钟信号CLK_A和第二内部时钟信号CLK_B而从芯片选择信号CS产生第一锁存信号LCS_A和第二锁存信号LCS_B。锁存信号发生电路2可以同步于第一内部时钟信号CLK_A的上升沿来锁存芯片选择信号CS，以产生第一锁存信号LCS_A。第一锁存信号LCS_A可以通过移位并反相缓冲芯片选择信号CS来产生。例如，响应于第一内部时钟信号CLK_A的上升沿，当芯片选择信号CS具有逻辑低值时，第一锁存信号LCS_A被设置为逻辑高值，而当芯片选择信号CS具有逻辑高值时，第一锁存信号LCS_A被设置为逻辑低值。锁存信号发生电路2可以同步于第二内部时钟信号CLK_B的上升沿来锁存芯片选择信号CS，以产生第二锁存信号LCS_B。第二锁存信号LCS_B可以通过移位并反相缓冲芯片选择信号CS来产生。例如，响应于第二内部时钟信号CLK_B的上升沿，当芯片选择信号CS具有逻辑低值时，第二锁存信号LCS_B被设置为逻辑高值，而当芯片选择信号CS具有逻辑高值时，第二锁存信号LCS_B被设置为逻辑低值。在一些实施例中，芯片选择信号CS可以从外部设备输入到半导体器件。
测试脉冲发生电路3可以响应于第一锁存信号LCS_A和第二锁存信号LCS_B而从第一内部时钟信号CLK_A和第二内部时钟信号CLK_B产生第一测试脉冲信号TP_A和第二测试脉冲信号TP_B。当第一锁存信号LCS_A被使能时，测试脉冲发生电路3可以对第一内部时钟信号CLK_A进行采样以产生第一测试脉冲信号TP_A。当第一锁存信号LCS_A被使能时，测试脉冲发生电路3可以缓冲第一内部时钟信号CLK_A以产生第一测试脉冲信号TP_A。当第二锁存信号LCS_B被使能时，测试脉冲发生电路3可以对第二内部时钟信号CLK_B进行采样以产生第二测试脉冲信号TP_B。当第二锁存信号LCS_B被使能时，测试脉冲发生电路3可以缓冲第二内部时钟信号CLK_B以产生第二测试脉冲信号TP_B。第一锁存信号LCS_A和第二锁存信号LCS_B中的每个可以根据实施例而被使能为具有不同逻辑值(例如，逻辑高值和逻辑低值)中的一个。
测试时段信号发生电路4可以响应于第一测试脉冲信号TP_A、第二测试脉冲信号TP_B、复位信号RSTB以及退出脉冲信号EXTP来产生测试时段信号T_PD。测试时段信号发生电路4可以产生如果第一测试脉冲信号TP_A的脉冲或第二测试脉冲信号TP_B的脉冲被产生则被使能的测试时段信号T_PD。测试时段信号发生电路4可以产生如果复位信号RSTB被使能或者退出脉冲信号EXTP的脉冲被产生则被禁止的测试时段信号T_PD。复位信号RSTB可以针对复位操作而被使能。第一测试脉冲信号TP_A的脉冲、第二测试脉冲信号TP_B的脉冲或退出脉冲信号EXTP的脉冲的产生可以表示第一测试脉冲信号TP_A、第二测试脉冲信号TP_B或退出脉冲信号EXTP被触发。下面将参考图2来详细描述测试时段信号发生电路4的配置和操作。
命令控制电路5可以包括命令输入电路51和有效命令发生电路52。
命令输入电路51可以响应于有效命令VCMD而从控制信号(或第一控制信号至第十四控制信号)CA0～CA13产生内部控制信号(或第一内部控制信号至第十四内部控制信号)ICA0～ICA13。当有效命令VCMD不指示预定功能时，命令输入电路51可以根据参考电压VREF来缓冲控制信号CA0～CA13，以产生内部控制信号ICA0～ICA13。当有效命令VCMD指示预定功能时，命令输入电路51可以中断控制信号CA0～CA13的输入。由有效命令VCMD指示的预定功能可以包括控制信号CA0～CA13的训练进入操作。
有效命令发生电路52可以响应于测试时段信号T_PD而从内部控制信号ICA0～ICA13产生用于执行预定功能的有效命令VCMD。由有效命令VCMD指示的预定功能可以包括用于设置控制信号的参考电压的功能、用于设置控制信号的终端电阻值的功能、用于训练芯片选择信号的进入的功能、用于训练芯片选择信号的退出的功能以及用于训练控制信号的进入的功能中的一个或更多个。例如，当执行训练操作时，用于设置控制信号的参考电压的功能可以通过设置用于在命令输入电路51中缓冲控制信号CA0～CA13的参考电压VREF的电平来执行。当执行训练操作时，用于设置控制信号的终端电阻值的功能可以通过设置连接到接收控制信号CA0～CA13的焊盘(未示出)的终端电阻器的电阻值来执行。用于训练芯片选择信号的进入的功能可以被执行以进入芯片选择信号CS的训练操作，而用于训练芯片选择信号的退出的功能可以被执行以终止芯片选择信号CS的训练操作。用于训练控制信号的进入的功能可以被执行以进入控制信号CA0～CA13的训练操作。下面将参考图3来详细描述可以根据控制信号CA0～CA13的逻辑值的组合而由有效命令VCMD指示的预定功能中的每个。
退出标志发生电路6可以响应于测试时段信号T_PD、第一内部时钟信号CLK_A、第二内部时钟信号CLK_B、第一锁存信号LCS_A以及第二锁存信号LCS_B来产生退出标志EXT_FLAG。当测试时段信号T_PD被使能时，退出标志发生电路6可以产生在第一锁存信号LCS_A和第二锁存信号LCS_B具有不同逻辑值的时间处被使能的退出标志EXT_FLAG。退出标志发生电路6可以产生在测试时段信号T_PD被禁止的时间处被禁止的退出标志EXT_FLAG。被使能的退出标志EXT_FLAG可以根据实施例而具有不同逻辑值(例如，逻辑高值和逻辑低值)中的一个。
锁存脉冲发生电路7可以响应于退出标志EXT_FLAG、第一内部时钟信号CLK_A、第二内部时钟信号CLK_B、第一锁存信号LCS_A以及第二锁存信号LCS_B来产生第一锁存脉冲信号LP_A和第二锁存脉冲信号LP_B。当退出标志EXT_FLAG被使能时，锁存脉冲发生电路7可以产生包括脉冲的第一锁存脉冲信号LP_A，该脉冲通过同步于第一内部时钟信号CLK_A感测第一锁存信号LCS_A的预定电平转变时间来产生。当退出标志EXT_FLAG被使能时，锁存脉冲发生电路7可以产生包括脉冲的第二锁存脉冲信号LP_B，该脉冲通过同步于第二内部时钟信号CLK_B感测第二锁存信号LCS_B的预定电平转变时间来产生。
退出脉冲发生电路8可以使用退出标志EXT_FLAG、第一锁存脉冲信号LP_A、第二锁存脉冲信号LP_B以及复位信号RSTB来产生退出脉冲信号EXTP。当退出标志EXT_FLAG被使能时，退出脉冲发生电路8可以感测第一锁存脉冲信号LP_A和第二锁存脉冲信号LP_B的顺序逻辑电平，以产生触发的退出脉冲信号EXTP。退出脉冲信号EXTP的脉冲宽度可以根据实施例而变化。
图2是图示包括在图1的半导体器件中的测试时段信号发生电路4的示例的电路图。参考图2，测试时段信号发生电路4可以包括NOR门NOR41、NAND门NAND41和NAND42以及反相器IV41、IV42和IV43。如果复位信号RSTB被使能为具有用于初始化操作的逻辑低值，则测试时段信号发生电路4可以产生被初始化为具有逻辑低值的测试时段信号T_PD。如果第一测试脉冲信号TP_A和第二测试脉冲信号TP_B中一个的脉冲被产生，则测试时段信号发生电路4可以产生被使能为具有逻辑高值的测试时段信号T_PD。如果退出脉冲信号EXTP的脉冲被产生，则测试时段信号发生电路4可以产生被禁止为具有逻辑低值的测试时段信号T_PD。
图3是图示根据控制信号(或第一控制信号～第十四控制信号)CA0～CA13的逻辑值的组合而执行的有效命令的各个功能的表格。参考图3，该表格由联合电子设备工程委员会(JEDEC)发布。有效命令的各种功能可以包括用于设置控制信号的参考电压的功能(或控制信号参考电压设置功能)、用于设置控制信号的终端电阻值的功能(或控制信号终端电阻值设置功能)、用于训练芯片选择信号的进入的功能(或芯片选择信号训练进入功能)、用于训练芯片选择信号的退出的功能(或芯片选择信号训练退出功能)以及用于训练控制信号的进入的功能(或控制信号训练进入功能)中的一个或更多个。包括在控制信号CA0～CA13中的比特位的数量(例如，图3中的14)和包括在控制信号CA0～CA13中的比特位的逻辑值(例如，逻辑高值和逻辑低值)可以根据实施例而变化。
在训练操作(即，训练模式)期间，控制信号参考电压设置功能可以通过设置用于通过输入缓冲器(未示出)缓冲控制信号CA的参考电压的电平的操作来执行。具有分别与“H、H、L、H、L、L”相对应的逻辑值的组合的第一控制信号至第六控制信号CA0～CA5可以被输入到半导体器件(例如，图1的半导体器件1)，以执行控制信号参考电压设置功能。第七控制信号至第十四控制信号CA6～CA13可以被输入到半导体器件以设置参考电压VREF。用于执行控制信号参考电压设置功能的第一控制信号至第六控制信号CA0～CA5的逻辑值的组合可以根据实施例而变化。
在训练操作(即，训练模式)期间，控制信号终端电阻设置功能可以通过设置连接到接收控制信号的焊盘(未示出)的终端电阻器(未示出)的电阻值的操作来执行。具有分别与“H、H、L、H、L、H”相对应的逻辑值的组合的第一控制信号至第六控制信号CA0～CA5可以被输入到半导体器件，以执行控制信号终端电阻设置功能。第七控制信号至第十四控制信号CA6～CA13可以被输入到半导体器件，以设置终端电阻器的电阻值。用于执行控制信号终端电阻值设置功能的第一控制信号至第六控制信号CA0～CA5的逻辑值的组合可以根据实施例而变化。
芯片选择信号训练进入功能可以被执行以进入芯片选择信号训练模式。具有分别与“H、H、L、H、H、L、L”相对应的逻辑值的组合的第一控制信号至第七控制信号CA0～CA6可以被输入到半导体器件，以执行芯片选择信号训练进入功能。当执行芯片选择信号训练进入功能时，可以允许第八控制信号至第十四控制信号CA7～CA13的任意逻辑值，如图3的表格中的空白区所示。用于执行芯片选择信号训练进入功能的第一控制信号至第十四控制信号CA0～CA13的逻辑值的组合可以根据实施例而变化。
芯片选择信号训练退出功能可以被执行以终止芯片选择信号训练模式。具有分别与“H、H、L、H、H、L、H”相对应的逻辑值的组合的第一控制信号至第七控制信号CA0～CA6可以被输入到半导体器件，以执行芯片选择信号训练退出功能。当执行芯片选择信号训练退出功能时，可以允许第八控制信号至第十四控制信号CA7～CA13的任意逻辑值，如图3的表格中的空白区所示。用于执行芯片选择信号训练退出功能的第一控制信号至第十四控制信号CA0～CA13的逻辑值的组合可以根据实施例而变化。
控制信号训练进入功能可以被执行以进入控制信号训练模式。具有分别与“H、H、L、H、H、H、L”相对应的逻辑值的组合的第一控制信号至第七控制信号CA0～CA6可以被输入到半导体器件，以执行控制信号训练进入功能。当执行控制信号训练进入功能时，可以允许第八控制信号至第十四控制信号CA7～CA13的任意逻辑值，如图3的表格中的空白区所示。用于执行控制信号训练进入功能的第一控制信号至第十四控制信号CA0～CA13的逻辑值的组合可以根据实施例而变化。
图4是图示包括在图1的半导体器件中的退出标志发生电路6的示例的电路图。如图4所示，退出标志发生电路6可以包括第一检测器61、第二检测器62、下拉信号发生器63以及标志驱动器64。
第一检测器61可以响应于第一内部时钟信号CLK_A和第一锁存信号LCS_A来产生第一检测信号DET1B。第一检测器61可以与第一内部时钟信号CLK_A的上升沿同步以产生第一检测信号DET1B，当具有逻辑低值的第一锁存信号LCS_A被输入到第一检测器61并且第一内部时钟信号CLK_A具有逻辑高值时，该第一检测信号DET1B被使能为具有逻辑低值。
第二检测器62可以响应于第二内部时钟信号CLK_B和第二锁存信号LCS_B来产生第二检测信号DET2B。第二检测器62可以与第二内部时钟信号CLK_B的上升沿同步以产生第二检测信号DET2B，当具有逻辑低值的第二锁存信号LCS_B被输入到第二检测器62并且第二内部时钟信号CLK_B具有逻辑高值时，该第二检测信号DET2B被使能为具有逻辑低值。
下拉信号发生器63可以响应于测试时段信号T_PD、第一检测信号DET1B以及第二检测信号DET2B来产生下拉信号PD。当第一检测信号DET1B和第二检测信号DET2B中的任一个或两者被使能为具有逻辑低值并且测试时段信号T_PD被使能为具有逻辑高值时，下拉信号发生器63可以产生被使能为具有逻辑高值的下拉信号PD。
标志驱动器64可以响应于测试时段信号T_PD和下拉信号PD来产生退出标志(或退出标志信号)EXT_FLAG。当测试时段信号T_PD被禁止为具有逻辑低值时，标志驱动器64可以将退出标志EXT_FLAG驱动为逻辑低值。当下拉信号PD被使能为具有逻辑高值时，标志驱动器64可以将退出标志EXT_FLAG驱动为逻辑高值。
图5是图示包括在图1的半导体器件中的锁存脉冲发生电路7的示例的电路图。如图5所示，锁存脉冲发生电路7可以包括NAND门NAND71和NAND72、NOR门NOR71和NOR72以及反相器IV71～IV75。锁存脉冲发生电路7可以产生第一锁存脉冲信号LP_A和第二锁存脉冲信号LP_B，当退出标志EXT_FLAG被禁止为具有逻辑低值时，该第一锁存脉冲信号LP_A和第二锁存脉冲信号LP_B被禁止为具有逻辑低值。锁存脉冲发生电路7可以与第一内部时钟信号CLK_A的上升沿同步以产生包括脉冲的第一锁存脉冲信号LP_A，该脉冲在第一锁存信号LCS_A从逻辑低值转变到逻辑高值并且退出标志EXT_FLAG具有逻辑高值的时间处被产生。锁存脉冲发生电路7可以与第二内部时钟信号CLK_B的上升沿同步以产生包括脉冲的第二锁存脉冲信号LP_B，该脉冲在第二锁存信号LCS_B从逻辑低值转变到逻辑高值并且退出标志EXT_FLAG具有逻辑高值的时间处被产生。
图6是图示包括在图1的半导体器件中的退出脉冲发生电路8的示例的电路图。如图6所示，退出脉冲发生电路8可以包括初始信号发生器81、第一退出检测器82、第二退出检测器83以及退出脉冲输出电路84。
初始信号发生器81可以包括延迟电路811。延迟电路811可以延迟退出标志信号EXT_FLAG以输出退出标志信号EXT_FLAG的延迟版本。初始信号发生器81可以响应于退出标志EXT_FLAG和复位信号RSTB来产生初始信号INTB。初始信号发生器81可以产生在通过将延迟电路811的延迟时间与退出标志EXT_FLAG被禁止为具有逻辑低值的时间相加而获得的时间处被使能为具有逻辑低值的初始信号INTB。初始信号发生器81可以产生在复位信号RSTB被使能为具有逻辑低值的时间处被使能为具有逻辑低值的初始信号INTB。
第一退出检测器82可以响应于初始信号INTB、第一锁存脉冲信号LP_A以及第二锁存脉冲信号LP_B来产生第一退出检测信号EDET1。如果初始信号INTB被使能为具有逻辑低值，则第一退出检测器82可以将节点ND81处的电压初始化为逻辑高电平，并且可以将第一退出检测信号EDET1初始化为逻辑低值。如果第一锁存脉冲信号LP_A具有逻辑高值，则第一退出检测器82可以将节点ND81处的电压驱动到表示逻辑低值的电平，以及第一退出检测器82可以产生在第二锁存脉冲信号LP_B具有逻辑高值的时间处被使能为具有逻辑高值的第一退出检测信号EDET1。
第二退出检测器83可以响应于初始信号INTB、第一锁存脉冲信号LP_A以及第二锁存脉冲信号LP_B来产生第二退出检测信号EDET2。如果初始信号INTB被使能为具有逻辑低值，则第二退出检测器83可以将节点ND82处的电压初始化为逻辑高电平，并且可以将第二退出检测信号EDET2初始化为逻辑低值。如果第二锁存脉冲信号LP_B具有逻辑高值，则第二退出检测器83可以将节点ND82处的电压驱动到表示逻辑低电平的电平，以及第二退出检测器83可以产生在第一锁存脉冲信号LP_A具有逻辑高值的时间处被使能为具有逻辑高值的第二退出检测信号EDET2。
退出脉冲输出电路84可以响应于第一退出检测信号EDET1和第二退出检测信号EDET2来产生退出脉冲信号EXTP。当第一退出检测信号EDET1或第二退出检测信号EDET2中的任一个或两者被使能为具有逻辑高值时，退出脉冲输出电路84可以产生具有逻辑高值的退出脉冲信号EXTP。
图7是图示根据实施例的用作图1的半导体器件的半导体器件的操作的时序图。以下将参考图7描述半导体器件的操作。
第一内部时钟信号CLK_A可以具有与时钟信号CLK的奇数上升沿同步的上升沿，而第二内部时钟信号CLK_B可以具有与时钟信号CLK的偶数上升沿同步的上升沿。
如果芯片选择信号CS在第一时间T11处从逻辑高值转变到逻辑低值，则第二锁存信号LCS_B可以在第二时间T12处同步于第二内部时钟信号CLK_B的上升沿而被使能为具有逻辑高值。第一锁存信号LCS_A可以在第三时间T13处同步于第一内部时钟信号CLK_A的上升沿而被使能为具有逻辑高值。当第二锁存信号LCS_B具有逻辑高值时，第二测试脉冲信号TP_B可以在与第二内部时钟信号CLK_B的上升沿相对应的第二时间T12处被触发。当第一锁存信号LCS_A具有逻辑高值时，第一测试脉冲信号TP_A可以在与第一内部时钟信号CLK_A的上升沿相对应的第三时间T13处被触发。
在第二时间T12处，测试时段信号T_PD可以响应于具有逻辑高值的第二测试脉冲信号TP_B而被使能为具有逻辑高值。在测试时段信号T_PD被使能为具有逻辑高值时,具有预定逻辑电平组合的控制信号CA0～CA13可以被输入到半导体器件(例如，图1的半导体器件)以执行控制信号训练进入功能等。
在第四时间T14处，同步于第二内部时钟信号CLK_B而产生的第二锁存信号LCS_B可以从逻辑高值转变为逻辑低值，而同步于第一内部时钟信号CLK_A而产生的第一锁存信号LCS_A可以保持逻辑高值。由于在第四时间T14处第二锁存信号LCS_B的逻辑值具有逻辑低值并且测试时段信号T_PD具有逻辑高值，因此退出标志EXT_FLAG可以被使能为具有逻辑高值。
在与第二内部时钟信号CLK_B的上升沿相对应的第五时间T15处，第二锁存信号LCS_B从逻辑低值转变为逻辑高值。因为退出标志信号EXT_FLAG具有逻辑高值，所以第二锁存脉冲信号LP_B的脉冲被产生。在与第一内部时钟信号CLK_A的上升沿相对应的第六时间T16处，第一锁存信号LCS_A从逻辑低值转变为逻辑高值。因为退出标志信号EXT_FLAG具有逻辑高值，所以第一锁存脉冲信号LP_A的脉冲被产生。当退出标志EXT_FLAG为高并且在第二锁存脉冲信号LP_B已具有逻辑高值之后第一锁存脉冲信号LP_A具有逻辑高值时，退出脉冲信号EXTP可以被触发。结果，退出脉冲信号EXTP可以包括在第二个锁存脉冲信号LP_B的脉冲和第一个锁存脉冲信号LP_A的脉冲被顺序感测到时的第六时间T16处产生的脉冲。
响应于具有逻辑高值的退出脉冲信号EXTP，测试时段信号T_PD可以通过退出脉冲信号EXTP的脉冲而被禁止为具有逻辑低值，从而执行控制信号训练退出功能。
如上所述，根据实施例的半导体器件(例如，图1的半导体器件)可以产生退出标志(例如，退出标志信号EXT_FLAG)，该退出标志在从半导体器件响应于控制信号进入训练模式的时间(例如，图7的第二时间T12)起经过预定时段(例如，图7的第二时间T12和第四时间T14之间的时间间隔)之后被使能。当退出标志被使能时，半导体器件可以根据包括同步于芯片选择信号而产生的脉冲的退出脉冲信号来退出训练模式。可以稳定地确保执行训练模式的区段。
参考图1至图7描述的半导体器件可以应用于包括存储系统、图形系统、计算系统，移动系统等的电子系统。例如，如图8所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。
数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以根据由存储器控制器1002产生的控制信号来将储存的数据读取并输出到存储控制器1002。数据储存电路1001可以包括图1所示的半导体器件。同时，数据储存电路1001可以包括即使当其电源中断时也可以保持其储存的数据的非易失性存储器。非易失性存储器可以是快闪存储器(诸如NOR型快闪存储器或NAND型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003的操作，或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图8示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出或输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以将储存的数据读取并输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议(诸如，通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)以及集成驱动电路(IDE))中的任意一种。
电子系统1000可以用作外部储存器件或主机的辅助储存器件。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (20)

1.一种半导体器件，包括
锁存信号发生电路，被配置为同步于内部时钟信号来锁存外部信号以产生锁存信号；
测试脉冲发生电路，被配置为根据锁存信号来缓冲内部时钟信号以产生测试脉冲信号；以及
测试时段信号发生电路，被配置为响应于测试脉冲信号的脉冲来产生被使能的测试时段信号，以执行预定功能，
其中，测试时段信号响应于退出脉冲信号的脉冲而被禁止，且在从测试时段信号被使能的时间起经过预定时段之后，退出脉冲信号的脉冲同步于外部信号来产生。
2.如权利要求1所述的半导体器件，其中，外部信号是芯片选择信号。
3.如权利要求1所述的半导体器件，还包括内部时钟发生电路，被配置为接收从外部设备输出的时钟信号并且同步于时钟信号的预定沿来产生内部时钟信号，
其中，内部时钟信号的周期时间是时钟信号的周期时间的两倍。
4.如权利要求1所述的半导体器件，其中，锁存信号发生电路同步于内部时钟信号来移位并缓冲外部信号以产生锁存信号。
5.如权利要求1所述的半导体器件，其中，当锁存信号被使能时，测试脉冲发生电路通过缓冲内部时钟信号来产生测试脉冲信号。
6.如权利要求1所述的半导体器件，
其中，测试时段信号响应于具有逻辑高值的测试脉冲信号而被使能，以及
其中，测试时段信号响应于具有逻辑高值的退出脉冲信号而被禁止。
7.如权利要求1所述的半导体器件，其中，预定功能包括控制信号参考电压设置功能、控制信号终端电阻设置功能、芯片选择信号训练进入功能、芯片选择信号训练退出功能以及控制信号训练进入功能中的一个或更多个。
8.如权利要求1所述的半导体器件，还包括退出标志发生电路，被配置为当测试时段信号被使能时，产生响应于从第一逻辑值转变到第二逻辑值的锁存信号而被使能的退出标志。
9.如权利要求8所述的半导体器件，还包括退出脉冲发生电路，被配置为当退出标志被使能时，根据同步于锁存信号的预定沿而产生的锁存脉冲信号来产生退出脉冲信号。
10.一种半导体器件，包括：
锁存信号发生电路，被配置为同步于第一内部时钟信号来锁存外部信号，以产生第一锁存信号，并且被配置为同步于第二内部时钟信号来锁存外部信号，以产生第二锁存信号；
测试脉冲发生电路，被配置为根据第一锁存信号来缓冲第一内部时钟信号，以产生第一测试脉冲信号，并且被配置为根据第二锁存信号来缓冲第二内部时钟信号，以产生第二测试脉冲信号；以及
测试时段信号发生电路，被配置为响应于第一测试脉冲信号、第二测试脉冲信号以及退出脉冲信号来产生测试时段信号，
其中，在从测试时段信号被使能的时间起经过预定时段之后，退出脉冲信号的脉冲同步于外部信号来产生。
11.如权利要求10所述的半导体器件，还包括内部时钟发生电路，被配置为接收时钟信号，
其中，内部时钟发生电路同步于时钟信号的奇数沿来产生第一内部时钟信号，以及
其中，内部时钟发生电路同步于时钟信号的偶数沿来产生第二内部时钟信号。
12.如权利要求10所述的半导体器件，
其中，锁存信号发生电路通过同步于第一内部时钟信号而移位并缓冲外部信号来产生第一锁存信号，以及
其中，锁存信号发生电路通过同步于第二内部时钟信号而移位并缓冲外部信号来产生第二锁存信号。
13.如权利要求10所述的半导体器件，
其中，当第一锁存信号被使能时，测试脉冲发生电路通过缓冲第一内部时钟信号来产生第一测试脉冲信号；以及
其中，当第二锁存信号被使能时，测试脉冲发生电路通过缓冲第二内部时钟信号来产生第二测试脉冲信号。
14.如权利要求10所述的半导体器件，
其中，测试时段信号在第一测试脉冲信号或第二测试脉冲信号具有逻辑高值的时间处被使能；以及
其中，测试时段信号同步于退出脉冲信号具有逻辑高值的时间而被禁止。
15.如权利要求10所述的半导体器件，还包括退出标志发生电路，被配置为当测试时段信号被使能时，产生在第一锁存信号和第二锁存信号分别具有第一逻辑值和第二逻辑值的时间处被使能的退出标志，第一逻辑值不同于第二逻辑值。
16.如权利要求15所述的半导体器件，其中，退出标志发生电路包括：
第一检测器，被配置为同步于第一内部时钟信号来感测第一锁存信号的第一逻辑值，以产生第一检测信号；
第二检测器，被配置为同步于第二内部时钟信号来感测第二锁存信号的第二逻辑值，以产生第二检测信号；
下拉信号发生器，被配置为响应于测试时段信号、第一检测信号以及第二检测信号来产生下拉信号；以及
标志驱动器，被配置为响应于测试时段信号和下拉信号来产生退出标志。
17.如权利要求10所述的半导体器件，还包括锁存脉冲发生电路，被配置为当退出标志被使能时，产生包括同步于第一锁存信号的预定沿而产生的脉冲的第一锁存脉冲信号，并且被配置为当退出标志被使能时，产生包括同步于第二锁存信号的预定沿而产生的脉冲的第二锁存脉冲信号。
18.如权利要求17所述的半导体器件，还包括退出脉冲发生电路，被配置为产生包括响应于第一锁存脉冲信号和第二锁存脉冲信号而产生的脉冲的退出脉冲信号。
19.如权利要求18所述的半导体器件，其中，退出脉冲发生电路包括：
第一退出检测器，被配置为产生如果第一锁存脉冲信号的脉冲和第二锁存脉冲信号的脉冲被顺序地产生则被使能的第一退出检测信号；
第二退出检测器，被配置为产生如果第二锁存脉冲信号的脉冲和第一锁存脉冲信号的脉冲被顺序地产生则被使能的第二退出检测信号；以及
退出脉冲输出电路，被配置为响应于第一退出检测信号和第二退出检测信号来输出退出脉冲信号。
20.如权利要求19所述的半导体器件，其中，退出脉冲发生电路还包括初始信号发生器，所述初始信号发生器被配置为响应于退出标志和复位信号来产生初始化退出脉冲信号的初始信号。
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