KR20200106732A - 반도체장치 - Google Patents

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KR20200106732A
KR20200106732A KR1020190025318A KR20190025318A KR20200106732A KR 20200106732 A KR20200106732 A KR 20200106732A KR 1020190025318 A KR1020190025318 A KR 1020190025318A KR 20190025318 A KR20190025318 A KR 20190025318A KR 20200106732 A KR20200106732 A KR 20200106732A
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김웅래
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에스케이하이닉스 주식회사
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Abstract

반도체장치는 테스트모드에서 지연선택신호를 토대로 클럭을 지연시켜 테스트클럭을 생성하는 테스트클럭생성회로; 데이터를 지연시켜 테스트데이터를 생성하는 테스트데이터생성회로; 및 상기 지연선택신호 및 상기 테스트클럭을 토대로 테스트데이터를 래치하여 조절코드를 생성하는 조절코드생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 열화를 보상할 수 있는 반도체장치에 관한 것이다.
반도체장치는 NMOS 트랜지스터 및 PMOS 트랜지스터 등의 다양한 반도체소자들이 사용되어 설계된다. 반도체소자들은 사용 시간이 지남에 따라 동작 특성이 변화되어 열화(degradation)될 수 있다. 대표적인 반도체소자들의 열화 현상에는 HCI(Hot Carrier Injection), TDDB(Time-Dependent Dielectric Breakdown) 및 BTI(Bias Temperature Instability) 등이 있다.
BTI(Bias Temperature Instability)는 사용 시간이 지남에 따라 NMOS 트랜지스터의 문턱전압(Threshold voltage)이 상승하는 NBIT(Negative Bias Temperature Instability)와 PMOS 트랜지스터의 문턱전압(Threshold voltage)이 상승하는 PBIT(Positive Bias Temperature Instability)를 포함한다. BTI가 발생된 MOS 트랜지스터가 사용된 지연회로를 통해 지연된 펄스신호의 경우 펄스폭이 증가하는 열화가 발생되어 반도체장치의 내부동작에 다양한 오동작을 야기할 수 있다.
본 발명은 BTI에 따른 열화를 보상할 수 있는 반도체장치를 제공한다.
이를 위해 본 발명은 테스트모드에서 지연선택신호를 토대로 클럭을 지연시켜 테스트클럭을 생성하는 테스트클럭생성회로; 데이터를 지연시켜 테스트데이터를 생성하는 테스트데이터생성회로; 및 상기 지연선택신호 및 상기 테스트클럭을 토대로 테스트데이터를 래치하여 조절코드를 생성하는 조절코드생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 지연선택신호 및 테스트클럭을 토대로 테스트데이터를 래치하고, 래치된 상기 테스트데이터를 제1 래치데이터로 출력하는 제1 래치데이터생성회로; 제2 지연선택신호 및 상기 테스트클럭을 토대로 상기 테스트데이터를 래치하고, 래치된 상기 테스트데이터를 제2 래치데이터로 출력하는 제2 래치데이터생성회로; 및 상기 제1 래치데이터 및 상기 제2 래치데이터를 저장하고, 저장된 상기 제1 래치데이터 및 상기 제2 래치데이터를 제1 저장코드 및 상기 제2 저장코드로 출력하는 모드레지스터를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 BTI에 따른 MOS 트랜지스터의 열화만을 모니터링하여 조절코드를 추출하여 저장하고, 추출된 조절코드를 이용하여 펄스신호의 펄스폭을 조절하여 BTI(Bias Temperature Instability)에 의해 발생된 열화에 의해 펄스신호의 펄스폭이 증가되는 것을 보상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 테스트클럭생성회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 3은 도 2에 도시된 테스트클럭생성회로에 포함된 전원공급제어회로의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 테스트클럭생성회로에 포함된 지연클럭생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 2에 도시된 테스트클럭생성회로에 포함된 테스트클럭출력회로의 일 실시예에 따른 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 테스트데이터생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 커맨드생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 8은 도 1에 도시된 반도체장치에 포함된 조절코드생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 9는 도 1에 도시된 반도체장치에 포함된 펄스지연회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 펄스지연회로에 포함된 입력펄스지연기의 일 실시예에 따른 회로도이다.
도 11은 도 9에 도시된 펄스지연회로에 포함된 펄스폭조절회로의 일 실시예에 따른 회로도이다.
도 12는 도 11에 도시된 펄스폭조절회로에 포함된 종료펄스생성기의 일 실시예에 따른 회로도이다.
도 13은 도 9에 도시된 펄스지연회로에 포함된 출력펄스지연기의 일 실시예에 따른 회로도이다.
도 14 내지 도 16은 도 1 내지 도 13을 통해 살펴본 바와 같이 구성된 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 17은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(100)는 테스트클럭생성회로(1), 테스트데이터생성회로(2), 커맨드생성회로(3), 조절코드생성회로(4), 펄스지연회로(5), 송신기(6) 및 출력패드(7)를 포함할 수 있다.
테스트클럭생성회로(1)는 테스트인에이블신호(TENB), 클럭(CLK) 및 지연선택신호(DSEL<1:3>)를 토대로 테스트클럭(TCLK)을 생성할 수 있다. 테스트인에이블신호(TENB)는 BTI(Bias Temperature Instability)에 의한 열화를 보상하기 위한 테스트모드에 진입할 때 인에이블될 수 있다. 테스트클럭생성회로(1)는 테스트모드에 진입할 때 제1 내지 제3 지연선택신호(DSEL<1:3>)의 로직레벨조합에 따라 조절되는 클럭지연구간만큼 클럭(CLK)을 지연시켜 테스트클럭(TCLK)을 생성할 수 있다. 테스트인에이블신호(TENB)가 인에이블되는 로직레벨은 실시예에 따라서 다양하게 설정될 수 있다. 제1 내지 제3 지연선택신호(DSEL<1:3>)의 로직레벨조합에 따라 조절되는 클럭지연구간은 실시예에 따라서 다양하게 설정될 수 있다. 테스트클럭(TCLK)의 펄스폭은 PVT(Process, Voltage, Temperature) 변동에 따른 MOS 트랜지스터의 열화가 심해질수록 증가될 수 있다.
테스트데이터생성회로(2)는 데이터(DATA)를 토대로 테스트데이터(TDATA)를 생성할 수 있다. 테스트데이터생성회로(2)는 데이터(DATA)를 지연시켜 테스트데이터(TDATA)를 생성할 수 있다. 테스트데이터(TDATA)의 펄스폭은 PVT(Process, Voltage, Temperature) 변동에 따른 MOS 트랜지스터의 열화 또는 BTI(Bias Temperature Instability)에 따른 MOS 트랜지스터의 열화가 심해질수록 증가될 수 있다.
커맨드생성회로(3)는 제1 내지 제L 정보신호(CA<1:L>), 제1 기준전압(VREF1), 칩선택신호(CS) 및 제2 기준전압(VREF2)을 토대로 모드레지스터리드커맨드(MRR)를 생성할 수 있다. 커맨드생성회로(3)는 제2 기준전압(VREF2)을 토대로 기설정된 로직레벨을 갖는 칩선택신호(CS)가 입력된 상태에서 제1 기준전압(VREF1)을 토대로 기설정된 로직레벨조합을 갖는 제1 내지 제L 정보신호(CA<1:L>)가 입력될 때 모드레지스터리드커맨드(MRR)를 발생시킬 수 있다. 모드레지스터리드커맨드(MRR)는 모드레지스터리드동작을 위해 활성화될 수 있다. 모드레지스터리드커맨드(MRR)를 발생시키기 위한 칩선택신호(CS)의 로직레벨 및 제1 내지 제L 정보신호(CA<1:L>)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 제1 내지 제L 정보신호(CA<1:L>)는 커맨드 또는 어드레스를 생성하기 위한 다양한 정보를 포함할 수 있다.
조절코드생성회로(4)는 테스트클럭(TCLK), 제1 내지 제3 지연선택신호(DSEL<1:3>), 리셋신호(RST) 및 테스트데이터(TDATA)를 토대로 제1 내지 제3 조절코드(SC<1:3>)를 생성할 수 있다. 리셋신호(RST)는 초기화동작을 위해 발생될 수 있다. 조절코드생성회로(4)는 테스트클럭(TCLK) 및 제1 내지 제3 지연선택신호(DSEL<1:3>)를 토대로 테스트데이터(TDATA)를 래치하여 저장하고, 저장된 테스트데이터(TDATA)로부터 제1 내지 제3 조절코드(SC<1:3>)를 생성하여 출력할 수 있다.
펄스지연회로(5)는 제1 내지 제3 조절코드(SC<1:3>) 및 리셋신호(RST)를 토대로 내부펄스신호(IPUL)로부터 출력펄스신호(OPUL)를 생성할 수 있다. 펄스지연회로(5)는 내부펄스신호(IPUL)를 지연시켜 출력펄스신호(OPUL)를 생성할 수 있다. 펄스지연회로(5)는 제1 내지 제3 조절코드(SC<1:3>)에 의해 펄스폭이 조절된 출력펄스신호(OPUL)를 생성할 수 있다. 제1 내지 제3 조절코드(SC<1:3>)의 로직레벨조합에 따라 조절되는 출력펄스신호(OPUL)의 펄스폭의 크기는 실시예에 따라서 다양하게 설정될 수 있다.
송신기(6)는 모드레지스터리드커맨드(MRR)를 토대로 제1 내지 제3 조절코드(SC<1:3>)로부터 제1 내지 제3 전송코드(PCNT<1:3>)를 생성하고, 제1 내지 제3 전송코드(PCNT<1:3>)를 출력패드(7)로 출력할 수 있다. 송신기(6)는 모드레지스터리드커맨드(MRR)가 발생하는 경우 제1 내지 제3 조절코드(SC<1:3>)를 버퍼링하거나 증폭하여 제1 내지 제3 전송코드(PCNT<1:3>)를 생성할 수 있다. 송신기(6)는 제1 내지 제3 전송코드(PCNT<1:3>)를 출력패드(7)로 출력할 수 있다. 출력패드(7)는 데이터가 출력되는 패드로 구현될 수 있다. 출력패드(7)를 통해 출력되는 제1 내지 제3 전송코드(PCNT<1:3>)의 로직레벨조합을 통해 내부펄스신호(IPUL)의 펄스폭이 BTI(Bias Temperature Instability)에 의해 발생된 열화에 의해 얼마만큼 증가되었는지 여부를 확인할 수 있다.
도 2에 도시된 바와 같이, 테스트클럭생성회로(1)는 전원공급제어회로(10), 지연클럭생성회로(11) 및 테스트클럭출력회로(12)를 포함할 수 있다.
전원공급제어회로(10)는 테스트인에이블신호(TENB)를 토대로 전원전압(VDD)으로부터 공급전압(VDDS)을 생성할 수 있다. 전원공급제어회로(10)는 테스트인에이블신호(TENB)가 활성화되어 테스트모드에 진입할 때 전원전압(VDD)으로 공급전압(VDDS)을 구동할 수 있다. 전원공급제어회로(10)의 보다 구체적인 구성 및 동작에 대한 설명은 도 3을 참고하여 후술한다.
지연클럭생성회로(11)는 공급전압(VDDS)을 공급받아 동작할 수 있다. 지연클럭생성회로(11)는 테스트모드에서 제1 내지 제3 지연선택신호(DSEL<1:3>)의 로직레벨조합에 따라 결정되는 지연구간만큼 클럭(CLK)을 지연시켜 지연클럭(DCLK)을 생성할 수 있다. 지연클럭생성회로(11)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4를 참고하여 후술한다.
테스트클럭출력회로(12)는 공급전압(VDDS)을 공급받아 동작할 수 있다. 테스트클럭출력회로(12)는 테스트모드에서 지연클럭(DCLK)을 지연시켜 테스트클럭(TCLK)을 생성할 수 있다. 테스트클럭출력회로(12)의 보다 구체적인 구성 및 동작에 대한 설명은 도 5를 참고하여 후술한다.
도 3에 도시된 바와 같이, 전원공급제어회로(10)는 PMOS 트랜지스터(P10)를 포함할 수 있다. PMOS 트랜지스터(P10)는 테스트모드에 진입하여 테스트인에이블신호(TENB)가 로직로우레벨로 인에이블될 때 턴온될 수 있다. 전원공급제어회로(10)는 테스트모드에 진입하여 PMOS 트랜지스터(P10)가 턴온될 때 전원전압(VDD)으로 공급전압(VDDS)을 구동할 수 있다.
도 4에 도시된 바와 같이, 지연클럭생성회로(11)는 인버터들(IV111, IV112, IV113, IV114, IV115), NMOS 트랜지스터들(N111, N112, N113), 커패시터들(C111, C112, C113, C114, C115, C116) 및 PMOS 트랜지스터들(P111, P112, P113)을 포함할 수 있다.
인버터(IV111)는 공급전압(VDDS) 및 접지전압(VSS)을 입력 받아 동작할 수 있다. 공급전압(VDDS)은 노드(nd111)에 연결될 수 있고, 접지전압(VSS)은 노드(nd112)에 연결될 수 있다. 인버터(IV111)는 클럭(CLK)을 반전버퍼링하여 노드(nd113)로 출력할 수 있다. 인버터(IV112)는 공급전압(VDDS) 및 접지전압(VSS)을 입력 받아 노드(nd113)의 신호를 반전버퍼링하여 노드(nd117)로 출력할 수 있다. 인버터(IV113)는 공급전압(VDDS) 및 접지전압(VSS)을 입력 받아 제1 지연선택신호(DSEL<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV114)는 공급전압(VDDS) 및 접지전압(VSS)을 입력 받아 제2 지연선택신호(DSEL<2>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV115)는 공급전압(VDDS) 및 접지전압(VSS)을 입력 받아 제3 지연선택신호(DSEL<3>)를 반전버퍼링하여 출력할 수 있다.
NMOS 트랜지스터(N111)는 노드(nd113)와 노드(nd114) 사이에 연결되고, 제1 지연선택신호(DSEL<1>)가 로직하이레벨일 때 턴온될 수 있다. 커패시터(C111)는 노드(nd114) 및 노드(nd112) 사이에 연결될 수 있다. 커패시터(C111)는 소스(source) 및 드레인(drain)이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. NMOS 트랜지스터(N112)는 노드(nd113)와 노드(nd115) 사이에 연결되고, 제2 지연선택신호(DSEL<2>)가 로직하이레벨일 때 턴온될 수 있다. 커패시터(C112)는 노드(nd115) 및 노드(nd112) 사이에 연결될 수 있다. 커패시터(C112)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. NMOS 트랜지스터(N113)는 노드(nd113)와 노드(nd116) 사이에 연결되고, 제3 지연선택신호(DSEL<3>)가 로직하이레벨일 때 턴온될 수 있다. 커패시터(C113)는 노드(nd116) 및 노드(nd112) 사이에 연결될 수 있다. 커패시터(C113)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. 본 실시예에서 커패시터(C113)의 커패시턴스가 커패시터(C112)의 커패시턴스보다 크게 설정될 수 있고, 커패시터(C112)의 커패시턴스가 커패시터(C111)의 커패시턴스보다 크게 설정될 수 있다.
PMOS 트랜지스터(P111)는 노드(nd118)와 노드(nd117) 사이에 연결되고, 제1 지연선택신호(DSEL<1>)가 로직하이레벨일 때 로직로우레벨의 인버터(IV113)의 출력신호에 의해 턴온될 수 있다. 커패시터(C114)는 노드(nd118) 및 노드(nd111) 사이에 연결될 수 있다. 커패시터(C114)는 소스 및 드레인이 공급전압(VDDS)에 연결되는 PMOS 트랜지스터로 구현될 수 있다. PMOS 트랜지스터(P112)는 노드(nd119)와 노드(nd117) 사이에 연결되고, 제2 지연선택신호(DSEL<2>)가 로직하이레벨일 때 로직로우레벨의 인버터(IV114)의 출력신호에 의해 턴온될 수 있다. 커패시터(C115)는 노드(nd119) 및 노드(nd111) 사이에 연결될 수 있다. 커패시터(C115)는 소스 및 드레인이 공급전압(VDDS)에 연결되는 PMOS 트랜지스터로 구현될 수 있다. PMOS 트랜지스터(P113)는 노드(nd120)와 노드(nd117) 사이에 연결되고, 제3 지연선택신호(DSEL<3>)가 로직하이레벨일 때 로직로우레벨의 인버터(IV115)의 출력신호에 의해 턴온될 수 있다. 커패시터(C116)는 노드(nd120) 및 노드(nd111) 사이에 연결될 수 있다. 커패시터(C116)는 소스 및 드레인이 공급전압(VDDS)에 연결되는 PMOS 트랜지스터로 구현될 수 있다. 본 실시예에서 커패시터(C116)의 커패시턴스가 커패시터(C115)의 커패시턴스보다 크게 설정될 수 있고, 커패시터(C115)의 커패시턴스가 커패시터(C114)의 커패시턴스보다 크게 설정될 수 있다.
지연클럭생성회로(11)는 테스트모드에 진입하지 않을 때 공급전압(VDDS)이 입력되지 않으므로 동작하지 않는다. 지연클럭생성회로(11)는 테스트모드에서 공급전압(VDDS) 및 접지전압(VSS)을 공급받고, 제1 내지 제3 지연선택신호(DSEL<1:3>)의 로직레벨조합에 따라 결정되는 지연구간만큼 클럭(CLK)을 지연시켜 지연클럭(DCLK)을 생성할 수 있다. 지연클럭생성회로(11)는 제1 지연선택신호(DSEL<1>)가 로직하이레벨이고, 제2 내지 제3 지연선택신호(DSEL<2:3>)가 로직로우레벨일 때 커패시터(C111) 및 커패시터(C114)에 의해 결정되는 커패시턴스를 토대로 설정되는 지연구간만큼 클럭(CLK)을 지연시켜 지연클럭(DCLK)을 생성할 수 있다. 지연클럭생성회로(11)는 제2 지연선택신호(DSEL<2>)가 로직하이레벨이고, 제1 지연선택신호(DSEL<1>) 및 제3 지연선택신호(DSEL<3>)가 로직로우레벨일 때 커패시터(C112) 및 커패시터(C115)에 의해 결정되는 커패시턴스를 토대로 설정되는 지연구간만큼 클럭(CLK)을 지연시켜 지연클럭(DCLK)을 생성할 수 있다. 지연클럭생성회로(11)는 제3 지연선택신호(DSEL<3>)가 로직하이레벨이고, 제1 지연선택신호(DSEL<1>) 및 제2 지연선택신호(DSEL<2>)가 로직로우레벨일 때 커패시터(C113) 및 커패시터(C116)에 의해 결정되는 커패시턴스를 토대로 설정되는 지연구간만큼 클럭(CLK)을 지연시켜 지연클럭(DCLK)을 생성할 수 있다. 지연클럭생성회로(11)는 제3 지연선택신호(DSEL<3>)가 로직하이레벨일 때 제2 지연선택신호(DSEL<2>)가 로직하이레벨일 때보다 큰 지연구간으로 클럭(CLK)을 지연시켜 지연클럭(DCLK)을 생성할 수 있다. 지연클럭생성회로(11)는 제2 지연선택신호(DSEL<2>)가 로직하이레벨일 때 제1 지연선택신호(DSEL<1>)가 로직하이레벨일 때보다 큰 지연구간으로 클럭(CLK)을 지연시켜 지연클럭(DCLK)을 생성할 수 있다.
도 5에 도시된 바와 같이, 테스트클럭출력회로(12)는 인버터들(IV121, IV122), 저항소자들(R121, R122), 및 커패시터들(C121, C122, C123, C124)을 포함할 수 있다.
인버터(IV121)는 공급전압(VDDS) 및 접지전압(VSS)을 입력 받아 동작할 수 있다. 공급전압(VDDS)은 노드(nd121)에 연결될 수 있고, 접지전압(VSS)은 노드(nd122)에 연결될 수 있다. 인버터(IV121)는 지연클럭(DCLK)을 반전버퍼링하여 노드(nd123)로 출력할 수 있다. 저항소자(R121)는 노드(nd123) 및 노드(nd124) 사이에 연결될 수 있다. 커패시터(C121)는 노드(nd124) 및 노드(nd122) 사이에 연결될 수 있다. 커패시터(C121)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. 커패시터(C122)는 노드(nd124) 및 노드(nd121) 사이에 연결될 수 있다. 커패시터(C122)는 소스 및 드레인이 공급전압(VDDS)에 연결되는 PMOS 트랜지스터로 구현될 수 있다.
인버터(IV122)는 공급전압(VDDS) 및 접지전압(VSS)을 입력 받아 노드(nd124)의 출력신호를 반전버퍼링하여 노드(nd125)로 출력할 수 있다. 저항소자(R122)는 노드(nd125) 및 노드(nd126) 사이에 연결될 수 있다. 커패시터(C123)는 노드(nd126) 및 노드(nd122) 사이에 연결될 수 있다. 커패시터(C123)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. 커패시터(C124)는 노드(nd126) 및 노드(nd121) 사이에 연결될 수 있다. 커패시터(C124)는 소스 및 드레인이 공급전압(VDDS)에 연결되는 PMOS 트랜지스터로 구현될 수 있다.
테스트클럭출력회로(12)는 테스트모드에 진입하지 않을 때 공급전압(VDDS)이 입력되지 않으므로 동작하지 않는다. 테스트클럭출력회로(12)는 테스트모드에서 공급전압(VDDS) 및 접지전압(VSS)을 공급받고, 지연클럭(DCLK)을 지연시켜 테스트클럭(TCLK)을 출력할 수 있다.
도 6에 도시된 바와 같이, 테스트데이터생성회로(2)는 인버터들(IV21, IV22), 저항소자들(R21, R22), 및 커패시터들(C21, C22, C23, C24)을 포함할 수 있다.
인버터(IV21)는 전원전압(VDD) 및 접지전압(VSS)을 입력 받아 동작할 수 있다. 전원전압(VDD)은 노드(nd21)에 연결될 수 있고, 접지전압(VSS)은 노드(nd22)에 연결될 수 있다. 인버터(IV21)는 데이터(DATA)를 반전버퍼링하여 노드(nd23)로 출력할 수 있다. 저항소자(R21)는 노드(nd23) 및 노드(nd24) 사이에 연결될 수 있다. 커패시터(C21)는 노드(nd24) 및 노드(nd22) 사이에 연결될 수 있다. 커패시터(C21)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. 커패시터(C22)는 노드(nd24) 및 노드(nd21) 사이에 연결될 수 있다. 커패시터(C22)는 소스 및 드레인이 전원전압(VDD)에 연결되는 PMOS 트랜지스터로 구현될 수 있다.
인버터(IV22)는 전원전압(VDD) 및 접지전압(VSS)을 입력 받아 노드(nd24)의 출력신호를 반전버퍼링하여 노드(nd25)로 출력할 수 있다. 저항소자(R22)는 노드(nd25) 및 노드(nd26) 사이에 연결될 수 있다. 테스트데이터(TDATA)는 노드(nd26)로 출력될 수 있다. 커패시터(C23)는 노드(nd26) 및 노드(nd22) 사이에 연결될 수 있다. 커패시터(C23)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. 커패시터(C24)는 노드(nd26) 및 노드(nd21) 사이에 연결될 수 있다. 커패시터(C24)는 소스 및 드레인이 전원전압(VDD)에 연결되는 PMOS 트랜지스터로 구현될 수 있다.
테스트데이터생성회로(2)는 데이터(DATA)를 지연시켜 테스트데이터(TDATA)를 생성할 수 있다. 테스트데이터생성회로(2)는 테스트모드의 진입 여부에 관계없이 언제나 동작한다. 따라서, 테스트데이터(TDATA)의 펄스폭은 PVT(Process, Voltage, Temperature) 변동에 따른 MOS 트랜지스터의 열화 또는 BTI(Bias Temperature Instability)에 따른 MOS 트랜지스터의 열화가 심해질수록 증가될 수 있다.
도 7을 참고하면 커맨드생성회로(3)는 제1 비교기(31), 제2 비교기(32) 및 커맨드디코더(33)를 포함할 수 있다.
제1 비교기(31)는 제1 내지 제L 정보신호(CA<1:L>) 및 제1 기준전압(VREF1)을 비교하여 제1 내지 제L 내부정보신호(ICA<1:L>)를 생성할 수 있다. 제1 비교기(31)는 제1 내지 제L 내부정보신호(ICA<1:L>)가 제1 기준전압(VREF1)보다 큰 레벨을 갖을 때 로직하이레벨을 출력할 수 있고, 제1 내지 제L 내부정보신호(ICA<1:L>)가 제1 기준전압(VREF1)보다 작은 레벨을 갖을 때 로직로우레벨을 출력할 수 있다. 제1 비교기(31)는 제1 내지 제L 내부정보신호(ICA<1:L>)의 수(L)만큼 구비될 수 있다.
제2 비교기(32)는 칩선택신호(CS) 및 제2 기준전압(VREF2)을 비교하여 내부칩선택신호(ICS)를 생성할 수 있다. 제2 비교기(32)는 칩선택신호(CS)가 제2 기준전압(VREF2)보다 큰 레벨을 갖을 때 로직하이레벨을 출력할 수 있고, 칩선택신호(CS)가 제2 기준전압(VREF2)보다 작은 레벨을 갖을 때 로직로우레벨을 출력할 수 있다.
커맨드디코더(33)는 내부칩선택신호(ICS) 및 제1 내지 제L 내부정보신호(ICA<1:L>)를 토대로 모드레지스터리드커맨드(MRR)를 생성할 수 있다. 커맨드디코더(33)는 내부칩선택신호(ICS)가 기설정된 로직레벨로 입력된 상태에서 기설정된 로직레벨조합을 갖는 제1 내지 제L 내부정보신호(ICA<1:L>)가 입력될 때 모드레지스터리드커맨드(MRR)를 발생시킬 수 있다.
도 8에 도시된 바와 같이, 조절코드생성회로(4)는 제1 선택클럭생성회로(41), 제2 선택클럭생성회로(42), 제3 선택클럭생성회로(43), 제1 래치데이터생성회로(44), 제2 래치데이터생성회로(45), 제3 래치데이터생성회로(46) 및 모드레지스터(47)를 포함할 수 있다.
제1 선택클럭생성회로(41)는 앤드게이트(AND41)를 포함할 수 있다. 앤드게이트(AND41)는 테스트클럭(TCLK) 및 제1 지연선택신호(DSEL<1>)를 입력 받아 논리곱 연산을 수행할 수 있다. 제1 선택클럭생성회로(41)는 제1 지연선택신호(DSEL<1>)가 로직하이레벨일 때 테스트클럭(TCLK)을 버퍼링하여 제1 선택클럭(SCLK1)으로 출력할 수 있다.
제2 선택클럭생성회로(42)는 앤드게이트(AND42)를 포함할 수 있다. 앤드게이트(AND42)는 테스트클럭(TCLK) 및 제2 지연선택신호(DSEL<2>)를 입력 받아 논리곱 연산을 수행할 수 있다. 제2 선택클럭생성회로(42)는 제2 지연선택신호(DSEL<2>)가 로직하이레벨일 때 테스트클럭(TCLK)을 버퍼링하여 제2 선택클럭(SCLK2)으로 출력할 수 있다.
제3 선택클럭생성회로(43)는 앤드게이트(AND43)를 포함할 수 있다. 앤드게이트(AND43)는 테스트클럭(TCLK) 및 제3 지연선택신호(DSEL<3>)를 입력 받아 논리곱 연산을 수행할 수 있다. 제3 선택클럭생성회로(43)는 제3 지연선택신호(DSEL<3>)가 로직하이레벨일 때 테스트클럭(TCLK)을 버퍼링하여 제3 선택클럭(SCLK3)으로 출력할 수 있다.
제1 래치데이터생성회로(44)는 제1 데이터래치(441), 노어게이터(NOR441) 및 인버터(IV441)를 포함할 수 있다. 제1 데이터래치(441)는 제1 선택클럭(SCLK1)에 동기하여 테스트데이터(TDATA)를 래치하고, 래치된 테스트데이터(TDATA)를 노드(nd441)로 출력할 수 있다. 제1 데이터래치(441)는 D 플립플롭으로 구현될 수 있다. 노어게이터(NOR441)는 리셋신호(RST) 및 노드(nd441)의 신호를 입력 받아 부정논리합 연산을 수행할 수 있다. 리셋신호(RST)는 초기화동작을 위해 로직하이레벨로 발생될 수 있다. 노어게이터(NOR441)는 로직하이레벨의 리셋신호(RST)가 발생하거나 노드(nd441)의 신호가 로직하이레벨일 때 노드(nd442)를 통해 로직로우레벨로 구동되는 제1 래치데이터(LDATA<1>)를 출력할 수 있다. 인버터(IV441)는 노드(nd442)의 신호를 반전버퍼링하여 노드(nd441)로 출력할 수 있다. 제1 래치데이터생성회로(44)는 제1 선택클럭(SCLK1)이 발생할 때 테스트데이터(TDATA)를 래치하고, 래치된 테스트데이터(TDATA)의 반전신호를 제1 래치데이터(LDATA<1>)로 출력할 수 있다.
제2 래치데이터생성회로(45)는 제2 데이터래치(451), 노어게이터(NOR451) 및 인버터(IV451)를 포함할 수 있다. 제2 데이터래치(451)는 제2 선택클럭(SCLK2)에 동기하여 테스트데이터(TDATA)를 래치하고, 래치된 테스트데이터(TDATA)를 노드(nd451)로 출력할 수 있다. 제2 데이터래치(451)는 D 플립플롭으로 구현될 수 있다. 노어게이터(NOR451)는 리셋신호(RST) 및 노드(nd451)의 신호를 입력 받아 부정논리합 연산을 수행할 수 있다. 노어게이터(NOR451)는 로직하이레벨의 리셋신호(RST)가 발생하거나 노드(nd451)의 신호가 로직하이레벨일 때 노드(nd452)를 통해 로직로우레벨로 구동되는 제2 래치데이터(LDATA<2>)를 출력할 수 있다. 인버터(IV451)는 노드(nd452)의 신호를 반전버퍼링하여 노드(nd451)로 출력할 수 있다. 제2 래치데이터생성회로(45)는 제2 선택클럭(SCLK2)이 발생할 때 테스트데이터(TDATA)를 래치하고, 래치된 테스트데이터(TDATA)의 반전신호를 제2 래치데이터(LDATA<2>)로 출력할 수 있다.
제3 래치데이터생성회로(46)는 제3 데이터래치(461), 노어게이터(NOR461) 및 인버터(IV461)를 포함할 수 있다. 제3 데이터래치(461)는 제3 선택클럭(SCLK3)에 동기하여 테스트데이터(TDATA)를 래치하고, 래치된 테스트데이터(TDATA)를 노드(nd461)로 출력할 수 있다. 제3 데이터래치(461)는 D 플립플롭으로 구현될 수 있다. 노어게이터(NOR461)는 리셋신호(RST) 및 노드(nd461)의 신호를 입력 받아 부정논리합 연산을 수행할 수 있다. 노어게이터(NOR461)는 로직하이레벨의 리셋신호(RST)가 발생하거나 노드(nd461)의 신호가 로직하이레벨일 때 노드(nd462)를 통해 로직로우레벨로 구동되는 제3 래치데이터(LDATA<3>)를 출력할 수 있다. 인버터(IV461)는 노드(nd462)의 신호를 반전버퍼링하여 노드(nd461)로 출력할 수 있다. 제3 래치데이터생성회로(46)는 제3 선택클럭(SCLK3)이 발생할 때 테스트데이터(TDATA)를 래치하고, 래치된 테스트데이터(TDATA)의 반전신호를 제3 래치데이터(LDATA<3>)로 출력할 수 있다.
모드레지스터(47)는 제1 내지 제3 래치데이터(LDATA<1:3>)로부터 제1 내지 제3 조절코드(SC<1:3>)를 생성할 수 있다. 모드레지스터(47)는 제1 내지 제3 래치데이터(LDATA<1:3>)를 입력 받아 저장할 수 있다. 모드레지스터(47)는 저장된 제1 내지 제3 래치데이터(LDATA<1:3>)를 제1 내지 제3 조절코드(SC<1:3>)로 출력할 수 있다.
조절코드생성회로(4)는 테스트클럭(TCLK) 및 제1 내지 제3 지연선택신호(DSEL<1:3>)를 토대로 테스트데이터(TDATA)를 래치하여 저장하고, 저장된 테스트데이터(TDATA)로부터 제1 내지 제3 조절코드(SC<1:3>)를 생성하여 출력할 수 있다.
도 9에 도시된 바와 같이, 펄스지연회로(5)는 입력펄스지연기(51), 펄스폭조절회로(52) 및 출력펄스지연기(53)를 포함할 수 있다.
입력펄스지연기(51)는 내부펄스신호(IPUL)를 지연시켜 제1 지연내부펄스신호(IPULd1)를 생성할 수 있다. 입력펄스지연기(51)는 RC 지연회로로 구현될 수 있다. 입력펄스지연기(51)의 보다 구체적인 구성은 도 10을 참고하여 후술한다.
펄스폭조절회로(52)는 제1 내지 제3 조절코드(SC<1:3>) 및 리셋신호(RST)를 토대로 제1 지연내부펄스신호(IPULd1)로부터 제2 지연내부펄스신호(IPULd2)를 생성할 수 있다. 펄스폭조절회로(52)는 제1 지연내부펄스신호(IPULd1)를 지연시켜 제2 지연내부펄스신호(IPULd2)를 생성할 수 있다. 펄스폭조절회로(52)는 제1 내지 제3 조절코드(SC<1:3>)의 로직레벨조합에 따라 펄스폭이 조절되는 제2 지연내부펄스신호(IPULd2)를 생성할 수 있다. 펄스폭조절회로(52)의 보다 구체적인 구성 및 동작에 대한 설명은 도 11 및 도 12를 참고하여 후술한다.
출력펄스지연기(53)는 제2 지연내부펄스신호(IPULd2)를 지연시켜 출력펄스신호(OPUL)를 생성할 수 있다. 출력펄스지연기(53)는 RC 지연회로로 구현될 수 있다. 출력펄스지연기(53)의 보다 구체적인 구성은 도 13을 참고하여 후술한다.
펄스지연회로(5)는 내부펄스신호(IPUL)를 지연시켜 출력펄스신호(OPUL)를 생성할 수 있다. 펄스지연회로(5)는 제1 내지 제3 조절코드(SC<1:3>)에 의해 펄스폭이 조절된 출력펄스신호(OPUL)를 생성할 수 있다.
도 10에 도시된 바와 같이, 입력펄스지연기(51)는 인버터(IV511), 저항소자(R511) 및 커패시터들(C511, C512)을 포함할 수 있다.
인버터(IV511)는 전원전압(VDD) 및 접지전압(VSS)을 입력 받아 동작할 수 있다. 전원전압(VDD)은 노드(nd511)에 연결될 수 있고, 접지전압(VSS)은 노드(nd512)에 연결될 수 있다. 인버터(IV511)는 내부펄스신호(IPUL)를 반전버퍼링하여 노드(nd513)로 출력할 수 있다. 저항소자(R511)는 노드(nd513) 및 노드(nd514) 사이에 연결될 수 있다. 커패시터(C511)는 노드(nd514) 및 노드(nd511) 사이에 연결될 수 있다. 커패시터(C511)는 소스 및 드레인이 전원전압(VDD)에 연결되는 PMOS 트랜지스터로 구현될 수 있다. 커패시터(C512)는 노드(nd514) 및 노드(nd512) 사이에 연결될 수 있다. 커패시터(C512)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. 입력펄스지연기(51)는 저항소자(R511)의 저항값과 커패시터들(C511, C512)에 의한 커패시턴스에 따라 설정된 지연구간만큼 내부펄스신호(IPUL)를 지연시켜 제1 지연내부펄스신호(IPULd1)를 노드(nd514)로 출력할 수 있다.
도 11에 도시된 바와 같이, 펄스폭조절회로(52)는 개시펄스생성회로(521), 지연펄스출력회로(522) 및 종료펄스생성기(523)를 포함할 수 있다.
개시펄스생성회로(521)는 반전지연기(525) 및 낸드게이트(NAND521)를 포함할 수 있다. 반전지연기(525)는 제1 지연내부펄스신호(IPULd1)를 반전시키고 지연시켜 반전펄스신호(IPb)를 생성할 수 있다. 낸드게이트(NAND521)는 반전펄스신호(IPb) 및 제1 지연내부펄스신호(IPULd1)를 입력 받아 부정논리곱 연산을 수행하여 개시펄스(STRPB)를 생성할 수 있다. 개시펄스(STRPB)는 제1 지연내부펄스신호(IPULd1)가 로직하이레벨로 발생되는 시점부터 반전펄스신호(IPb)가 로직로우레벨로 천이되는 시점까지의 구간동안 로직로우레벨로 발생될 수 있다. 실시예에 따라서 개시펄스(STRPB)는 로직하이레벨로 발생될 수도 있다.
지연펄스출력회로(522)는 낸드게이트들(NAND522, NAND523)을 포함할 수 있다. 낸드게이트(NAND522)는 개시펄스(STRPB) 및 낸드게이트(NAND523)의 출력신호를 입력 받아 부정논리곱 연산을 수행하여 제2 지연내부펄스신호(IPULd2)를 생성할 수 있다. 낸드게이트(NAND523)는 낸드게이트(NAND522)의 출력신호, 리셋신호(RST) 및 종료펄스(ENDPB)를 입력 받아 부정논리곱 연산을 수행할 수 있다.
종료펄스생성기(523)는 제1 내지 제3 조절코드(SC<1:3>)를 토대로 제2 지연내부펄스신호(IPULd2)로부터 종료펄스(ENDPB)를 생성할 수 있다. 종료펄스생성기(523)는 제2 지연내부펄스신호(IPULd2)가 발생되는 시점부터 제1 내지 제3 조절코드(SC<1:3>)에 따라 설정되는 조절지연구간만큼 경과되는 시점에서 종료펄스(ENDPB)를 발생시킬 수 있다. 종료펄스생성기(523)는 제2 지연내부펄스신호(IPULd2)가 로직하이레벨로 발생된 시점부터 제1 내지 제3 조절코드(SC<1:3>)에 따라 설정되는 조절지연구간만큼 경과되는 시점에서 종료펄스(ENDPB)를 로직로우레벨로 발생시킬 수 있다. 실시예에 따라서 제2 지연내부펄스신호(IPULd2)는 로직로우레벨로 발생될 수도 있고, 종료펄스(ENDPB)는 로직하이레벨로 발생될 수도 있다. 종료펄스생성기(523)의 보다 구체적인 구성 및 동작에 대한 설명은 도 12를 참고하여 후술한다.
펄스폭조절회로(52)는 제1 지연내부펄스신호(IPULd1)를 지연시켜 제2 지연내부펄스신호(IPULd2)를 생성할 수 있다. 펄스폭조절회로(52)는 제1 내지 제3 조절코드(SC<1:3>)의 로직레벨조합에 따라 펄스폭이 조절되는 제2 지연내부펄스신호(IPULd2)를 생성할 수 있다.
도 12에 도시된 바와 같이, 종료펄스생성기(523)는 인버터들(IV521, IV522, IV523, IV524), NMOS 트랜지스터들(N521, N522, N523), 커패시터들(C521, C522, C523, C524, C525, C526) 및 PMOS 트랜지스터들(P521, P522, P523)을 포함할 수 있다.
인버터(IV521)는 전원전압(VDD) 및 접지전압(VSS)을 입력 받아 동작할 수 있다. 전원전압(VDD)은 노드(nd521)에 연결될 수 있고, 접지전압(VSS)은 노드(nd522)에 연결될 수 있다. 인버터(IV521)는 제2 지연내부펄스신호(IPULd2)를 반전버퍼링하여 노드(nd523)로 출력할 수 있다. 인버터(IV522)는 전원전압(VDD) 및 접지전압(VSS)을 입력 받아 제1 조절코드(SC<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV523)는 전원전압(VDD) 및 접지전압(VSS)을 입력 받아 제2 조절코드(SC<2>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV524)는 전원전압(VDD) 및 접지전압(VSS)을 입력 받아 제3 조절코드(SC<3>)를 반전버퍼링하여 출력할 수 있다.
NMOS 트랜지스터(N521)는 노드(nd523)와 노드(nd524) 사이에 연결되고, 제1 조절코드(SC<1>)가 로직하이레벨일 때 턴온될 수 있다. 커패시터(C521)는 노드(nd524) 및 노드(nd522) 사이에 연결될 수 있다. 커패시터(C521)는 소스(source) 및 드레인(drain)이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. NMOS 트랜지스터(N522)는 노드(nd523)와 노드(nd525) 사이에 연결되고, 제2 조절코드(SC<2>)가 로직하이레벨일 때 턴온될 수 있다. 커패시터(C522)는 노드(nd525) 및 노드(nd522) 사이에 연결될 수 있다. 커패시터(C522)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. NMOS 트랜지스터(N523)는 노드(nd523)와 노드(nd526) 사이에 연결되고, 제3 조절코드(SC<3>)가 로직하이레벨일 때 턴온될 수 있다. 커패시터(C523)는 노드(nd526) 및 노드(nd522) 사이에 연결될 수 있다. 커패시터(C523)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다.
PMOS 트랜지스터(P521)는 노드(nd523)와 노드(nd527) 사이에 연결되고, 제1 조절코드(SC<1>)가 로직하이레벨일 때 로직로우레벨의 인버터(IV522)의 출력신호에 의해 턴온될 수 있다. 커패시터(C524)는 노드(nd527) 및 노드(nd521) 사이에 연결될 수 있다. 커패시터(C524)는 소스 및 드레인이 전원전압(VDD)에 연결되는 PMOS 트랜지스터로 구현될 수 있다. PMOS 트랜지스터(P522)는 노드(nd528)와 노드(nd523) 사이에 연결되고, 제2 조절코드(SC<2>)가 로직하이레벨일 때 로직로우레벨의 인버터(IV523)의 출력신호에 의해 턴온될 수 있다. 커패시터(C525)는 노드(nd528) 및 노드(nd521) 사이에 연결될 수 있다. 커패시터(C525)는 소스 및 드레인이 전원전압(VDD)에 연결되는 PMOS 트랜지스터로 구현될 수 있다. PMOS 트랜지스터(P523)는 노드(nd529)와 노드(nd523) 사이에 연결되고, 제3 조절코드(SC<3>)가 로직하이레벨일 때 로직로우레벨의 인버터(IV524)의 출력신호에 의해 턴온될 수 있다. 커패시터(C526)는 노드(nd529) 및 노드(nd521) 사이에 연결될 수 있다. 커패시터(C526)는 소스 및 드레인이 전원전압(VDD)에 연결되는 PMOS 트랜지스터로 구현될 수 있다.
종료펄스생성기(523)는 제2 지연내부펄스신호(IPULd2)가 발생되는 시점부터 제1 내지 제3 조절코드(SC<1:3>)에 따라 설정되는 조절지연구간만큼 경과되는 시점에서 종료펄스(ENDPB)를 발생시킬 수 있다. 종료펄스생성기(523)는 제2 지연내부펄스신호(IPULd2)가 로직하이레벨로 발생된 시점부터 제1 내지 제3 조절코드(SC<1:3>)에 따라 설정되는 조절지연구간만큼 경과되는 시점에서 종료펄스(ENDPB)를 로직로우레벨로 발생시킬 수 있다.
도 13에 도시된 바와 같이, 출력펄스지연기(53)는 인버터(IV531), 저항소자(R531) 및 커패시터들(C531, C532)을 포함할 수 있다.
인버터(IV531)는 전원전압(VDD) 및 접지전압(VSS)을 입력 받아 동작할 수 있다. 전원전압(VDD)은 노드(nd531)에 연결될 수 있고, 접지전압(VSS)은 노드(nd532)에 연결될 수 있다. 인버터(IV531)는 제2 지연내부펄스신호(IPULd2)를 반전버퍼링하여 노드(nd533)로 출력할 수 있다. 저항소자(R531)는 노드(nd533) 및 노드(nd534) 사이에 연결될 수 있다. 커패시터(C531)는 노드(nd534) 및 노드(nd531) 사이에 연결될 수 있다. 커패시터(C531)는 소스 및 드레인이 전원전압(VDD)에 연결되는 PMOS 트랜지스터로 구현될 수 있다. 커패시터(C532)는 노드(nd534) 및 노드(nd532) 사이에 연결될 수 있다. 커패시터(C532)는 소스 및 드레인이 접지전압(VSS)에 연결되는 NMOS 트랜지스터로 구현될 수 있다. 출력펄스지연기(53)는 저항소자(R531)의 저항값과 커패시터들(C531, C532)에 의한 커패시턴스에 따라 설정된 지연구간만큼 제2 지연내부펄스신호(IPULd2)를 지연시켜 출력펄스신호(OPUL)를 노드(nd534)로 출력할 수 있다.
이상 도 1 내지 도 13을 통해 살펴본 바와 같이 구성된 반도체장치(100)의 동작을 도 14 내지 도 16을 참고하여 살펴보면 다음과 같다.
BTI에 따른 MOS 트랜지스터의 열화를 보상하기 위한 테스트모드에 진입하여 테스트인에이블신호(TENB)가 로직로우레벨로 인에이블될 때 전원전압(VDD)에 의해 공급전압(VDDS)이 구동된다.
도 14에 도시된 바와 같이, 테스트모드에 진압하여 공급전압(VDDS)이 입력될 때 제1 내지 제3 지연선택신호(DSEL<1:3>)의 로직레벨조합에 따라 조절되는 지연구간만큼 클럭(CLK)이 지연되어 테스트클럭(TCLK)이 생성된다. 제1 지연선택신호(DSEL<1>)가 로직하이레벨('H')이고, 제2 내지 제3 지연선택신호(DSEL<2:3>)가 로직로우레벨일 때 클럭(CLK)이 제1 지연구간(td1)만큼 지연되어 제1 선택클럭(SCLK1)으로 출력된다. 제2 지연선택신호(DSEL<2>)가 로직하이레벨('H')이고, 제1 지연선택신호(DSEL<1>) 및 제3 지연선택신호(DSEL<3>)가 로직로우레벨일 때 클럭(CLK)이 제2 지연구간(td2)만큼 지연되어 제2 선택클럭(SCLK2)으로 출력된다. 제3 지연선택신호(DSEL<3>)가 로직하이레벨('H')이고, 제1 지연선택신호(DSEL<1>) 및 제2 지연선택신호(DSEL<2>)가 로직로우레벨일 때 클럭(CLK)이 제3 지연구간(td3)만큼 지연되어 제3 선택클럭(SCLK3)으로 출력된다. 테스트클럭(TCLK)의 펄스폭은 PVT 변동에 따른 MOS 트랜지스터의 열화가 심해질수록 증가된다.
도 14에 도시된 바와 같이, 데이터(DATA)가 지연되어 테스트데이터(TDATA)가 생성된다. 테스트데이터(TDATA)의 펄스폭은 PVT 변동에 따른 MOS 트랜지스터의 열화 또는 BTI에 따른 MOS 트랜지스터의 열화가 심해질수록 제1 펄스폭(PW1), 제2 펄스폭(PW2) 및 제3 펄스폭(PW3)의 순으로 증가된다.
테스트데이터(TDATA)가 제1 펄스폭(PW1)을 가질 때 제1 선택클럭(SCLK1)이 발생되는 T11 시점에서 로직로우레벨의 테스트데이터(TDATA)가 래치되고, 래치된 테스트데이터(TDATA)로부터 제1 조절코드(SC<1>)가 생성된다. 본 실시예에서 제1 조절코드(SC<1>)는 래치된 테스트데이터(TDATA)의 반전된 로직레벨인 로직하이레벨로 발생된다. 테스트데이터(TDATA)가 제1 펄스폭(PW1)을 가질 때 제2 선택클럭(SCLK2)이 발생되는 T12 시점에서 로직로우레벨의 테스트데이터(TDATA)가 래치되고, 래치된 테스트데이터(TDATA)로부터 제2 조절코드(SC<2>)가 생성된다. 본 실시예에서 제2 조절코드(SC<2>)는 래치된 테스트데이터(TDATA)의 반전된 로직레벨인 로직하이레벨로 발생된다. 테스트데이터(TDATA)가 제1 펄스폭(PW1)을 가질 때 제3 선택클럭(SCLK3)이 발생되는 T13 시점에서 로직로우레벨의 테스트데이터(TDATA)가 래치되고, 래치된 테스트데이터(TDATA)로부터 제3 조절코드(SC<3>)가 생성된다. 본 실시예에서 제3 조절코드(SC<3>)는 래치된 테스트데이터(TDATA)의 반전된 로직레벨인 로직하이레벨로 발생된다. 정리하면 테스트데이터(TDATA)가 제1 펄스폭(PW1)을 가질 때 제1 내지 제3 조절코드(SC<1:3>)는 '111'로 발생된다. 여기서, 제1 내지 제3 조절코드(SC<1:3>)가 '111'로 발생된다고 함은 제1 조절코드(SC<1>), 제2 조절코드(SC<2>) 및 제3 조절코드(SC<3>)가 모두 로직하이레벨로 발생됨을 의미한다.
테스트데이터(TDATA)가 제2 펄스폭(PW2)을 가질 때 제1 선택클럭(SCLK1)이 발생되는 T11 시점에서 로직하이레벨의 테스트데이터(TDATA)가 래치되고, 래치된 테스트데이터(TDATA)로부터 제1 조절코드(SC<1>)가 생성된다. 본 실시예에서 제1 조절코드(SC<1>)는 래치된 테스트데이터(TDATA)의 반전된 로직레벨인 로직로우레벨로 발생된다. 테스트데이터(TDATA)가 제2 펄스폭(PW2)을 가질 때 제2 선택클럭(SCLK2)이 발생되는 T12 시점에서 로직로우레벨의 테스트데이터(TDATA)가 래치되고, 래치된 테스트데이터(TDATA)로부터 제2 조절코드(SC<2>)가 생성된다. 본 실시예에서 제2 조절코드(SC<2>)는 래치된 테스트데이터(TDATA)의 반전된 로직레벨인 로직하이레벨로 발생된다. 테스트데이터(TDATA)가 제2 펄스폭(PW2)을 가질 때 제3 선택클럭(SCLK3)이 발생되는 T13 시점에서 로직로우레벨의 테스트데이터(TDATA)가 래치되고, 래치된 테스트데이터(TDATA)로부터 제3 조절코드(SC<3>)가 생성된다. 본 실시예에서 제3 조절코드(SC<3>)는 래치된 테스트데이터(TDATA)의 반전된 로직레벨인 로직하이레벨로 발생된다. 정리하면 테스트데이터(TDATA)가 제2 펄스폭(PW2)을 가질 때 제1 내지 제3 조절코드(SC<1:3>)는 '011'로 발생된다. 여기서, 제1 내지 제3 조절코드(SC<1:3>)가 '011'로 발생된다고 함은 제1 조절코드(SC<1>)가 로직로우레벨로 발생되고, 제2 조절코드(SC<2>) 및 제3 조절코드(SC<3>)가 모두 로직하이레벨로 발생됨을 의미한다.
테스트데이터(TDATA)가 제3 펄스폭(PW3)을 가질 때 제1 선택클럭(SCLK1)이 발생되는 T11 시점에서 로직하이레벨의 테스트데이터(TDATA)가 래치되고, 래치된 테스트데이터(TDATA)로부터 제1 조절코드(SC<1>)가 생성된다. 본 실시예에서 제1 조절코드(SC<1>)는 래치된 테스트데이터(TDATA)의 반전된 로직레벨인 로직로우레벨로 발생된다. 테스트데이터(TDATA)가 제3 펄스폭(PW3)을 가질 때 제2 선택클럭(SCLK2)이 발생되는 T12 시점에서 로직하이레벨의 테스트데이터(TDATA)가 래치되고, 래치된 테스트데이터(TDATA)로부터 제2 조절코드(SC<2>)가 생성된다. 본 실시예에서 제2 조절코드(SC<2>)는 래치된 테스트데이터(TDATA)의 반전된 로직레벨인 로직로우레벨로 발생된다. 테스트데이터(TDATA)가 제3 펄스폭(PW3)을 가질 때 제3 선택클럭(SCLK3)이 발생되는 T13 시점에서 로직로우레벨의 테스트데이터(TDATA)가 래치되고, 래치된 테스트데이터(TDATA)로부터 제3 조절코드(SC<3>)가 생성된다. 본 실시예에서 제3 조절코드(SC<3>)는 래치된 테스트데이터(TDATA)의 반전된 로직레벨인 로직하이레벨로 발생된다. 정리하면 테스트데이터(TDATA)가 제3 펄스폭(PW3)을 가질 때 제1 내지 제3 조절코드(SC<1:3>)는 '001'로 발생된다. 여기서, 제1 내지 제3 조절코드(SC<1:3>)가 '001'로 발생된다고 함은 제1 조절코드(SC<1>) 및 제2 조절코드(SC<2>)가 모두 로직로우레벨로 발생되고, 제3 조절코드(SC<3>)가 로직하이레벨로 발생됨을 의미한다.
도 15를 참고하면 테스트데이터(TDATA)가 제3 펄스폭(PW3)을 가질 때 제1 지연내부펄스신호(IPULd1)로부터 제2 지연내부펄스신호(IPULd2)가 생성되는 동작을 확인할 수 있다. 제1 지연내부펄스신호(IPULd1)가 반전되고 지연되어 반전펄스신호(IPb)가 생성되고, 개시펄스(STRPB)는 제1 지연내부펄스신호(IPULd1)가 로직하이레벨로 발생되는 시점부터 반전펄스신호(IPb)가 로직로우레벨로 천이되는 시점까지의 구간(PW)으로 설정된다. 개시펄스(STRPB)가 로직로우레벨로 발생되는 시점에 동기하여 제2 지연내부펄스신호(IPULd2)가 로직하이레벨로 발생된다. 테스트데이터(TDATA)가 제3 펄스폭(PW3)을 가질 때 제1 내지 제3 조절코드(SC<1:3>)가 '001'로 발생되므로, 제2 지연내부펄스신호(IPULd2)가 발생되는 시점부터 제1 조절지연구간(TC1)이 경과된 시점에서 종료펄스(ENDPB)가 로직로우레벨로 발생된다. 로직로우레벨로 발생된 종료펄스(ENDPB)에 의해 제2 지연내부펄스신호(IPULd2)는 로직로우레벨로 천이하므로, 제2 지연내부펄스신호(IPULd2)의 펄스폭은 제1 내지 제3 조절코드(SC<1:3>)에 따른 제1 조절지연구간(TC1)으로 설정된다.
도 16을 참고하면 제1 내지 제3 조절코드(SC<1:3>)의 로직레벨조합별로 제2 지연내부펄스신호(IPULd2)의 펄스폭이 얼마만큼 조절되는지를 확인할 수 있다. 제1 내지 제3 조절코드(SC<1:3>)가 '001'로 설정될 때 제2 지연내부펄스신호(IPULd2)의 펄스폭은 제1 조절지연구간(TC1)으로 설정되고, 제1 내지 제3 조절코드(SC<1:3>)가 '011'로 설정될 때 제2 지연내부펄스신호(IPULd2)의 펄스폭은 제2 조절지연구간(TC2)으로 설정되며 제1 내지 제3 조절코드(SC<1:3>)가 '111'로 설정될 때 제2 지연내부펄스신호(IPULd2)의 펄스폭은 제3 조절지연구간(TC3)으로 설정된다. 제3 조절지연구간(TC3)은 제2 조절지연구간(TC2)보다 크게 설정되고, 제2 조절지연구간(TC2)은 제1 조절지연구간(TC1)보다 크게 설정된다. 제1 내지 제3 조절코드(SC<1:3>)가 '001'로 설정될 때 제1 내지 제3 조절코드(SC<1:3>)가 '011'로 설정될 때보다 BTI에 따른 MOS 트랜지스터의 열화가 큰 경우이고, 제1 내지 제3 조절코드(SC<1:3>)가 '011'로 설정될 때 제1 내지 제3 조절코드(SC<1:3>)가 '111'로 설정될 때보다 BTI에 따른 MOS 트랜지스터의 열화가 큰 경우이다. 따라서, BTI에 따른 MOS 트랜지스터의 열화가 클수록 제2 지연내부펄스신호(IPULd2)의 펄스폭을 작게 설정하여 펄스지연회로(5)에서 출력되는 출력펄스신호(OPUL)의 펄스폭이 BTI에 따른 MOS 트랜지스터의 열화에 따라 증가되는 것을 보상할 수 있다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 BTI에 따른 MOS 트랜지스터의 열화만을 모니터링하여 제1 내지 제3 조절코드(SC<1:3>)를 추출하고, 제1 내지 제3 조절코드(SC<1:3>)에 의해 출력펄스신호(OPUL)의 펄스폭을 조절함으로써, BTI에 따른 MOS 트랜지스터의 열화가 심해질수록 출력펄스신호(OPUL)의 펄스폭이 증가되는 것을 보상할 수 있다.
앞서, 도 1 내지 도 16에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 17을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(100)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 17에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 도 1에 도시된 반도체장치(100)를 포함할 수 있다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
100: 반도체장치 1: 테스트클럭생성회로
2: 테스트데이터생성회로 3: 커맨드생성회로
4: 조절코드생성회로 5: 펄스지연회로
10: 전원공급제어회로 11: 지연클럭생성회로
12: 테스트클럭출력회로 31: 제1 비교기
32: 제2 비교기 33: 커맨드디코더
41: 제1 선택클럭생성회로 42: 제2 선택클럭생성회로
43: 제3 선택클럭생성회로 44: 제1 래치데이터생성회로
45: 제2 래치데이터생성회로 46: 제3 래치데이터생성회로
47: 모드레지스터 48: 송신기

Claims (20)

  1. 테스트모드에서 지연선택신호를 토대로 클럭을 지연시켜 테스트클럭을 생성하는 테스트클럭생성회로;
    데이터를 지연시켜 테스트데이터를 생성하는 테스트데이터생성회로; 및
    상기 지연선택신호 및 상기 테스트클럭을 토대로 상기 테스트데이터를 래치하여 조절코드를 생성하는 조절코드생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 테스트클럭생성회로는 상기 테스트모드에서 인에이블되는 테스트인에이블신호에 의해 전원전압을 공급받아 동작하는 반도체장치.
  3. 제 1 항에 있어서, 상기 테스트클럭은 상기 지연선택신호의 로직레벨조합에 따라 조절되는 지연구간만큼 상기 클럭을 지연시켜 생성되는 반도체장치.
  4. 제 1 항에 있어서, 상기 테스트클럭생성회로는
    테스트인에이블신호를 토대로 전원전압에 의해 공급전압을 구동하는 전원공급제어회로를 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 테스트클럭생성회로는
    상기 공급전압을 입력 받아 상기 지연선택신호를 토대로 설정되는 지연구간만큼 상기 클럭을 지연시켜 지연클럭을 생성하는 지연클럭생성회로; 및
    상기 공급전압을 입력 받아 상기 지연클럭으로부터 상기 테스트클럭을 생성하여 출력하는 테스트클럭출력회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 지연선택신호는 제1 지연선택신호 및 제2 지연선택신호를 포함하고, 상기 지연클럭생성회로는 상기 제1 지연선택신호에 따라 상기 지연구간을 설정하기 위한 제1 커패시터 및 상기 제2 지연선택신호에 따라 상기 지연구간을 설정하기 위한 제2 커패시터를 포함하는 반도체장치.
  7. 제 5 항에 있어서, 상기 테스트클럭출력회로는 저항소자 및 커패시터를 포함하여 구성되는 반도체장치.
  8. 제 1 항에 있어서, 상기 테스트데이터생성회로는 전원전압을 입력 받아 동작하고, 저항소자 및 커패시터를 포함하여 구성되는 반도체장치.
  9. 제 1 항에 있어서, 상기 조절코드생성회로는
    상기 지연선택신호 및 상기 테스트클럭을 토대로 상기 테스트데이터를 래치하고, 래치된 상기 테스트데이터를 래치데이터로 출력하는 래치데이터생성회로; 및
    상기 래치데이터를 저장하고, 저장된 상기 래치데이터를 조절코드로 출력하는 모드레지스터를 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 래치데이터생성회로는 초기화동작을 위해 리셋신호가 발생할 때 상기 래치데이터를 초기화하는 반도체장치.
  11. 제 9 항에 있어서,
    모드레지스터리드커맨드를 토대로 상기 조절코드로부터 출력패드로 출력되는 전송코드를 생성하는 송신기를 더 포함하는 반도체장치.
  12. 제 1 항에 있어서,
    내부펄스신호를 지연시켜 출력펄스신호를 생성하는 펄스지연회로를 더 포함하되, 상기 출력펄스신호의 펄스폭은 상기 조절코드에 의해 조절되는 반도체장치.
  13. 제 12 항에 있어서, 상기 펄스지연회로는
    상기 내부펄스신호를 지연시켜 제1 지연내부펄스신호를 생성하는 입력펄스지연기; 및
    상기 제1 지연내부펄스신호로부터 제2 지연내부펄스신호를 생성하는 펄스폭조절회로를 포함하되, 상기 제2 지연내부펄스신호의 펄스폭은 상기 조절코드를 토대로 조절되는 반도체장치.
  14. 제 13 항에 있어서, 상기 펄스폭조절회로는
    상기 제1 지연내부펄스신호를 토대로 개시펄스를 생성하는 개시펄스생성회로;
    상기 개시펄스 및 종료펄스를 토대로 상기 제2 지연내부펄스신호를 생성하는 지연펄스출력회로; 및
    상기 제2 지연내부펄스신호를 토대로 종료펄스를 생성하는 종료펄스생성기를 포함하는 반도체장치.
  15. 제1 지연선택신호 및 테스트클럭을 토대로 테스트데이터를 래치하고, 래치된 상기 테스트데이터를 제1 래치데이터로 출력하는 제1 래치데이터생성회로;
    제2 지연선택신호 및 상기 테스트클럭을 토대로 상기 테스트데이터를 래치하고, 래치된 상기 테스트데이터를 제2 래치데이터로 출력하는 제2 래치데이터생성회로; 및
    상기 제1 래치데이터 및 상기 제2 래치데이터를 저장하고, 저장된 상기 제1 래치데이터 및 상기 제2 래치데이터를 제1 조절코드 및 상기 제2 조절코드로 출력하는 모드레지스터를 포함하는 반도체장치.
  16. 제 15 항에 있어서,
    테스트모드에서 상기 제1 지연선택신호 및 제2 지연선택신호를 토대로 설정되는 지연구간만큼 클럭을 지연시켜 상기 테스트클럭을 생성하는 테스트클럭생성회로를 더 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 테스트클럭생성회로는 상기 테스트모드에서 인에이블되는 테스트인에이블신호에 의해 전원전압을 공급받아 동작하는 반도체장치.
  18. 제 15 항에 있어서,
    모드레지스터리드커맨드를 토대로 상기 제1 조절코드 및 상기 제2 조절코드로부터 출력패드로 출력되는 제1 전송코드 및 제2 전송코드를 생성하는 송신기를 더 포함하는 반도체장치.
  19. 제 18 항에 있어서,
    내부펄스신호를 지연시켜 출력펄스신호를 생성하는 펄스지연회로를 더 포함하되, 상기 출력펄스신호의 펄스폭은 상기 제1 조절코드 및 상기 제2 조절코드에 의해 조절되는 반도체장치.
  20. 제 19 항에 있어서, 상기 펄스지연회로는
    상기 내부펄스신호를 지연시켜 제1 지연내부펄스신호를 생성하는 입력펄스지연기; 및
    상기 제1 지연내부펄스신호로부터 제2 지연내부펄스신호를 생성하는 펄스폭조절회로를 포함하되, 상기 제2 지연내부펄스신호의 펄스폭은 제1 조절코드 및 상기 제2 조절코드에 의해 조절되는 반도체장치.
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