CN111667876B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN111667876B
CN111667876B CN201911031355.6A CN201911031355A CN111667876B CN 111667876 B CN111667876 B CN 111667876B CN 201911031355 A CN201911031355 A CN 201911031355A CN 111667876 B CN111667876 B CN 111667876B
Authority
CN
China
Prior art keywords
delay
signal
test
node
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911031355.6A
Other languages
English (en)
Other versions
CN111667876A (zh
Inventor
金雄来
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111667876A publication Critical patent/CN111667876A/zh
Application granted granted Critical
Publication of CN111667876B publication Critical patent/CN111667876B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/0028—Layout of the delay element using varicaps, e.g. gate capacity of a FET with specially defined threshold, as delaying capacitors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

本发明公开了一种半导体器件。该半导体器件包括测试时钟发生电路、测试数据发生电路和控制码发生电路。测试时钟发生电路在测试模式下基于延迟选择信号将时钟信号延迟以产生测试时钟信号。测试数据发生电路将数据延迟以产生测试数据。控制码发生电路基于延迟选择信号和测试时钟信号而锁存所述测试数据以产生控制码。

Description

半导体器件
相关申请的交叉引用
本申请要求于2019年3月5日提交的申请号为10-2019-0025318的韩国申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的各种实施例大体上涉及补偿晶体管的可靠性的下降的半导体器件。
背景技术
半导体器件可以使用各种半导体组件(例如N沟道金属氧化物半导体(NMOS)晶体管和P沟道金属氧化物半导体(PMOS)晶体管)来设计。随着半导体器件的寿命增长，半导体器件中所包括的半导体组件的特性可能改变，从而降低半导体器件的可靠性或引起半导体器件的故障。半导体组件的劣化通常归因于热载流子注入(HCI)现象、与时间相关的电介质击穿(TDDB)现象或偏置温度不稳定性(BTI)现象。
BTI现象可以包括负偏置温度不稳定性(NBTI)现象和正偏置温度不稳定性(PBTI)现象。NBTI现象导致NMOS晶体管的阈值电压的增大从而减小NMOS晶体管的漏极电流，且PBTI现象导致PMOS晶体管的阈值电压的增大从而减小PMOS晶体管的漏极电流。当通过延迟电路产生脉冲信号时，如果延迟电路中所包括的MOS晶体管由于BTI现象而劣化，则脉冲信号的脉冲宽度可能增大，从而导致包括该延迟电路的半导体器件的故障。
发明内容
根据一个实施例，一种半导体器件包括测试时钟发生电路、测试数据发生电路和控制码发生电路。测试时钟发生电路被配置为在测试模式下基于延迟/选择信号来将时钟信号延迟，以产生测试时钟信号。测试数据发生电路被配置为将数据延迟，以产生测试数据。控制码发生电路被配置为基于延迟/选择信号和测试时钟信号来锁存所述测试数据，以产生控制码。
根据另一实施例，一种半导体器件包括第一锁存数据发生电路、第二锁存数据发生电路和模式寄存器。第一锁存数据发生电路被配置为基于第一延迟/选择信号和测试时钟信号而锁存测试数据，并且被配置为输出被锁存的测试数据作为第一锁存数据。第二锁存数据发生电路被配置为基于第二延迟/选择信号和测试时钟信号而锁存所述测试数据，并且被配置为输出被锁存的测试数据作为第二锁存数据。模式寄存器被配置为储存第一锁存数据和第二锁存数据，并且被配置为输出第一锁存数据的储存数据和第二锁存数据的储存数据作为第一控制码和第二控制码。
附图说明
图1是示出根据本公开的实施例的半导体器件的框图。
图2是例如图1所示的半导体器件中所包括的测试时钟发生电路的详细示图。
图3是例如图2所示的测试时钟发生电路中所包括的供电控制电路的详细示图。
图4是例如图2所示的测试时钟发生电路中所包括的延迟时钟发生电路的详细示图。
图5是例如图2所示的测试时钟发生电路中所包括的测试时钟输出电路的详细示图。
图6是例如图1所示的半导体器件中所包括的测试数据发生电路的详细示图。
图7是例如图1所示的半导体器件中所包括的命令发生电路的详细示图。
图8是例如图1所示的半导体器件中所包括的控制码发生电路的详细示图。
图9是例如图1所示的半导体器件中所包括的脉冲延迟电路的详细示图。
图10是例如图9所示的脉冲延迟电路中所包括的输入脉冲延迟电路的详细示图。
图11是例如图9所示的脉冲延迟电路中所包括的脉冲宽度控制电路的详细示图。
图12是例如图11所示的脉冲宽度控制电路中所包括的结束脉冲发生电路的详细示图。
图13是例如图9所示的脉冲延迟电路中所包括的输出脉冲延迟电路的详细示图。
图14至图16是用于描述图1至图13所示的半导体器件的操作的时序图。
图17是示出采用了图1所示的半导体器件的电子系统的框图。
具体实施方式
在下文中将参考附图描述本公开的各种实施例。然而，本文描述的实施例仅用于说明性目的，并且不旨在限制本公开的范围。
要注意的是，针对“一个实施例”、“另一实施例”等的引用不一定意味着仅一个实施例，并且针对任何这种短语的不同引用不一定针对(一个或多个)相同的实施例。
还应理解的是，当一个元件被称为“连接至”或“耦合至”另一元件时，它可以直接在另一元件上、被连接至或被耦接至另一元件，或者可能存在一个或更多个居间元件。另外，还应理解的是，当元件被称为在两个元件之间时，该元件可以是该两个元件之间的唯一元件，或者也可能存在一个或更多个居间元件。除非另有说明或上下文另外指出，否则两个元件(无论是直接地还是间接地连接/耦接)之间的通信可以是有线的或无线的。
应理解的是，尽管术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件，但是这些元件不受这些术语的限制。这些术语被用于将一个元件与另一元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可以被称为第二元件或第三元件。
如本文所使用的，单数形式可以包括复数形式，并且反之亦然，除非上下文另外明确指出。除非另外说明或从上下文清楚地理解为针对单数形式，否则在本申请和所附权利要求书中使用的冠词“一”和“一个”通常应被解释为意指“一个或更多个”。
还应理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”指定存在所述元件，并且不排除存在或添加一个更多个其他元件。如本文所使用的，术语“和/或”包括一个或更多个相关联的所列条目的任意组合和全部组合。
在下文中，将参考附图详细地描述本发明的各种实施例。
图1是示出根据本公开的实施例的半导体器件100的框图。参考图1，半导体器件100可以包括测试时钟发生电路1、测试数据发生电路2、命令发生电路3、控制码发生电路4、脉冲延迟电路5、传送器6以及输出焊盘7。
测试时钟发生电路1可以基于测试使能信号TENB、时钟信号CLK和延迟选择信号DSEL<1:3>来产生测试时钟信号TCLK。当进入测试模式以补偿因BTI现象引起的MOS晶体管的劣化时，测试使能信号TENB可以被激活。延迟选择信号DSEL<1:3>可以表示第一至第三延迟选择信号DSEL<1:3>。测试时钟发生电路1可以将时钟信号CLK延迟由第一至第三延迟选择信号DSEL<1:3>的码值所控制的延迟量，从而在进入测试模式时产生测试时钟信号TCLK。测试使能信号TENB的激活电平可以根据实施例而不同地设置。随着测试时钟发生电路1中的MOS晶体管根据工艺、电压和/或温度(PVT)的变化而劣化，测试时钟信号TCLK的脉冲宽度可能增大。
测试数据发生电路2可以基于数据DATA而产生测试数据TDATA。测试数据发生电路2可以包括延迟电路，所述延迟电路包括多个MOS晶体管。测试数据发生电路2可以将数据DATA延迟以产生测试数据TDATA。随着测试数据发生电路2中的MOS晶体管因PVT的变化以及因BTI现象而劣化，测试数据TDATA的脉冲宽度可能增大。
命令发生电路3可以基于第一至第L信息信号CA<1:L>和芯片选择信号CS来产生模式寄存器读取命令MRR。当第一至第L信息信号CA<1:L>具有预定的码值并且芯片选择信号CS具有预定的逻辑电平时，命令发生电路3可以产生模式寄存器读取命令MRR。模式寄存器读取命令MRR可以被激活以执行模式寄存器读取操作。用于产生(或激活)模式寄存器读取命令MRR的第一至第L信息信号CA<1:L>的预定码值和芯片选择信号CS的预定逻辑电平可以根据实施例而不同地设置。第一至第L信息信号CA<1:L>可以包括用于产生命令和地址的信息。
控制码发生电路4可以基于测试时钟信号TCLK、第一至第三延迟选择信号DSEL<1:3>、复位信号RST以及测试数据TDATA来产生第一至第三控制码SC<1:3>。复位信号RST可以被激活以执行初始化操作。控制码发生电路4可以响应于测试时钟信号TCLK以及第一至第三延迟选择信号DSEL<1:3>而锁存并储存测试数据TDATA，并且可以基于被锁存的测试数据TDATA来产生第一至第三控制码SC<1:3>。
脉冲延迟电路5可以基于内部脉冲信号IPUL、第一至第三控制码SC<1:3>和复位信号RST来产生输出脉冲信号OPUL。脉冲延迟电路5可以将内部脉冲信号IPUL延迟以产生输出脉冲信号OPUL。输出脉冲信号OPUL的脉冲宽度通过第一至第三控制码SC<1:3>来控制。由第一至第三控制码SC<1:3>的码值来控制的输出脉冲信号OPUL的脉冲宽度可以根据实施例而被设置为不同的。
传送器6可以基于第一至第三控制码SC<1:3>和模式寄存器读取命令MRR来产生第一至第三传输码PCNT<1:3>，并且可以通过输出焊盘7来输出第一至第三传输码PCNT<1:3>。即，当模式寄存器读取命令MRR被激活时，传送器6可以对第一至第三控制码SC<1:3>进行缓冲或放大，以产生第一至第三传输码PCNT<1:3>。输出焊盘7可以是通过其来输出数据的数据焊盘。因BTI现象引起的内部脉冲信号IPUL的脉冲宽度的增量可以由通过输出焊盘7而输出的第一至第三传输码PCNT<1:3>的码值来确定。
图2是图1所示的半导体器件100中所包括的测试时钟发生电路1的详细示图。参考图2，测试时钟发生电路1可以包括供电控制电路10、延迟时钟发生电路11和测试时钟输出电路12。
供电控制电路10可以接收电源电压VDD并响应于测试使能信号TENB来产生供电电压VDDS。在测试模式期间，当测试使能信号TENB被激活时，供电控制电路10可以利用电源电压VDD来驱动供电电压VDDS的端子。由于测试时钟发生电路1仅在特定的测试模式期间工作，所以该测试时钟发生电路1中所包括的MOS晶体管可能不会受到BTI现象(即与老化相关的指标)的影响(即，劣化)，而只会受到PVT变化(即，与老化无关的指标)的影响。随后将参考图3更充分地描述供电控制电路10的配置和操作。
延迟时钟发生电路11可以接收供电电压VDDS以进行操作。在测试模式下，延迟时钟发生电路11可以将时钟信号CLK延迟由第一至第三延迟选择信号DSEL<1:3>的码值所确定的延迟量，以产生延迟时钟信号DCLK。
测试时钟输出电路12可以接收供电电压VDDS以进行操作。在测试模式下，测试时钟输出电路12可以将延迟时钟信号DCLK延迟，以产生测试时钟信号TCLK。
图3是图2所示的测试时钟发生电路1中所包括的供电控制电路10的详细示图。参考图3，供电控制电路10可以包括PMOS晶体管P10。在测试模式期间，当测试使能信号TENB被激活到逻辑“低”电平时，PMOS晶体管P10可以被导通。在测试模式下，当PMOS晶体管P10被导通时，PMOS晶体管P10可以将供电电压VDDS的端子驱动到电源电压VDD。
图4是图2所示的测试时钟发生电路1中所包括的延迟时钟发生电路11的详细示图。参考图4，延迟时钟发生电路11可以包括反相器IV111、IV112、IV113、IV114和IV115，NMOS晶体管N111、N112和N113，电容器C111、C112、C113、C114、C115和C116以及PMOS晶体管P111、P112和P113。
反相器IV111可以接收供电电压VDDS和接地电压VSS以进行操作。供电电压VDDS可以被提供给用作供电电压端子(即供电电压VDDS的端子)的节点nd111，并且接地电压VSS可以被提供给用作接地电压端子的节点nd112。反相器IV111可以对时钟信号CLK进行反相缓冲，以将被反相缓冲的时钟信号输出到节点nd113。反相器IV112可以接收供电电压VDDS和接地电压VSS以进行操作，并且可以对节点nd113的信号进行反相缓冲，以将节点nd113的信号的反相缓冲信号输出到节点nd117。反相器IV113可以接收供电电压VDDS和接地电压VSS以进行操作，并且可以反相缓冲第一延迟选择信号DSEL<1>。反相器IV114可以接收供电电压VDDS和接地电压VSS以进行操作，并且可以反相缓冲第二延迟选择信号DSEL<2>。反相器IV115可以接收供电电压VDDS和接地电压VSS以进行操作，并且可以反相缓冲第三延迟选择信号DSEL<3>。
NMOS晶体管N111可以耦接在节点nd113与节点nd114之间，并且可以在第一延迟选择信号DSEL<1>具有逻辑“高”电平时被导通。电容器C111可以耦接在节点nd114与节点nd112之间。电容器C111可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd112。NMOS晶体管N112可以耦接在节点nd113与节点nd115之间，并且可以在第二延迟选择信号DSEL<2>具有逻辑“高”电平时被导通。电容器C112可以耦接在节点nd115与节点nd112之间。电容器C112可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd112。NMOS晶体管N113可以耦接在节点nd113与节点nd116之间，并且可以在第三延迟选择信号DSEL<3>具有逻辑“高”电平时被导通。电容器C113可以耦接在节点nd116与节点nd112之间。电容器C113可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd112。在本实施例中，电容器C113的电容值可以被设置为大于电容器C112的电容值，并且电容器C112的电容值可以被设置为大于电容器C111的电容值。
PMOS晶体管P111可以耦接在节点nd118与节点nd117之间，并且可以在第一延迟选择信号DSEL<1>具有逻辑“高”电平时通过反相器IV113的输出信号(具有逻辑“低”电平)而被导通。电容器C114可以耦接在节点nd118与节点nd111之间。电容器C114可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有供电电压VDDS的电平的节点nd111。PMOS晶体管P112可以耦接在节点nd119与节点nd117之间，并且可以在第二延迟选择信号DSEL<2>具有逻辑“高”电平时通过反相器IV114的输出信号(具有逻辑“低”电平)而被导通。电容器C115可以耦接在节点nd119与节点nd111之间。电容器C115可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有供电电压VDDS的电平的节点nd111。PMOS晶体管P113可以耦接在节点nd120与节点nd117之间，并且可以在第三延迟选择信号DSEL<3>具有逻辑“高”电平时通过反相器IV115的输出信号(具有逻辑“低”电平)而被导通。电容器C116可以耦接在节点nd120与节点nd111之间。电容器C116可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有供电电压VDDS的电平的节点nd111。在本实施例中，电容器C116的电容值可以被设置为大于电容器C115的电容值，并且电容器C115的电容值可以被设置为大于电容器C114的电容值。
在退出测试模式时，延迟时钟发生电路11不工作。这是因为在退出测试模式时，没有将供电电压VDDS提供给延迟时钟发生电路11。延迟时钟发生电路11可以在测试模式下接收供电电压VDDS和接地电压VSS，并且可以将时钟信号CLK延迟由第一至第三延迟选择信号DSEL<1:3>的码值所确定的延迟量，以产生延迟时钟信号DCLK。例如，当第一延迟选择信号DSEL<1>具有逻辑“高”电平并且第二和第三延迟选择信号DSEL<2:3>具有逻辑“低”电平时，延迟时钟信号DCLK的延迟量由电容器C111和电容器C114来确定。此外，当第二延迟选择信号DSEL<2>具有逻辑“高”电平并且第一延迟选择信号DSEL<1>和第三延迟选择信号DSEL<3>具有逻辑“低”电平时，延迟时钟信号DCLK的延迟量由电容器C112和电容器C115来确定。此外，当第三延迟选择信号DSEL<3>具有逻辑“高”电平并且第一和第二延迟选择信号DSEL<1:2>具有逻辑“低”电平时，延迟时钟信号DCLK的延迟时段由电容器C113和电容器C116来确定。延迟时钟发生电路11在第三延迟选择信号DSEL<3>具有逻辑“高”电平时将时钟信号CLK延迟的延迟量可以大于延迟时钟发生电路11在第二延迟选择信号DSEL<2>具有逻辑“高”电平时将时钟信号CLK延迟的延迟量。在本实施例中，在第二延迟选择信号DSEL<2>具有逻辑“高”电平时所确定的延迟量可以大于在第一延迟选择信号DSEL<1>具有逻辑“高”电平时所确定的延迟量。
图5是图2所示的测试时钟发生电路1中所包括的测试时钟输出电路12的详细示图。参考图5，测试时钟输出电路12可以包括反相器IV121和IV122，电阻器R121和R122以及电容器C121、C122、C123和C124。
反相器IV121可以接收供电电压VDDS和接地电压VSS以进行操作。供电电压VDDS可以被提供给用作供电电压端子(即，供电电压VDDS的端子)的节点nd121，并且接地电压VSS可以被提供给用作接地电压端子的节点nd122。反相器IV121可以对延迟时钟信号DCLK进行反相缓冲，以将延迟时钟信号DCLK的反相缓冲信号输出到节点nd123。电阻器R121可以耦接在节点nd123与节点nd124之间。电容器C121可以耦接在节点nd124与节点nd122之间。电容器C121可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd122。电容器C122可以耦接在节点nd124与节点nd121之间。电容器C122可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有供电电压VDDS的电平的节点nd121。
反相器IV122可以接收供电电压VDDS和接地电压VSS以进行操作，并且可以对节点nd124的信号进行反相缓冲，以将节点nd124的信号的反相缓冲信号输出到节点nd125。电阻器R122可以耦接在节点nd125与节点nd126之间。电容器C123可以耦接在节点nd126与节点nd122之间。电容器C123可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd122。电容器C124可以耦接在节点nd126与节点nd121之间。电容器C124可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有供电电压VDDS的电平的节点nd121。
在退出测试模式时，测试时钟输出电路12不工作。这是因为在退出测试模式时，没有将供电电压VDDS提供给测试时钟输出电路12。测试时钟输出电路12可以在测试模式下接收供电电压VDDS和接地电压VSS，并且可以将延迟时钟信号DCLK延迟，以产生测试时钟信号TCLK。
图6是图1所示的半导体器件100中所包括的测试数据发生电路2的详细示图。参考图6，测试数据发生电路2可以包括反相器IV21和IV22，电阻器R21和R22以及电容器C21、C22、C23和C24。
反相器IV21可以接收电源电压VDD和接地电压VSS以进行操作。电源电压VDD可以被提供给用作电源电压端子的节点nd21，并且接地电压VSS可以被提供给用作接地电压端子的节点nd22。反相器IV21可以对数据DATA进行反相缓冲，以将数据DATA的反相缓冲数据输出到节点nd23。电阻器R21可以耦接在节点nd23与节点nd24之间。电容器C21可以耦接在节点nd24与节点nd22之间。电容器C21可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd22。电容器C22可以耦接在节点nd24与节点nd21之间。电容器C22可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有电源电压VDD的电平的节点nd21。
反相器IV22可以接收电源电压VDD和接地电压VSS以进行操作，并且可以对节点nd24的信号进行反相缓冲，以将节点nd24的信号的反相缓冲信号输出到节点nd25。电阻器R22可以耦接在节点nd25与节点nd26之间。测试数据TDATA可以通过节点nd26来输出。电容器C23可以耦接在节点nd26与节点nd22之间。电容器C23可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd22。电容器C24可以耦接在节点nd26与节点nd21之间。电容器C24可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有电源电压VDD的电平的节点nd21。
测试数据发生电路2可以将数据DATA延迟从而产生测试数据TDATA。即使在退出测试模式时，测试数据发生电路2也可以工作。即，测试数据发生电路2可以在正常模式以及测试模式下工作。因此，随着测试数据发生电路2中的MOS晶体管因PVT的变化以及因BTI现象而劣化，测试数据TDATA的脉冲宽度可能增大。
图7是图1所示的半导体器件100中所包括的命令发生电路3的详细示图。参考图7，命令发生电路3可以包括第一接收器31、第二接收器32和命令解码器33。在一个实施例中，第一接收器31和第二接收器32可以是比较器。
第一接收器31可以基于第一参考电压VREF1来缓冲第一至第L信息信号CA<1:L>，以产生第一至第L内部信息信号ICA<1:L>。当第一至第L信息信号CA<1:L>的对应电平高于第一参考电压VREF1的电平时，每个第一接收器31可以输出具有逻辑“高”电平的信号，并且当第一至第L信息信号CA<1:L>的对应电平低于第一参考电压VREF1的电平时，每个第一接收器31可以输出具有逻辑“低”电平的信号。第一接收器31的数量等于第一至第L信息信号CA<1:L>的数量“L”。
第二接收器32可以基于第二参考电压VREF2来缓冲芯片选择信号CS，以产生内部芯片选择信号ICS。当芯片选择信号CS的电平高于第二参考电压VREF2的电平时，第二接收器32可以输出具有逻辑“高”电平的信号，并且当芯片选择信号CS的电平低于第二参考电压VREF2的电平时，第二接收器32可以输出具有逻辑“低”电平的信号。第一至第L信息信号CA<1:L>可以通过地址焊盘(未示出)而被输入。第一参考电压VREF1与第二参考电压VREF2可以具有相同的电平。
命令解码器33可以基于内部芯片选择信号ICS和第一至第L内部信息信号ICA<1:L>来产生模式寄存器读取命令MRR。当第一至第L内部信息信号ICA<1:L>具有预定的码值并且内部芯片选择信号ICS具有预定的逻辑电平时，命令解码器33可以产生模式寄存器读取命令MRR。
图8是图1所示的半导体器件100中所包括的控制码发生电路4的详细示图。参考图8，控制码发生电路4可以包括第一选择时钟发生电路41、第二选择时钟发生电路42、第三选择时钟发生电路43、第一锁存数据发生电路44、第二锁存数据发生电路45、第三锁存数据发生电路46和模式寄存器47。
第一选择时钟发生电路41可以包括与门AND41。与门AND41可以接收测试时钟信号TCLK和第一延迟选择信号DSEL<1>以执行逻辑与运算。当第一延迟选择信号DSEL<1>具有逻辑“高”电平时，第一选择时钟发生电路41可以传输测试时钟信号TCLK，以输出为第一选择时钟信号SCLK1。
第二选择时钟发生电路42可以包括与门AND42。与门AND42可以接收测试时钟信号TCLK和第二延迟选择信号DSEL<2>以执行逻辑与运算。当第二延迟选择信号DSEL<2>具有逻辑“高”电平时，第二选择时钟发生电路42可以传输测试时钟信号TCLK，以输出为第二选择时钟信号SCLK2。
第三选择时钟发生电路43可以包括与门AND43。与门AND43可以接收测试时钟信号TCLK和第三延迟选择信号DSEL<3>以执行逻辑与运算。当第三延迟选择信号DSEL<3>具有逻辑“高”电平时，第二选择时钟发生电路43可以传输测试时钟信号TCLK，以输出为第三选择时钟信号SCLK3。
第一锁存数据发生电路44可以包括第一触发器(F/F)441、或非门NOR441和反相器IV441。第一F/F 441可以同步于第一选择时钟信号SCLK1将测试数据TDATA传输到节点nd441。第一F/F 441可以用D触发器来实现。或非门NOR441可以接收复位信号RST和节点nd441的信号以执行逻辑或非运算。复位信号RST可以被激活到逻辑“高”电平以执行初始化操作。当复位信号RST具有逻辑“高”电平或节点nd441的信号具有逻辑“高”电平时，或非门NOR441可以通过节点nd442来输出具有逻辑“低”电平的第一锁存数据LDATA<1>。反相器IV441可以将节点nd442的信号反相缓冲，以将节点nd442的信号的反相缓冲信号输出到节点nd441。即，或非门NOR441和反相器IV441可以形成反相锁存器。第一锁存数据发生电路44可以响应于第一选择时钟信号SCLK1而锁存测试数据TDATA，以输出为第一锁存数据LDATA<1>。
第二锁存数据发生电路45可以包括第二F/F 451、或非门NOR451和反相器IV451。第二F/F 451可以同步于第二选择时钟信号SCLK2将测试数据TDATA传输到节点nd451。第二F/F 451可以用D触发器来实现。或非门NOR451可以接收复位信号RST和节点nd451的信号以执行逻辑或非运算。当复位信号RST具有逻辑“高”电平或节点nd451的信号具有逻辑“高”电平时，或非门NOR451可以通过节点nd452来输出具有逻辑“低”电平的第二锁存数据LDATA<2>。反相器IV451可以将节点nd452的信号反相缓冲，以将节点nd452的信号的反相缓冲信号输出到节点nd451。即，或非门NOR451和反相器IV451可以形成反相锁存器。第二锁存数据发生电路45可以响应于第二选择时钟信号SCLK2而锁存测试数据TDATA以输出为第二锁存数据LDATA<2>。
第三锁存数据发生电路46可以包括第三F/F 461、或非门NOR461和反相器IV461。第三F/F 461可以同步于第三选择时钟信号SCLK3将测试数据TDATA传输到节点nd461。第三F/F 461可以用D触发器来实现。或非门NOR461可以接收复位信号RST和节点nd461的信号以执行逻辑或非运算。当复位信号RST具有逻辑“高”电平或节点nd461的信号具有逻辑“高”电平时，或非门NOR461可以通过节点nd462来输出具有逻辑“低”电平的第三锁存数据LDATA<3>。反相器IV461可以将节点nd462的信号反相缓冲，以将节点nd462的信号的反相缓冲信号输出到节点nd461。即，或非门NOR461和反相器IV461可以形成反相锁存器。第三锁存数据发生电路46可以响应于第三选择时钟信号SCLK3而锁存测试数据TDATA以输出为第三锁存数据LDATA<3>。
模式寄存器47可以从第一至第三锁存数据LDATA<1:3>来产生第一至第三控制码SC<1:3>。模式寄存器47可以接收并储存第一至第三锁存数据LDATA<1:3>以输出为第一至第三控制码SC<1:3>。
控制码发生电路4可以响应于测试时钟TCLK和第一至第三延迟选择信号DSEL<1:3>而锁存并储存测试数据TDATA，并且可以基于所储存的测试数据TDATA来产生第一至第三控制码SC<1:3>。
图9是图1所示的半导体器件100中所包括的脉冲延迟电路5的详细示图。参考图9，脉冲延迟电路5可以包括输入脉冲延迟电路51、脉冲宽度控制电路52和输出脉冲延迟电路53。
输入脉冲延迟电路51可以将内部脉冲信号IPUL延迟以产生第一延迟内部脉冲信号IPULd1。输入脉冲延迟电路51可以用R-C延迟电路来实现。
脉冲宽度控制电路52可以接收第一延迟内部脉冲信号IPULd1，并且可以响应于第一至第三控制码SC<1:3>和复位信号RST来产生第二延迟内部脉冲信号IPULd2。脉冲宽度控制电路52可以将第一延迟内部脉冲信号IPULd1延迟，以产生第二延迟内部脉冲信号IPULd2。第二延迟内部脉冲信号IPULd2的脉冲宽度通过第一至第三控制码SC<1:3>的码值来控制。
输出脉冲延迟电路53可以将第二延迟内部脉冲信号IPULd2延迟，以产生输出脉冲信号OPUL。输出脉冲延迟电路53可以用R-C延迟电路来实现。
脉冲延迟电路5可以将内部脉冲信号IPUL延迟从而产生输出脉冲信号OPUL。输出脉冲信号OPUL的脉冲宽度通过第一至第三控制码SC<1:3>来控制。
图10是图9所示的脉冲延迟电路5中所包括的输入脉冲延迟电路51的详细示图。参考图10，输入脉冲延迟电路51可以包括反相器IV511、电阻器R511以及电容器C511和C512。
反相器IV511可以接收电源电压VDD和接地电压VSS以进行操作。电源电压VDD可以被提供给用作电源电压端子的节点nd511，并且接地电压VSS可以被提供给用作接地电压端子的节点nd512。反相器IV511可以将内部脉冲信号IPUL反相缓冲，以将内部脉冲信号IPUL的反相缓冲信号输出到节点nd513。电阻器R511可以耦接在节点nd513与节点nd514之间。电容器C511可以耦接在节点nd514与节点nd511之间。电容器C511可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有电源电压VDD的电平的节点nd511。电容器C512可以耦接在节点nd514与节点nd512之间。电容器C512可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd512。输入脉冲延迟电路51可以将内部脉冲信号IPUL延迟由电阻器R511的电阻以及电容器C511和C512的电容所确定的延迟量，以产生第一延迟内部脉冲信号IPULd1并通过节点nd514将其输出。
图11是图9所示的脉冲延迟电路5中所包括的脉冲宽度控制电路52的详细示图。参考图11，脉冲宽度控制电路52可以包括起始脉冲发生电路521、延迟脉冲输出电路522和结束脉冲发生电路523。
起始脉冲发生电路521可以包括反相延迟电路525和与非门NAND521。反相延迟电路525可以将第一延迟内部脉冲信号IPULd1反相并延迟，以产生反相脉冲信号IPb。与非门NAND521可以接收反相脉冲信号IPb和第一延迟内部脉冲信号IPULd1，并且可以对反相脉冲信号IPb和第一延迟内部脉冲信号IPULd1执行逻辑与非运算，以产生起始脉冲信号STRPB。起始脉冲信号STRPB可以在第一延迟内部脉冲信号IPULd1的上升沿处被激活到逻辑“低”电平，该起始脉冲信号的脉冲宽度对应于反相延迟电路525的延迟量。在其他一些实施例中，起始脉冲信号STRPB可以被激活到逻辑“高”电平。
延迟脉冲输出电路522可以包括被交叉耦接以形成SR锁存器的与非门NAND522和NAND523。与非门NAND522可以对起始脉冲信号STRPB和与非门NAND523的输出信号执行逻辑与非运算，以产生第二延迟内部脉冲信号IPULd2。与非门NAND523对与非门NAND522的输出信号(即，第二延迟内部脉冲信号IPULd2)、复位信号RST和结束脉冲信号ENDPB执行逻辑与非运算。即，起始脉冲信号STRPB可以用作SR锁存器的置位信号，并且复位信号RST和结束脉冲信号ENDPB可以用作SR锁存器的复位输入。
结束脉冲发生电路523可以接收第二延迟内部脉冲信号IPULd2，并且可以响应于第一至第三控制码SC<1:3>来产生结束脉冲信号ENDPB。当第二延迟内部脉冲信号IPULd2被激活直到经过了由第一至第三控制码SC<1:3>所确定的延迟量时，结束脉冲信号ENDPB可以被激活。例如，当第二延迟内部脉冲信号IPULd2被激活到逻辑“高”电平时，结束脉冲信号ENDPB可以被激活到逻辑“低”电平。在一些其他实施例中，当第二延迟内部脉冲信号IPULd2被激活到逻辑“低”电平时，结束脉冲信号ENDPB可以被激活到逻辑“高”电平。
脉冲宽度控制电路52可以将第一延迟内部脉冲信号IPULd1延迟，以产生第二延迟内部脉冲信号IPULd2。第二延迟内部脉冲信号IPULd2的脉冲宽度通过第一至第三控制码SC<1:3>的码值来控制。
图12是图11所示的脉冲宽度控制电路52所包括的结束脉冲发生电路523的详细示图。参考图12，结束脉冲发生电路523可以包括反相器IV521、IV522、IV523和IV524，NMOS晶体管N521、N522和N523，电容器C521、C522、C523、C524、C525和C526，以及PMOS晶体管P521、P522和P523。
反相器IV521可以接收电源电压VDD和接地电压VSS以进行操作。电源电压VDD可以被提供给用作电源电压端子的节点nd521，并且接地电压VSS可以被提供给用作接地电压端子的节点nd522。反相器IV521可以将第二延迟内部脉冲信号IPULd2反相缓冲，以将第二延迟内部脉冲信号IPULd2的反相缓冲信号输出到节点nd523。反相器IV522可以接收电源电压VDD和接地电压VSS以进行操作，从而反相缓冲第一控制码SC<1>。反相器IV523可以接收电源电压VDD和接地电压VSS以进行操作，从而反相缓冲第二控制码SC<2>。反相器IV524可以接收电源电压VDD和接地电压VSS以进行操作，从而反相缓冲第三控制码SC<3>。
NMOS晶体管N521可以耦接在节点nd523与节点nd524之间，并且可以在第一控制码SC<1>具有逻辑“高”电平时被导通。电容器C521可以耦接在节点nd524与节点nd522之间。电容器C521可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd522。NMOS晶体管N522可以耦接在节点nd523与节点nd525之间，并且可以在第二控制码SC<2>具有逻辑“高”电平时被导通。电容器C522可以耦接在节点nd525与节点nd522之间。电容器C522可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd522。NMOS晶体管N523可以耦接在节点nd523与节点nd526之间，并且可以在第三控制码SC<3>具有逻辑“高”电平时被导通。电容器C523可以耦接在节点nd526与节点nd522之间。电容器C523可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd522。
PMOS晶体管P521可以耦接在节点nd523与节点nd527之间，并且可以在第一控制码SC<1>具有逻辑“高”电平时，通过反相器IV522的输出信号(具有逻辑“低”电平)而被导通。电容器C524可以耦接在节点nd527与节点nd521之间。电容器C524可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有电源电压VDD的电平的节点nd521。PMOS晶体管P522可以耦接在节点nd523与节点nd528之间，并且可以在第二控制码SC<2>具有逻辑“高”电平时通过反相器IV523的输出信号(具有逻辑“低”电平)而被导通。电容器525可以耦接在节点nd528与节点nd521之间。电容器C525可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有电源电压VDD的电平的节点nd521。PMOS晶体管P523可以耦接在节点nd523与节点nd529之间，并且可以在第三控制码SC<3>具有逻辑“高”电平时通过反相器IV524的输出信号(具有逻辑“低”电平)而被导通。电容器526可以耦接在节点nd529与节点nd521之间。电容器C526可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有电源电压VDD的电平的节点nd521。
在从第二延迟内部脉冲信号IPULd2产生的时间点开始经过了由第一至第三控制码SC<1:3>所设置的延迟时段的时间点，结束脉冲发生电路523可以产生结束脉冲信号ENDPB。在从第二延迟内部脉冲信号IPULd2被产生为具有逻辑“高”电平的时间点开始经过了由第一至第三控制码SC<1:3>所设置的延迟时段的时间点，结束脉冲发生电路523可以产生具有逻辑“低”电平的结束脉冲信号ENDPB。
图13是图9所示的脉冲延迟电路5中所包括的输出脉冲延迟电路53的详细示图。参考图13，输出脉冲延迟电路53可以包括反相器IV531、电阻器R531以及电容器C531和C532。
反相器IV531可以接收电源电压VDD和接地电压VSS以进行操作。电源电压VDD可以被提供给用作电源电压端子的节点nd531，并且接地电压VSS可以被提供给用作接地电压端子的节点nd532。反相器IV531可以将第二延迟内部脉冲信号IPULd2反相缓冲，以将第二延迟内部脉冲信号IPULd2的反相缓冲信号输出到节点nd533。电阻器R531可以耦接在节点nd533与节点nd534之间。电容器C531可以耦接在节点nd534与节点nd531之间。电容器C531可以用PMOS晶体管来实现，该PMOS晶体管的源极端子和漏极端子被连接到具有电源电压VDD的电平的节点nd531。电容器C532可以耦接在节点nd534与节点nd532之间。电容器C532可以用NMOS晶体管来实现，该NMOS晶体管的源极端子和漏极端子被连接到具有接地电压VSS的电平的节点nd532。输出脉冲延迟电路53可以将第二延迟内部脉冲信号IPULd2延迟由电阻器R531的电阻以及电容器C531和C532的电容所确定的延迟量，以产生输出脉冲信号OPUL并通过节点nd534将其输出。
在下文中将参考图14至图16描述具有前述配置的半导体器件100的操作。
在进入测试模式以补偿因BTI现象引起的MOS晶体管的劣化的情况下，在测试使能信号TENB被激活到逻辑“低”电平时，供电电压VDDS可以被驱动到电源电压VDD。
参考图14，当在测试模式下供电电压VDDS被提供给测试时钟输出电路12时，时钟信号CLK可以被延迟由第一至第三延迟选择信号DSEL<1:3>的码值所控制的延迟量，以产生测试时钟信号TCLK。当第一延迟选择信号DSEL<1>具有逻辑“高”电平并且第二和第三延迟选择信号DSEL<2:3>具有逻辑“低”电平时，时钟信号CLK可以被延迟第一延迟量“td1”从而产生第一选择时钟信号SCLK1。当第二延迟选择信号DSEL<2>具有逻辑“高”电平并且第一延迟选择信号DSEL<1>和第三延迟选择信号DSEL<3>具有逻辑“低”电平时，时钟信号CLK可以被延迟第二延迟量“td2”从而产生并输出第二选择时钟信号SCLK2。当第三延迟选择信号DSEL<3>具有逻辑“高”电平并且第一和第二延迟选择信号DSEL<1:2>具有逻辑“低”电平时，时钟信号CLK可以被延迟第三延迟量“td3”从而产生并输出第三选择时钟信号SCLK3。随着测试时钟发生电路1中的MOS晶体管因PVT的变化而劣化，测试时钟信号TCLK的脉冲宽度可能增大。
数据DATA可以被延迟以产生测试数据TDATA。随着测试数据发生电路2中的MOS晶体管因PVT的变化以及因BTI现象而劣化，测试数据TDATA的脉冲宽度可以增大为顺序地具有第一脉冲宽度PW1、第二脉冲宽度PW2和第三脉冲宽度PW3。
当测试数据TDATA具有第一脉冲宽度PW1时，具有逻辑“低”电平的测试数据TDATA可以在第一选择时钟信号SCLK1切换的时间点“T11”处被锁存，并且第一控制码SC<1>可以基于被锁存的测试数据TDATA而被确定。在本实施例中，第一控制码SC<1>可以被确定为具有与被锁存的测试数据TDATA的反相逻辑电平相对应的逻辑“高”电平。当测试数据TDATA具有第一脉冲宽度PW1时，具有逻辑“低”电平的测试数据TDATA可以在第二选择时钟信号SCLK2切换的时间点“T12”处被锁存，并且第二控制码SC<2>可以基于被锁存的测试数据TDATA而被确定。在本实施例中，第二控制码SC<2>可以被产生为具有与被锁存的测试数据TDATA的反相逻辑电平相对应的逻辑“高”电平。当测试数据TDATA具有第一脉冲宽度PW1时，具有逻辑“低”电平的测试数据TDATA可以在第三选择时钟信号SCLK3切换的时间点“T13”处被锁存，并且第三控制码SC<3>可以基于被锁存的测试数据TDATA而被确定。在本实施例中，第三控制码SC<3>可以被产生为具有与被锁存的测试数据TDATA的反相逻辑电平相对应的逻辑“高”电平。结果，当测试数据TDATA具有第一脉冲宽度PW1时，第一至第三控制码SC<1:3>可以被产生为具有“111”的码值。在第一至第三控制码SC<1:3>中，码值“111”表示第一至第三控制码SC<1:3>全部都被产生为具有逻辑“高”电平。
当测试数据TDATA具有第二脉冲宽度PW2时，具有逻辑“高”电平的测试数据TDATA可以在第一选择时钟信号SCLK1切换的时间点“T11”处被锁存，并且第一控制码SC<1>可以基于被锁存的测试数据TDATA而被确定。在本实施例中，第一控制码SC<1>可以被产生为具有与被锁存的测试数据TDATA的反相逻辑电平相对应的逻辑“低”电平。当测试数据TDATA具有第二脉冲宽度PW2时，具有逻辑“低”电平的测试数据TDATA可以在第二选择时钟信号SCLK2切换的时间点“T12”处被锁存，并且第二控制码SC<2>可以基于被锁存的测试数据TDATA而被确定。在本实施例中，第二控制码SC<2>可以被产生为具有与被锁存的测试数据TDATA的反相逻辑电平相对应的逻辑“高”电平。当测试数据TDATA具有第二脉冲宽度PW2时，具有逻辑“低”电平的测试数据TDATA可以在第三选择时钟信号SCLK3切换的时间点“T13”处被锁存，并且第三控制码SC<3>可以基于被锁存的测试数据TDATA而被确定。在本实施例中，第三控制码SC<3>可以被产生为具有与被锁存的测试数据TDATA的反相逻辑电平相对应的逻辑“高”电平。结果，当测试数据TDATA具有第二脉冲宽度PW2时，第一至第三控制码SC<1:3>可以被产生为具有“011”的码值。在第一至第三控制码SC<1:3>中，码值“011”表示第一控制码SC<1>被产生为具有逻辑“低”电平，而第二和第三控制码SC<2:3>被产生为具有逻辑“高”电平。
当测试数据TDATA具有第三脉冲宽度PW3时，具有逻辑“高”电平的测试数据TDATA可以在第一选择时钟信号SCLK1切换的时间点“T11”处被锁存，并且第一控制码SC<1>可以基于被锁存的测试数据TDATA而被确定。在本实施例中，第一控制码SC<1>可以被产生为具有与被锁存的测试数据TDATA的反相逻辑电平相对应的逻辑“低”电平。当测试数据TDATA具有第三脉冲宽度PW3时，具有逻辑“高”电平的测试数据TDATA可以在第二选择时钟信号SCLK2切换的时间点“T12”处被锁存，并且第二控制码SC<2>可以基于被锁存的测试数据TDATA而被确定。在本实施例中，第二控制码SC<2>可以被产生为具有与被锁存的测试数据TDATA的反相逻辑电平相对应的逻辑“低”电平。当测试数据TDATA具有第三脉冲宽度PW3时，具有逻辑“低”电平的测试数据TDATA可以在第三选择时钟信号SCLK3切换的时间点“T13”处被锁存，并且第三控制码SC<3>可以基于被锁存的测试数据TDATA而被确定。在本实施例中，第三控制码SC<3>可以被产生为具有与被锁存的测试数据TDATA的反相逻辑电平相对应的逻辑“高”电平。结果，当测试数据TDATA具有第三脉冲宽度PW3时，第一至第三控制码SC<1:3>可以被产生为具有“001”的码值。
参考图15，示出了当测试数据TDATA具有第三脉冲宽度PW3时基于第一延迟内部脉冲信号IPULd1来产生第二延迟内部脉冲信号IPULd2的操作。第一延迟内部脉冲信号IPULd1可以被反相并延迟以产生反相脉冲信号IPb，并且当第一延迟内部脉冲信号IPULd1被激活到逻辑“高”电平时，起始脉冲信号STRPB可以被激活到逻辑“低”电平。当反相脉冲信号IPb的逻辑电平从逻辑“高”电平变为逻辑“低”电平时，起始脉冲信号STRPB可以被去激活到逻辑“高”电平。时段“PW”可以表示起始脉冲信号STRPB的脉冲宽度。第二延迟内部脉冲信号IPULd2可以同步于起始脉冲信号STRPB的下降沿而被激活到逻辑“高”电平。当测试数据TDATA具有第三脉冲宽度PW3时，因为第一至第三控制码SC<1:3>被产生为具有“001”的码值，所以在从第二延迟内部脉冲信号IPULd2被激活的时间点开始经过了第一受控延迟量TC1的时间点处，结束脉冲信号ENDPB可以被激活到逻辑“低”电平。因为响应于被激活到逻辑“低”电平的结束脉冲信号ENDPB，第二延迟内部脉冲信号IPULd2被去激活到逻辑“低”电平，所以第二延迟内部脉冲信号IPULd2的脉冲宽度可以被设置为由第一至第三控制码SC<1:3>所确定的第一受控延迟量TC1。
参考图16，示出了根据第一至第三控制码SC<1:3>的码值来控制的第二延迟内部脉冲信号IPULd2的各种脉冲宽度。当第一至第三控制码SC<1:3>被设置为具有码值“001”时，第二延迟内部脉冲信号IPULd2的脉冲宽度可以被设置为第一受控延迟量TC1。当第一至第三控制码SC<1:3>被设置为具有码值“011”时，第二延迟内部脉冲信号IPULd2的脉冲宽度可以被设置为第二受控延迟量TC2。当第一至第三控制码SC<1:3>被设置为具有码值“111”时，第二延迟内部脉冲信号IPULd2的脉冲宽度可以被设置为第三受控延迟量TC3。第三受控延迟量TC3可以被设置为大于第二受控延迟量TC2，并且第二受控延迟量TC2可以被设置为大于第一受控延迟量TC1。当第一至第三控制码SC<1:3>被设置为码值“001”时，可以确定MOS晶体管具有比第一至第三控制码SC<1:3>被设置为码值“011”的情况更严重的因BTI现象而被劣化的状态。当第一至第三控制码SC<1:3>被设置为码值“011”时，可以确定MOS晶体管具有比第一至第三控制码SC<1:3>被设置为码值“111”的情况更严重的因BTI现象而被劣化的状态。因此，如果MOS晶体管因BTI现象而更严重地劣化，则可以减小第二延迟内部脉冲信号IPULd2的脉冲宽度，从而抑制从脉冲延迟电路5输出的输出脉冲信号OPUL的脉冲宽度因BTI现象而增大。
如上所述，根据实施例的半导体器件可以在排除了由PVT的变化引起的劣化的同时，监视仅由于BTI现象而引起的MOS晶体管的劣化，以提取第一至第三控制码SC<1:3>，并且可以利用第一至第三控制码SC<1:3>来控制输出脉冲信号OPUL的脉冲宽度，以抑制输出脉冲信号OPUL的脉冲宽度因BTI现象而增大。
参考图1至图16描述的半导体器件100可以被应用于包括存储系统、图形系统、计算系统或移动系统等的电子系统。例如，如图17所示，根据实施例的电子系统1000可以包括数据储存设备1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存设备1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存设备1001可以包括图1所示的半导体器件100。同时，数据储存设备1001可以包括多个即使在其电源中断时也可以保留其储存的数据的非易失性存储器。所述非易失性存储器可以是诸如NOR型闪存或NAND型闪存之类的闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004来接收从外部设备(例如，主机设备)输出的命令，并且可以解码从主机设备输出的命令，从而控制用于将数据输入到数据储存设备1001或缓冲存储器1003中的操作或者用于输出储存在数据储存设备1001或缓冲存储器1003中的数据的操作。尽管图17示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存设备1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一控制器。
缓冲存储器1003可以临时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时储存从数据储存设备1001输出的数据或要输入到数据储存设备1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读出其中所储存的数据，并且可以将数据输出到存储器控制器1002。缓冲存储器1003可以包括图1所示的半导体器件100。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任何一种，诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行连接的SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。

Claims (13)

1.一种半导体器件，包括：
测试时钟发生电路，其被配置为在测试模式下基于延迟选择信号来将时钟信号延迟，以产生测试时钟信号；
测试数据发生电路，其被配置为将数据延迟以产生测试数据；以及
控制码发生电路，其被配置为基于所述延迟选择信号和所述测试时钟信号而锁存所述测试数据，以产生控制码，其中，响应于在所述测试模式下激活的测试使能信号，所述测试时钟发生电路接收电源电压以进行操作。
2.如权利要求1所述的半导体器件，其中，所述测试时钟信号是通过将所述时钟信号延迟基于所述延迟选择信号所确定的延迟量而产生的。
3.如权利要求1所述的半导体器件，其中，所述测试时钟发生电路包括供电控制电路，其被配置为响应于测试使能信号而利用电源电压来驱动供电电压的端子。
4.如权利要求3所述的半导体器件，其中，所述测试时钟发生电路还包括：
延迟时钟发生电路，其被配置为接收所述供电电压，并将所述时钟信号延迟基于所述延迟选择信号所确定的延迟量以产生延迟时钟信号；以及
测试时钟输出电路，其被配置为接收所述供电电压，并基于所述延迟时钟信号来产生所述测试时钟信号。
5.如权利要求4所述的半导体器件，
其中，所述延迟选择信号包括第一延迟选择信号和第二延迟选择信号；以及
其中，所述延迟时钟发生电路包括：第一电容器，其用于根据所述第一延迟选择信号来设置延迟时段；和第二电容器，其用于根据所述第二延迟选择信号来设置所述延迟时段。
6.如权利要求4所述的半导体器件，其中，所述测试时钟输出电路包括电阻器和电容器。
7.如权利要求1所述的半导体器件，其中，所述测试数据发生电路包括电阻器和电容器，并且接收电源电压以进行操作。
8.如权利要求1所述的半导体器件，其中，所述控制码发生电路包括：
锁存数据发生电路，其被配置为基于所述延迟选择信号和所述测试时钟信号来锁存所述测试数据；以及
模式寄存器，其被配置为储存被锁存的测试数据以输出为控制码。
9.如权利要求8所述的半导体器件，其中，所述锁存数据发生电路被配置为：当复位信号被产生以执行初始化操作时，将被锁存的测试数据初始化。
10.如权利要求1所述的半导体器件，还包括：传送器，其被配置为响应于模式寄存器读取命令而通过输出焊盘来输出所述控制码。
11.如权利要求1所述的半导体器件，还包括：脉冲延迟电路，其被配置为将内部脉冲信号延迟以产生输出脉冲信号，所述输出脉冲信号具有基于所述控制码而被控制的脉冲宽度。
12.如权利要求11所述的半导体器件，其中，所述脉冲延迟电路包括：
输入脉冲延迟电路，其被配置为将所述内部脉冲信号延迟以产生第一延迟内部脉冲信号；以及
脉冲宽度控制电路，其被配置为基于所述第一延迟内部脉冲信号来产生第二延迟内部脉冲信号，
其中，所述第二延迟内部脉冲信号的脉冲宽度基于所述控制码而被控制。
13.如权利要求12所述的半导体器件，其中，所述脉冲宽度控制电路包括：
起始脉冲发生电路，其被配置为基于所述第一延迟内部脉冲信号来产生起始脉冲信号；
延迟脉冲输出电路，其被配置为响应于所述起始脉冲信号和结束脉冲信号来产生所述第二延迟内部脉冲信号；以及
结束脉冲发生电路，其被配置为基于所述第二延迟内部脉冲信号来产生所述结束脉冲信号。
CN201911031355.6A 2019-03-05 2019-10-28 半导体器件 Active CN111667876B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0025318 2019-03-05
KR1020190025318A KR20200106732A (ko) 2019-03-05 2019-03-05 반도체장치

Publications (2)

Publication Number Publication Date
CN111667876A CN111667876A (zh) 2020-09-15
CN111667876B true CN111667876B (zh) 2023-06-20

Family

ID=72334786

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911031355.6A Active CN111667876B (zh) 2019-03-05 2019-10-28 半导体器件

Country Status (3)

Country Link
US (1) US11171637B2 (zh)
KR (1) KR20200106732A (zh)
CN (1) CN111667876B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113409870A (zh) * 2021-06-30 2021-09-17 芯天下技术股份有限公司 一种闪存擦除方法、扇区选择电路、装置和电子设备
US11967358B2 (en) * 2022-05-26 2024-04-23 Micron Technology, Inc. Apparatuses and methods for bias temperature instability mitigation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103093805A (zh) * 2011-11-08 2013-05-08 海力士半导体有限公司 地址译码方法及使用该方法的半导体存储器件
US10026463B1 (en) * 2017-03-15 2018-07-17 SK Hynix Inc. Semiconductor device and method of operation

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3564147A (en) * 1968-04-05 1971-02-16 Communications Satellite Corp Local routing channel sharing system and method for communications via a satellite relay
US4366481A (en) * 1980-03-26 1982-12-28 Micro Magnetic Industries, Inc. Vending machine acquisition system
JP2003331577A (ja) * 2002-05-09 2003-11-21 Fujitsu Ltd 半導体記憶装置
DE602004006236T2 (de) * 2003-02-18 2008-01-10 Nxp B.V. Testen von elektronischen schaltungen
TW595104B (en) * 2003-09-26 2004-06-21 Sunplus Technology Co Ltd Timing-flexible flip-flop element
KR100567908B1 (ko) * 2004-12-30 2006-04-05 주식회사 하이닉스반도체 반도체 소자의 보정 회로 및 그 구동 방법
KR100950483B1 (ko) * 2008-06-27 2010-03-31 주식회사 하이닉스반도체 셋업/홀드 타임 측정 장치
WO2010013464A1 (ja) * 2008-08-01 2010-02-04 株式会社アドバンテスト 試験装置
KR101543329B1 (ko) 2009-04-21 2015-08-10 삼성전자주식회사 지연 고정 루프 및 그 구동 방법
KR101212760B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템
US8884685B1 (en) 2013-08-19 2014-11-11 Entropic Communications, Inc. Adaptive dynamic voltage scaling system and method
KR102512819B1 (ko) * 2016-04-19 2023-03-23 삼성전자주식회사 딜레이 코드를 발생하는 전압 모니터
US10109326B2 (en) * 2017-01-13 2018-10-23 SK Hynix Inc. Semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103093805A (zh) * 2011-11-08 2013-05-08 海力士半导体有限公司 地址译码方法及使用该方法的半导体存储器件
US10026463B1 (en) * 2017-03-15 2018-07-17 SK Hynix Inc. Semiconductor device and method of operation

Also Published As

Publication number Publication date
US20200287527A1 (en) 2020-09-10
KR20200106732A (ko) 2020-09-15
CN111667876A (zh) 2020-09-15
US11171637B2 (en) 2021-11-09

Similar Documents

Publication Publication Date Title
CN107767899B (zh) 半导体器件、半导体系统及其方法
US10685697B2 (en) Semiconductor devices and operations thereof
US20180090190A1 (en) Semiconductor device and semiconductor system
CN111667876B (zh) 半导体器件
TWI756307B (zh) 半導體裝置
US10482944B2 (en) Semiconductor devices
US20220059143A1 (en) Timing delay control circuits and electronic devices including the timing delay control circuits
US11217286B2 (en) Semiconductor memory device with power down operation
US11133055B1 (en) Electronic device to perform read operation and mode register read operation
CN111435605B (zh) 半导体器件及包括半导体器件的半导体系统
US9672884B1 (en) Semiconductor devices and semiconductor systems including the same
US11514978B2 (en) Electronic devices mitigating degradation of MOS transistors
CN110931059B (zh) 提供掉电模式的半导体器件及使用其控制掉电模式的方法
US10559340B2 (en) Semiconductor device
US11004496B2 (en) Semiconductor devices
US10607684B2 (en) Semiconductor devices
CN109427378B (zh) 周期控制电路
US20210350840A1 (en) Semiconductor devices
US10110227B2 (en) Internal voltage generation circuit
US9627018B1 (en) Semiconductor devices and semiconductor systems including the same
CN116469430A (zh) 半导体器件和半导体系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant