KR100950483B1

KR100950483B1 - 셋업/홀드 타임 측정 장치

Info

Publication number: KR100950483B1
Application number: KR1020080061905A
Authority: KR
Inventors: 백창기
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2010-03-31
Also published as: US20090323447A1; US8116155B2; US8437207B2; JP2010009735A; KR20100001828A; US20120106266A1

Abstract

본 발명은 외부클럭신호를 카운트 신호에 의해 지연시키고, 테스트 신호에 응답하여 상기 지연된 외부클럭신호로부터 내부클럭신호 및 데이터 신호를 생성하는 데이터 생성부; 상기 내부클럭신호에 동기하여 상기 데이터 신호를 버퍼링한 신호를 래치하는 데이터 래치; 상기 테스트 신호에 응답하여 상기 데이터 래치부에서 래치된 데이터 신호로부터 플래그신호를 생성하는 플래그신호 생성부; 및 상기 플래그신호에 응답하여 상기 카운트 신호를 카운팅하는 카운터를 포함하는 셋업/홀드 타임 측정 장치를 제공한다.

셋업/홀드 타임, 내부클럭신호

Description

셋업/홀드 타임 측정 장치{DATA SETUP/HOLD TIME MEASUREMENT DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 데이터의 셋업/홀드 타임을 효율적으로 측정할 수 있도록 한 셋업/홀드 타임 측정 장치에 관한 것이다.

최근, 마이크로 프로세서의 동작 속도가 빨라짐에 따라 외부클럭에 동기하여 데이터 신호를 입출력하는 동기식 디램(SDRAM)이 사용되고 있다. 이는 디램이 마이크로 프로세서의 동작 속도를 따라잡기에는 역부족이므로, 디램과 마이크로 프로세서의 속도 갭을 작게하여 시스템 성능을 개선하기 위함이다.

동기식 디램(SDRAM)은 외부 클럭 신호에 동기된 내부 클럭 신호를 이용하여 데이터의 입출력을 행한다. 이러한 동기식 디램(SDRAM)은 내부 클럭 신호에 따라 데이터의 입출력이 행해지기 때문에, 고속으로의 데이터 전송이 가능해진다.

한편, 동기식 디램(SDRAM)에서 정상적으로 데이터를 리드/라이트 하기 위해서는 내부 클럭 신호에 대해 정상적인 셋업/홀드 타임(setup/hold time)을 확보하 는 것이 중요하다. 여기서, 셋업 타임(setup time)은 입력되는 데이터들이 외부클럭 신호를 기준으로 일정시간 전에 인가되어지는 시간을 의미하고, 홀드 타임(hold time)은 입력되는 신호들이 외부 클럭 신호를 기준으로 일정시간 유지되는 시간을 의미한다. 즉, 셋업 타임(setup time) 및 홀드 타임(hold time)은 데이터의 유효 윈도우(data valid window)를 기준으로 앞, 뒤 시간을 의미한다.

종래의 경우 데이터의 셋업/홀드 타임(setup/hold time)의 측정은 외부 장비에서 입력데이터와 클럭신호 간의 지연구간을 변화시켜가면서, 리드/라이트 동작을 통해 입력되는 데이터와 출력패드로 출력되는 데이터의 값을 비교하는 방식으로 수행되었다.

그런데, 이와 같은 셋업/홀드 타임(setup/hold time) 측정 방식은 입력데이터와 클럭신호 간의 지연구간을 변화시키기 위한 외부 장비를 필요로 하고, 입력되는 데이터와 출력패드로 출력되는 데이터의 값을 비교하기 위해서는 리드/라이트 동작이 수행되어야 하므로 효율성이 떨어지는 문제가 있었다.

본 발명은 테스트 신호에 따라 외부클럭 신호로부터 데이터 신호와 내부클럭 신호를 생성하고, 리드/라이트 동작 없이 버퍼링된 데이터의 상태에 따라 셋업/홀드 타임을 측정할 수 있도록 한 셋업/홀드 타임 측정 장치를 개시한다.

이를 위해 본 발명은 외부클럭신호를 카운트 신호에 의해 지연시키고, 테스트 신호에 응답하여 상기 지연된 외부클럭신호로부터 내부클럭신호 및 데이터 신호를 생성하는 데이터 생성부; 상기 내부클럭신호에 동기하여 상기 데이터 신호를 버퍼링한 신호를 래치하는 데이터 래치; 상기 테스트 신호에 응답하여 상기 데이터 래치부에서 래치된 데이터 신호로부터 플래그신호를 생성하는 플래그신호 생성부; 및 상기 플래그신호에 응답하여 상기 카운트 신호를 카운팅하는 카운터를 포함하는 셋업/홀드 타임 측정 장치를 제공한다.

본 발명에서, 상기 데이터 생성부는 상기 외부클럭신호를 상기 카운트 신호에 의해 결정된 지연구간만큼 지연시키는 지연부; 및 상기 테스트 신호에 응답하여 상기 외부클럭신호 및 상기 지연부의 출력신호로부터 상기 내부클럭신호 및 데이터 신호를 생성하는 멀티플렉서를 포함한다.

본 발명에서, 상기 지연부는 상기 카운트 신호에 응답하여 선택적으로 인에이블되는 다수의 지연소자를 포함하되, 상기 지연부의 지연구간은 상기 다수의 지연소자 중 인에이블된 지연소자의 수에 의해 결정되는 것이 바람직하다.

본 발명에서, 상기 멀티플렉서는 상기 테스트 신호에 응답하여 상기 외부클럭신호 또는 상기 지연부의 출력신호를 선택적으로 상기 내부클럭신호로 전달하는 제1 전달부; 및 상기 테스트 신호에 응답하여 상기 외부클럭신호 또는 상기 지연부의 출력신호를 선택적으로 상기 데이터 신호로 전달하는 제2 전달부를 포함한다.

본 발명에서, 상기 데이터 래치는 상기 내부클럭신호를 버퍼링한 신호에 응답하여 상기 데이터 신호를 버퍼링한 신호를 래치하여 구동신호를 생성하는 구동신호 생성부; 및 상기 구동신호에 응답하여 출력노드를 구동하는 구동부를 포함한다.

본 발명에서, 상기 데이터 래치는 상기 출력노드의 신호를 래치하는 래치; 및 리셋신호에 응답하여 상기 출력노드의 레벨을 설정하는 리셋소자를 더 포함한다.

본 발명에서, 상기 플래그신호 생성부는 상기 테스트 신호에 응답하여 상기 데이터 래치부에서 래치된 데이터 신호가 기설정된 레벨인 경우 인에이블되는 상기 플래그신호를 생성하는 것이 바람직하다.

본 발명은 상기 플래그신호 및 상기 테스트 신호에 응답하여 상기 카운트 신호를 패드로 출력하는 출력부를 더 포함한다.

본 발명에서, 상기 출력부는 상기 플래그신호에 응답하여 상기 카운트 신호를 전달하는 전달부; 및 상기 테스트 신호에 응답하여 상기 전달부의 출력신호를 래치하는 래치부를 포함한다.

또한, 본 발명은 다수의 카운트 신호에 응답하여 선택적으로 인에이블되는 다수의 지연소자를 포함하여, 외부클럭신호를 소정구간 지연시키는 지연부; 테스트 신호에 응답하여 상기 외부클럭신호 또는 상기 지연부의 출력신호를 선택적으로 전달하여 내부클럭신호 및 데이터 신호를 생성하는 멀티플렉서; 상기 데이터 신호를 버퍼링하여 다수의 내부데이터 신호를 생성하는 다수의 버퍼; 상기 내부클럭신호에 동기하여 상기 다수의 내부데이터 신호를 래치하여 다수의 샘플링데이터 신호를 추출하는 데이터래치; 상기 테스트 신호에 응답하여 상기 다수의 샘플링데이터 신호로부터 제1 및 제2 플래그신호를 생성하는 플래그신호 생성부; 및 상기 제1 및 제2 플래그신호에 응답하여 상기 다수의 카운트 신호를 카운팅하는 카운터를 포함하는 셋업/홀드 타임 측정 장치를 제공한다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 셋업/홀드 타임 측정 장치의 구성을 도시한 블럭도이다.

도시된 바와 같이, 본 실시예에 따른 셋업/홀드 타임 측정 장치는 데이터 생성부(1), 클럭버퍼(2), 제1 내지 제N 데이터버퍼(3), 제1 내지 제N 데이터래치(4), 플래그신호 생성부(5), 카운터(6), 출력부(7) 및 패드(8)로 구성된다.

도 2를 참고하면 데이터 생성부(1)는 지연부(10) 및 멀티플렉서(12)로 구성된다.

지연부(10)는 제1 내지 제M 지연소자(delay<1:M>)로 구성되어, 제1 내지 제M 지연소자(delay<1:M>)는 각각 제1 내지 제M 카운트 신호(COUNT<1:M>)에 응답하여 인에이블된다. 지연부(10)는 외부클럭(CLK)을 소정 구간 지연시켜 지연클럭(CLKd)을 생성하는데, 지연부(10)의 지연구간은 제1 내지 제M 지연소자(delay<1:M>) 중 제1 내지 제M 카운트 신호(COUNT<1:M>)에 따라 인에이블된 지연소자의 수에 의해 결정된다. 예를 들어, 제1 내지 제M 지연소자(delay<1:M>)가 각각 단위지연구간을 갖고, 제1 내지 제M 카운트 신호(COUNT<1:M>)에 의해 제1 내지 제M 지연소자(delay<1:M>) 중 K개의 지연소자가 인에이블되는 경우 지연부(10)의 지연구간은 단위지연구간의 K배가 된다.

도 3을 참고하면 멀티플렉서(12)는 제1 전달부(120) 및 제2 전달부(122)로 구성된다.

제1 전달부(120)는 제2 테스트 신호(TEST<2>)에 응답하여 외부클럭(CLK) 또는 지연클럭(CLKd)을 선택적으로 전달하는 인버터(IV11, IV12)와, 제1 테스트 신호(TEST<1>)와 인버터(IV11, IV12)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제1 내부클럭신호(clk1)를 생성하는 낸드게이트(ND10)로 구성된다.

제2 전달부(122)는 제2 테스트 신호(TEST<2>)에 응답하여 외부클럭(CLK) 또는 지연클럭(CLKd)을 선택적으로 전달하는 인버터(IV14, IV15)와, 제1 테스트 신호(TEST<1>)와 인버터(IV14, IV15)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 데이터 신호(din1)를 생성하는 낸드게이트(ND11)로 구성된다.

클럭버퍼(2)는 제1 내부클럭신호(clk1)를 버퍼링하여 제2 내부클럭신호(clk2)를 생성한다. 클럭버퍼(2)는 일반적인 클럭버퍼 회로로 구현된다.

제1 내지 제N 데이터버퍼(3)는 데이터 신호(din1)를 입력받아, 각각 제1 내지 제N 내부데이터 신호(din2<1:N>)를 생성한다. 제1 내지 제N 데이터버퍼(3)는 일반적인 데이터버퍼 회로로 구현되며, 본 실시예에서 제1 내지 제N 데이터버퍼(3)의 위치는 각각 다르게 설정되는 것이 바람직하다. 이는 반도체 메모리 장치에서 다양한 회로에 포함된 다수의 데이터버퍼들을 구현하기 위함이다. 이와 같이, 제1 내지 제N 데이터버퍼(3)의 위치를 다양하게 설정함으로써, 데이터 신호(din1)가 전송되는 거리가 다르게 되고, 이에 따라 제1 내지 제N 데이터버퍼(3)에서 생성되는 제1 내지 제N 내부데이터 신호(din2)의 지연구간도 다양하게 설정된다.

도 4를 참고하면 제1 내지 제N 데이터래치(4)는 제2 내부클럭신호(clk2)에 응답하여 제1 내지 제N 내부데이터 신호(din2<1:N>)를 래치하여 풀업신호(PU) 및 풀다운신호(PD)를 생성하는 구동신호 생성부(40)와, 풀업신호(PU) 및 풀다운신호(PD)에 응답하여 노드(nd40)를 구동하는 구동부(42)와, 리셋신호(RESET)에 응답하여 노드(nd40)를 풀업구동하는 리셋소자(44) 및 노드(nd40)의 신호를 래치하여 제1 내지 제N 샘플링데이터 신호(DATA<1:N>)를 생성하는 래치(46)로 구성된다. 제1 내지 제N 데이터래치(4)는 동일한 회로적 구성을 가지므로, 도 4에서와 같이 N개의 회로를 하나의 도면으로 표현하였다.

도 5를 참고하면 플래그신호 생성부(5)는 제1 내지 제N 샘플링데이터 신호(DATA<1:N>)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND50)와, 제1 및 제2 테스트 신호(TEST<1:2>)에 응답하여 낸드게이트(ND50)의 출력신호를 래치하여 제1 플래그신호(FLAG1)를 생성하는 래치(51)와, 제1 내지 제N 샘플링데이터 신호(DATA<1:N>)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR50)와, 제1 및 제2 테스트 신호(TEST<1:2>)에 응답하여 노어게이트(NR50)의 출력신호를 래치하여 제2 플래그신호(FLAG2)를 생성하는 래치(53)로 구성된다. 래치(51) 및 래치(53)는 제1 및 제2 테스트 신호(TEST<1:2>)에 응답하여 선택적으로 동작하는데, 제1 테스트 신호(TEST<1>)가 하이레벨인 상태에서 제2 테스트 신호(TEST<2>)가 로우레벨인 경우 래치(51)가 동작하며, 제2 테스트 신호(TEST<2>)가 하이레벨인 경우 래치(53)이 동작한다.

카운터(6)는 제1 플래그신호(FLAG1) 및 제2 플래그신호(FLAG2)에 응답하여 제1 내지 제M 카운트 신호(COUNT<1:M>)를 카운팅한다. 본 실시예의 카운터(6)는 제1 플래그신호(FLAG1)가 하이레벨 또는 제2 플래그신호(FLAG2)가 로우레벨인 경우 카운팅 동작을 중단하고, 제1 플래그신호(FLAG1)가 로우레벨 또는 제2 플래그신호(FLAG2)가 하이레벨인 경우 카운팅 동작을 수행하도록 구현한다. 예를 들어, 제1 내지 제M 카운트 신호(COUNT<1:M>)가 '00,...,01'인 상태에서 제1 플래그신호(FLAG1)가 로우레벨 또는 제2 플래그신호(FLAG2)가 하이레벨인 상태로 입력되면 카운터(6)는 제1 내지 제M 카운트 신호(COUNT<1:M>)를 '00,...,11' 상태로 카운팅한다. 즉, 제1 내지 제M 카운트 신호 중 하이레벨로 인에이블된 신호의 수를 증가시킨다.

도 6을 참고하면 출력부(7)는 전달부(70)와 래치부(72)로 구성된다.

전달부(70)는 제1 플래그신호(FLAG1)에 응답하여 제1 내지 제M 카운트 신호(COUNT<1:M>)를 전달하는 전달게이트(T70)와, 제2 플래그신호(FLAG2)에 응답하여 제1 내지 제M 카운트 신호(COUNT<1:M>)를 전달하는 전달게이트(T71)로 구성된다. 전달게이트(T70)는 제1 플래그신호(FLAG1)가 하이레벨인 경우 제1 내지 제M 카운트 신호(COUNT<1:M>)를 전달하고, 전달게이트(T71)는 제2 플래그신호(FLAG2)가 로우레벨인 경우 제1 내지 제M 카운트 신호(COUNT<1:M>)를 전달한다.

래치부(72)는 제1 및 제2 테스트 신호(TEST<1:2>)에 응답하여 전달게이트(T70)의 출력신호를 래치하는 래치(720)와, 제1 및 제2 테스트 신호(TEST<1:2>)에 응답하여 전달게이트(T71)의 출력신호를 래치하는 래치(722)로 구성된다. 래치부(72)에 있어서, 제1 테스트 신호(TEST<1>)가 하이레벨인 상태에서, 제2 테스트 신호(TEST<2>)가 로우레벨인 경우 래치(720)가 동작하고, 제2 테스트 신호(TEST<2>)가 하이레벨인 경우 래치(722)가 동작한다.

이와 같이 구성된 셋업/홀드 타임 측정 장치의 동작을 도 7 및 도 8을 참고하여 살펴보면 다음과 같다.

도 7에 도시된 바와 같이, 제1 테스트 신호(TEST<1>)가 하이레벨이고, 제2 테스트 신호(TEST<2>)가 로우레벨인 경우에 있어 셋업/홀드 타임 측정 장치의 동작을 살펴보면 다음과 같다.

우선, 데이터 생성부(1)는 외부클럭(CLK)을 입력받아 제1 내부클럭신호(clk1) 및 데이터 신호(din1)를 생성한다.

좀 더 구체적으로, 지연부(10)는 외부클럭(CLK)을 소정 구간 지연시켜 지연클럭(CLKd)을 생성한다. 이때, 지연부(10)의 지연구간은 제1 내지 제M 지연소자(delay<1:M>) 중 제1 내지 제M 카운트 신호(COUNT<1:M>)에 의해 인에이블된 지연소자의 수에 따라 결정된다. 예를 들어, 제1 내지 제M 카운트 신호(COUNT<1:M>) 중 제1 내지 제K 카운트 신호(COUNT<1:K>)가 하이레벨인 경우 제1 내지 제K 지연소자(delay<1:K>)가 인에이블되므로, 지연부(10)의 지연구간은 제1 내지 제K 지연소자(delay<1:K>) 각각의 지연구간(즉, 단위지연구간)의 K배로 설정된다. 본 실시예의 경우 초기상태에서 지연부(10)의 지연구간은 d로 설정된 경우로 가정하였다.

멀티플렉서(12)는 제1 및 제2 테스트 신호(TEST<1:2>)에 응답하여 지연부(10)에서 생성된 지연클럭(CLKd)과 외부클럭(CLK)을 제1 내부클럭신호(clk1) 또는 데이터 신호(din1)로 선택적으로 전달한다. 앞서, 설명한 바와 같이, 제1 테스트 신호(TEST<1>)는 하이레벨이고, 제2 테스트 신호(TEST<2>)는 로우레벨 이므로, 인버터(IV11, IV14)가 턴온되어, 외부클럭(CLK)은 데이터 신호(din1)로 출력되고, 지연클럭(CLKd)은 제1 내부클럭신호(clk1)로 출력된다.

다음으로, 클럭버퍼(2)는 제1 내부클럭신호(clk1)를 버퍼링하여 제2 내부클럭신호(clk2)를 생성한다. 또한, 제1 내지 제N 데이터버퍼(3)는 데이터 신호(din1)를 입력받아, 각각 제1 내지 제N 내부데이터 신호(din2<1:N>)를 생성한다. 도 7에 도시된 바와 같이, 제1 내지 제N 내부데이터 신호(din2<1:N>)는 제1 내지 제N 데이터버퍼(3)의 위치에 따라 다양하게 형성되는데, 이는 앞서 설명한 바와 같이, 제1 내지 제N 데이터버퍼(3)에 입력되는 데이터 신호(din1)가 서로 다른 지연구간의 영향을 받으며 전송되어 오기 때문이다.

다음으로, 제1 내지 제N 데이터래치(4)는 제2 내부클럭신호(clk2)의 라이징 에지에 동기하여 제1 내지 제N 내부데이터 신호(din2<1:N>)를 래치하여 제1 내지 제N 샘플링데이터 신호(DATA<1:N>)를 생성한다. 도 7에 도시된 바와 같이, 제2 내부클럭신호(clk2)의 라이징에지에서 제1 내지 제N-1 내부데이터 신호(din2<1:N-1>)는 하이레벨인데 반해, 제N 내부데이터 신호(din2<N>)는 로우레벨이므로, 제1 내지 제N-1 샘플링데이터 신호(DATA<1:N-1>)는 하이레벨이되고, 제N 샘플링데이터 신호(DATA<N>)는 로우레벨이된다.

다음으로, 플래그신호 생성부(5)는 제1 내지 제N 샘플링데이터 신호(DATA<1:N>)를 입력받아 제1 플래그신호(FLAG1)를 생성한다. 즉, 하이레벨의 제1 테스트 신호(TEST<1>)와 로우레벨의 제2 테스트 신호(TEST<2>)에 의해 래치(51)가 동작하고, 낸드게이트(ND50)는 로우레벨의 제N 샘플링데이터 신호(DATA<N>)에 의해 로우레벨의 제1 플래그신호(FLAG1)를 생성한다.

다음으로, 카운터(6)는 로우레벨의 제1 플래그신호(FLAG1)를 입력받아 제1 내지 제M 카운트 신호(COUNT<1:M>)를 카운팅한다. 예를 들어, 제1 내지 제M 카운트 신호(COUNT<1:M>) 중 제1 내지 제K 카운트 신호(COUNT<1:K>)가 하이레벨인 상태에서 로우레벨의 제1 플래그신호(FLAG1)가 입력되는 경우 카운터(6)는 카운팅 동작을 수행하여, 제1 내지 제K+1 카운트 신호(COUNT<1:K+1>)가 하이레벨이 된다. 따라서, 제1 내지 제M 지연소자(delay<1:M>) 중 인에이블되는 지연소자의 수가 K+1개가 되어 지연부(10)의 지연구간은 증가한다.

카운터(6)의 카운팅 동작은 제1 내지 제N 샘플링데이터 신호(DATA<1:N>)가 모두 하이레벨로 생성되어 하이레벨의 제1 플래그신호(FLAG1)가 생성될 때까지 반복되어 수행된다.

하이레벨의 제1 플래그신호(FLAG1)가 생성되면 출력부(7)의 전달게이트(T70)가 턴온되고, 래치(720)는 하이레벨의 제1 테스트 신호(TEST<1>)와 로우레벨의 제2 테스트 신호(TEST<2>)에 의해 동작하므로 제1 내지 제M 카운트 신호(COUNT<1:M>)가 패드(8)를 통해 출력된다. 출력된 제1 내지 제M 카운트 신호(COUNT<1:M>) 중 하이레벨로 인에이블된 신호의 수를 통해 지연부(10)의 지연구간을 확인할 수 있고, 이에 따라 셋업/홀드 타임을 측정할 수 있다.

도 8에 도시된 바와 같이, 제1 테스트 신호(TEST<1>)가 하이레벨이고, 제2 테스트 신호(TEST<2>)가 하이레벨인 경우에 있어 셋업/홀드 타임 측정 장치의 동작을 살펴보면 다음과 같다.

멀티플렉서(12)는 제1 및 제2 테스트 신호(TEST<1:2>)에 응답하여 지연부(10)에서 생성된 지연클럭(CLKd)과 외부클럭(CLK)을 제1 내부클럭신호(clk1) 또는 데이터 신호(din1)로 선택적으로 전달한다. 앞서, 설명한 바와 같이, 제1 테스트 신호(TEST<1>) 및 제2 테스트 신호(TEST<2>)는 하이레벨 이므로, 인버터(IV12, IV15)가 턴온되어, 외부클럭(CLK)은 제1 내부클럭신호(clk1)로 출력되고, 지연클럭(CLKd)은 데이터 신호(din1)로 출력된다.

다음으로, 클럭버퍼(2)는 제1 내부클럭신호(clk1)를 버퍼링하여 제2 내부클럭신호(clk2)를 생성한다. 또한, 제1 내지 제N 데이터버퍼(3)는 데이터 신호(din1)를 입력받아, 각각 제1 내지 제N 내부데이터 신호(din2<1:N>)를 생성한다. 도 8에 도시된 바와 같이, 제1 내지 제N 내부데이터 신호(din2<1:N>)는 제1 내지 제N 데이터버퍼(3)의 위치에 따라 다양하게 형성되는데, 이는 앞서 설명한 바와 같이, 제1 내지 제N 데이터버퍼(3)에 입력되는 데이터 신호(din1)가 서로 다른 지연구간의 영향을 받으며 전송되어 오기 때문이다.

다음으로, 제1 내지 제N 데이터래치(4)는 제2 내부클럭신호(clk2)의 라이징 에지에 동기하여 제1 내지 제N 내부데이터 신호(din2<1:N>)를 래치하여 제1 내지 제N 샘플링데이터 신호(DATA<1:N>)를 생성한다. 도 8에 도시된 바와 같이, 제2 내부클럭신호(clk2)의 라이징에지에서 제1 내지 제N-1 내부데이터 신호(din2<1:N-1>)는 로우레벨인데 반해, 제N 내부데이터 신호(din2<N>)는 하이레벨이므로, 제1 내지 제N-1 샘플링데이터 신호(DATA<1:N-1>)는 로우레벨이되고, 제N 샘플링데이터 신호(DATA<N>)는 하이레벨이된다.

다음으로, 플래그신호 생성부(5)는 제1 내지 제N 샘플링데이터 신호(DATA<1:N>)를 입력받아 제2 플래그신호(FLAG2)를 생성한다. 즉, 하이레벨의 제1 테스트 신호(TEST<1>)와 하이레벨의 제2 테스트 신호(TEST<2>)에 의해 래치(53)가 동작하고, 노어게이트(NR50)는 하이레벨의 제N 샘플링데이터 신호(DATA<N>)에 의해 하이레벨의 제2 플래그신호(FLAG2)를 생성한다.

다음으로, 카운터(6)는 하이레벨의 제2 플래그신호(FLAG2)를 입력받아 제1 내지 제M 카운트 신호(COUNT<1:M>)를 카운팅한다. 예를 들어, 제1 내지 제M 카운트 신호(COUNT<1:M>) 중 제1 내지 제K 카운트 신호(COUNT<1:K>)가 하이레벨인 상태에서 하이레벨의 제2 플래그신호(FLAG2)가 입력되는 경우 카운터(6)는 카운팅 동작을 수행하여, 제1 내지 제K+1 카운트 신호(COUNT<1:K+1>)가 하이레벨이 된다. 따라서, 제1 내지 제M 지연소자(delay<1:M>) 중 인에이블되는 지연소자의 수가 K+1개가 되어 지연부(10)의 지연구간은 증가한다.

카운터(6)의 카운팅 동작은 제1 내지 제N 샘플링데이터 신호(DATA<1:N>)가 모두 로우레벨로 생성되어 로우레벨의 제2 플래그신호(FLAG2)가 생성될 때까지 반복되어 수행된다.

로우레벨의 제2 플래그신호(FLAG2)가 생성되면 출력부(7)의 전달게이트(T71)가 턴온되고, 래치(722)는 하이레벨의 제1 테스트 신호(TEST<1>)와 하이레벨의 제2 테스트 신호(TEST<2>)에 의해 동작하므로 제1 내지 제M 카운트 신호(COUNT<1:M>)가 패드(8)를 통해 출력된다. 출력된 제1 내지 제M 카운트 신호(COUNT<1:M>) 중 하이레벨로 인에이블된 신호의 수를 통해 지연부(10)의 지연구간을 확인할 수 있고, 이 에 따라 셋업/홀드 타임을 측정할 수 있다.

도 2는 도 1에 도시된 데이터 생성부의 구성을 도시한 블럭도이다.

도 3은 도 2에 도시된 멀티플렉서의 회로도이다.

도 4는 도 1에 도시된 데이터래치의 회로도이다.

도 5는 도 1에 도시된 플래그신호 생성부의 회로도이다.

도 6은 도 1에 도시된 출력부의 회로도이다.

도 7 및 도 8은 도 1에 도시된 셋업/홀드 타임 측정 장치의 동작을 설명하기 위한 타이밍도이다.

<도면의 주요부분에 대한 부호의 설명>

1: 데이터 생성부 10: 지연부

12: 멀티플렉서 2: 클럭버퍼

3: 제1 내지 제N 데이터버퍼 4: 제1 내지 제N 데이터래치

5: 플래그신호 생성부 6: 카운터

7: 출력부 8: 패드

Claims

외부클럭신호를 카운트 신호에 의해 지연시키고, 테스트 신호에 응답하여 상기 지연된 외부클럭신호로부터 내부클럭신호 및 데이터 신호를 생성하는 데이터 생성부;

상기 내부클럭신호에 동기하여 상기 데이터 신호를 버퍼링한 신호를 래치하는 데이터 래치;

상기 테스트 신호에 응답하여 상기 데이터 래치부에서 래치된 데이터 신호로부터 플래그신호를 생성하는 플래그신호 생성부; 및

상기 플래그신호에 응답하여 상기 카운트 신호를 카운팅하는 카운터를 포함하는 셋업/홀드 타임 측정 장치.
제 1 항에 있어서, 상기 데이터 생성부는

상기 외부클럭신호를 상기 카운트 신호에 의해 결정된 지연구간만큼 지연시키는 지연부; 및

상기 테스트 신호에 응답하여 상기 외부클럭신호 및 상기 지연부의 출력신호로부터 상기 내부클럭신호 및 데이터 신호를 생성하는 멀티플렉서를 포함하는 셋업/홀드 타임 측정 장치.
제 2 항에 있어서, 상기 지연부는 상기 카운트 신호에 응답하여 선택적으로 인에이블되는 다수의 지연소자를 포함하되, 상기 지연부의 지연구간은 상기 다수의 지연소자 중 인에이블된 지연소자의 수에 의해 결정되는 셋업/홀드 타임 측정 장치.
제 2 항에 있어서, 상기 멀티플렉서는

상기 테스트 신호에 응답하여 상기 외부클럭신호 또는 상기 지연부의 출력신호를 선택적으로 상기 내부클럭신호로 전달하는 제1 전달부; 및

상기 테스트 신호에 응답하여 상기 외부클럭신호 또는 상기 지연부의 출력신호를 선택적으로 상기 데이터 신호로 전달하는 제2 전달부를 포함하는 셋업/홀드 타임 측정 장치.
제 1 항에 있어서, 상기 데이터 래치는

상기 내부클럭신호를 버퍼링한 신호에 응답하여 상기 데이터 신호를 버퍼링한 신호를 래치하여 구동신호를 생성하는 구동신호 생성부; 및

상기 구동신호에 응답하여 출력노드를 구동하는 구동부를 포함하는 셋업/홀드 타임 측정 장치.
제 5 항에 있어서, 상기 데이터 래치는

상기 출력노드의 신호를 래치하는 래치; 및

리셋신호에 응답하여 상기 출력노드의 레벨을 설정하는 리셋소자를 더 포함하는 셋업/홀드 타임 측정 장치.
제 1 항에 있어서, 상기 플래그신호 생성부는 상기 테스트 신호에 응답하여 상기 데이터 래치부에서 래치된 데이터 신호가 기설정된 레벨인 경우 인에이블되는 상기 플래그신호를 생성하는 셋업/홀드 타임 측정 장치.
제 1 항에 있어서,

상기 플래그신호 및 상기 테스트 신호에 응답하여 상기 카운트 신호를 패드로 출력하는 출력부를 더 포함하는 셋업/홀드 타임 측정 장치.
제 8 항에 있어서, 상기 출력부는

상기 플래그신호에 응답하여 상기 카운트 신호를 전달하는 전달부; 및

상기 테스트 신호에 응답하여 상기 전달부의 출력신호를 래치하는 래치부를 포함하는 셋업/홀드 타임 측정 장치.
다수의 카운트 신호에 응답하여 선택적으로 인에이블되는 다수의 지연소자를 포함하여, 외부클럭신호를 소정구간 지연시키는 지연부;

테스트 신호에 응답하여 상기 외부클럭신호 또는 상기 지연부의 출력신호를 선택적으로 전달하여 내부클럭신호 및 데이터 신호를 생성하는 멀티플렉서;

상기 데이터 신호를 버퍼링하여 다수의 내부데이터 신호를 생성하는 다수의 버퍼;

상기 내부클럭신호에 동기하여 상기 다수의 내부데이터 신호를 래치하여 다수의 샘플링데이터 신호를 추출하는 데이터래치;

상기 테스트 신호에 응답하여 상기 다수의 샘플링데이터 신호로부터 제1 및 제2 플래그신호를 생성하는 플래그신호 생성부; 및

상기 제1 및 제2 플래그신호에 응답하여 상기 다수의 카운트 신호를 카운팅하는 카운터를 포함하는 셋업/홀드 타임 측정 장치.
제 10 항에 있어서, 상기 지연부의 지연구간은 상기 다수의 지연소자 중 인에이블되는 지연소자의 수에 의해 결정되는 셋업/홀드 타임 측정 장치.
제 10 항에 있어서, 상기 멀티플렉서는

상기 테스트 신호에 응답하여 상기 외부클럭신호 또는 상기 지연부의 출력신호를 선택적으로 상기 내부클럭신호로 전달하는 제1 전달부; 및

상기 테스트 신호에 응답하여 상기 외부클럭신호 또는 상기 지연부의 출력신호를 선택적으로 상기 데이터 신호로 전달하는 제2 전달부를 포함하는 셋업/홀드 타임 측정 장치.
제 10 항에 있어서, 상기 다수의 버퍼는

상기 데이터 신호를 버퍼링하여 제1 내부데이터 신호를 생성하는 제1 버퍼; 및

상기 데이터 신호를 버퍼링하여 제2 내부데이터 신호를 생성하는 제2 버퍼를 포함하는 셋업/홀드 타임 측정 장치.
제 13 항에 있어서, 상기 데이터 래치는

상기 내부클럭신호를 버퍼링한 신호에 응답하여 상기 제1 내부데이터 신호를 래치하여 제1 샘플링데이터 신호를 추출하는 제1 데이터래치; 및

상기 내부클럭신호를 버퍼링한 신호에 응답하여 상기 제2 내부데이터 신호를 래치하여 제2 샘플링데이터 신호를 추출하는 제2 데이터래치를 포함하는 셋업/홀드 타임 측정 장치.
제 14 항에 있어서, 상기 제1 데이터 래치는

상기 내부클럭신호를 버퍼링한 신호에 응답하여 상기 제1 내부데이터 신호를 래치하여 구동신호를 생성하는 구동신호 생성부; 및

상기 구동신호에 응답하여 출력노드를 구동하는 구동부를 포함하는 셋업/홀드 타임 측정 장치.
제 14 항에 있어서, 상기 제2 데이터 래치는

상기 내부클럭신호를 버퍼링한 신호에 응답하여 상기 제2 내부데이터 신호를 래치하여 구동신호를 생성하는 구동신호 생성부; 및

상기 구동신호에 응답하여 출력노드를 구동하는 구동부를 포함하는 셋업/홀드 타임 측정 장치.
제 14 항에 있어서, 상기 플래그신호 생성부는

상기 테스트 신호에 응답하여 상기 제1 및 제2 샘플링데이터 신호가 모두 기설정된 레벨인 경우 인에이블되는 상기 제1 및 제2 플래그신호를 생성하는 셋업/홀드 타임 측정 장치.
제 15 항에 있어서, 상기 플래그신호 생성부는

상기 제1 및 제2 샘플링데이터 신호를 입력받아 논리연산을 수행하는 제1 논리소자;

상기 테스트 신호에 응답하여 상기 제1 논리소자의 출력신호를 래치하여 상기 제1 플래그신호로 전달하는 제1 래치;

상기 제1 및 제2 샘플링데이터 신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및

상기 테스트 신호에 응답하여 상기 제2 논리소자의 출력신호를 래치하여 상기 제2 플래그신호로 전달하는 제2 래치를 포함하는 셋업/홀드 타임 측정 장치.
제 18 항에 있어서, 상기 제1 논리소자는 부정 논리곱 연산을 수행하고, 상기 제2 논리소자는 부정 논리합 연산을 수행하는 셋업/홀드 타임 측정 장치.
제 18 항에 있어서, 상기 제1 및 제2 래치는 상기 테스트 신호에 응답하여 선택적으로 동작하는 셋업/홀드 타임 측정 장치.
제 10 항에 있어서,

상기 제1 및 제2 플래그신호 및 상기 테스트 신호에 응답하여 상기 카운트 신호를 패드로 출력하는 출력부를 더 포함하는 셋업/홀드 타임 측정 장치.
제 21 항에 있어서, 상기 출력부는

상기 제1 플래그신호에 응답하여 상기 카운트 신호를 전달하는 제1 전달소자;

상기 제2 플래그신호에 응답하여 상기 카운트 신호를 전달하는 제2 전달소자;

상기 테스트 신호에 응답하여 상기 제1 전달소자의 출력신호를 래치하는 제1 래치; 및

상기 테스트 신호에 응답하여 상기 제2 전달소자의 출력신호를 래치하는 제2 래치를 포함하는 셋업/홀드 타임 측정 장치.
제 22 항에 있어서, 상기 제1 및 제2 래치는 상기 테스트 신호에 응답하여 선택적으로 동작하는 셋업/홀드 타임 측정 장치.