JP2871567B2

JP2871567B2 - 半導体集積回路

Info

Publication number: JP2871567B2
Application number: JP7345874A
Authority: JP
Inventors: 俊和千葉
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-12-08
Filing date: 1995-12-08
Publication date: 1999-03-17
Anticipated expiration: 2015-12-08
Also published as: JPH09159732A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特にセットアップタイム及びホールドタイムを高精
度に測定するためのテスト回路を備えた半導体集積回路
に関する。

【０００２】

【従来の技術】近時、半導体集積回路の設計において
は、その設計開発効率や品質の点から、階層設計（階層
化設計手法）が採用されるに至っている。

【０００３】その中で、汎用性のある機能ブロックを随
時容易に利用ができるように回路データ、シミュレーシ
ョン用データ、レイアウトデータ等をライブラリ化した
ものを「マクロ」と呼んでいる。特にＡＳＩＣ（Applic
ation Specific IntegratedCircuits）分野では、イン
バータ１個からＲＡＭ（ランダムアクセスメモリ）やＣ
ＰＵ（中央演算処理装置）に到るまで、全てがマクロと
して扱われ、設計製造されるＬＳＩ製品は、これらマク
ロの集合体であるともいえる。

【０００４】これらのマクロはデータが用意されている
ことのみならず、使用する側から見れば、内部機能仕
様、及び外部インターフェース仕様等が明確になってい
ないと、部品として利用することはできない。

【０００５】そして、インターフェース仕様の中でも、
特にセットアップタイム及びホールドタイムは、ディレ
イタイムと同様に重要なタイミングスペック項目の一つ
であり、精度よく決定することが必要とされている。

【０００６】図５は、マクロのタイミングスペック（タ
イミング規格）を評価するための従来の半導体集積回路
の一例を示している。

【０００７】被評価対象のマクロ１０２は、クロック信
号に基づきデータを取り込む機能を有しており、ここで
は一例としてＲＡＭを想定する。

【０００８】ＲＡＭマクロ１０２は任意のＬＳＩチップ
の内部に搭載されて用いられることが前提とされている
ため、マクロ単体ではボンディングパッド（入出力パッ
ド）等は有しておらず、そのままＬＳＩチップとして組
み立てることはできない。

【０００９】このため、例えば図５に示すように、ＬＳ
Ｉチップ１００の内部にＲＡＭマクロ１０２を配置し、
ＬＳＩチップ１００の外部端子から直接アクセスできる
ような接続を行っている。

【００１０】より詳細には、図５を参照して、ＬＳＩチ
ップ１００の外部制御端子ＷＥＢ、外部データ端子Ｄ
０、Ｄ１から入力される信号は、入出力ブロック領域１
０１を介して内部信号１０６、４１０、４１１としてＲ
ＡＭマクロ１０２の対応する端子ｗｅｂ、ｄ０、ｄ１に
伝達される。すなわち、ＲＡＭマクロ１０２は内部書き
込み制御信号１０６を入力する端子ｗｅｂとデータ信号
４１０、４１１を入力する端子ｄ０、ｄ１とを備え、こ
れらの端子間において、内部書き込み制御信号１０６の
立ち上がりに対するデータ信号４１０、４１１のセット
アップタイム及びホールドタイムのタイミングスペック
を備えている。

【００１１】ＲＡＭマクロ１０２のセットアップタイム
及びホールドタイムを測定するため、ＬＳＩチップ１０
０の外部端子ＷＥＢ、及び外部データ端子Ｄ０−Ｄ１に
対して、図６にタイミング図として示すような信号を、
不図示のＬＳＩテスタ（メモリテスタも含む）のピンエ
レクトロニクスカードのドライバより印加する。

【００１２】そして、ＬＳＩテスタに具備されたタイミ
ングサーチ機能により、書き込み制御信号ＷＥＢの立ち
上がりに対して相対的にデータ信号Ｄ０−Ｄ１の有効デ
ータの範囲を、セットアップ側とホールド側について個
別に狭めていき、データの書き込みが正常に行われる限
界のタイミングｔＳ０、ｔＨ０を求める。

【００１３】しかし、ＬＳＩテスタが固有に有するピン
間スキュー、測定治具、及びＬＳＩパッケージ等で生じ
るピン間スキューｔＰと、ＬＳＩチップ１００の内部配
線の遅延差によって生じる配線間スキューｔＬによっ
て、ＲＡＭマクロ１０２にとっての有効データの存在し
うる範囲はｔＳ１、ｔＨ１の期間となる。

【００１４】従って、測定されたセットアップタイムｔ
Ｓ０は、＋（ｔＰ＋ｔＬ）分の最大誤差を含み、ホール
ドタイムｔＨ０は、−（ｔＰ＋ｔＬ）分の最大誤差を含
んでいる。

【００１５】ピン間スキューｔＰによる誤差の問題に関
しては、例えば特開平４−３６３６７６号公報に、ＬＳ
Ｉの入出力ブロック領域に入力クロックと入力データを
同一経路で外部に出力する手段を講じ、その出力によっ
てピン間のスキュー差を測定し補正する技術が提案され
ている。すなわち、同公報には、ＬＳＩテスタを用いて
高速動作時におけるセットアップタイム及びホールドタ
イムを測定する場合に、クロック入力となるテスタピン
と、データ入力となるテスタピンとの間におけるスキュ
ー差が半導体集積回路がより高速動作する程大きく作用
し、セットアップタイム及びホールドタイム測定等にお
ける測定精度を劣化させる要因となり、正確なセッチア
ップ・ホールドタイムを測定できないという問題を解消
することを目的として、試験データ入力用パッドより入
力されるデータ及び試験クロック入力用パッドより入力
されるクロックを入力しそれぞれを選択して出力するデ
ータセレクタマクロと、このデータセレクタマクロから
出力されるデータ及びクロックを外部に出力するスキュ
ー測定用パッドを入出力回路部に備え、試験データ入力
用パッドよりデータセレクタマクロを経由してスキュー
測定用パッドに至る電気経路長と、試験クロック入力用
パッドよりデータセレクタマクロを経由してスキュー測
定用パッドに至る電気経路長とを等長に設定し、セット
アップタイム測定用のＬＳＩテスタにおける試験用ピン
間のスキュー差を測定する機能を有する半導体集積回路
が提案されている。

【００１６】

【発明が解決しようとする課題】以上説明したように、
従来のマクロ評価用半導体集積回路で精度良くセットア
ップタイム及びホールドタイムを測定するためには、Ｌ
ＳＩチップの個々の外部端子から被評価対象のマクロの
外部端子までを、それぞれいかに同等の経路にできるか
ということ、及びＬＳＩテスタ等の測定系のピン間スキ
ューをいかに小さくできるかあるいはこれらのスキュー
を解消できるかということ、に大きく依存しており、半
導体集積回路技術の進歩（特に高集積・高機能化、動作
周波数の高速化等）に伴い、いくつかの問題が生じてき
ている。

【００１７】まず、第１の問題点として、マクロの高性
能化、高速動作にともない、そのタイミングスペックも
小さな値となり、従来無視できたＬＳＩチップ内での配
線経路の多少の違いによるスキュー誤差が相対的に大き
くなり無視できなくなってきている。

【００１８】一方、半導体の製造プロセスの微細化によ
り配線抵抗が増大し、配線間スキューはむしろ生じやす
くなってきている。この種のＬＳＩチップのレイアウト
設計には、設計効率の面から自動レイアウトツール（計
算機設計支援型自動配置・配線プログラム等）が利用さ
れる場合が増えている。しかし、この分野（自動レイア
ウトツール）においては、実際には、使用する多層配線
の層による容量特性の違いや隣接する配線の結合容量の
影響、異層間を接続するスルーホールの抵抗特性等まで
考慮した上で、多数の配線の配線遅延を同一にする技術
は確立されていないのが現状である。

【００１９】第２の問題点として、マクロの高機能化に
伴い、扱うデータのビット幅が増大し、６４ビット、１
２８ビット等の多ビット幅を有するマクロが開発されて
きており、従来の技術に従い、ピン間スキューを測定
し、これを補正するやり方では、スキュー測定用端子を
ビット数（ビット幅）分用意しなければならないことに
なる。

【００２０】しかしながら、ビット数分のスキュー測定
用端子を設けてピン間のスキュー誤差を補正すること
は、パッケージのピン数の制限等により、現実的には実
現不可能であったり、あるいは補正のためのスキュー測
定をビット数分（すなわち６４又は１２８ビット分）行
わなければならない等の理由により、多くの煩雑な測定
と補正を行わなければならないという問題があった。

【００２１】従って、本発明は、上記問題点に鑑みて為
されたものであって、マクロを搭載した半導体集積回路
において、ＬＳＩ試験装置のピン間スキュー及びＬＳＩ
チップ内で生じる配線遅延スキューを除去し、マクロの
セットアップタイム及びホールドタイムを精度よく測定
する可能とする半導体集積回路を提供することを目的と
する。

【００２２】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、クロック入力端子と複数のデータ入力端
子を有するマクロを搭載する半導体集積回路において、
前記マクロのクロック入力端子に対応する外部クロック
入力端子と、前記マクロの複数のデータ入力端子に対応
する複数の外部データ入力端子と、テスト用ストローブ
信号を入力する外部ストローブ入力端子と、前記外部デ
ータ入力端子より入力ブロックを介して伝達される内部
データ信号と、前記外部ストローブ入力端子より入力ブ
ロックを介して伝達される内部ストローブ信号と、を入
力する排他的論理和回路を複数備え、前記複数の排他的
論理和回路の出力が前記マクロの対応するデータ入力端
子にそれぞれ接続されたことを特徴とする半導体集積回
路を提供する。

【００２３】本発明においては、好ましくは、前記複数
の排他的論理和回路が前記マクロの対応するデータ入力
端子の近傍にそれぞれ配置されてなる構成とされる。

【００２４】本発明においては、前記外部クロック入力
端子より入力ブロックを介して伝達される内部クロック
信号と、前記複数の排他的論理和回路のうちの任意の一
つの排他的論理和回路の出力と、を入力しいずれか一方
を選択出力するセレクタを備え、該セレクタの出力が出
力ブロックを介してスキュー測定用外部端子へ接続され
た構成としてもよい。

【００２５】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を以下に説明する。

【００２６】

【実施形態１】図１は、本発明の第１の実施形態の構成
を示すブロック図である。図１において、前記従来技術
の説明で参照した図５と同一の要素には同一の参照符号
が付されている。

【００２７】前記従来技術と同様に、本実施形態におい
ても、被評価対象のマクロ１０２は、制御信号に基づき
データを取り込む機能を有しており、ここでは一例とし
てＲＡＭマクロを想定する。

【００２８】図１を参照して、ＬＳＩチップ１００の内
部にＲＡＭマクロ１０２を配置している。ＲＡＭマクロ
１０２はデータ書き込み制御信号を入力する端子ｗｅｂ
とデータ信号を入力する端子ｄ０、ｄ１を備え、これら
の端子間において、書き込み制御信号の立ち上がりに対
するデータ信号の所定のセットアップタイム及びホール
ドタイムのタイミングスペックを有している。

【００２９】ＬＳＩチップ１００の外部端子ＷＥＢは外
部からの書き込み制御信号を入力し、入出力ブロック領
域１０１を介して内部書き込み制御信号１０６としてＲ
ＡＭマクロ１０２の端子ｗｅｂに接続される。また、Ｌ
ＳＩチップ１００の外部端子Ｄ０、Ｄ１はデータ信号を
入力し、入出力ブロック領域１０１を介して内部データ
信号１１０、１１１として伝達される。

【００３０】同様に、外部端子ＳＴＢはストローブ信号
を入力し、内部ストローブ信号１０７として伝達され
る。

【００３１】排他的論理ＯＲゲート（排他的論理和回
路）１０３は、内部データ信号１１０と内部ストローブ
信号１０７を入力し、その出力１２０はＲＡＭマクロ１
０２の端子ｄ０に接続され、また端子ｄ０の近傍に配置
される。

【００３２】同様に排他的論理ＯＲゲート１０４は内部
データ信号１１１と内部ストローブ信号１０７を入力
し、その出力１２１はＲＡＭマクロ１０２の端子ｄ１に
接続され、また端子ｄ１の近傍に配置される。

【００３３】図２は、図１に示した本実施形態の動作を
説明するためのタイミング図である。図１及び図２を参
照して本実施形態の動作を以下に説明する。

【００３４】まず、不図示のＬＳＩテスタにより、図２
に示したタイミングで書き込み制御信号を外部端子ＷＥ
Ｂに印加する。一方、外部端子Ｄ０、Ｄ１には、書き込
み制御信号ＷＥＢの立ち上がりに対して充分なセットア
ップタイムとホールドタイムを確保したタイミング設定
でデータ信号を印加する。

【００３５】ＬＳＩテスタでデータ入力用外部端子Ｄ
０、Ｄ１へ印加するデータのタイミングが同一であった
としても、実際に発生される信号には、ＬＳＩテスタの
精度に応じた信号間スキューが存在する。その他、被試
験デバイスであるＬＳＩチップ１００の外部端子にＬＳ
Ｉテスタから出力された信号が到達するまでには、テス
ト用治具、ＬＳＩパッケージ等の伝送経路の違いによる
スキューも存在している。さらに、外部端子Ｄ０、Ｄ１
から入出力ブロック領域１０１に入力回路を通って内部
データ信号１１０、１１１として伝達される間にも、内
部データ信号１１０、１１１自身の配線長の違い等によ
り信号間スキューが存在する。

【００３６】前述した充分なタイミング設定における
「充分な」とは、少なくともこれらの信号間スキューが
あったとしてもＲＡＭマクロ１０２が正常動作できる程
度の時間を指している。

【００３７】次に、外部端子ＳＴＢより、書き込み制御
信号ＷＥＢの立ち上がりに対してＬｏｗ（ロウ）レベル
のパルスを印加する。このパルスは内部ストローブ信号
１０７として、排他的論理ＯＲゲート１０３、１０４に
伝達される。

【００３８】排他的論理ＯＲゲート１０３、１０４はそ
の真理値より、内部ストローブ信号１０７がＬｏｗレベ
ルの時に他の入力である内部データ信号１１０、１１１
と正転論理値を出力する。内部ストローブ信号１０７が
Ｈｉｇｈ（ハイ）レベルの時は内部データ信号１１０、
１１１の反転論理値を出力する。

【００３９】従って、排他的論理ＯＲゲート１０３、１
０４を介した内部データ信号１２０、１２１はストロー
ブ信号がＬｏｗレベルの時のみ、本来の書き込みデータ
をＲＡＭマクロ１０２に伝達する。

【００４０】内部データ信号１２０、１２１が反転デー
タから正転データ、正転データから反転データへ切り替
わるのは、単一の信号である内部ストローブ信号１０７
の論理値の遷移に基づくため、個々のデータ信号間のス
キューは存在しない。

【００４１】また、排他的論理ＯＲゲート１０３、１０
４はＲＡＭマクロ１０２の近傍に配置されているため、
この部分での配線間スキューは無視できる程度のものと
なる。

【００４２】以上により、ストローブ信号ＳＴＢの立ち
下がりを書き込み制御信号ＷＥＢの立ち上がりに対して
相対的に変化させ、データの書き込みが正常に行われる
限界のタイミングを測定することにより、データ信号間
スキューの影響を受けることなくセットアップタイムｔ
Ｓを求めることが可能となり、同様にして、ストローブ
信号ＳＴＢの立ち上がりを書き込み制御信号ＷＥＢの立
ち上がりに対して相対的に変化させ、データの書き込み
が正常に行われる限界のタイミングを測定することによ
り、データ信号間スキューの影響を受けることなくホー
ルドタイムｔＨを求めることが可能となる。

【００４３】なお、本実施形態においては、データ信号
間のスキューを除去しているが、書き込み制御信号ＷＥ
Ｂとストローブ信号ＳＴＢとの間のピン間スキューは存
在する。

【００４４】このスキューについては、２ピン間のスキ
ューであるため、前記従来技術でも説明したように、Ｌ
ＳＩの入出力ブロック領域に入力クロックと入力データ
を同一経路で外部に出力する手段を講じ、その出力によ
ってピン間のスキュー差を測定し補正する技術により書
き込み制御信号ＷＥＢとストローブ信号ＳＴＢ間のスキ
ュー誤差を解消することができる。

【００４５】また、ＬＳＩ内部で生じる配線間スキュー
についても、本実施形態においては、データ間スキュー
はすでに除去されていることから、内部書き込み制御信
号１０６と内部ストローブ信号１０７の２本の配線長を
管理するのみでよく、排他的論理ＯＲゲートによる論理
ゲート段数の違いが無視できない場合には、一方の入力
をＬｏｗレベルに固定した排他的論理ＯＲゲートをダミ
ーゲートとして内部書き込み信号１０６に介在させるこ
とにより解決することができる。

【００４６】

【実施形態２】次に、本発明の第２の実施形態について
説明する。図３は、本発明の第２の実施形態の構成を示
すブロック図である。図３において、前記第１の実施形
態の説明で参照した図１と同一の要素には同一の参照符
号が付されている。以下では前記第１の実施形態との相
違点を説明する。

【００４７】図３を参照して、本実施形態においては、
図１に示した前記第１の実施形態に、さらにＲＡＭマク
ロ１０２の近傍にセレクタ１０５を配置してなるもので
あり、セレクタ１０５は内部書き込み制御信号１０６と
複数のデータ信号の内の任意の１本（図２では内部デー
タ信号１２１とされている）を入力し、外部端子ＳＥＬ
より供給される内部選択信号によって、内部書き込み制
御信号１０６と内部データ信号１２１のいずれかの信号
が外部端子ＳＫＷに出力される構成とされている。

【００４８】ストローブ信号ＳＴＢを用いたセットアッ
プタイム及びホールドタイムの測定は前記第１の実施形
態と同様であるが、本実施形態では、測定後に、セレク
タ１０５によって、内部書き込み制御信号１０６と、内
部ストローブ信号１０７によって制御された内部データ
信号の任意の１本との間のスキューを測定し、先に求め
たセットアップタイム及び／又はホールドタイムを補正
する。

【００４９】本実施形態において、セレクタ１０５の一
の入力端に入力されるデータ信号が任意の１本でよいの
は、前記第１の実施形態で説明したように、内部ストロ
ーブ信号と排他的論理ＯＲゲート１０３、１０４により
データ信号間のスキューが除去されるためである。

【００５０】図４を参照して、本実施形態をより具体的
に説明する。

【００５１】不図示のＬＳＩテスタ上での書き込み信号
の立ち上がりはｔ２に設定され、ストローブ信号の立ち
下がりがｔ１、立ち上がりがｔ３で設定されている時
が、ＲＡＭマクロ１０２に正常に書き込みができる限界
のタイミング設定であるものと仮定する。この時の見か
け上のセットアップタイム及びホールドタイムｔＳ０、
ｔＨ０は、それぞれ次式（１）、（２）として求められ
る。

【００５２】ｔＳ０＝ｔ２−ｔ１ …（１）

【００５３】ｔＨ０＝ｔ３−ｔ２ …（２）

【００５４】ここで、書き込み制御信号の立ち上がりの
設定時刻ｔ２に対する内部書き込み制御信号１０６のス
キューをｔ１０６とし、ストローブ信号の立ち下がりの
設定時間ｔ１に対する内部データ信号１２１の変化のス
キューをｔ１２１Ｆとし、ストローブ信号の立ち上がり
の設定時間ｔ３に対する内部データ信号１２１の変化の
スキューをｔ１２１Ｒとすると、真のセットアップ・ホ
ールドタイムｔＳ、ｔＨは、それぞれ次式（３）、
（４）で与えられる。

【００５５】tS＝(t2＋t106)−(t1＋t121F) …(3)

【００５６】tH＝(t3＋t121R)−(t2＋t106) …(4)

【００５７】一方、セレクタ１０５を用いて、内部書き
込み制御信号１０６及び内部データ信号１２１を測定し
ようとした場合、セレクタ１０５から出力回路、外部端
子ＳＫＷまでの遅延時間をｔＳＫＷとすると、それぞれ
（ｔ１０６＋ｔＳＫＷ）、（ｔ１２１Ｆ＋ｔＳＫＷ）、
（ｔ１２１Ｒ＋ｔＳＫＷ）として測定可能である。

【００５８】ここで、ｔＳ、ｔＨを表す上式（３）、
（４）を以下の次式（５）、（６）のように変形するこ
とができる。

【００５９】tS＝(t2−t1)＋(t106−t121F) …(5)

【００６０】tH＝(t3−t2)＋(t121R−t106) …(6)

【００６１】さらに、上式（１）、（２）より、上式
（５）、（６）は、次式（７）、（８）のように変形さ
れ、いずれの項も、本実施形態の構成で測定可能な形と
なる。

【００６２】 tS＝tS0＋(t106＋tSKW)−(t121F＋tSKW) …(7)

【００６３】 tH＝tH0＋(t121R＋tSKW)−(t106＋tSKW) …(8)

【００６４】すなわち、見かけ上のセットアップ・ホー
ルドタイムｔＳ０、ｔＨ０に対して、外部端子ＳＫＷを
通して測定した書き込み制御信号及びデータ信号の遅延
値により補正することが可能とされ、真のセットアップ
・ホールドタイムにより近いｔＳ、ｔＨを求めることが
可能となる。

【００６５】従って、本実施形態によれば前記第１の実
施形態において必要とされた、ピン間スキューを測定す
るための特殊な入出回路は不要となる。

【００６６】また、ＬＳＩチップ内部で、書き込み信号
系とストローブ信号系の配線長やゲート段数を同等にす
るための管理も不要となる。

【００６７】なお、上記実施形態ではＲＡＭマクロを例
に、書き込み制御信号ＷＥＢ（Write Enableバー、バー
はＬｏｗアクティブを示す）に対するデータ信号のセッ
トアップタイム及びホールドタイムの測定を説明した
が、本発明は、ＲＡＭマクロ等に限定されるものではな
いことは明らかであり、例えば典型的にはＤ型ラッチ等
のマクロにおいてクロック信号の立ち上がり前（後）に
データ信号が固定していることが必要な時間であるセッ
トアップタイム（ホールドタイム）を測定する場合に適
用されるものであることはいうまでもない。

【００６８】

【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、前記従来技術で問題とされた、ＬＳＩ
内部の配線間スキューの問題は、ストローブ信号を共通
に入力する排他的論理ＯＲゲートを内部データ信号経路
に介在させることにより配線間スキューを除去したこと
により解消している。また、本発明は、前記従来技術の
第２の問題としてあげた、多ビットの場合のピン間スキ
ュー補正の問題は、前述した第１の問題点の解決手段に
加え、クロック信号とデータ信号の代表１本を入力する
セレクタを備えることにより解消したものである。

【００６９】これにより、本発明によれば、ＬＳＩに搭
載した被評価対象マクロのセットアップタイム及びホー
ルドタイムを容易に精度よく測定できるという効果を奏
するものである。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の構成を示すブロック
図である。

【図２】本発明の第１の実施形態を説明するためのタイ
ミング図である。

【図３】本発明の第２の実施形態の構成を示すブロック
図である。

【図４】本発明の第２の実施形態を説明するためのタイ
ミング図である。

【図５】従来技術の構成の一例を示す図である。

【図６】図５に示した従来技術のタイミング図である。

【符号の説明】

１００ＬＳＩチップ１０１入出力ブロック領域１０２マクロ１０３、１０４排他的論理ＯＲゲート１０５セレクタ１０６内部書き込み制御信号１０７内部ストローブ信号１１０、１１１内部データ信号１２０、１２１排他的論理ＯＲゲート出力信号４１０、４１１内部データ信号

Claims

(57)【特許請求の範囲】

【請求項１】クロック入力端子と複数のデータ入力端子
を有するマクロを搭載する半導体集積回路において、前記マクロのクロック入力端子に対応する外部クロック
入力端子と、前記マクロの複数のデータ入力端子に対応する複数の外
部データ入力端子と、テスト用ストローブ信号を入力する外部ストローブ入力
端子と、前記外部データ入力端子より入力ブロックを介して伝達
される内部データ信号と、前記外部ストローブ入力端子
より入力ブロックを介して伝達される内部ストローブ信
号と、を入力する排他的論理和回路を複数備え、前記複数の排他的論理和回路の出力が前記マクロの対応
するデータ入力端子にそれぞれ接続されたことを特徴と
する半導体集積回路。
【請求項２】前記複数の排他的論理和回路が前記マクロ
の対応するデータ入力端子の近傍にそれぞれ配置されて
なることを特徴とする請求項１記載の半導体集積回路。
【請求項３】前記外部クロック入力端子より入力ブロッ
クを介して伝達される内部クロック信号と、前記複数の
排他的論理和回路のうちの任意の一つの排他的論理和回
路の出力と、を入力しいずれか一方を選択出力するセレ
クタを備え、該セレクタの出力が出力ブロックを介して
スキュー測定用外部端子へ接続されたことを特徴とする
請求項１又は２記載の半導体集積回路。
【請求項４】複数のデータ入力端子と、複数のデータ入
力端子からのデータの取り込みを制御する制御信号を入
力する制御信号入力端子と、を有するマクロを搭載する
半導体集積回路において、前記マクロの前記制御信号入力端子に対応する外部端子
と、前記マクロの複数のデータ入力端子に対応する複数の外
部データ入力端子と、テスト用ストローブ信号を入力する外部ストローブ入力
端子と、を備え、テスト時において、前記外部ストローブ入力端子に入力
されるストローブ信号の遷移のタイミングに対応して前
記マクロの複数のデータ入力端子に入力される複数の内
部データ信号が同時に遷移するように制御する回路手段
を備えたことを特徴とする半導体集積回路。
【請求項５】テスト時以外の通常動作時において、前記
回路手段は、前記ストローブ信号の値に基づき、前記複
数の外部データ入力端子に入力されるデータ信号の信号
論理値をそのまま前記マクロの前記複数のデータ入力端
子に伝達するように制御されることを特徴とする請求項
４記載の半導体集積回路。