JPS64821B2 - - Google Patents
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- JPS64821B2 JPS64821B2 JP58028376A JP2837683A JPS64821B2 JP S64821 B2 JPS64821 B2 JP S64821B2 JP 58028376 A JP58028376 A JP 58028376A JP 2837683 A JP2837683 A JP 2837683A JP S64821 B2 JPS64821 B2 JP S64821B2
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- signal
- circuit board
- logic circuit
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- 238000000034 method Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000011156 evaluation Methods 0.000 description 5
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- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Architecture (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は論理回路基板上に素子を配置する方法
に係り、特に高速電子論理回路で信号伝播遅延時
間を考慮した素子の配置を行なう際に好適な配置
方法に関する。
に係り、特に高速電子論理回路で信号伝播遅延時
間を考慮した素子の配置を行なう際に好適な配置
方法に関する。
LSIや回路パツケージ等の電子部品の製造にお
いて、論理回路基板上に素子を配置する場合、素
子間を結ぶ信号線に存在する浮遊容量、インダク
タンス、抵抗による信号の伝播遅延時間を考慮す
る必要がある。
いて、論理回路基板上に素子を配置する場合、素
子間を結ぶ信号線に存在する浮遊容量、インダク
タンス、抵抗による信号の伝播遅延時間を考慮す
る必要がある。
一般に信号線長が長くなると浮遊容量、インダ
クタンス、抵抗値は増大し、信号線を伝わる信号
の電圧が一定電圧レベルに到達するまでの時間が
長くかかり、信号線の長いもの程、信号伝播時間
の遅れが大きくなる事になる。このため、論理回
路内の急ぐ信号の信号線長は、信号の遅れによる
誤動作を防ぐため短くし、浮遊容量、インダクタ
ンス、抵抗を減らす必要がある。
クタンス、抵抗値は増大し、信号線を伝わる信号
の電圧が一定電圧レベルに到達するまでの時間が
長くかかり、信号線の長いもの程、信号伝播時間
の遅れが大きくなる事になる。このため、論理回
路内の急ぐ信号の信号線長は、信号の遅れによる
誤動作を防ぐため短くし、浮遊容量、インダクタ
ンス、抵抗を減らす必要がある。
このように、論理回路では急ぐ信号のレベルに
応じて信号線の長さを調整する必要があり、信号
線の長さは、その信号線につながる論理回路基板
上の素子の位置で決まる。
応じて信号線の長さを調整する必要があり、信号
線の長さは、その信号線につながる論理回路基板
上の素子の位置で決まる。
一般に、近くに存在する素子を結ぶ線は短かく
なり、遠くに離れた素子を結ぶ場合、信号線は長
くなる。このため、急ぐレベルに応じた信号線長
を最適化するためには、急ぐ必要のある信号につ
ながる素子は近傍に、そうでない素子は遠方に配
置されるよう急ぐレベルに応じた素子の配置が必
要となる。
なり、遠くに離れた素子を結ぶ場合、信号線は長
くなる。このため、急ぐレベルに応じた信号線長
を最適化するためには、急ぐ必要のある信号につ
ながる素子は近傍に、そうでない素子は遠方に配
置されるよう急ぐレベルに応じた素子の配置が必
要となる。
しかしながら、従来の素子の配置方法では、総
配線長が最短となるように、回路基板上の素子の
位置を決めていたため、素子の配置段階では、素
子間の信号伝播遅延時間が考慮されず、あとにな
つて人手による素子の配置変更等を余儀なくされ
る欠点があつた。
配線長が最短となるように、回路基板上の素子の
位置を決めていたため、素子の配置段階では、素
子間の信号伝播遅延時間が考慮されず、あとにな
つて人手による素子の配置変更等を余儀なくされ
る欠点があつた。
これを図を用いて説明すると、第１図は配置対
象となる素子を回路基板上に収まるように任意に
配置し、各素子間の接続関係を示したものであ
る。第１図において、Ａ〜Ｆは基板上に配置する
素子、ＧとＨは入出力ピン、１〜８は素子間を結
ぶ仮の配線パターン、９はスルーホールである。
なお、基板に印した破線は配線チヤネルを示す。
象となる素子を回路基板上に収まるように任意に
配置し、各素子間の接続関係を示したものであ
る。第１図において、Ａ〜Ｆは基板上に配置する
素子、ＧとＨは入出力ピン、１〜８は素子間を結
ぶ仮の配線パターン、９はスルーホールである。
なお、基板に印した破線は配線チヤネルを示す。
ここで、素子AC間、AF間に各々信号線が１
本、素子AD間、AE間に各々信号線が２本、素
子Ｂから入出力ピンＧ，Ｈへ信号線が２本出てい
る。この論理回路基板中で最も急ぐ信号線は素子
AC間を結ぶ３の配線パターンと、素子Ｂと入出
力ピンを結ぶ１，２の配線パターンであり、素子
AF間を結ぶ配線パターン８は通常に時間で良い
ものであり、素子AD間を結ぶ４，５の配線パタ
ーンと素子AE間を結ぶ６，７の配線パターンが
遅くて良いものであり、又、第１図中、ACEの
素子とBDFの素子列の間の距離は７格子である
とする。この場合、従来の素子配置方法で、素子
間を結ぶ信号線の長さの総和が最小になるように
素子を配置した図が第２図である。第２図によれ
ば、第１図の素子を大幅に入れ替え、線長の総和
の最小化を実現しており、配線処理は容易に行な
い得る事が予測できるが、信号の信号伝播遅延時
間の見地からは、３の急ぐ信号線が長くなり、信
号伝播遅延時間も大きく、所期の目的を達成する
ことができない。
本、素子AD間、AE間に各々信号線が２本、素
子Ｂから入出力ピンＧ，Ｈへ信号線が２本出てい
る。この論理回路基板中で最も急ぐ信号線は素子
AC間を結ぶ３の配線パターンと、素子Ｂと入出
力ピンを結ぶ１，２の配線パターンであり、素子
AF間を結ぶ配線パターン８は通常に時間で良い
ものであり、素子AD間を結ぶ４，５の配線パタ
ーンと素子AE間を結ぶ６，７の配線パターンが
遅くて良いものであり、又、第１図中、ACEの
素子とBDFの素子列の間の距離は７格子である
とする。この場合、従来の素子配置方法で、素子
間を結ぶ信号線の長さの総和が最小になるように
素子を配置した図が第２図である。第２図によれ
ば、第１図の素子を大幅に入れ替え、線長の総和
の最小化を実現しており、配線処理は容易に行な
い得る事が予測できるが、信号の信号伝播遅延時
間の見地からは、３の急ぐ信号線が長くなり、信
号伝播遅延時間も大きく、所期の目的を達成する
ことができない。
本発明の目的は、上記従来方式の欠点を解決
し、回路基板上に素子の配置を行う際に、素子間
の信号伝播遅延時間を最適にする素子配置方法を
提供することにある。
し、回路基板上に素子の配置を行う際に、素子間
の信号伝播遅延時間を最適にする素子配置方法を
提供することにある。
従来の素子配置方法は、単に素子間を結ぶ配線
パターンの総線長を最小にするものであつた。こ
の従来方法の評価式は、素子間を結ぶ配線パター
ン長をl1，l2，……loとし、総配線長をＬとする
と、 Ｌ＝l1＋l2＋……＋lo (1) で表わされ、Ｌを最小にするように素子を配置す
る。
パターンの総線長を最小にするものであつた。こ
の従来方法の評価式は、素子間を結ぶ配線パター
ン長をl1，l2，……loとし、総配線長をＬとする
と、 Ｌ＝l1＋l2＋……＋lo (1) で表わされ、Ｌを最小にするように素子を配置す
る。
これに対し、本発明の方法は(1)の評価式に信号
伝播遅延時間を考慮した重みを与え、素子間の信
号伝播遅延時間を最適設計するものである。信号
の急ぐ割合を３段階のレベルに分けた場合の本発
明における評価式は次のようになる。
伝播遅延時間を考慮した重みを与え、素子間の信
号伝播遅延時間を最適設計するものである。信号
の急ぐ割合を３段階のレベルに分けた場合の本発
明における評価式は次のようになる。
Ｌ＝FA・l1＋FB・l2
＋FC・l3＋……＋FB・lo (2)
FA＞FB＞FC
ここで、FA，FB，FCは信号伝播遅延時間の重
み付けであり、FAは遅延時間を最小にする必要
のあるもの、FBは通常の時間で良いもの、FCは
遅くて良いものである。(2)式でＬが最小になるよ
うに素子を配置すると、信号伝播時間を最適化し
た論理回路を設計できる。
み付けであり、FAは遅延時間を最小にする必要
のあるもの、FBは通常の時間で良いもの、FCは
遅くて良いものである。(2)式でＬが最小になるよ
うに素子を配置すると、信号伝播時間を最適化し
た論理回路を設計できる。
第３図は、第１図の素子群と信号線群の関係を
有するものに対して、本発明の素子配置方法を適
用した場合の図であり、詳しくは、信号の伝播遅
延時間を考慮した前述の評価式(2)により、総配線
長Ｌを最小にするように第１図の素子の配置を繰
り返して求めた図である。こゝで、(2)式中の信号
線の重み付けはFA＝８、FB＝４、FC＝１とした。
有するものに対して、本発明の素子配置方法を適
用した場合の図であり、詳しくは、信号の伝播遅
延時間を考慮した前述の評価式(2)により、総配線
長Ｌを最小にするように第１図の素子の配置を繰
り返して求めた図である。こゝで、(2)式中の信号
線の重み付けはFA＝８、FB＝４、FC＝１とした。
第３図によれば、信号の伝播速度の最も急ぐ配
線パターン３の長さは７格子で最短となつたこと
が分かる。一方、第２図に比べて配線パターン
４，５，６，７は長くなつたが、これらは信号伝
播遅延時間が大きくても良いため問題はない。即
ち、評価式(2)を適用し、総配線長Ｌを最小にする
ように素子の配置を行うことにより、信号伝播遅
延時間の見地から全ての条件を満足する効果が得
られる。
線パターン３の長さは７格子で最短となつたこと
が分かる。一方、第２図に比べて配線パターン
４，５，６，７は長くなつたが、これらは信号伝
播遅延時間が大きくても良いため問題はない。即
ち、評価式(2)を適用し、総配線長Ｌを最小にする
ように素子の配置を行うことにより、信号伝播遅
延時間の見地から全ての条件を満足する効果が得
られる。
第４図及び第５図は本発明の別の実施例を説明
する図である。
する図である。
第４図は、対象とする論理回路例の素子の論理
接続関係を示すブロツク図である。第４図におい
て、１１と１２はフリツプフロツプ素子であり、
それぞれ信号線１３を通してクロツク端子１４，
１４′から供給されるクロツクパルスの立上りで、
信号線１５，１６の論理値を記憶する動作を行
う。１７は該論理回路の入力ピン、１８は出力ピ
ンである。
接続関係を示すブロツク図である。第４図におい
て、１１と１２はフリツプフロツプ素子であり、
それぞれ信号線１３を通してクロツク端子１４，
１４′から供給されるクロツクパルスの立上りで、
信号線１５，１６の論理値を記憶する動作を行
う。１７は該論理回路の入力ピン、１８は出力ピ
ンである。
第４図の論理回路では、信号線１３にクロツク
パルスが印加された時、素子１が変化する前の値
を一旦、ANDゲートを通して素子２へ取り込む
動作をする論理になつている。このため、この論
理回路中、信号の伝播の最も急ぐ必要のある信号
線は１３であり、この信号線１３の信号伝播遅延
時間が大きい場合、素子１１の状態が変化する途
中、あるいは変化してしまつた後に、素子１２が
信号線１６の論理値を取り込む事になり、設計者
の意図せぬ動作をする事になる。
パルスが印加された時、素子１が変化する前の値
を一旦、ANDゲートを通して素子２へ取り込む
動作をする論理になつている。このため、この論
理回路中、信号の伝播の最も急ぐ必要のある信号
線は１３であり、この信号線１３の信号伝播遅延
時間が大きい場合、素子１１の状態が変化する途
中、あるいは変化してしまつた後に、素子１２が
信号線１６の論理値を取り込む事になり、設計者
の意図せぬ動作をする事になる。
第５図は、第４図の例に対して(2)式を適用し、
最も急ぐ信号線３に８の重みを、他の信号線には
１の重みを与え、Ｌが最小になるように、半導体
集積回路基板上へ素子を最適配置した図である。
第５図中、１９と２０は素子列、２１はスルーホ
ールであり、１１〜１８は第４図の符号と対応し
ている。第５図においては、信号の伝播の最も急
ぐ必要のある信号線３は、１１と１２の素子を結
ぶ組合せのうち最小の格子数となり、配線遅延時
間は最小になつている。
最も急ぐ信号線３に８の重みを、他の信号線には
１の重みを与え、Ｌが最小になるように、半導体
集積回路基板上へ素子を最適配置した図である。
第５図中、１９と２０は素子列、２１はスルーホ
ールであり、１１〜１８は第４図の符号と対応し
ている。第５図においては、信号の伝播の最も急
ぐ必要のある信号線３は、１１と１２の素子を結
ぶ組合せのうち最小の格子数となり、配線遅延時
間は最小になつている。
第６図はプリント基板上に大規模集積回路と
ICを信号伝播遅延時間を最小にするよう配置し
た本発明の他の実施例である。図中、３１で示す
信号線が最も急ぐものであり、信号伝播遅延時間
が最小になつている。なお、３２は大規模集積回
路、３３はICを示している。
ICを信号伝播遅延時間を最小にするよう配置し
た本発明の他の実施例である。図中、３１で示す
信号線が最も急ぐものであり、信号伝播遅延時間
が最小になつている。なお、３２は大規模集積回
路、３３はICを示している。
第７図はLSIや回路パツケージの電子部品を自
動的に設計製造するシステムの概略図であり、４
１は所定のプログラムにより素子の最適配置処理
を実行する電子計算機、４２は電子計算機４１で
の処理結果を記録しておく磁気テープ装置、４３
は磁気テープ装置４２の製造情報に従つて回路パ
ツケージを自動製造していくパツケージ製造機、
４４は同じく磁気テープ装置４２の製造情報に従
つてLSIを自動製造していくLSI製造機、４５と
４６は回路パツケージ、LSIである。こゝで、本
発明は電子計算機４１での素子の最適配置処理に
かゝわるもので、本発明を適用した場合の電子計
算機４１での処理の流れを第８図に示す。第８図
において、５１が本発明で付加したステツプであ
り、５２のステツプは従来と同じである。電子計
算機４１で(2)式を適用し、そのＬが最小になるよ
うに素子の最適配置を決める処理は、いわゆる最
適自動プログラミング手法を適用することにより
容易に実現可能である。
動的に設計製造するシステムの概略図であり、４
１は所定のプログラムにより素子の最適配置処理
を実行する電子計算機、４２は電子計算機４１で
の処理結果を記録しておく磁気テープ装置、４３
は磁気テープ装置４２の製造情報に従つて回路パ
ツケージを自動製造していくパツケージ製造機、
４４は同じく磁気テープ装置４２の製造情報に従
つてLSIを自動製造していくLSI製造機、４５と
４６は回路パツケージ、LSIである。こゝで、本
発明は電子計算機４１での素子の最適配置処理に
かゝわるもので、本発明を適用した場合の電子計
算機４１での処理の流れを第８図に示す。第８図
において、５１が本発明で付加したステツプであ
り、５２のステツプは従来と同じである。電子計
算機４１で(2)式を適用し、そのＬが最小になるよ
うに素子の最適配置を決める処理は、いわゆる最
適自動プログラミング手法を適用することにより
容易に実現可能である。
本発明によれば、論理回路内の素子間の信号伝
播遅延時間を考慮した素子配置が可能になるた
め、高速電子論理回路のように、信号伝播遅延時
間の制約の厳しいものにも対応できる効果があ
る。
播遅延時間を考慮した素子配置が可能になるた
め、高速電子論理回路のように、信号伝播遅延時
間の制約の厳しいものにも対応できる効果があ
る。
第１図は回路基板上の素子と信号線の関係を示
す図、第２図は第１図の例に対し従来の方法で総
配線長を最短にした場合の図、第３図は第１図の
例に対し本発明を適用した場合の図、第４図及び
第５図は本発明の他の適用例を示す図、第６図は
本発明の更に他の適用例を示す図、第７図は自動
電子部品製造システムの概略図、第８図は本発明
の処理フローを示す図である。 ４１……電子計算機、４２……磁気テープ装
置、４３……パツケージ製造機、４４……LSI製
造機、５１……本発明による処理ステツプ。
す図、第２図は第１図の例に対し従来の方法で総
配線長を最短にした場合の図、第３図は第１図の
例に対し本発明を適用した場合の図、第４図及び
第５図は本発明の他の適用例を示す図、第６図は
本発明の更に他の適用例を示す図、第７図は自動
電子部品製造システムの概略図、第８図は本発明
の処理フローを示す図である。 ４１……電子計算機、４２……磁気テープ装
置、４３……パツケージ製造機、４４……LSI製
造機、５１……本発明による処理ステツプ。
Claims (1)
- 【特許請求の範囲】 １ 論理回路基板上に素子を自動配置するシステ
ムにおいて、前記論理回路基板上に配置する素子
間の信号線の各々に重みを与え、信号線の長さと
該信号線に与えられる重みに基づいて前記論理回
路基板上の素子の配置を決定することを特徴とす
る論理回路基板上の素子配置方法。 ２ 前記信号線の長さと前記信号線に与えられる
重みの積を算出し、該算出された積の値の総和が
最小となるように前記論理回路基板上の素子の配
置を決定することを特徴とする特許請求の範囲第
１項記載の論理回路基板上の素子配置方法。 ３ 前記信号線に与えられる重みの度合は、前記
信号線の各々に許容される信号伝播遅延時間の度
合に応じて予め決定することを特徴とする特許請
求の範囲第１項または第２項記載の論理回路基板
上の素子配置方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028376A JPS59154055A (ja) | 1983-02-22 | 1983-02-22 | 論理回路基板上の素子配置方法 |
| US06/578,211 US4636966A (en) | 1983-02-22 | 1984-02-08 | Method of arranging logic circuit devices on logic circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028376A JPS59154055A (ja) | 1983-02-22 | 1983-02-22 | 論理回路基板上の素子配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154055A JPS59154055A (ja) | 1984-09-03 |
| JPS64821B2 true JPS64821B2 (ja) | 1989-01-09 |
Family
ID=12246915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028376A Granted JPS59154055A (ja) | 1983-02-22 | 1983-02-22 | 論理回路基板上の素子配置方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4636966A (ja) |
| JP (1) | JPS59154055A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0668756B2 (ja) * | 1985-04-19 | 1994-08-31 | 株式会社日立製作所 | 回路自動変換方法 |
| JPH0756656B2 (ja) * | 1985-09-26 | 1995-06-14 | 株式会社日立製作所 | ゲ−ト論理自動更新方法 |
| US5257201A (en) * | 1987-03-20 | 1993-10-26 | International Business Machines Corporation | Method to efficiently reduce the number of connections in a circuit |
| JP2877303B2 (ja) * | 1987-03-31 | 1999-03-31 | 株式会社東芝 | 集積回路の自動設計装置 |
| EP0285264A3 (en) * | 1987-04-02 | 1989-03-15 | Tektronix Inc. | A method of placing blocks on a carrier |
| US4849751A (en) * | 1987-06-08 | 1989-07-18 | American Telephone And Telegraph Company, At&T Bell Laboratories | CMOS Integrated circuit digital crossbar switching arrangement |
| JPH01274277A (ja) * | 1988-04-26 | 1989-11-02 | Hitachi Ltd | 負荷分配方式 |
| US5047959A (en) * | 1988-09-13 | 1991-09-10 | Square D Company | Flexible data display |
| US5239465A (en) * | 1988-10-11 | 1993-08-24 | Hitachi, Ltd. | Method and system for layout design of integrated circuits with a data transferring flow |
| JP2536125B2 (ja) * | 1989-02-15 | 1996-09-18 | 日本電気株式会社 | 配置処理方式 |
| US5253181A (en) * | 1989-04-27 | 1993-10-12 | Kawasaki Steel Corporation | Programmable one-board computer, and methods of verification of logic circuit and alteration to actual circuit using the programmable one-board computer |
| US5020902A (en) * | 1989-06-22 | 1991-06-04 | Kvh Industries, Inc. | Rangefinder with heads-up display |
| US5229953A (en) * | 1989-10-13 | 1993-07-20 | Hitachi, Ltd. | Method of and apparatus for assigning logic gates to a plurality of hardware components |
| JP2746762B2 (ja) * | 1990-02-01 | 1998-05-06 | 松下電子工業株式会社 | 半導体集積回路のレイアウト方法 |
| JP3032224B2 (ja) * | 1990-02-21 | 2000-04-10 | 株式会社東芝 | 半導体集積回路の論理セル配置方法 |
| JPH0494217U (ja) * | 1991-01-11 | 1992-08-17 | ||
| US5282147A (en) * | 1991-08-02 | 1994-01-25 | International Business Machines Corporation | Method and apparatus for optimizing a logic network |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3681782A (en) * | 1970-12-02 | 1972-08-01 | Honeywell Inf Systems | Machine process for positioning interconnected components to minimize interconnecting line length |
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| US4377849A (en) * | 1980-12-29 | 1983-03-22 | International Business Machines Corporation | Macro assembler process for automated circuit design |
| US4495559A (en) * | 1981-11-02 | 1985-01-22 | International Business Machines Corporation | Optimization of an organization of many discrete elements |
-
1983
- 1983-02-22 JP JP58028376A patent/JPS59154055A/ja active Granted
-
1984
- 1984-02-08 US US06/578,211 patent/US4636966A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4636966A (en) | 1987-01-13 |
| JPS59154055A (ja) | 1984-09-03 |
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