JP3553010B2 - 半導体集積回路設計方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、温度または電源電圧の変動に応じてバッファーの駆動能力を自動的に切り換える半導体集積回路に関し、特に、ハーフミクロン以細のVLSI(超大規模集積回路)とその設計に関するものである。
【0002】
【従来の技術】
半導体集積回路では、動作を保証するため動作電圧および動作温度に対して一定範囲での動作確認を行っている。温度または電源電圧の変動に応じてバッファーの駆動能力を自動的に切り換えて温度、電圧の変化による駆動能力の変化を自動的に抑制するようにした半導体集積回路として特開平7−249739号公報などに記載されたものが知られている。
【0003】
具体的には、従来の半導体装置では図10(a)に示すような出力切換回路を内蔵している。なお、図面の構成上(3系統記載)同一セル列に並べて記載されており、実際のレイアウトでは同一セル列に並ぶとは限らない。
【0004】
検出回路1と出力回路2で構成されたこの回路は、温度または電圧の変化を検出回路1において遅延差で検出し、この出力で出力回路2の駆動能力を切り換えている。3は判定基準信号、4〜6はそれぞれ異なる遅延時間を持つ遅延素子、7〜9は出力ドライバ選択用フリップフロップ、10〜12はそれぞれ異なる駆動能力を持つ出力ドライバ、13は出力信号である。18は判定基準信号用ドライバである。
【0005】
図9において、14はワーストケース時の温度および電圧における遅延時間を示し、15は通常時の温度および電圧における遅延時間を示し、16はベストケース時の温度および電圧における遅延時間を示す。
【0006】
このワーストケース14(電圧低,温度高)での動作を保証するため各信号毎あるいはツリー状に構成されたドライバの駆動能力を調整してワーストケースにおいて動作マージンを持つよう設定しているため、ワーストケース以外の条件ではドライバの駆動能力が過大なものになっており、温度または電源電圧の変動に応じてバッファーの駆動能力を自動的に切り換えて温度、電圧の変化による駆動能力の変化を自動的に抑制している。
【0007】
図10(b)は図10(a)をレイアウト配置した平面図で、17はセル列を示しており、各ユニットは最短距離で配線されている。
【0008】
【発明が解決しようとする課題】
従来技術では、急速に微細化とともに低電圧化と高速化が進むハーフミクロン以細のVLSIにおいて配線による遅延がゲート遅延に比べ大きく支配的であるにも拘わらず、図10(b)に示すようにマスクレイアウト後の配置配線による遅延が全く考慮されておらず配線遅延による誤動作を引き起こしてしまう。また、予め選択した2箇所の条件でしか駆動能力を切り換えることができない。
【0009】
本発明は、温度または電源電圧の変動に応じてバッファーの駆動能力を自動的に切り換えて温度、電圧の変化による駆動能力の変化を自動的に抑制することができるとともに、ハーフミクロン以細のVLSIにおいてもタイミングエラーを生じない確実な動作を期待できる半導体集積回路設計方法と半導体集積回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明の請求項1記載の半導体集積回路設計方法は、遅延時間が互いに異なる遅延素子を有し温度または電圧の変化に対応して切換信号を出力する複数系統の検出回路と、それぞれ異なる駆動能力のバッファーを有し前記検出回路からの切換信号に基づいて使用するドライバが切り換えられる複数系統の出力回路とを備え、前記検出回路と前記出力回路で構成される各系統における配線遅延量の差が小さくなるように、最も配線遅延量が大きな系統の配線遅延量に近づくように残りの系統の配線レイアウトを設定するに際し、前記検出回路と出力回路とを系統毎にグルーピングしマスクレイアウト上の同じセル列に集中的に配置し、前記配置配線による遅延時間の調整を同一セル列内で入れ替えることにより行い配線面積を抑制することを特徴とする。
【0014】
本発明の請求項2記載の半導体集積回路設計方法は、遅延時間が互いに異なる遅延素子を有し温度または電圧の変化に対応して切換信号を出力する複数系統の検出回路と、それぞれ異なる駆動能力のバッファーを有し前記検出回路からの切換信号に基づいて使用するドライバが切り換えられる複数系統の出力回路とを備え、前記検出回路と前記出力回路で構成される各系統における配線遅延量の差が小さくなるように、最も配線遅延量が大きな系統の配線遅延量に近づくように残りの系統の配線レイアウトを設定するに際し、階層レイアウトのフロアプランの実施において、判定基準信号を発生する素子から前記検出回路の入力までの入力遅延を予めフロアプラン情報から遅延時間を予測し事前に前記検出回路の各系統の配線遅延の調整量から差し引くことで判定基準信号の入力遅延を打ち消し判定範囲を一定とすることを特徴とする。
【0015】
【発明の実施の形態】
以下、本発明の各実施の形態を図1〜図8に基づいて説明する。
(実施の形態1)
図1〜図4は本発明の(実施の形態1)を示す。
【0016】
なお、従来例を示す図9,図10と同一の作用を成すものには同一の符号を付けて説明する。
19は温度または電圧の変化を検出するための遅延素子と配線遅延で構成される遅延部分で、遅延素子はそれぞれ異なる遅延時間を持つ遅延素子4〜6で構成され、配線遅延は前段の遅延素子4〜6の出力から、後段に配置されて温度または電圧の変化の判定結果を保持し後段の出力回路10〜12を選択するフリップフロップ7〜9に至る配線遅延20〜22とで構成されている。
【0017】
23はフリップフロップ7〜9とこの出力から出力回路10〜12の制御端子に至る配線遅延24〜26とで構成される遅延部分である。
この実施の形態では、配線のレイアウトを調節して配線遅延20〜22,24〜26を最適化している。具体的には、図1(b)に示すように配線27a,28aで示すように、従来例を示す図10(b)の配線27b,28bに比べて適切な遅延量が得られるようレイアウトが変更されている。
【0018】
半導体集積回路の設計は、図3(a)に示すようにチップレイアウトの一部のエリア29に図1の回路を構成する場合、最短距離で配線すると図3(b)( 図10(b)と同じ )ようにレイアウトを決定した後、CAD(コンピュータ支援による設計装置)を使用して図4に示す処理フローの波線で囲んだルーチン30でレイアウトを変更して最終的なレイアウトを決定して半導体集積回路を製造する。
【0019】
図4において、30aは回路の系統毎の配線遅延を計算する配置配線工程、30bは回路の系統毎の配線遅延量を計算する工程、30cは配線遅延の調整量計算工程、30dは回路の系統毎の配線遅延が一致しているか判断する工程、30eはマスクレイアウト上から配線を追加するための空き領域を探索する工程、30fは空き領域内で配線を行い配線遅延を生成する工程、30gは配線による遅延時間を差し引いた遅延時間となるよう遅延素子を置き替える遅延素子の遅延時間再設定工程である。
【0020】
上記の処理を更に詳しく説明する。
まず、図1(a)の判定基準信号3は温度または電圧の変動を検出するために基準となる信号の入力であり、クロック(CLK)を入力とした例で説明する。
【0021】
図1(a)の遅延素子4〜6は通常動作条件において図2(a)のタイムチャートとなるようにその遅延量を予め設定しておく。
例えば、CLKを80nsとすると遅延素子4の遅延時間に30ns、遅延素子5の遅延時間に60ns、遅延素子6の遅延時間に90nsをそれぞれ設定する。
【0022】
出力ドライバ選択用のフリップフロップ7〜9は遅延素子4〜6の出力信号をクロックの立ち上がりエッジで取り込んで出力ドライバ10〜11の状態を制御する信号を発生する。図2(a)〜図2(c)ではフリップフロップ7〜9のデータ入力端子をそれぞれA〜Cとしている。
【0023】
出力ドライバ10〜12の駆動能力は、温度または電圧の変動による遅延時間の変動がワースト条件で例えば2倍、ベスト条件で例えば1/2になるとすると、出力ドライバ11が1倍、出力ドライバ10が1.5倍、出力ドライバ12が0.5倍となるように設定しておく。
【0024】
この場合、図2(a)の通常条件でのタイムチャートのようにフリップフロップ8の出力がHとなり、出力ドライバ11がオン状態となり、駆動能力1倍で入力信号を伝搬する。
【0025】
次にワースト条件の時には、遅延素子4〜6による遅延時間は遅延素子4が60ns、遅延素子5が120ns、遅延素子6が180nsとなり、図2(b)のようにフリップフロップ7および9の出力がHとなり、出力ドライバ10,12がオン状態となり、駆動能力1.5+0.5=2倍で入力信号を伝搬する。
【0026】
次にベスト条件の時には、遅延素子4〜6による遅延時間が15ns、30ns、45nsとなり、図2(c)のようにフリップフロップ9の出力がHとなり、出力ドライバ12がオン状態となり、駆動能力0.5倍で入力信号を伝搬する。
【0027】
回路構成上は以上の設定で動作するが、益々微細化および高速化が進展するハーフミクロン以細のVLSIでは、配線による遅延時間が回路内部の遅延時間に比べて大きく、益々支配的なものになって来る。
【0028】
そこで、図4のルーチン30により配置配線による配線遅延を均等に制御しなければ動作しない。
ルーチン30を詳細に説明する。
【0029】
図3(b)は図1(a)に記載の各素子のマスクレイアウト後の配置配線例であり、図4の配置配線工程30aを終えた状態である。この状態で、フリップフロップ7〜8のデータ入力端子A,B,Cへ至る経路に存在する配線遅延を配線遅延の計算工程30bで算出し、一番大きな遅延時間に合わせるよう配線遅延の調整量計算工程30cでそれぞれ算出する。
【0030】
配線遅延一致判定工程30dでデータ入力端子A,B,Cへ至る経路の配線遅延が等しくなっているかを判定し、等しくなければマスクレイアウト上の空き領域探索工程30eで配線追加を行える領域を設定する。
【0031】
具体的には、例えば配線に使用するそれぞれのレイヤのデザインルールから幅とセパレーションを取り出し、次式を満たして残っている領域は配線が1本以上通過できるため次式に従って配線レイヤをオーバーサイジングする。
【0032】
オーバーサイジング量 = 幅/2 + セパレーション − 0.001
次に、空き領域での配線遅延生成工程30fで図1(a)に示し配線遅延の調整が必要な既存配線の一部を切断し前記空き領域に配線27a,28aを追加する。
【0033】
もし、配線遅延の調整が不十分な場合には配線遅延の計算工程30bで計算し工程30c〜30fを配線遅延が一致するまで繰り返し行うことでより確実に本発明回路の系統毎の遅延を調整させる。
【0034】
この後、遅延素子の遅延時間再設定工程30gで配線遅延20〜22の配線よる遅延時間分を遅延素子4〜6の遅延時間から差し引いた値を持つ遅延素子にそれぞれ置き替える。予め遅延素子のセル枠および端子位置を統一しておくことで他のパスに全く影響を及ぼさず設計値通りの制御ができる。
【0035】
また、ツリー状の構成を持つネット(例えばクロック)の最終段のドライバを本発明の回路に置き換え、フリップフロップから後段の出力ドライバに至る配線遅延24〜26を系統間で一定時間の間隔を置き制御信号が伝搬するように図4で処理して配線遅延24〜26の配線遅延を設定することにより、タイミングエラーの削減と同時にピーク時の消費電力を抑制しスイッチングノイズを低減できる。
【0036】
次に、系統毎にグルーピングしマスクレイアウト上の同じセル列に集中的に配置し、前記配置配線による遅延時間の調整を同一セル列内での入れ替えることにより行い配線面積を抑制する点について説明する。
【0037】
図5と図6は(実施の形態1)の図4に示す工程30b〜30gの具体例の説明図を示す。
図5(a)は比較例の配線遅延調整前のレイアウト例で、セル列を跨ってセルが配置されている。図5(a)において31は遅延を調整する対象となる配線である。32は配線を調整するためセルを移動する際に障害となる配線の範囲を示している。
【0038】
図5(b)は別の比較例の配線遅延調整後のレイアウト例で、33は配線がもっとも混雑する部分を示している。
図6(a)は配線遅延調整前のレイアウト例で、回路の系統毎に同一のセル列17に配置されている。34cは配線を調整するためセルを移動する際に障害となる配線の範囲である。
【0039】
図6(b)は配線遅延調整後のレイアウト例で、35は配線がもっとも混雑する部分を示している。
まず、図5(a)(b)に示す比較例では、配置配線工程の際に回路全体をグルーピングしているため同じ系統の回路(例えば図1(a)の4,7,10)がセル列を跨って配置されてしまい、配線遅延を調整する際に既存の配線が邪魔になり迂回するため配線遅延の調整前より配線が2本分増える。このため、セル列間の間隔を広げることができない場合には配線遅延の調整が不可能となる。
【0040】
これに対して、図6(a)(b)に示す実施の形態では、図4の配置配線工程30aの配置の際に回路全体をグルーピングして配置するのではなくて、回路の系統毎(例えば図1(a)の4と7と10とを同じグループ)にグルーピングし同一のセル列17に配置する。
【0041】
これにより、同じセル列での入れ替えでは横方向の配線が既に存在するため移動による配線の増加が最小に抑えられ配線遅延の調整前より図6(b)の35に示す通り部分的に1本分ずつ増えるに留まる。また、既存配線の上を別の配線レイヤーにより配線することにより増加を防げる。
【0042】
もし、配線遅延の調整が不十分な場合には配線遅延の計算工程30bで計算し30c〜30fを配線遅延が一致するまで繰り返し行うことでより確実に回路の系統毎の遅延を調整することができる。
【0043】
この後、遅延素子の遅延時間再設定工程30gで配線遅延20,21,22よる遅延時間分を遅延素子4,5,6の遅延時間から差し引いた値を持つ遅延素子にそれぞれ置き替える。予め遅延素子のセル枠および端子位置を統一しておくことで他のパスに全く影響を及ぼさず設計値通りの制御ができる。
【0044】
次に、マスクレイアウト前に配置結果を予め統計処理された統計情報に基づき予測し配線の長さが均等となるよう予め用意した配線によるユニット遅延を持つセルを配線遅延の調整量に応じて1〜複数個をネットリスト中の当該ネットに挿入して配置配線する点について説明する。
【0045】
図4において、36は本発明の回路を挿入する対象を指定するクリティカルパス指定工程、37は予め統計処理された統計情報で例えばWLM(ワイヤー・ロード・モデル=出力端子に接続されている論理素子数毎の負荷モデル)の統計情報あるいはCWLM(カスタム・ワイヤー・ロード・モデル=対象データの出力端子に接続されている論理素子数毎の負荷モデル)の統計情報などである。
38は工程37の統計情報を元に配線遅延を予測する工程、39はネットリストへの遅延挿入工程である。
【0046】
図7は同実施の形態のレイアウト後の拡大図で、遅延調整セル700,701は図1の27a,28aに相当する。700,701の中身を配線だけで構成した場合には、、セル間を接続する配線と合わせて27a,28aと同一である。しかし、700,701の中身を抵抗器とコンデンサとで代用し温度または電圧の変化に対して配線と同一に作用させられる。
【0047】
クリティカルパス指定工程36でピン名あるいはネット名で指定された回路を挿入する対象に対して工程37の統計情報を元に配線遅延の予測工程38において対象のネットに接続されている論理素子数などから遅延値を回路の系統毎に計算し、ネットリストへの遅延挿入工程39において回路の系統毎(例えば図1(a)の4と20)に遅延値が均等になるようにネットリスト中の当該箇所に予め用意したユニット単位(例えば 0.01ns,0.1ns,1ns単位)の遅延値を持つ遅延調整セルをそれぞれ1〜複数個を挿入することによりレイアウトと同時に遅延値が均等となるレイアウトを得られる。
【0048】
もし、配線遅延の調整が不十分な場合には配線遅延の計算工程30bで計算し30c〜30fを配線遅延が一致するまで繰り返し行うことでより確実に回路の系統毎の遅延を調整する。
【0049】
この後、遅延素子の遅延時間再設定工程30gで配線遅延20〜22よる遅延時間分を遅延素子4〜6の遅延時間から差し引いた値を持つ遅延素子にそれぞれ置き替える。予め遅延素子のセル枠および端子位置を統一しておくことで他のパスに全く影響を及ぼさず設計値通りの制御ができる。
【0050】
次に、マスクレイアウト前にネットリスト中から予め統計処理された統計情報とセルライブラリによりタイミングが厳しいネットを抽出し、ネットリスト中に図1の回路を自動挿入することによりタイミングエラーを抑制する点について説明する。
【0051】
図4において40はネットリスト中の全パスのタイミングをチェックするタイミングチェック工程、41は本発明の回路を挿入する対象をタイミングチェックの結果から自動選択するクリティカルパス選択工程、42はタイミングチェックに使用する論理セルのライブラリであり、各セルのドライブ能力や入力負荷情報等を予め登録してある。
【0052】
タイミングチェック工程40で工程37の統計情報とセルライブラリ42を元に静的なタイミングチェックによりネットリスト中の全パスのタイミングを計算し、クリティカルパス選択工程41で予め指定されたネットおよび一定以上の遅延を持つネットあるいはセットアップ時間またはホールド時間に対して一定時間以下のマージンを持つネット等の条件で対象を自動的に選択し、ネットリストへの遅延挿入工程39で回路の系統毎(例えば図1(a)の4と20)に遅延値が均等になるようにネットリスト中の当該箇所に予め用意した配線によるユニット単位(例えば 0.01ns,0.1ns,1ns毎)の遅延値を持つ遅延調整セルを1〜複数個挿入することによりタイミングが厳しい全ネットに対してレイアウトと同時に回路の系統間で遅延値が均等となるレイアウトが得られる。
【0053】
もし、配線遅延の調整が不十分な場合には配線遅延の計算工程30bで計算し30c〜30fを配線遅延が一致するまで繰り返し行うことでより確実に本発明回路の系統毎の遅延を調整させる。
【0054】
この後、遅延素子の遅延時間再設定工程30gで配線遅延20〜22よる遅延時間分を遅延素子4〜6の遅延時間から差し引いた値を持つ遅延素子にそれぞれ置き替える。予め遅延素子のセル枠および端子位置を統一しておくことで他のパスに全く影響を及ぼさず設計値通りの制御ができる。
【0055】
次に、階層レイアウトのフロアプランを実施する形態において、判定基準信号を発生する素子から前記検出回路の入力までの入力遅延を予めフロアプラン情報から遅延時間を予測し事前に前記検出回路の遅延部分から差し引くことで判定基準信号の入力遅延を打ち消し判定範囲を一定とする点について説明する。
【0056】
図4において、43はチップのフロアプランを決める工程、44はチップのフロアプラン情報、45はフロアプラン情報44を元に配線遅延を予測する工程である。
【0057】
図8(a)はブロックのレイアウト例で、46は図1(a)の回路47が形成されたブロックである。図8(b)は階層レイアウト時のチップレイアウト例で、48は他のブロックである。
【0058】
図8(c)は図8(a)のブロックレイアウト時のタイムチャート(実線で示す)と図8(b)のチップレイアウト時のタイムチャート(破線で示す)を示している。
【0059】
図8(b)のように配置配線の結果、外部端子あるいは内部回路より出力される判定基準信号から検出回路の入力までの遅延(以下、入力遅延と記す)がブロックのレイアウト時の見積りより大きい場合、前記検出回路内の遅延時間に配置配線で予測される最大の遅延時間を動作切換のマージンとして持たす必要がある。
【0060】
例えばハーフミクロン以細のVLSIでは大規模化に対応するため階層レイアウトが避けられなくなって来ているが、フロアプラン上、当初見積りより大きく異なる位置にブロックを配置せざるを得ない等の場合、予めフロアプラン時に図4のフロアプラン情報44の配置情報を出力し入力遅延の予測工程45において遅延時間を予測し事前に検出回路内および出力回路の制御信号に至る配置配線による遅延時間を各系統毎(例えば図1(a)の4と20)に入力遅延を含めて計算し、図4の配線遅延の予測工程38または配線遅延の計算工程30bで、その調整量から入力遅延値分を予め差し引く、あるいは検出回路内の遅延素子による遅延量から入力遅延値分を差し引いた遅延値を持つ遅延セルに置き替えることで動作切換のマージンが最小となり判定基準信号の入力遅延を打ち消し判定の範囲を一定にできる。
【0061】
もし、配線遅延の調整が不十分な場合には配線遅延の計算工程30bで計算し30c〜30fを配線遅延が一致するまで繰り返し行うことでより確実に回路の系統毎の遅延を調整させる。
【0062】
この後、遅延素子の遅延時間再設定工程30gで配線遅延20〜22よる遅延時間分を遅延素子4〜6の遅延時間から差し引いた値を持つ遅延素子にそれぞれ置き替える。予め遅延素子のセル枠および端子位置を統一しておくことで他のパスに全く影響を及ぼさず設計値通りの制御ができる。
【0063】
なお、上記の実施の形態では、判定基準信号をクロックとしたが、リングオシレータのような回路中の信号に依存しない信号でも良い。
なお、上記の実施の形態では、判定基準信号をクロックとしたが、独立の判定信号として外部から与える構成ても良い。このように構成することで例えばLSIの動作開始時(またはLSI中の通常スリープ状態で特殊な処理を行う時だけ動作する特定の回路群の起動時)あるいはシステムで予め設定した一定時間毎(例えば1時間毎、1秒毎など)に判定信号を入力し温度または電源電圧の変動に対応して内部動作を切り換えることができ、判定回路内の消費電力を抑制できる。
【0064】
なお、上記の実施の形態では、温度または電源電圧の変動に対応して動作を切り換えるポイントおよび出力ドライバの数を3としたが判定回路内の遅延部分を系統間の遅延時間の間隔を狭め多数の段数とし、スケーラブルに動作を切り換える構成としても良い。このように構成することで温度または電源電圧の変動に対してよりタイミングエラーに強く安定した動作ができる。
【0065】
【発明の効果】
以上のように、本発明はハーフミクロン以細のVLSIにおいてCADと組み合わせることにより配置配線による遅延を精度良く制御し温度または電源電圧の変動を検出することにより、動作条件に応じてダイナミックかつスケーラブルに駆動能力を変化させることによりタイミングエラーを削減するとともに、ツリー構造を持つ信号(例えばクロック)の最終段のドライバをチップ上の回路群毎に一定時間遅延させ後段に伝搬するように調整でき、また温度および電源電圧の変動による遅延がワーストケース以外の時は駆動ドライバの能力を下げ、ピーク時の消費電力を低減し電源電圧降下を抑制することでスイチングノイズを削減することができ開発のリードタイムの短縮とノイズの低減を図れる。
【図面の簡単な説明】
【図1】本発明の実施の形態の回路構成図とチップレイアウト図
【図2】同実施の形態の通常時とワースト時およびベスト時のタイムチャート図
【図3】同実施の形態のチップレイアウト説明図
【図4】同実施の形態の配線遅延の調整手段を示すフローチャート図
【図5】レイアウト後の比較例の拡大図
【図6】同実施の形態のレイアウト後の拡大図
【図7】同実施の形態のレイアウト後の拡大図
【図8】同実施例のブロックとチップレイアウトの説明図
【図9】従来の半導体集積回路の遅延時間の特性図
【図10】従来の半導体集積回路の回路図とレイアウト図
【符号の説明】
1 検出回路
2 出力回路
3 判定基準信号
4〜6 遅延素子
7〜9 出力ドライバ選択用フリップフロップ
10〜12 出力ドライバ
13 出力信号
17 レイアウト上のセル列
18 判定基準信号用ドライバ
19 検出回路の遅延部分
20〜22 配線遅延
23 動作切換の制御信号の遅延部分
24〜26 配線遅延
27a,28a 配線遅延の調整のため追加された配線
30a 配置配線工程
30b 配線遅延の計算工程
30c 配線遅延の調整量計算工程
30d 配線遅延一致判定工程
30e マスクレイアウト上の空き領域探索工程
30f 空き領域内での配線遅延生成工程
30g 遅延素子の遅延時間再設定工程
31 比較例における配線遅延の調整対象
32 比較例における配線遅延を調整する際、障害となる範囲
33 比較例における配線遅延の調整後、もっとも混雑する範囲
34a,34b 配線遅延の調整対象
34c 配線遅延を調整する際に障害となる範囲
35 配線遅延の調整後にもっとも混雑する範囲
36 クリティカルパス指定工程
37 統計情報データベース
38 配線遅延の予測工程
39 ネットリストへの遅延挿入工程
40 タイミングチェック工程
41 クリティカルパス選択工程
42 セルライブラリ
43 フロアプラン工程
44 フロアプラン情報
45 入力遅延の予測工程
46 ブロックレイアウト
Claims (2)
- 遅延時間が互いに異なる遅延素子を有し温度または電圧の変化に対応して切換信号を出力する複数系統の検出回路と、
それぞれ異なる駆動能力のバッファーを有し前記検出回路からの切換信号に基づいて使用するドライバが切り換えられる複数系統の出力回路と
を備え、前記検出回路と前記出力回路で構成される各系統における配線遅延量の差が小さくなるように、最も配線遅延量が大きな系統の配線遅延量に近づくように残りの系統の配線レイアウトを設定するに際し、
前記検出回路と出力回路とを系統毎にグルーピングしマスクレイアウト上の同じセル列に集中的に配置し、前記配置配線による遅延時間の調整を同一セル列内で入れ替えることにより行い配線面積を抑制する
半導体集積回路設計方法。 - 遅延時間が互いに異なる遅延素子を有し温度または電圧の変化に対応して切換信号を出力する複数系統の検出回路と、
それぞれ異なる駆動能力のバッファーを有し前記検出回路からの切換信号に基づいて使用するドライバが切り換えられる複数系統の出力回路と
を備え、前記検出回路と前記出力回路で構成される各系統における配線遅延量の差が小さくなるように、最も配線遅延量が大きな系統の配線遅延量に近づくように残りの系統の配線レイアウトを設定するに際し、
階層レイアウトのフロアプランの実施において、判定基準信号を発生する素子から前記検出回路の入力までの入力遅延を予めフロアプラン情報から遅延時間を予測し事前に前記検出回路の各系統の配線遅延の調整量から差し引くことで判定基準信号の入力遅延を打ち消し判定範囲を一定とする
半導体集積回路設計方法。
Priority Applications (1)
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