TWI640883B - 電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法 - Google Patents

電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法 Download PDF

Info

Publication number
TWI640883B
TWI640883B TW106113056A TW106113056A TWI640883B TW I640883 B TWI640883 B TW I640883B TW 106113056 A TW106113056 A TW 106113056A TW 106113056 A TW106113056 A TW 106113056A TW I640883 B TWI640883 B TW I640883B
Authority
TW
Taiwan
Prior art keywords
blocks
block
layout
operating
power
Prior art date
Application number
TW106113056A
Other languages
English (en)
Other versions
TW201738789A (zh
Inventor
陳俊良
Original Assignee
聯發科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯發科技股份有限公司 filed Critical 聯發科技股份有限公司
Publication of TW201738789A publication Critical patent/TW201738789A/zh
Application granted granted Critical
Publication of TWI640883B publication Critical patent/TWI640883B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本發明提供了一種電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法。其中該方法包括：得到該積體電路的佈局，其中該佈局被劃分為複數個塊且每個塊對應特定的功能；根據該等塊的功率相關信息，得到複數個操作功率和複數個工作溫度，其中該等塊中的每個塊具有單獨的操作功率和單獨的工作溫度；以及根據該每個塊對應的操作功率和工作溫度，來驗證該每個塊。

Description

電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法
本發明涉及積體電路(Integrated Circuit，IC)設計，特別係涉及一種電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法。
近年來，IC，如SLSI(Super Larger Scale Integrated Circuit，超大規模積體電路)，的開發過程普遍採用CAD(Computer Assisted Design，電腦輔助設計)。根據這種基於CAD的開發過程，使用所謂的HDL(Hardware Description Language，硬體描述語言)來定義抽像的電路數據，該抽像的電路數據對應待開發的IC的功能，並且該定義的電路用來形成要安裝在晶片上的具體電路結構。
在製造(或實現)IC晶片之前，首先考慮IC晶片的配置(placement)、平面規劃(floor plan)以及佈局面積(layout area)，從而確定每個IC晶片的晶粒尺寸。一般地，晶粒尺寸將影響IC晶片的製造成本。因此本領域期望最小化IC晶片的佈局面積。
因此，本發明之主要目的即在於提供一種電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法，可以進一步縮小佈局的尺寸並降低設計人力和成本。
根據本發明至少一個實施例的一種積體電路的電壓降和電遷移的分析方法，包括：得到該積體電路的佈局，其中該佈局被劃分為複數個塊且每個塊對應特定的功能；根據該等塊的功率相關信息，得到複數個操作功率和複數個工作溫度，其中該等塊中的每個塊具有單獨的操作功率和單獨的工作溫度；以及根據該每個塊對應的操作功率和工作溫度，來驗證該每個塊。
根據本發明至少一個實施例的一種非易失性的電腦可讀存儲介質，用於存儲可由電腦執行的並且能夠導致該電腦執行本發明中所涉及的分析方法的指令。
本發明實施例，由於根據每個塊對應的操作功率和工作溫度，來驗證每個塊，因此可以進一步縮小佈局的尺寸並降低設計人力和成本。
S110~S150，S210~S280‧‧‧步驟
300‧‧‧佈局
310、320、330、340、350‧‧‧塊
400‧‧‧電腦系統
410‧‧‧電腦
420‧‧‧顯示器
430‧‧‧用戶輸入埠
440‧‧‧處理器
450‧‧‧記憶體
460‧‧‧存儲器
通過閱讀接下來的詳細描述及參考所附的圖示所做的示例可以更全面地理解本發明，其中：第1圖為IC的階層式設計過程的流程示意圖；第2圖為根據本發明一些實施例的積體電路的電壓降和電遷移的分析方法的流程示意圖；第3圖為IC的佈局的示意圖； 第4圖為根據本發明實施例的電腦系統的示意圖。
以下描述為實現本發明的較佳方式。該描述僅作為說明本發明的一般原理的目的，而不應視為限制。本發明的範圍可參考所附的申請專利範圍來確定。
本發明涉及積體電路的電壓降(IR drop)和電遷移(Electro Migration，EM)的分析方法，例如IC中每個塊的IR降和EM的分析方法。
第1圖示出了IC的階層式(hierarchical)設計過程的流程圖。首先，在步驟S110中，得到RTL(Register-Transfer Level，寄存器傳輸級)代碼，該RTL代碼用來描述IC執行的功能。接著，在步驟S120中，合成(synthesized)該RTL代碼來產生IC的閘。一般地，IC包括：複數個塊，並且每個塊提供IC的重要功能，諸如專用處理器(如應用處理器，視訊處理器，聲頻處理器，或者控制器)，記憶體(如SRAM(Static Random Access Memory，靜態隨機存取記憶體)模塊)，等等。另外，每個塊具有對應的RTL代碼，於是合成每個塊的RTL代碼以產生每個塊的閘。接著，在步驟S130中，執行配置和繞線(placement and routing)步驟以在IC的晶片區域內產生全部塊的佈局(layout)。例如，假設IC包括N個塊，根據該N個塊的RTL代碼，分別產生該N個塊的N個配置。如此，根據該N個塊的N個配置以及不屬於該N個塊的閘，執行晶片配置和繞線步驟並且得到佈局。在一些實施例中，該佈局為整個晶片佈局。在一些實施例中，該佈局為整個芯片佈局的一 部分，該部分係關於IC的一些數位電路。接著，執行分析步驟，並驗證該佈局，以檢查該佈局是否違反各種約束或規則中的任何一個(步驟S140)。如果在佈局中不存在違規，則根據該佈局來製造(或實現)該IC(步驟S150)。如果，在該佈局中存在違規，則必須修改該IC的佈局以處理該違規直至沒有違規存在。
在分析步驟中，根據佈局，得到諸如寄生電阻和電容值等結構資料。此外，執行佈局後(post-layout)模擬以確保正確的功能。佈局後模擬用來通過嚴格地測試電路和電力總線線路的真實負載來預測IC的真實性能。根據在佈局後模擬中得到的結果，可以發現一些問題，諸如過多的電力總線電壓降(如IR降)和電遷移(EM)，該IR降和電遷移通常在RTL模擬期間不可發現。
通常，EM指的是從IC的金屬線排出離子。當流過電線的電子隨機地碰撞到電線中的原子時，原子沿著電子的路徑被攜帶，從而導致電線劣化(wire deterioration)。此外，EM導致電線逐漸變薄，以及EM可能導致電線上的電壓降，並最終導致電線斷線。特別地，EM是由於電流密度(電流除以金屬寬度)超過閾值引起的。例如，EM通常在具有相對大電流流動的細線(高電流密度)中最顯著。EM阻礙了金屬導電的能力，從而降低壽命。相應地，如果金屬線的電流密度超過特定閾值，那麼在IC佈局的金屬線中則存在EM違規。如果不能夠忽視該EM違規，那麼執行校正來處理該EM違規。
IR(或電壓)降一般指的是在電源節點(power node)處的電源電壓(如Vdd)的電壓差，並且一般是由電壓源(提供該電源電壓)和電源節點之間存在的電阻(由於寄生電阻或由於金屬線中的其他器件)引起的。因此，連接至除了電源節點之外的其他節點的器件可以接收小於電源電壓的端子電壓(terminal voltage)。如果該端子電壓小於允許的閾值電壓，那麼器件將不會工作在正常模式。例如，電路可能變得不可工作或者工作在更低的頻率(相比於最優頻率)。相應地，如果電壓降超過了特定閾值電壓，那麼在IC佈局的金屬線中存在IR降違規。類似地，如果IR降違規不可以被忽視，那麼執行校正來處理該IR降違規。另外，通過執行模擬可以確定該佈局的每個節點處的IR降以及每條路徑上流過的電流。確定的值可以用來確保設計符合各種EM和IR降要求。
在分析步驟中，在沒有不可以被忽略的EM或IR降違規之後，在佈局上執行DRC(Design Rule Check，設計規則檢驗)以確定是否違反與給定製程相關聯的設計規則。在DRC成功之後，執行LVS(Layout-Versus-Schematic，佈局與原理圖比較)，以便於確定佈局是否對應IC設計的原始原理圖、電路圖或RTL代碼。如上所述，在完全地驗證佈局之後，根據該佈局製造複數個IC。
第2圖為根據本發明一些實施例的IC的IR降和EM的分析方法的流程示意圖。其中第2圖的方法可以由能夠運行EDA(Electronic Design Automation，電子設計自動化)工具的電腦來執行。首先，在步驟S210中，電腦的處理器獲得IC佈局，並且在GUI(Graphical User Interface，圖形化使 用者界面)中顯示該佈局。接著，在步驟S220中，處理器根據IC的電路功能信息，將該佈局劃分為複數個塊，並且每個塊對應IC的重要功能，諸如專用處理器(如應用處理器，視訊處理器，聲頻處理器，或者控制器)，記憶體(如SRAM模塊)，等等。接著，在步驟S230中，處理器根據該等塊的功率相關(power-related)信息，獲得關於該等塊的複數個操作功率(電壓和電流)以及該等塊的複數個工作溫度的信息；其中，每個塊具有單獨的操作功率(電壓和電流)和單獨的工作溫度。在一些實施例中，單獨的操作功率和單獨的工作溫度為塊的最大操作功率和最大工作溫度。在一些實施例中，根據塊的功率消耗，來確定該單獨的操作功率和單獨的工作溫度。接著，處理器使用與驗證塊相對應的單獨的操作功率和單獨的工作溫度，來對每個塊進行驗證(步驟S240)，以便檢驗在驗證塊中是否存在IR降違規或EM違規。在一些實施例中，該等塊被同時驗證。在一些實施例中，該等塊以特定的順序被驗證。如果在驗證塊中存在IR降違規或者EM違規，並且該違規不可被忽略，那麼處理器修改該塊以修復該違規(步驟S270)，並且接著IC的佈局被改變。在一些實施例中，處理器修改佈局中的塊，以增加與塊中的違規相對應的電線的寬度。在一些實施例中，處理器可以增加佈局的面積或者改變佈局的形狀，以便於修復該違規。在塊被修改完並且佈局的面積或形狀沒有改變之後(步驟S280)，再次驗證該修改後的塊(步驟S240)。如果佈局的面積或形狀改變了，則方法從步驟S210再次執行。相反地，如果在驗證塊中沒有IR降違規或 EM違規或者該違規可忽略，那麼驗收(sign off)佈局(步驟S260)以執行接下來的步驟，諸如DRC或LVS。
第3圖為IC的佈局300的示意圖。在得到IC的電路功能信息之後，將佈局300劃分為複數個塊310~350(步驟S220)。在得到IC300的塊310~350的功率相關信息之後，得到塊310~350中每一個的操作功率(電壓和電流)以及工作溫度。例如，塊310具有第一操作功率P1和第一工作溫度T1，塊320具有第二操作功率P2和第二工作溫度T2，塊330具有第三操作功率P3和第一工作溫度T3，塊340具有第四操作功率P4和第四工作溫度T4，以及塊350具有第五操作功率P5和第五工作溫度T5。在一些實施例中，塊310~350的操作功率P1~P5和工作溫度T1~T5為各個塊的最大操作功率和最大工作溫度。一般地，可以根據塊中的閘的數量和閘的工作頻率，確定最大操作功率和最大工作溫度。由於各個塊中的閘的數量和閘的工作頻率可以不相同，因此塊310~350的操作功率和工作溫度也可以不同。通過使用對應的功率和對應的溫度來驗證每個塊，可以優化塊的每條電線，使得每條電源線的寬度具有最小值，因此可以在佈局面積方面最小化佈局中的每個塊。
對於傳統的分析步驟，由於其使用全部塊的最大操作功率和全部塊的最大工作溫度來驗證佈局中的所有塊，因此每個塊的電源線的寬度將由全部塊的最大操作功率和全部塊的最大工作溫度來限定。相比於傳統的分析步驟，本發明的方法使用塊對應的操作功率和工作溫度來驗證每個塊以最小 化佈局的尺寸並降低設計人力和成本。例如，可以優化每個塊中的每條線的寬度，特別是塊中的電源線。
第4圖示出了根據本發明實施例的電腦系統的結構示意圖。該電腦系統400包括：一電腦410，一顯示器420和一用戶輸入埠430。其中該電腦410包括：一處理器440，一記憶體450，以及一存儲器460。該電腦410耦接至該顯示器420和該用戶輸入埠430，其中該電腦410能夠運行EDA工具。而且，該電腦410能夠接收來自用戶輸入埠430的輸入指令或信息(如電路功能信息和功率相關信息)，以及在顯示器420上顯示IC的佈局和佈局中的塊。在一個實施例中，該顯示器為用於電腦410的GUI。另外，該顯示器420和該用戶輸入埠430可以在電腦410中實現。該用戶輸入埠430可以為鍵盤、鼠標，等等。在電腦410中，存儲器460可以存儲OS(operating systems，操作系統)、應用程式、信息(如電路功能信息和功率相關信息)以及數據(包含應用程式所需的輸入和/或應用程式產生的輸出)。電腦410的處理器440可以以本公開暗示或明確描述的方式來執行一個或更多的操作(自動化地或者使用用戶輸入)。例如，在操作期間，處理器440可以將存儲器460中的應用程式裝載進記憶體450中，接著通過用戶使用該應用程式來創建、瀏覽和/或編輯IC設計的配置、平面規劃和物理佈局。
本公開中描述的資料結構和代碼可以部分地或完全地存儲在電腦可讀存儲介質和/或硬體模組和/或硬體裝置上。電腦可讀存儲介質可以是但不限於易失性記憶體，非易失 性記憶體，磁和光存放裝置，例如磁碟機，磁帶，CD(光碟)，DVD(數位通用盤或數位視訊光碟)或現在已知或稍後開發的其他能夠存儲代碼和/或資料的介質。在本公開中描述的硬體模組或裝置的示例包括但不限於專用積體電路(Application-Specific Integrated Circuits，ASIC)，現場可程式設計閘陣列(Field-Programmable Gate Arrays，FPGA)，專用或共用處理器和/或其他已知或以後開發的硬體模組或裝置。
在本公開中描述的方法和過程可以被部分地或完全地體現為存儲在電腦可讀存儲介質或設備中的代碼和/或資料，使得當電腦系統讀取並執行該代碼和/或資料時，電腦系統執行相關的方法和過程。該方法和過程也可以部分或完全地體現在硬體模組或設備中，使得當硬體模組或設備被啟動時，它們執行相關聯的方法和過程。注意，方法和過程可以使用代碼，資料和硬體模組或裝置的組合來實現。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護範圍之內。

Claims (10)

  1. 一種積體電路的電壓降和電遷移的分析方法，包括：得到該積體電路的佈局，其中該佈局被劃分為複數個塊且每個塊對應特定的功能；根據該等塊的功率相關信息，得到複數個操作功率和複數個工作溫度，其中該等塊中的每個塊具有單獨的操作功率和單獨的工作溫度；以及根據該每個塊對應的操作功率和工作溫度，來驗證該每個塊。
  2. 如申請專利範圍第1項所述的分析方法，其中，進一步包括：當驗證完該每個塊之後，檢查在該等塊中是否存在電壓降違規或者電遷移違規。
  3. 如申請專利範圍第1項所述的分析方法，其中，進一步包括：當在該等塊中存在該電壓降違規或該電遷移違規時，調整該佈局。
  4. 如申請專利範圍第3項所述的分析方法，其中，調整該佈局的步驟包括：對於該等塊中的第一塊，增加該第一塊中的至少一條電線的寬度，其中該第一塊為存在該電壓降違規或該電遷移違規的塊。
  5. 如申請專利範圍第4項所述的分析方法，其中，進一步包括：根據該第一塊對應的操作功率和工作溫度，再次驗證該第一塊。
  6. 如申請專利範圍第2項所述的分析方法，其中，進一步包括：當在該等塊中的每一個中均不存在該電壓降違規或者該電遷移違規時，根據該佈局製造該積體電路。
  7. 如申請專利範圍第1項所述的分析方法，其中，根據該等塊的功率相關信息，得到複數個操作功率和複數個工作溫度的步驟包括：根據該等塊中的每個塊的功率消耗，來確定該每個塊對應的操作功率和對應的工作溫度。
  8. 如申請專利範圍第6項所述的分析方法，其中，在該等塊中，不同塊的對應的操作功率和工作溫度不同。
  9. 如申請專利範圍第1項所述的分析方法，其中，該等塊中，不同塊的功能不同。
  10. 一種非易失性的電腦可讀存儲介質，用於存儲可由電腦執行的並且能夠導致該電腦執行申請專利範圍第1~9項中任一項所述的分析方法的指令。
TW106113056A 2016-04-25 2017-04-19 電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法 TWI640883B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662326896P 2016-04-25 2016-04-25
US62/326,896 2016-04-25
US15/438,844 US20170308639A1 (en) 2016-04-25 2017-02-22 Method for analyzing ir drop and electromigration of ic
US15/438,844 2017-02-22

Publications (2)

Publication Number Publication Date
TW201738789A TW201738789A (zh) 2017-11-01
TWI640883B true TWI640883B (zh) 2018-11-11

Family

ID=58227985

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106113056A TWI640883B (zh) 2016-04-25 2017-04-19 電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法

Country Status (4)

Country Link
US (1) US20170308639A1 (zh)
EP (1) EP3239865A1 (zh)
CN (1) CN107403024A (zh)
TW (1) TWI640883B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10810346B2 (en) * 2018-09-28 2020-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Static voltage drop (SIR) violation prediction systems and methods
CN112749526B (zh) * 2019-10-30 2024-05-07 瑞昱半导体股份有限公司 电源轨设计方法、装置及其非瞬时计算机可读介质
CN112115676B (zh) * 2020-09-29 2021-10-26 飞腾信息技术有限公司 静态电压降修复方法、装置、设备及存储介质
CN112289697A (zh) * 2020-10-20 2021-01-29 上海兆芯集成电路有限公司 验证方法
TWI769829B (zh) 2021-05-21 2022-07-01 崛智科技有限公司 積體電路輔助設計裝置與方法以及電性效能梯度模型建構方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060026540A1 (en) * 2004-07-29 2006-02-02 Texas Instruments Incorporated Electro-migration (EM) and Voltage (IR) Drop Analysis of Integrated Circuit (IC) Designs
US20090024969A1 (en) * 2004-01-28 2009-01-22 Rajit Chandra Semiconductor chip design having thermal awareness across multiple sub-system domains
TW201512684A (zh) * 2013-07-10 2015-04-01 Apple Inc 用於積體電路中之功率突波偵測之方法及設備
CN104601019A (zh) * 2014-12-19 2015-05-06 广东美的制冷设备有限公司 智能功率模块、功率器件及其温度检测电路和方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349542A (en) * 1992-04-02 1994-09-20 Vlsi Technology, Inc. Method for sizing widths of power busses in integrated circuits
TWI266215B (en) * 2002-08-12 2006-11-11 Silicon Integrated Sys Corp Method for analyzing power noise and method for reducing the same
JP4287294B2 (ja) * 2004-01-21 2009-07-01 株式会社東芝 自動設計方法、自動設計装置、及び半導体集積回路
US20090224356A1 (en) * 2004-01-28 2009-09-10 Rajit Chandra Method and apparatus for thermally aware design improvement
KR100593803B1 (ko) * 2004-12-06 2006-06-28 주식회사 엔타시스 반도체 집적회로의 블록배치 및 전력배선 설계방법
JP2006164132A (ja) * 2004-12-10 2006-06-22 Matsushita Electric Ind Co Ltd 半導体集積回路のネットリスト作成方法およびレイアウト設計方法
US7266797B2 (en) * 2005-05-19 2007-09-04 International Business Machines Corporation Automated and electrically robust method for placing power gating switches in voltage islands
US20090031264A1 (en) * 2007-07-24 2009-01-29 Dan Rittman System and method for finding electromigration, self heat and voltage drop violations of an integrated circuit when its design and electrical characterization are incomplete
US8667455B1 (en) * 2010-06-11 2014-03-04 Worldwide Pro Ltd. Hierarchical visualization-based analysis of integrated circuits
US8762914B2 (en) * 2010-07-24 2014-06-24 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for constraint verification for implementing electronic circuit designs with electrical awareness
US9208277B1 (en) * 2011-08-19 2015-12-08 Cadence Design Systems, Inc. Automated adjustment of wire connections in computer-assisted design of circuits
US8769475B2 (en) * 2011-10-31 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method, system and software for accessing design rules and library of design features while designing semiconductor device layout
US8826203B2 (en) * 2012-06-18 2014-09-02 International Business Machines Corporation Automating current-aware integrated circuit and package design and optimization
US9213797B2 (en) * 2013-11-15 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method, system and computer program product for designing semiconductor device
US9665680B2 (en) * 2014-05-30 2017-05-30 Regents Of The University Of Minnesota Cell-level signal electromigration
US20150356229A1 (en) * 2014-06-09 2015-12-10 Qualcomm Incorporated Physical cell electromigration data generation
US9767240B2 (en) * 2015-11-19 2017-09-19 Globalfoundries Inc. Temperature-aware integrated circuit design methods and systems
US9791880B2 (en) * 2016-03-16 2017-10-17 Analog Devices Global Reducing voltage regulator transistor operating temperatures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090024969A1 (en) * 2004-01-28 2009-01-22 Rajit Chandra Semiconductor chip design having thermal awareness across multiple sub-system domains
US20060026540A1 (en) * 2004-07-29 2006-02-02 Texas Instruments Incorporated Electro-migration (EM) and Voltage (IR) Drop Analysis of Integrated Circuit (IC) Designs
TW201512684A (zh) * 2013-07-10 2015-04-01 Apple Inc 用於積體電路中之功率突波偵測之方法及設備
CN104601019A (zh) * 2014-12-19 2015-05-06 广东美的制冷设备有限公司 智能功率模块、功率器件及其温度检测电路和方法

Also Published As

Publication number Publication date
TW201738789A (zh) 2017-11-01
CN107403024A (zh) 2017-11-28
US20170308639A1 (en) 2017-10-26
EP3239865A1 (en) 2017-11-01

Similar Documents

Publication Publication Date Title
TWI640883B (zh) 電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法
US9785141B2 (en) Method, system, and computer program product for schematic driven, unified thermal and electromagnetic interference compliance analyses for electronic circuit designs
US8839167B1 (en) Reducing runtime and memory requirements of static timing analysis
CN108228955B (zh) 半导体装置的布局系统及布局方法
US9177096B2 (en) Timing closure using transistor sizing in standard cells
TWI647582B (zh) 增強去耦電容的實施方式的系統、方法及電腦產品
US10915685B1 (en) Circuit stage credit based approaches to static timing analysis of integrated circuits
US20150121328A1 (en) Path-based floorplan analysis
US9298872B2 (en) Apportioning synthesis effort for better timing closure
US8977998B1 (en) Timing analysis with end-of-life pessimism removal
US11003821B1 (en) Deterministic loop breaking in multi-mode multi-corner static timing analysis of integrated circuits
US8255859B2 (en) Method and system for verification of multi-voltage circuit design
US20220129614A1 (en) Method and system of forming semiconductor device
US10891411B2 (en) Hierarchy-driven logical and physical synthesis co-optimization
JP2010257164A (ja) 半導体集積回路装置の設計方法およびプログラム
US20170371983A1 (en) Optimizing the layout of circuits based on multiple design constraints
US10223485B2 (en) Reliability verification based on combining voltage propagation with simulation
US8776003B2 (en) System and method for employing side transition times from signoff-quality timing analysis information to reduce leakage power in an electronic circuit and an electronic design automation tool incorporating the same
US8527927B2 (en) Zone-based area recovery in electronic design automation
US10216887B1 (en) Methods, systems, and computer program products for implementing an electronic design with time varying resistors in power gating analysis
US8336013B2 (en) Determining an order for visiting circuit blocks in a circuit design for fixing design requirement violations
US20180052951A1 (en) Acceleration Of Voltage Propagation Based On Device Chain Reduction
US10885248B1 (en) Method for modeling glitches during circuit simulation
Posser et al. Electromigration Inside Logic Cells
US10049174B2 (en) Exact delay synthesis

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees