JP2006164132A - 半導体集積回路のネットリスト作成方法およびレイアウト設計方法 - Google Patents
半導体集積回路のネットリスト作成方法およびレイアウト設計方法 Download PDFInfo
- Publication number
- JP2006164132A JP2006164132A JP2004358001A JP2004358001A JP2006164132A JP 2006164132 A JP2006164132 A JP 2006164132A JP 2004358001 A JP2004358001 A JP 2004358001A JP 2004358001 A JP2004358001 A JP 2004358001A JP 2006164132 A JP2006164132 A JP 2006164132A
- Authority
- JP
- Japan
- Prior art keywords
- information
- macro cell
- physical information
- net list
- physical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】論理合成で作成されたネットリスト102に対して自動レイアウトツールでマクロセルの配置103を行い、物理情報抽出工程104でマクロセルの物理情報を抽出し、抽出された物理情報をマクロセルのインスタンス名に付与して物理情報込みネットリスト106を作成する。マクロセルのインスタンス名に配置座標、敷詰率、電圧降下値等の物理情報を付与することにより、レイアウトデータを参照することなく物理情報を把握することが可能となり、シミュレーションの解析、レイアウトデータの修正が容易になる。また、物理情報込みネットリストから配置位置制約を作成することにより高品質なレイアウト設計を可能にする。
【選択図】 図1
Description
図1は本発明の実施の形態1によるネットリスト作成方法を示すフローチャートである。図1を参照して、まず、ネットリスト102から物理情報込みネットリスト106を作成する工程を説明する。
実施の形態1によるネットリスト作成方法によれば、マクロセルの物理情報を抽出し、マクロセルのインスタンス名に物理情報を付与することにより、複数のデータを参照することなく物理情報を把握することが可能となるが、それによりインスタンス名が長くなり、データサイズが大きくなる恐れがある。本実施の形態では、物理情報を付与するマクロセルに制限を加えることによりデータサイズの増大を抑えるようにする。
本実施の形態では、マクロセルに付与する物理情報を制限することによりデータサイズの増大を抑えるようにする。図3は本発明の実施の形態3によるネットリスト作成方法を示すフローチャートである。図3においては、図1に示した実施の形態1によるネットリスト作成方法のフローチャートに対して、ステップ301の物理情報選択工程が挿入されている。
図4は本発明の実施の形態4によるレイアウト設計方法を示すフローチャートである。本実施の形態では、物理情報込みネットリストを用いて、配置を行う前に配置位置指定制約を設定する。
102、602 物理情報を含まないネットリスト
103 マクロセルの配置工程
104 物理情報の抽出工程
105 物理情報を付与するインスタンス名変換工程
106、401 物理情報を含んだネットリスト
107 配置完了後のレイアウトデータ
108 遅延計算工程
109 物理情報を含んだSDF
110 タイミング検証工程
111 物理情報を含んだタイミングレポート
112 タイミングレポートの分析結果から後戻りを判定する工程
201 付与するマクロセルの選択工程
301 付与する物理情報の選択工程
402 物理情報の抽出工程
403 配置位置指定制約
404 マクロセルの配置工程
501 ゲート記述を含む機能記述
502 ゲート記述を残す設定をして論理合成を行う工程
503 ゲート記述が残されたネットリスト
603 回路設計工程への後戻りを判定する工程
604 自動レイアウト工程
605 配線容量付きのネットリスト
606 遅延計算工程
607 遅延情報ファイル
608 回路設計または自動レイアウト工程への後戻りを判定する工程
Claims (14)
- 半導体集積回路のレイアウト設計におけるマクロセル配置後にマクロセルに係る物理情報を抽出する物理情報抽出工程と、前記物理情報をマクロセルのインスタンス名に付与するインスタンス名変換工程と、を有するネットリスト作成方法。
- 前記物理情報はマクロセル毎の配置座標情報である請求項1記載のネットリスト作成方法。
- 前記物理情報はマクロセル配置後に基準範囲毎に算出されるマクロセルの敷詰率情報である請求項1記載のネットリスト作成方法。
- 前記物理情報はマクロセル配置後の電圧降下の検証結果から得られたマクロセル毎の電圧降下値情報である請求項1記載のネットリスト作成方法。
- 前記物理情報はマクロセル配置後の温度の検証結果から得られたマクロセル毎の温度情報である請求項1記載のネットリスト作成方法。
- 前記物理情報はマクロセル毎に見積もられたスリュー値情報である請求項1記載のネットリスト作成方法。
- 前記物理情報はマクロセル毎のミラー反転・回転情報である請求項1記載のネットリスト作成方法。
- 前記物理情報は、トグル率情報を持ったスタートポイントのマクロセルからトグル率情報を伝播させるトグル率情報伝播処理によりマクロセルに伝播されたトグル率情報である請求項1記載のネットリスト作成方法。
- 前記物理情報を付与するマクロセルを予め選択するマクロセル選択工程を有し、前記インスタンス名変換工程においては前記マクロセル選択工程にて選択されたマクロセルのみに対して前記物理抽出情報を付与する請求項1記載のネットリスト作成方法。
- 前記物理情報抽出工程において抽出する物理情報を予め選択する物理情報選択工程を有する請求項1記載のネットリスト作成方法。
- 半導体集積回路のレイアウト設計方法において、マクロセルのインスタンス名に物理情報が付与されたネットリストからマクロセル毎の前記物理情報を抽出する物理情報抽出工程と、前記物理情報抽出工程にて抽出された物理情報を変換して配置位置指定制約を生成する配置位置指定制約変換工程と、前記配置位置指定制約を用いてマクロセルを自動配置する自動配置工程と、を有するレイアウト設計方法。
- 前記物理情報はマクロセル毎の配置座標情報である請求項11記載のレイアウト設計方法。
- 前記物理情報はマクロセル毎の遅延値情報である請求項11記載のレイアウト設計方法。
- 前記物理情報はマクロセル毎の電源系統情報である請求項11記載のレイアウト設計方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004358001A JP2006164132A (ja) | 2004-12-10 | 2004-12-10 | 半導体集積回路のネットリスト作成方法およびレイアウト設計方法 |
US11/297,389 US20060129964A1 (en) | 2004-12-10 | 2005-12-09 | Net list generating method and layout designing method of semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004358001A JP2006164132A (ja) | 2004-12-10 | 2004-12-10 | 半導体集積回路のネットリスト作成方法およびレイアウト設計方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006164132A true JP2006164132A (ja) | 2006-06-22 |
Family
ID=36585530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004358001A Pending JP2006164132A (ja) | 2004-12-10 | 2004-12-10 | 半導体集積回路のネットリスト作成方法およびレイアウト設計方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060129964A1 (ja) |
JP (1) | JP2006164132A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101004663B1 (ko) | 2008-12-11 | 2011-01-04 | 주식회사 하이닉스반도체 | 좌표 추출 장치 및 그 방법 |
US8701062B2 (en) | 2010-09-01 | 2014-04-15 | Fujitsu Limited | Apparatus and method for generating a netlist using non-uniquified module during logic synthesis stage |
JP2021149855A (ja) * | 2020-03-23 | 2021-09-27 | 株式会社東芝 | シミュレーション用データ、演算方法及び演算装置 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8332798B2 (en) | 2011-03-08 | 2012-12-11 | Apple Inc. | Using synthesis to place macros |
CN103366028B (zh) * | 2012-03-31 | 2016-03-16 | 中国科学院微电子研究所 | 一种现场可编程门阵列芯片布局方法 |
US8904326B2 (en) * | 2012-06-29 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device design method, system and computer program product |
JP2015166981A (ja) * | 2014-03-04 | 2015-09-24 | 株式会社ソシオネクスト | レイアウト検証方法、検証装置、及び検証プログラム |
CN105653807A (zh) * | 2016-01-06 | 2016-06-08 | 浪潮集团有限公司 | 一种基于Cadence Via自动对齐的方法 |
US20170308639A1 (en) * | 2016-04-25 | 2017-10-26 | Mediatek Inc. | Method for analyzing ir drop and electromigration of ic |
CN117272924A (zh) | 2017-04-28 | 2023-12-22 | 三星电子株式会社 | 设计集成电路的方法 |
KR102402673B1 (ko) * | 2017-04-28 | 2022-05-26 | 삼성전자주식회사 | Beol의 공정 변이를 고려하여 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템 |
CN116681010B (zh) * | 2023-05-17 | 2023-12-22 | 珠海妙存科技有限公司 | 芯片基板网表校对方法、装置、设备及介质 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6058252A (en) * | 1995-01-19 | 2000-05-02 | Synopsys, Inc. | System and method for generating effective layout constraints for a circuit design or the like |
US5838947A (en) * | 1996-04-02 | 1998-11-17 | Synopsys, Inc. | Modeling, characterization and simulation of integrated circuit power behavior |
US5838583A (en) * | 1996-04-12 | 1998-11-17 | Cadence Design Systems, Inc. | Optimized placement and routing of datapaths |
JP4014708B2 (ja) * | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
US6145117A (en) * | 1998-01-30 | 2000-11-07 | Tera Systems Incorporated | Creating optimized physical implementations from high-level descriptions of electronic design using placement based information |
US6966045B2 (en) * | 1999-12-27 | 2005-11-15 | Kabushiki Kaisha Toshiba | Method and computer program product for estimating wire loads |
US6857110B1 (en) * | 2001-01-30 | 2005-02-15 | Stretch, Inc. | Design methodology for merging programmable logic into a custom IC |
US20040163067A1 (en) * | 2003-02-13 | 2004-08-19 | Migliore Robert Jared | Method and apparatus for layout of high speed digital logic for datapath portions of microprocessor integrated circuits |
US7000211B2 (en) * | 2003-03-31 | 2006-02-14 | Stretch, Inc. | System and method for efficiently mapping heterogeneous objects onto an array of heterogeneous programmable logic resources |
US7080341B2 (en) * | 2003-09-09 | 2006-07-18 | Robert Eisenstadt | Apparatus and method for integrated circuit power management |
US7346869B2 (en) * | 2004-10-29 | 2008-03-18 | Synopsys, Inc. | Power network analyzer for an integrated circuit design |
-
2004
- 2004-12-10 JP JP2004358001A patent/JP2006164132A/ja active Pending
-
2005
- 2005-12-09 US US11/297,389 patent/US20060129964A1/en not_active Abandoned
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101004663B1 (ko) | 2008-12-11 | 2011-01-04 | 주식회사 하이닉스반도체 | 좌표 추출 장치 및 그 방법 |
US8701062B2 (en) | 2010-09-01 | 2014-04-15 | Fujitsu Limited | Apparatus and method for generating a netlist using non-uniquified module during logic synthesis stage |
JP2021149855A (ja) * | 2020-03-23 | 2021-09-27 | 株式会社東芝 | シミュレーション用データ、演算方法及び演算装置 |
JP7240350B2 (ja) | 2020-03-23 | 2023-03-15 | 株式会社東芝 | 演算装置及び演算方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060129964A1 (en) | 2006-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20060129964A1 (en) | Net list generating method and layout designing method of semiconductor integrated circuit | |
CN109783984B (zh) | 一种适用于cpu核频率提升的布局布线方法 | |
CN112100959A (zh) | 基于eda工具的时序分析方法、装置及存储介质 | |
US8806413B2 (en) | Gradient AOCV methodology enabling graph-based timing closure with AOCV timing models | |
TWI719090B (zh) | 用於修改界定電路組件之標準單元布局之電腦實施系統及方法 | |
JP2002259477A (ja) | 半導体回路設計変更方法 | |
CN114861578B (zh) | 保持时间违例修复方法、装置、设备及存储介质 | |
CN112214960A (zh) | 一种兼顾集成电路时序的冗余金属填充方法及系统 | |
JP2009009247A (ja) | 半導体集積回路の自動遅延調整方法 | |
CN114841104A (zh) | 时序优化电路和方法、芯片及电子设备 | |
CN116298830A (zh) | 集成电路的验证方法及处理系统 | |
JP2006146601A (ja) | 半導体集積回路のレイアウト設計方法 | |
JP2010257164A (ja) | 半導体集積回路装置の設計方法およびプログラム | |
JP2009122732A (ja) | 動作タイミング検証装置及びプログラム | |
CN115204104A (zh) | 计算装置、其操作方法和计算机程序产品 | |
JP2006318121A (ja) | 遅延付加rtl論理シミュレーション方法および装置 | |
US9293450B2 (en) | Synthesis of complex cells | |
US11668749B2 (en) | Method for eliminating fake faults in gate-level simulation | |
JP2008152329A (ja) | 回路解析方法、及び回路解析プログラム、回路シミュレーション装置 | |
JP2003256488A (ja) | Lsiレイアウト方法、プログラムおよび記録媒体 | |
JPH11145297A (ja) | 集積回路のレイアウト設計方法及びレイアウト設計プログラムを記録したコンピュータ読み取り可能な記録媒体 | |
JP2002342400A (ja) | Lsiの自動設計方法 | |
US20240046018A1 (en) | Logic circuit design method and logic circuit designing apparatus | |
JP2009302179A (ja) | 半導体集積回路のレイアウトシステム及び方法 | |
JP2008171399A (ja) | 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071113 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071120 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080311 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080319 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080716 |