JP2002342400A - Ｌｓｉの自動設計方法 - Google Patents

Abstract

(57)【要約】 【課題】タイミング収束と低電力化の両立を実現し、短
ＴＡＴで低電力化を図る。 【解決手段】論理合成ステップＳ１をタイミング規格の
満足を重視して大駆動能力従の高電力セルを用いて実施
し、レイアウト検証ステップＳ７後に、タイミング規格
を考慮しながら小駆動能力の低電力セルに置換するＲＣ
ネットＦ４の修正を行い低電力化した新ＲＣネットＦ７
と高電力セルから低電力セルへの置換情報Ｆ８とを抽出
する最適化セル置換処理ステップＳ１０を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩの自動設計方
法に関し、特にＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓ
ｐｅｃｉｆｉｃ ＩＣ：特定応用ＬＳＩ）において低電
力設計技術を適用するためのＬＳＩの自動設計方法に関
する。

【０００２】

【従来の技術】近時、プロセスの微細化による回路規模
の増加に伴ってＬＳＩの消費電力も増加の一途を辿って
おり、この消費電力を低減する手法の検討が進められて
いる。

【０００３】また、普及が著しい携帯機器などへの応用
に代表されるように、今後の低電力技術はＬＳＩ設計に
おいて最も重要視される技術であり、さらなる低電力化
が要求されることも予想される。

【０００４】現状のＡＳＩＣの低電力ＬＳＩ設計手法に
おいては、パワーコンパイラ等の電力最適化ツールを用
いた論理合成による低電力設計を行っており、低電力ラ
イブラリに基づいて低電力化を行っている。しかし、現
状の合成ツールでは、低電力化重視で論理合成を行なっ
た場合、駆動能力が小さいライブラリ素子による論理合
成の結果、バックエンド設計後に配線負荷の影響で駆動
能力不足に起因する遅延増加によりタイミングエラーを
発生するケースが多くみられるのが現状である。

【０００５】このような現状の低電力設計において、タ
イミングエラーを誘発してしまう背景には、論理合成時
に低電力ライブラリを優先して合成している点、また、
低電力化とバックエンドを考慮したタイミング確立の２
つの概念を同時に考慮できていない点の２種類があると
考えられる。また、このようなタイミングエラーを回避
するために、現状は、エラーパスに関して低電力ライブ
ラリの使用をやめ高駆動ライブラリを適用したり、バッ
ファ挿入による配線負荷の影響除去対策などを行ない、
せっかくの低電力合成をタイミング重視の合成へ戻して
しまっている。さらに、このようなタイミング確立のた
めにＴＡＴ（Ｔｕｒｎ ＡｒｏｕｎｄＴｉｍｅ：処理時
間）増加も招いており、低電力設計のＴＡＴにも影響を
及ぼしてしまっている。

【０００６】このような背景から、現状、短ＴＡＴでよ
り適切な低電力ＬＳＩ設計技術の確立、及び、タイミン
グ確立と低電力化を両立した設計フローの確立が必須と
なってきている。

【０００７】従来の一般的な第１のＬＳＩの自動設計方
法をフローチャートで示す図１０を参照すると、この従
来の第１のＬＳＩの自動設計方法は、機能設計ステップ
Ｓ１の機能設計結果の情報を元に、論理合成ステップＳ
２において、シノプシス（Ｓｙｎｏｐｓｙｓ）社のパワ
ーコンパイラ等の電力最適化ツールを用いて駆動能力の
小さい低電力セルのライブラリである低電力ライブラリ
Ｆ１０１を用いた論理合成を行なう。この合成結果に対
してタイミング検証ステップＳ３において、ロントエン
ドのタイミング検証を行なう。判定ステップＳ４の判定
結果によりタイミングエラーが発生したパスに関して
は、エラーパスの重み付けステップＰ８において論理合
成時の制限（タイミングを重視した大駆動能力、すなわ
ち、高電力ライブラリセルの適用）を設け、再度、論理
合成ステップＳ２により合成を行なう。このステップＳ
２からＰ８までをタイミングエラーが収束するまで繰り
返す。

【０００８】次に、タイミング収束が確認できた時点
で、レイアウト設計ステップＳ５において、低電力ライ
ブラリＦ１０２を用いたレイアウト設計を行ない、レイ
アウトによる配線負荷、配線抵抗を考慮した回路接続情
報（ＲＣネット）Ｆ１０３を抽出する。このＲＣネット
Ｆ１０３に対して、再度タイミング検証ステップＳ６に
おいて今度はバックエンドのタイミング検証を行ない、
配線負荷によるタイミングの影響をチェックする。判定
ステップＳ７において、タイミングエラーと判断された
場合は、再度レイアウト設計ステップＳ５に戻るか、又
は、論理合成ステップＳ２まで戻る。タイミングエラー
無しと判断された時点で電力検証ステップＰ９において
最終的な消費電力検証を行ない、判定ステップＰ１０の
判定結果、低電力化の確認がとれれば設計終了となり、
期待する低電力化が得られなかった場合は、再度、論理
合成ステップＳ２、レイアウト設計ステップＳ５の処理
へ戻る。

【０００９】このように、従来の第１のＬＳＩの自動設
計方法では、低電力化のための論理合成、タイミング固
定のための論理検証を個別に行ない、各ステップにおい
てエラー修正を繰り返しながら低電力化設計を行なうフ
ローとなっている。

【００１０】上述したように、従来第１のＬＳＩの自動
設計方法は、パワーコンパイラ等の電力最適化ツールを
用いた論理合成による低電力設計を行っているが、駆動
能力が小さいライブラリセルによる合成の結果駆動能力
が不足し、バックエンド（後段）設計による配線負荷を
十分駆動できず、その影響で遅延が増加するため、レイ
アウト後にタイミングエラーを発生するケースが多くみ
られている。

【００１１】このため、従来はタイミングエラーが多発
する部分を駆動能力の大きいライブラリセルに置換して
上記遅延を低減することにより所定のタイミング規格内
に収めるタイミング確立を行なう手法をとっていた。ま
た、これら対策を自動ツールによる乱雑な処理により行
っているため、結果的に必要以上の電力増加を招き、適
切な低電力設計を行ない得ないという問題があった。

【００１２】本問題の例をグラフで示す図１１を参照す
ると、この図は、あるマクロ製品におけるフリップフロ
ップ（Ｆ／Ｆ）間のデータパス遅延分布をヒストグラム
化したものである。横軸にＦ／Ｆ間のデータパス遅延
値、縦軸にはマクロ製品内のＦ／Ｆ間パス数を示してい
る。なお、このヒストグラムはセットアップタイミング
検証結果であり、Ｆ／Ｆのクロック到達時間に対するデ
ータパスの遅延のタイミングを示している。図１１
（Ａ）は、駆動能力が小さい低電力ライブラリセルによ
る合成後のフロントエンド（前段）におけるタイミング
検証結果を示し、（Ｂ）は、フロントエンド結果に対し
てレイアウト後のバックエンドにおけるタイミング検証
結果を示す。このグラフよりフロントエンドからバック
エンドに移行した際に、実配線時の配線負荷の影響でタ
イミングエラー（Ｅ部分）が発生していることがわか
る。従来はこのタイミングエラー収束に時間を要し、さ
らにツールによる自動修正による電力増加を招いてい
た。

【００１３】なお、人手により最適な修正を行うとして
も、セル置換を行うライブラリの種類（低電力セル又は
高駆動セル）によって配線負荷による遅延変動の影響
や、タイミングを考慮した低電力化を行うのは難しく、
ＴＡＴ的にも現実的ではないのが現状である。

【００１４】その他のタイミング収束のための対策とし
て、図１０のステップＳ６におけるレイアウト設計時に
タイミングを考慮して配置配線を行うＴＤＬ（Ｔｉｍｉ
ｎｇＤｒｉｖｅｎ Ｌａｙｏｕｔ：タイミング駆動レイ
アウト）ツールを用いる手法があるが、ＴＤＬでは概略
配線（仮配線負荷）でのタイミング予測しかできないた
め、実配線負荷との誤差が生じてしまう。そのため、特
に多数の低電力セルが使われている場合などは、冗長配
線等によるタイミングエラーの誘発が顕著に起こってし
まうという問題があったので、ＴＤＬの低電力設計への
適用は難しい。

【００１５】また、このようなタイミングエラーを防止
するために、合成時にある程度のマージンを設けて設計
を行った場合、全体的に駆動能力が大きいライブラリを
使って合成されてしまうため、結局、低電力化として適
切な設計を行なうことができないという問題が発生して
しまう。

【００１６】以上のように、低電力ライブラリ（駆動能
力の小さいライブラリ）セルを用いた低電力設計におい
ては、遅延増加によるタイミングエラーの誘発が大きな
問題となっており、その解決策により電力が増加するな
ど最適な低電力設計が行えていないという問題がある。
同様に、これらタイミング確立の後戻り処理の影響によ
り、高集積化に伴う回路規模の増大とあいまって設計Ｔ
ＡＴの増加も招いてしまっている。

【００１７】このような問題の共通の原因となっている
のは、低電力化とタイミング確立との両立ができていな
いことにあると考える。すなわち、現状の低電力設計フ
ローのように、低電力化のための論理合成、タイミング
確立のための論理検証を個別に行ない、各ステップ毎に
エラー修正を繰り返すような手法では最適な低電力設
計、短ＴＡＴを実現するのは難しく、今後はこれら設計
フローを改善する仕組みが必要であると考える。

【００１８】さらに、現状の低電力設計フローにおける
設計後のＦ／Ｆ間タイミングに着目すると、論理合成時
に低電力ライブラリを用いたことによるタイミングエラ
ー対策（バッファ置換：駆動能力向上）との兼ね合いに
より、設計結果においては部分的にタイミングに余裕の
あるパスが存在している。基本的に製品データにおいて
全Ｆ／Ｆ間パスがクリティカルパスということは有り得
ず、少なくとも全体の４、５割程度はタイミングに余裕
のあるパスが存在するはずである。このような実状を考
えた場合、現在の設計フローでは低電力化のための適切
な低電力ライブラリの使用がされていないという問題を
抱えていると言える。

【００１９】あるマクロ製品におけるタイミング収束後
のＦ／Ｆ間のデータパス遅延分布をヒストグラム化した
ものをグラフで示す図１２（Ａ）を参照すると、この図
の横軸にＦ／Ｆ間のデータパス遅延値、縦軸にはマクロ
製品内のＦ／Ｆ間パス数を示している。グラフから、デ
ータパス遅延が３．５ｎｓの所に集中していることが読
み取れる。つまり、１０ｎｓのクロックに対して、セッ
トアップ的に約６．５ｎｓのタイミングマージンを持つ
パスが多い結果となっている。すなわち、１００ＭＨｚ
クロックの動作における限界遅延時間＝１０ｎｓに対
し、データパス部の遅延に余裕があるパスが多いことが
分かる。

【００２０】従って、このグラフから、従来の低電力設
計フローにおいては最適な低電力ライブラリセルの適用
ができていないということがいえる。これら結果から図
１２（Ｂ）に示すようなタイミングマージンを極力なく
すための適切な低電力ライブラリセルの使用（ヒストグ
ラムを右方向へシフト）を行なうことができれば、さら
なる低電力化が実現可能である。

【００２１】次に、低電力化を第１の目的とはしない
が、タイミングマージンを限界まで削減することを目的
とする従来の第２のＬＳＩの自動設計方法を図１０と共
通の構成要素には共通の参照文字／数字を付して同様に
フローチャートで示す図１３を参照すると、この従来の
第２のＬＳＩの自動設計方法は、ＭＡＧＭＡ社のツール
によるもので、機能設計ステップＳ１の機能設計結果の
情報を元に、タイミングマージン最適化ステップＰ２０
の部分に関して、Ｂｌａｓｔ Ｆｕｓｉｏｎツールを用
いてタイミングマージンの最適化を行っている。

【００２２】まず、ステップＰ２１において駆動能力が
最大のセルを用いて論理合成を行ない、この合成結果に
対してステップＰ２２においてフロントエンドのタイミ
ング検証を行ない、タイミング収束後にバックエンドで
ある概略配置のステップＰ２３へ進む。ステップＰ２３
からステップＰ２６までの配置配線処理時には、常にス
テップＰ２７のタイミング検証を行い、タイミングを意
識した設計を行うフローとなっている。

【００２３】また、このタイミングマージン最適化ステ
ップＰ２０のフローにおいては、タイミングマージンを
限界まで減らすように、フロントエンドで使用した駆動
能力最大のセルの能力を下げる処理も行っており、タイ
ミングの最適化を行っている。その後、ステップＰ３
１、Ｐ３２のレイアウト検証を行い設計を終了する。

【００２４】このように、本設計フローでは論理合成結
果に対して、タイミングを意識してレイアウト設計を行
い、かつ、タイミングマージンを限界まで削減する処理
を行うフローとなっている。

【００２５】しかし、この従来の第２のＬＳＩの自動設
計方法は、タイミングのみを考慮し、セルの駆動能力を
低下させることによるタイミングマージンの削減しか行
えないため、電力に関する要素は一切考慮されていな
い。従って、以下のような問題が発生する。

【００２６】例えば、セル間の配線負荷が大きいような
場合、タイミング調整のみを意識してセル置換（駆動能
力低下）を行ってしまうと、出力波形が鈍るため、次段
セルの貫通電流の増加を招き、それにより電力増加を招
く可能性がある。また、先にも述べたように、本ツール
では初期設計において駆動能力が最大のセル、つまり、
レイアウトサイズの大きいセルにて設計を行っており、
さらに、レイアウト時にタイミングマージン削減のため
に駆動能力を低下させる場合は、レイアウトセルの中身
のみを差し替えるイメージで修正を行うため、最終的に
選択されたレイアウトのセルサイズが小さくてもＬＳＩ
のレイアウト的にはセル配置のシュリンクは行われず、
ＬＳＩサイズが増加してしまうという懸念もある。

【００２７】従来の第２のＬＳＩの自動設計方法におけ
るレイアウト修正結果の例をレイアウト図で示す図１４
を参照すると、ＡＡ１からＡＡ３が初期設計時に適用し
たセルサイズ大のセルであり、初期設計時の配線（実
線）がされている。これに対し、ＢＢ１からＢＢ３はタ
イミング調整後に適用されたセルサイズ小のセルであ
り、ＡＡ１からＡＡ３のセルに対し差し替えが行われ、
配線も点線で示すような接続が追加で行われている。つ
まり、レイアウト的にはセルを置き換えるのみで、セル
ＢＢ間の配置を詰めることは行わない。すなわち、初期
配置時に元の高駆動能力の大きいレイアウトサイズのセ
ルのレイアウト面積を確保してセル配置を行っているの
で、低駆動能力の小さいレイアウトサイズのセルに置き
換えてもレイアウト面積は変わらずＬＳＩ面積的に不利
となる。

【００２８】

【発明が解決しようとする課題】上述した従来の第１の
ＬＳＩの自動設計方法は、駆動能力が小さい低電力ライ
ブラリセルを用いた低電力設計においては、遅延増加に
よるタイミングエラーの誘発が大きな問題となってお
り、その解決策として大電力の高駆動能力ライブラリセ
ルに置換することによりタイミング確立を行なうので、
結果的に必要以上の電力増加を招き、適切な低電力設計
を行ない得ないという欠点があった。

【００２９】また、タイミング確立の後戻り処理の影響
により、高集積化に伴う回路規模の増大とあいまって設
計ＴＡＴが増加するという欠点があった。

【００３０】また、タイミングマージン最適化を図った
従来の第２のＬＳＩの自動設計方法は、タイミングのみ
を考慮し、セルの駆動能力を低下させることによるタイ
ミングマージンの削減しか行えないため、電力に関する
要素は一切考慮していないので、セル間の配線負荷が大
きいような場合、タイミング調整のみを意識して駆動能
力低下するようセル置換を行うと、出力波形が鈍るた
め、次段セルの貫通電流の増加を招き、それにより電力
増加を招く可能性があるという欠点があった。

【００３１】また、初期設計において駆動能力が最大の
セル、つまり、レイアウトサイズの大きいセルにて設計
を行っており、さらに、レイアウト時にタイミングマー
ジン削減のために駆動能力を低下させる場合は、レイア
ウトセルの中身のみを差し替えて修正を行うため、最終
的に選択されたレイアウトのセルサイズが小さくてもＬ
ＳＩのレイアウト的にはセル配置の縮小は行われず、Ｌ
ＳＩサイズが増加してしまうという欠点があった。

【００３２】本発明の目的は、上記欠点を解消し、タイ
ミング収束と低電力化の両立を実現し、短ＴＡＴで低電
力化が図れるＬＳＩの自動設計方法を提供することにあ
る。

【００３３】

【課題を解決するための手段】請求項１記載の発明のＬ
ＳＩの自動設計方法は、ＬＳＩの初期設計である機能設
計の結果に基づき予め定めたタイミング規格を満足する
よう第１のセルを用いて論理合成を行い、前記論理合成
の結果生成した回路接続情報である第１のネットについ
て前記タイミング規格を満足させるよう実施するタイミ
ング収束の確認後に前記第１のセルの配置配線である第
１のレイアウトを実行するＬＳＩの自動設計方法におい
て、前記論理合成を、前記タイミング規格の満足を重視
して大駆動能力従って高電力の前記第１のセルを用いて
実施し、前記第１のレイアウトの検証後に前記タイミン
グ規格を考慮しながら前記第１のセルより小駆動能力従
って低電力の第２のセルに置換する前記第１のネットの
修正を行い低電力化した第２のネットと前記第１のセル
から前記第２のセルへの置換情報とを抽出する最適化セ
ル置換処理ステップを有することを特徴とするものであ
る。

【００３４】請求項２記載の発明のＬＳＩの自動設計方
法は、ＬＳＩの初期設計である機能設計の結果に基づき
予め定めたタイミング規格を満足するよう第１のセルを
用いて論理合成を行い、前記論理合成の結果生成した回
路接続情報である第１のネットについて前記タイミング
規格を満足させるよう実施するタイミング収束の確認後
に前記第１のセルの配置配線である第１のレイアウトを
実行するＬＳＩの自動設計方法において、前記機能設計
を行う機能設計ステップと、前記機能設計ステップの結
果に基づき前記タイミング規格の満足を優先して大駆動
能力従って高電力の前記第１のセルを用いて前記論理合
成を行う論理合成ステップと、前記論理合成結果生成さ
れた前記第１のネットに対してタイミング検証を行い第
１のフリップフロップ（Ｆ／Ｆ）間遅延情報を生成する
第１のタイミング検証ステップと、前記第１のＦ／Ｆ間
遅延情報に対して前記タイミング規格の不満足であるタ
イミングエラー有無の判定を行い、前記タイミングエラ
ーがあった場合は、前記論理合成ステップに戻り、前記
タイミング収束が確認されれば、後述のレイアウト設計
ステップへ進む第１の判定ステップと、前記タイミング
収束後の前記第１のネットを用いて自動配置配線を行
い、レイアウト検証後に配線抵抗及び容量を考慮した第
１のＲＣネットの抽出を行う前記第１のレイアウトであ
る第１のレイアウト設計ステップと、前記第１のＲＣネ
ットに基づきタイミング検証を行い第２のＦ／Ｆ間遅延
情報を生成する第２のタイミング検証ステップと、前記
第２のＦ／Ｆ間遅延情報に対して前記タイミングエラー
有無の判定を行い、前記タイミングエラーがあった場合
は、前記論理合成ステップ又は前記第１のレイアウト設
計ステップに戻り、前記タイミング収束が確認されれ
ば、前記第１のＲＣネット対応の第２のＲＣネットのラ
イブラリを抽出して次のステップへ進む第２の判定ステ
ップと、前記第２のＦ／Ｆ間遅延情報に対して各Ｆ／Ｆ
間遅延の前記タイミング規格に対する余裕であるタイミ
ングマージンの値を抽出するマージン値チェックステッ
プと、前記マージン値チェックステップで抽出したマー
ジン値に対し、全てのＦ／Ｆ間についての前記タイミン
グマージンの有無を判断して低電力化の処理を行なう必
要があるかどうかを決定し前記タイミングマージンがな
ければ設計を終了し、タイミングマージンが存在すれば
そのまま前記第２のＦ／Ｆ間遅延情報から第３のＦ／Ｆ
間遅延情報を抽出し低電力化の処理を行う次の最適化セ
ル置換処理ステップへ進むマージン判断ステップと、先
に抽出した第２のＲＣネットと第３のＦ／Ｆ間遅延情報
及びセル遅延情報を用いて前記タイミング規格を考慮し
ながら前記第１のセルをこの第１のセルより小駆動能力
従って低電力の第２のセルに置換する低電力化のための
ネット修正を行い低電力した第３のＲＣネットと前記第
２のセルへの置換情報とを抽出する前記最適化セル置換
処理ステップと、前記第２のＲＣネットと前記第３のＲ
Ｃネットとセル単位の電力ライブラリを用いて、各ネッ
トの消費電力抽出を行う消費電力抽出ステップと、前記
消費電力抽出ステップの結果に基づき低電力処理後のネ
ットが低電力処理前のネットより電力削減されているこ
とを確認し、ＯＫと判断した場合は、次のレイアウト修
正ステップへ進む比較判定ステップと、前記比較判定ス
テップでＮＧと判断した場合は、前記第２のセルへの置
換手法の変更を行い、再度、前記最適化セル置換処理ス
テップへ戻り低電力処理を行う置換順序変更ステップ
と、前記最適化セル置換処理ステップで得られるセル置
換情報と前記第２のセルレイアウト情報と前記レイアウ
ト設計ステップで抽出される前記第１のセルのインスタ
ンスとレイアウト座標の情報であるセルインスタンス座
標情報を用いてレイアウト修正を行うレイアウト修正ス
テップと、前記レイアウト修正ステップ後のレイアウト
検証を行う第２のレイアウト検証ステップＳ１５とを有
することを特徴とするものである。

【００３５】また、請求項３記載の発明は、請求項２記
載のＬＳＩの自動設計方法において、前記最適化セル置
換処理ステップが、前記第３のＦ／Ｆ間遅延情報から前
記タイミングマージンの削減が可能なＦ／Ｆ間パスの抽
出を行うＦ／Ｆ間パス抽出ステップと、前記Ｆ／Ｆ間パ
ス抽出ステップで抽出した前記Ｆ／Ｆ間パスに関して電
力削減に有効となる前記第１のセルの選択を行うセル選
択ステップと、前記第２のＲＣネットと前記第２のセル
名の情報である低電力セル名情報を用いて低電力化のた
めのネット修正であるセル名置換を行い前記第３のＲＣ
ネットと前記第２のセルへの前記置換情報とを抽出する
セル置換ステップと、前記第３のＲＣネットと前記セル
遅延情報と前記第２のセルの遅延情報である低電力セル
遅延情報とを用いてセル置換を行った前記第３のＲＣネ
ット遅延情報の再抽出を行う遅延情報再抽出ステップ
と、前記第３のＲＣネット遅延情報と前記セル置換情報
と前記第３のＦ／Ｆ間遅延情報とを用いて新たなＦ／Ｆ
間遅延の計算を行い第４のＦ／Ｆ間遅延情報を生成する
Ｆ／Ｆ間遅延計算ステップと、前記第４のＦ／Ｆ間遅延
情報に基づき前記タイミングマージンが最適かどうかを
判断し各Ｆ／Ｆ間パスにおいて前記タイミングマージン
が限界かつタイミングエラー無しと判断した場合は低電
力化のためのセル置換を行った最終結果の前記第３のＲ
Ｃネットと前記置換情報とを抽出し、タイミングオーバ
を確認した場合は、次のＲＣネット修正ステップに進む
最適マージン判断ステップと、前記セル置換情報と前記
第３及び第４のＦ／Ｆ間遅延情報とを用いて前記第３の
ＲＣネットに対してネット修正を行い、再度前記遅延情
報再抽出ステップに戻るＲＣネット修正ステップとを有
することを特徴とするものである。

【００３６】また、請求項４記載の発明は、請求項３記
載のＬＳＩの自動設計方法において、前記セル選択ステ
ップが、前記タイミングマージン削減可能なＦ／Ｆ間パ
ス遅延情報に対して、予め定めた配線遅延値以下の前記
第１のセルが存在するかどうかを判定する低配線遅延セ
ル判定ステップと、前記低配線遅延セル判定ステップで
前記配線遅延値以下の前記第１のセルが存在すれば該当
セルを置換対象としてセル名及びインスタンス名を選択
する置換セル選択ステップと、前記低配線遅延セル判定
ステップで前記配線遅延値を超える場合該当セルを該当
セルを置換対象外とする置換対象除外ステップとを有す
ることを特徴とするものである。

【００３７】また、請求項５記載の発明は、請求項３記
載のＬＳＩの自動設計方法において、前記タイミングマ
ージン削減可能なＦ／Ｆ間パスの遅延情報に対して、前
記Ｆ／Ｆ間パスを構成する前記第１のセルのうち予め設
定した範囲内でセル内の遅延であるセル遅延が小さいも
のから優先して置換対象として選択することを特徴とす
るものである。

【００３８】また、請求項６記載の発明は、請求項３記
載のＬＳＩの自動設計方法において、前記セル選択ステ
ップが、前記タイミングマージン削減可能なＦ／Ｆ間パ
スの遅延情報に対して、予め設定したセル段数以下のＦ
／Ｆ間パスをセル置換対象から除外することを特徴とす
るものである。

【００３９】また、請求項７記載の発明は、請求項１又
は２又は３記載のＬＳＩの自動設計方法において、前記
第２のセルが、前記第１のセルの駆動能力より予め設定
したランク付けにおける１ランク分低い駆動能力を有す
ることを特徴とするものである。

【００４０】また、請求項８記載の発明は、請求項３記
載のＬＳＩの自動設計方法において、前記最適化セル置
換処理ステップが、前記Ｆ／Ｆ間遅延計算ステップに加
えて、前記セル置換による電力増減を考慮して電力変動
値を算出する電力変動値算出ステップを有することを特
徴とするものである。

【００４１】また、請求項９記載の発明は、請求項８記
載のＬＳＩの自動設計方法において、前記電力変動値算
出ステップが、前記セル置換ステップでのセル置換時に
抽出される前記セル置換情報とセル毎の電力情報である
セル単位電力情報を用いて、前記セル置換によるセル内
電力の変動を計算し、各Ｆ／Ｆ間パス毎の消費電力の増
減値データである電力増減値を抽出し、前記電力増減値
を用いて、セル置換後のＦ／Ｆ間パスのトータル電力値
が下がっているかどうかを判定し、消費電力が増加して
いた場合は、前記ＲＣネット修正ステップに戻りネット
修正を行い、消費電力が低下しており、かつ前記最適マ
ージン判断ステップで前記タイミングエラーがない場合
は、前記第３のＲＣネットと前記置換情報とを抽出する
電力値低下判定ステップを有することを特徴とするもの
である。

【００４２】また、請求項１０記載の発明は、請求項３
記載のＬＳＩの自動設計方法において、前記低電力セル
名情報及び低電力セル遅延情報からなる低電力ライブラ
リが、前記第１のセルと前記第２のセルとは配線を含む
上地データとレイアウトのサイズが同一で、セルを構成
するトランジスタのゲート幅を含む下地データのみが異
なることを特徴とするものである。

【００４３】また、請求項１１記載の発明は、請求項１
０記載のＬＳＩの自動設計方法において、前記低電力ラ
イブラリが、前記第２のセルの最終段のトランジスタの
ゲート幅が前記第１のセルのトランジスタのゲート幅と
同一とし、その他のトランジスタのゲート幅のサイズが
縮小されていることを特徴とするものである。

【００４４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００４５】本実施の形態のＬＳＩの自動設計方法は、
ＬＳＩの初期設計である機能設計の結果に基づき予め定
めたタイミング規格を満足するよう第１のセルを用いて
論理合成を行い、この論理合成の結果生成した回路接続
情報である第１のネットについて上記タイミング規格を
満足させるよう実施するタイミング収束の確認後に第１
のセルの配置配線である第１のレイアウトを実行するＬ
ＳＩの自動設計方法において、上記論理合成を、上記タ
イミング規格の満足を重視して大駆動能力従って高電力
の上記第１のセルを用いて実施し、上記第１のレイアウ
トの検証後に上記タイミング規格を考慮しながら上記第
１のセルより小駆動能力従って低電力の第２のセルに置
換する上記第１のネットの修正を行い低電力化した第２
のネットと上記第１のセルから上記第２のセルへの置換
情報とを抽出する最適化セル置換処理ステップを有する
ことを特徴とするものである。

【００４６】これにより、予め定めたタイミング規格の
満足を重視して設計した論理回路のタイミング収束後の
結果において、タイミングマージンを低減するように回
路修正する仕組みと、回路修正時に同時に前段及び後段
のフリップフロップ（Ｆ／Ｆ）間の遅延計算を行いタイ
ミングエラー発生を防止する仕組みと、回路修正時に電
力削減に有効なセルを選択して適切なセル置換を行う仕
組みを持たせることで、タイミング収束と低電力化を両
立させた設計を実現し、従来よりも短ＴＡＴでより低電
力化が図れることを特徴とする。なお、本実施の形態で
は回路修正時に選択したセルを低電力セルへ置換するこ
とにより低電力化を図るが、ここで使用する低電力ライ
ブラリは上地データ、レイアウトセルサイズ、端子位置
などを従来セルと同一とし、トランジスタのゲート幅
（Ｗ）サイズ（下地データ）のみを小さくしたデータと
することで、回路修正に伴うレイアウト修正のＴＡＴを
大幅に削減することが出来ることも特徴とする。さら
に、これら低電力セルのバリエーションを複数持つこと
により、より効果的に低電力化のためのセル置換が可能
であることを特徴とするものである。

【００４７】次に、本発明の第１の実施の形態を図１０
と共通の構成要素には共通の参照文字／数字を付して同
様にフローチャートで示す図１を参照すると、この図に
示す本実施の形態のＬＳＩの自動設計方法は、従来と共
通のＬＳＩの初期設計である機能設計を行う機能設計ス
テップＳ１と、機能設計ステップＳ１の結果に基づきタ
イミング規格の満足を優先して大駆動能力従って高電力
のセル（以下高電力セル）を用いて論理合成を行う論理
合成ステップＳ２と、論理合成結果生成された回路接続
情報（ネット）に対してフロントエンドでのタイミング
検証を行いＦ／Ｆ間遅延情報Ｆ１を生成するタイミング
検証ステップＳ３と、Ｆ／Ｆ間遅延情報Ｆ１に対してタ
イミング規格の不満足であるタイミングエラー有無の判
定を行い、タイミングエラーがあった場合は、論理合成
ステップＳ２に戻り、タイミング収束が確認されれば、
次のレイアウト設計ステップＳ５へ進む判定ステップＳ
４と、タイミング収束後のネットを用いて自動配置配線
を行い、レイアウト検証後に配線抵抗、容量を考慮した
ＲＣネットＦ２の抽出を行うレイアウト設計ステップＳ
５と、レイアウト設計ステップＳ５で抽出したＲＣネッ
トＦ２に基づきバックエンドのタイミング検証を行いＦ
／Ｆ間遅延情報Ｆ３を生成するタイミング検証ステップ
Ｓ６と、Ｆ／Ｆ間遅延情報Ｆ３に対してタイミングエラ
ー有無の判定を行い、タイミングエラーがあった場合
は、論理合成ステップＳ２、又は、レイアウト設計ステ
ップＳ５に戻り、タイミング収束が確認されれば、ＬＳ
Ｉ設計後の産物でありＲＣネットＦ２に対応するＲＣネ
ットＦ５のライブラリを抽出して次のステップへ進む判
定ステップＳ７とに加えて、Ｆ／Ｆ間遅延情報Ｆ３に対
して各Ｆ／Ｆ間遅延のタイミング規格に対する余裕であ
るタイミングマージン値をチェック（抽出）するマージ
ン値チェックステップＳ８と、マージン値チェックステ
ップＳ８で抽出したマージン値に対し、全てのＦ／Ｆ間
についてのタイミングマージンの有無を判断して低電力
化の処理を行なう必要があるかどうかを決定しタイミン
グマージンがなければ設計を終了し、タイミングマージ
ンが存在すればそのままＦ／Ｆ間遅延情報Ｆ３からＦ／
Ｆ間遅延情報Ｆ６を抽出し低電力化の処理を行う最適化
セル置換処理ステップＳ１０へ進むマージン判断ステッ
プＳ９と、本実施の形態を特徴付けるステップであり、
先に抽出したＲＣネットＦ４、Ｆ／Ｆ間遅延情報Ｆ６、
及び、セル遅延情報Ｆ５を用いてタイミング規格を考慮
しながら上記高電力のセルより小駆動能力従って低電力
のセル（以下低電力セル）に置換する低電力化のための
ネット修正を行い低電力版の新ＲＣネットＦ７と低電力
セルへの置換情報Ｆ８を抽出する最適化セル置換処理ス
テップＳ１０と、低電力処理前のＲＣネットＦ４と低電
力処理後の新ＲＣネットＦ７とセル単位の電力ライブラ
リ（ＬＩＢ）Ｆ９を用いて、各ネットの消費電力抽出を
行う消費電力抽出ステップＳ１１と、ステップＳ１１の
結果に基づき低電力処理後のネットが低電力処理前のネ
ットより電力削減されていることを確認し、ＯＫと判断
した場合は、次のレイアウト修正ステップＳ１４へ進む
比較判定ステップＳ１２と、比較判定ステップＳ１２で
ＮＧと判断した場合は、低電力セルへの置換手法の変更
を行い、再度、最適化セル置換処理ステップＳ１０へ戻
り低電力処理を行う置換順序変更ステップＳ１３と、最
適化セル置換処理ステップＳ１０で得られるセル置換情
報Ｆ８と低電力セルレイアウト情報Ｆ１０とステップＳ
５のレイアウト設計時に抽出される置換前の高電力セル
のインスタンスとレイアウト座標の情報であるセルイン
スタンス座標情報（ＤＥＦ）Ｆ１１を用いてレイアウト
修正を行うレイアウト修正ステップＳ１４と、レイアウ
ト修正ステップＳ１４後のレイアウト検証を行うレイア
ウト検証ステップＳ１５とを有する。

【００４８】本実施の形態を特徴付ける最適化セル置換
処理ステップＳ１０の詳細をフローチャートで示す図２
を参照すると、この最適化セル置換処理ステップＳ１０
は、Ｆ／Ｆ間遅延情報Ｆ６からタイミングマージン削減
が可能なＦ／Ｆ間パスの抽出を行うＦ／Ｆ間パス抽出ス
テップＳ１０１と、Ｆ／Ｆ間パス抽出ステップＳ１０１
で抽出したＦ／Ｆ間パスに関して電力削減に有効となる
セル（高電力セル）の選択を行うセル選択ステップＳ１
０２と、ＲＣネットＦ４と低電力セル名情報Ｆ１３を用
いて低電力化のためのネット修正、すなわち、セル名置
換を行い新ＲＣネットＦ１４とセル置換情報Ｆ１５を出
力するセル置換ステップＳ１０３と、新ＲＣネットＦ１
４とセル遅延情報Ｆ５と、低電力セルの遅延情報である
低電力セル遅延情報Ｆ１２とを用いてセル置換を行った
新ＲＣネット遅延情報（ＳＤＦ）Ｆ１６の再抽出を行う
遅延情報再抽出ステップＳ１０４と、ステップＳ１０４
で抽出したセル置換による遅延変動を考慮したＳＤＦＦ
１６とステップＳ１０３で抽出したセル置換情報Ｆ１５
と旧Ｆ／Ｆ間遅延情報Ｆ６とを用いて新Ｆ／Ｆ間遅延の
計算を行い新Ｆ／Ｆ間遅延情報Ｆ１７を生成するＦ／Ｆ
間遅延計算ステップＳ１０５と、新Ｆ／Ｆ間遅延情報Ｆ
１７に基づきタイミングマージンが最適かどうかを判断
し各Ｆ／Ｆ間パスにおいてタイミングマージンが限界
（かつ、タイミングエラー無し）と判断した場合は低電
力化のためのセル置換を行った最終版の新ＲＣネットＦ
７とセル置換情報Ｆ８を抽出し、タイミングオーバを確
認した場合は、ＲＣネット修正ステップＳ１０７に進む
最適マージン判断ステップＳ１０６と、セル置換情報Ｆ
１５、新Ｆ／Ｆ間遅延情報Ｆ１７、旧Ｆ／Ｆ間遅延情報
Ｆ６を用いて新ＲＣネットＦ１４に対してネット修正を
行い、再度ステップＳ１０４に戻るＲＣネット修正（再
置換）ステップＳ１０７とを有する。

【００４９】この最適化セル置換処理ステップＳ１０の
処理を繰り返し、低電力版の回路接続情報である新ＲＣ
ネットＦ７とセル置換情報Ｆ８を抽出する。

【００５０】次に、図１を参照して本実施の形態の全体
動作について説明すると、本実施の形態では、タイミン
グ調整と低電力化（低電力セル置換）を個別に行なうの
ではなく、双方を同時に考慮して適切な低電力セルの選
択を行なうことにより、短ＴＡＴで低電力なＬＳＩの設
計を可能とするＬＳＩの自動設計方法を実現するもので
ある。

【００５１】まず、機能設計ステップＳ１の機能設計の
情報に基づき論理合成ステップＳ２においてシノプシス
（Ｓｙｎｏｐｓｙｓ）社のパワーコンパイラ等の電力最
適化ツールを用いて論理合成を行なう。ただし、本実施
の形態での論理合成においては、従来とは異なり、必要
以上に電力優先の重み付けは行なわない。すなわち、初
期設計においてはタイミング優先で論理合成を行なう。
これにより、従来、低電力ライブラリの影響でタイミン
グ収束に要していた時間・工数がなくなり、論理合成ス
テップＳ２からバックエンド（後段）のタイミング収束
の判定ステップＳ７までの処理が短ＴＡＴで設計可能と
なる。

【００５２】タイミング検証ステップＳ３で、論理合成
ステップＳ２の論理合成結果である回路接続情報（ネッ
ト）に対してフロントエンド（前段）でのタイミング検
証を行い、タイミング検証結果であるＦ／Ｆ間遅延情報
Ｆ１に対して、判定ステップＳ４で所定のタイミング規
格を満足しないタイミングエラー有無の判定を行う。タ
イミングエラーがあった場合は、論理合成ステップＳ２
に戻り、タイミング収束が確認されれば、レイアウト設
計ステップＳ５へ進む。

【００５３】レイアウト設計ステップＳ５では、タイミ
ング収束後のネットを用いてＴＤＬ（Ｔｉｍｉｎｇ Ｄ
ｒｉｖｅｎ Ｌａｙｏｕｔ：タイミング駆動レイアウ
ト）ツール等を併用した自動配置配線を行い、バックエ
ンドにおけるタイミング収束を考慮したレイアウトを行
う。又、レイアウト検証後に配線抵抗、容量を考慮した
ＲＣネットＦ２の抽出も行う。次に、タイミング検証ス
テップＳ６で、レイアウト設計ステップＳ５で抽出した
ＲＣネットＦ２に基づきバックエンドのタイミング検証
を行い、判定ステップＳ７で、タイミング検証ステップ
Ｓ６のタイミング検証結果であるＦ／Ｆ間遅延情報Ｆ３
に対してタイミングエラー有無の判定を行う。タイミン
グエラーがあった場合は、論理合成ステップＳ２、又
は、レイアウト設計ステップＳ５に戻り、タイミング収
束を確認すれば、ＬＳＩ設計後の生成物であるＲＣネッ
トＦ４のライブラリを抽出して次のステップへ進む。

【００５４】しかし、先にも説明したように、論理合成
ステップＳ２の合成時にはタイミングを優先して合成を
行っているので、レイアウト後の配線負荷の影響による
タイミングエラーの多発などの後戻り工数はそれほど発
生しない。つまり、従来のように設計当初から低電力ラ
イブラリ（低駆動能力ライブラリ）素子を用いた設計を
行わないことにより、レイアウト後の配線負荷による出
力波形鈍化の影響を抑えた設計を実現している。以上の
ステップＳ１からステップＳ７までの基本的な処理フロ
ーは従来の第１のＬＳＩの自動設計方法の処理フローと
同様である。

【００５５】以上の設計結果を用いて、以下に説明する
低電力化の処理を行う。

【００５６】低電力化の処理としては、レイアウト後に
抽出されるタイミング収束後の配線抵抗、容量付きの回
路接続情報のライブラリであるＲＣネットＦ４と、タイ
ミング収束後のタイミング検証結果サマリのライブラリ
であるＦ／Ｆ間遅延情報Ｆ６と、セル単位の遅延情報の
ライブラリであるセル遅延情報Ｆ５との３種類のライブ
ラリを用いて、本実施の形態を特徴付ける低電力化のた
めのネット修正処理である最適化セル置換処理ステップ
Ｓ１０を行う。

【００５７】図１を再度参照すると、まず最初に、タイ
ミング検証結果サマリであるＦ／Ｆ間遅延情報Ｆ３から
マージン値チェックステップＳ８、マージン判断ステッ
プＳ９において、全Ｆ／Ｆ間のタイミングマージンの有
無を判断し、低電力化の処理を行なう必要があるかどう
かを決定する。もし、タイミング的にマージンがあるパ
スが存在する場合は、そのままＦ／Ｆ間遅延情報Ｆ３を
Ｆ／Ｆ間遅延情報Ｆ６として抽出して最適化セル置換処
理ステップＳ１０へ進み、本実施の形態の仕組みによる
低電力設計を行なう。タイミングマージンが全Ｆ／Ｆ間
パスに存在しなければ設計を終了する。

【００５８】最適化セル置換処理ステップＳ１０では、
配線負荷を考慮したタイミング検証後に抽出したＲＣネ
ットＦ４、Ｆ／Ｆ間遅延情報Ｆ６、及び、セル遅延情報
Ｆ５の３種類の情報を用いてタイミングを考慮しながら
低電力化のためのセル置換を行ない、最終的に低電力版
の新ＲＣネットＦ７と、ＲＣネット内のセルを低電力セ
ルへ置換した置換情報Ｆ８との抽出を行なう。

【００５９】最適化セル置換処理ステップＳ１０におけ
る低電力手法の概要を簡単に説明すると、まず、ＲＣネ
ットＦ４に対して、各Ｆ／Ｆ間パスの遅延を計算しなが
ら各パスのタイミングマージンが最小となるように適切
な低電力ライブラリ（小駆動能力ライブラリ）セルへの
セル置換を行なう。ただし、セル置換の際には、電力削
減に有効なセルのみを選択する仕組みを持ち、セル置換
による予期せぬ電力増加を防止する。又、セル置換時に
は、セルの駆動能力変化による各配線遅延、セル遅延の
変動を計算し、Ｆ／Ｆ間のトータル遅延値の再計算を行
なう仕組みを持っているため、セル置換による予期せぬ
タイミングエラーも発生しない。

【００６０】このようにタイミングマージンを極力減ら
すという概念を持ち、Ｆ／Ｆ間の遅延計算を行ないなが
ら電力削減に最適なセル置換を行なうことにより、各セ
ルの駆動能力を限界まで低減することができ、結果的に
電力削減を実現できる。

【００６１】次に、図２を参照して最適化セル置換処理
ステップの処理動作について詳細に説明すると、まず、
タイミング収束後のタイミング検証結果サマリであるＦ
／Ｆ間遅延情報Ｆ６の情報からＦ／Ｆ間パス抽出ステッ
プＳ１０１で、タイミングマージン削減が可能なパスの
情報を抽出し、セル選択ステップＳ１０２で、抽出した
各Ｆ／Ｆ間パスに関してタイミングマージンが最小とな
るようなセルの選択を行うのと同時に、電力削減に有効
となるセルの選択を行う。

【００６２】ここで、本実施の形態のポイントである電
力削減に有効となるセル選択の手法について説明する。

【００６３】Ｆ／Ｆ間パスの一例を等価回路で、このＦ
／Ｆ間パスの各セル毎のセル内遅延とセル間の配線遅延
の情報の一例を表形式でそれぞれ示す図３を参照する
と、図３（Ａ）に示すセルＡとセルＢとから成るＦ／Ｆ
間パスの各セル毎のセル内遅延とセル間の配線遅延の情
報が図３（Ｂ）に示す内容であるものとする。その場
合、配線遅延の大きいセルＡの部分のセル置換を行い駆
動能力を低減する処理をした場合、次段のセルＢの入力
波形が極端に鈍る可能性があり、次段セルＢの貫通電流
の増加を招く恐れがある。貫通電流の増加はＬＳＩの電
力増加につながることになるため、セルＡのような配線
遅延が大きいセルはセル置換対象から外す必要がある。
つまり、電力削減を目的としてタイミングマージンを削
減する場合、配線遅延を無視して全てのセルを対象にセ
ル置換を行うことは避けなければならないと言える。

【００６４】従って、本実施の形態における低電力セル
置換時には配線遅延が大きいセルを除外する仕組みを持
ち、電力削減に有効なセルのみを選択する処理を有す
る。例えば、図３の例においては、セルＡ以外のセルの
み置換対象とした選択方式をとることになる。

【００６５】このセル選択ステップＳ１０２の処理内容
の詳細をフローチャートで示す図４を参照すると、ま
ず、タイミングマージン削減可能なＦ／Ｆ間パス遅延情
報Ｆ２１に対して、予め設定した配線遅延のセル（高電
力セル）、例えば、配線遅延が０．２ｎｓ以下のセルが
存在するかどうかを判定ステップＳ１０２１においてチ
ェックし、存在すればそのセルを置換セル選択ステップ
Ｓ１０２２で、置換対象としてセル名及びインスタンス
名を選択し、該当セルが０．２ｎｓ以上の配線遅延を持
っていれば置換対象除外ステップＳ１０２３へ進み、該
当セルを置換対象外とする。これらの判定ステップＳ１
０２１から置換対象除外ステップＳ１０２３までの処理
をタイミングマージン削減可能なＦ／Ｆ間パスに対して
繰り返し行ない、最終的に置換が可能な置換セル情報Ｆ
２２の抽出を行なう。なお、セル置換対象とする配線遅
延値に関しては、予め適切な配線遅延の制限値を設けて
おくことにより、電力のみならず、遅延値の増加も防止
することが出来る（ステップＳ１０２１にて設定）。

【００６６】また、セル選択ステップＳ１０２は、配線
遅延に着目したものとなっているが、その他の電力削減
に有効となるセル選択の手法として、セル内遅延に制限
を設け、セル遅延の小さいもの（消費電力の大きなセ
ル）から優先して選択して置換していくなどの方法も有
効である。さらに、Ｆ／Ｆ間パスにおいてセル段数の少
ないパスはタイミングに余裕があり過ぎることが予想さ
れるので、無理なセル置換によるタイミングマージンの
削減（必要以上に駆動能力を下げることによる次段の貫
通電流増加）を防止する目的で、予め設定したセル段数
以下のＦ／Ｆ間パスをあえてセル置換対象から外してお
く等の手法も有効となる。

【００６７】図２のフローの説明に戻り、前述した手法
により選択した電力削減に有効となるセルに対し、セル
置換ステップＳ１０３においてＲＣネットのセル置換処
理を行う。

【００６８】ステップＳ１０３では、ＲＣネットＦ４と
低電力セル名情報Ｆ１３とステップＳ１０２で選択した
セル情報を用いて低電力化のためのネット修正、すなわ
ち、セル置換を行い、新ＲＣネットＦ１４とセル置換情
報Ｆ１５とを出力する。このセル置換時は、低電力セル
名情報Ｆ１３から置換対象セルの駆動能力より１ランク
小さい低電力セルを選択して置換を行なう。置換対象セ
ルの駆動能力の判定は、予め初期設計に用いるセル名の
最後尾に駆動能力のランクを示すＸ１、Ｘ２、Ｘ３等の
ユニークな文字を付けておくことにより容易に行なうこ
とが可能である。ここで駆動能力の１ランクとは、駆動
能力がトランジスタのゲート幅Ｗにより決まることか
ら、説明の便宜上、Ｗサイズを小さい方から所定のステ
ップ（段階）で順に大きくした場合の１段階分をいう。
例えば、Ｘ１＞Ｘ２＞Ｘ３・・・の順で駆動能力が１ラ
ンクずつ低減するものとする。すなわち、置換対象セル
の駆動能力のランクがＸ１（以下Ｘ１能力）であるとす
ると、１ランク下げた置換セルはＸ２能力となる。

【００６９】また、出力に付加する負荷インピーダンス
や出力最大負荷容量などにより駆動能力を判定すること
も可能である。なお、置換時に駆動能力を１ランクだけ
落とす理由は、過度の駆動能力低下により、配線負荷の
影響で出力波形が鈍り、次段セルの貫通電流を誘発する
ことを防止するためである。

【００７０】なお、本実施の形態で使用する低電力セル
遅延情報及び低電力セル名情報Ｆ１３から成る低電力ラ
イブラリ（小駆動能力ライブラリ）は、従来からタイミ
ング調整用として存在するフットプリントセルライブラ
リ（ＦＰＬＩＢ）と呼ばれるものであり、例えば、この
Ｘ２能力の置換セルは、Ｘ１能力の置換対象セルに対
し、配線などの上地データとレイアウトのセルサイズは
同一で、トランジスタのＷサイズなどの下地データのみ
が異なる（小さい）ライブラリとなっている。従って、
回路、レイアウト共にデータ差し替えのみで修正が可能
という利点を持っている（回路内のセル名置換を行なっ
ても再度の論理合成、再度の配置配線は必要ない）。つ
まり、このＦＰＬＩＢを低電力技術に用いることで、単
純な回路変更（セル置換）、レイアウト修正が可能とな
る。

【００７１】低電力ライブラリ（ＦＰＬＩＢ）のレイア
ウト例を示す図５を参照すると、図５（Ａ）に示すトラ
ンジスタのＷサイズがＷ１の大駆動能力の置換対象セル
であるインバータ５１（等価回路は図５（Ｃ））に対
し、図５（Ｂ）に示す配線などの上地データとレイアウ
トのセルサイズは同一で、トランジスタのＷサイズのみ
Ｗ１より小さいＷ２の小駆動能力の置換セルであるイン
バータ５２（等価回路は図５（Ｄ））を含む。従って、
インバータ５１をインバータ５２に置換することで、低
電力化を図ることが可能となる。

【００７２】次に、図２の説明に戻り、遅延情報再抽出
ステップＳ１０４においては、新ＲＣネットＦ１４とセ
ル遅延情報Ｆ５と、低電力セル遅延情報Ｆ１２を用い
て、セル置換を行った新ＲＣネットＦ１４の遅延情報
（ＳＤＦ）Ｆ１６の再抽出を行っている。こうして抽出
されたセル置換による遅延変動を考慮した新しい遅延情
報ＳＤＦＦ１６と、セル置換ステップＳ１０３で抽出し
たセル置換情報Ｆ１５と、旧Ｆ／Ｆ間遅延情報Ｆ６を用
いて、Ｆ／Ｆ間遅延計算ステップＳ１０５で、新Ｆ／Ｆ
間遅延の計算を行う。以上の処理により、実配線抵抗
（Ｒ）、実配線容量（Ｃ）を考慮した低電力セル置換後
の新Ｆ／Ｆ間遅延情報Ｆ１７を抽出でき、実配線が考慮
されたタイミングエラーの判定が可能となる。

【００７３】Ｆ／Ｆ間遅延計算ステップＳ１０５のＦ／
Ｆ間遅延の再計算例を示す図６を参照すると、セル置換
前のＦ／Ｆ間遅延情報Ｆ６に対し、セル置換を行った新
ＲＣネットの遅延情報の各インスタンスと遅延値の情報
であるＳＤＦＦ１６を用いてＦ／Ｆ間遅延の再計算を行
なった結果がセル置換後の新Ｆ／Ｆ間遅延情報Ｆ１７と
なる。

【００７４】この例では、低電力セルへの置換処理によ
り、ＳＤＦＦ１６のＩＮＴＥＲＣＯＮとＩＯＰＡＴＨの
各項の数値を新Ｆ／Ｆ間遅延情報Ｆ１７のＩＮＴＥＲＣ
ＯＮとＩＯＰＡＴＨの各項（Ａで示す部分）に代入し、
Ｆ／Ｆ間遅延の再計算が行われていることを示してお
り、結果として、タイミングマージンＢの値がＦ／Ｆ間
遅延情報Ｆ６における２．８６２ｎｓから新Ｆ／Ｆ間遅
延情報Ｆ１７における０．０９４ｎｓに減っていること
が確認できる（駆動能力減→電力減）。

【００７５】再び図２に戻り、判断ステップＳ１０６に
おいて、新Ｆ／Ｆ間遅延情報Ｆ１７に基づき、タイミン
グマージンが最適かどうかの判断を行い、もし、各Ｆ／
Ｆ間パスにおいてタイミングマージンが限界（かつ、タ
イミングエラー無し）と判断した場合は、低電力化のた
めのセル置換を行った最終の新ＲＣネットＦ７とセル置
換情報Ｆ８を抽出する。また、タイミングオーバを確認
した場合は、セル置換情報Ｆ１５、新Ｆ／Ｆ間遅延情報
Ｆ１７、旧Ｆ／Ｆ間遅延情報Ｆ６を用いて新ＲＣネット
Ｆ１４に対してＲＣネット修正ステップＳ１０７で、ネ
ット修正を行い、再度遅延情報再抽出ステップＳ１０４
に戻る。

【００７６】ＲＣネット修正ステップＳ１０７では、例
えば、タイミングオーバしている遅延値に基づき、逆算
してオーバ分の遅延値を低減させる処理を行う。具体的
には新Ｆ／Ｆ間遅延情報Ｆ１７とセル置換情報Ｆ１５と
旧Ｆ／Ｆ間遅延情報Ｆ６からどのセルを元に戻せば良い
かを判断してネット修正を行う。これにより、タイミン
グオーバ分のセルのみセル置換が可能なので、必要以上
に低電力セルを元に戻す必要がない。また、ＴＡＴを重
視する場合は、タイミングエラーがあるＦ／Ｆ間パスの
うちセル遅延の大きい上位３つのセルを新Ｆ／Ｆ間遅延
情報Ｆ１７とセル置換情報Ｆ１５を用いて選択し、一律
にネット修正することで、短ＴＡＴにタイミング収束さ
せることが可能である。

【００７７】以上が本実施の形態を特徴付ける最適化セ
ル置換処理ステップＳ１０の処理となる。この最適化セ
ル置換処理ステップＳ１０の処理を繰り返し、最終的に
タイミングエラーの無い低電力版の回路接続情報である
新ＲＣネットＦ７と低電力セルへの置換情報Ｆ８を抽出
する。

【００７８】つまり、この最適化セル置換処理ステップ
Ｓ１０の処理を有することにより、タイミング調整と低
電力化（低電力セル置換）を同時に考慮ができる。

【００７９】最後に図１の全体フローを再度参照して、
消費電力抽出ステップＳ１１以降の処理に関して説明す
ると、まず、消費電力抽出ステップＳ１１で、低電力処
理前のＲＣネットＦ４と最適化セル置換処理ステップＳ
１０にて低電力処理後の新ＲＣネットＦ７とセル単位電
力ライブラリＦ９を用いて、低電力化前後での各消費電
力の抽出を行う。その後、比較判定ステップＳ１２で、
消費電力抽出ステップＳ１１の結果に基づき低電力処理
後のネットが低電力処理前のネットより電力削減されて
いることを確認する。比較判定ステップＳ１２でＮＧと
判断した場合は、置換順序変更ステップＳ１３へ進み、
低電力セルへの置換手法の変更や、セル置換対象とする
配線遅延の制限値変更などを行い、再度、最適化セル置
換処理ステップＳ１０の低電力化処理を行う。比較判定
ステップＳ１２でＯＫと判断した場合は、レイアウト修
正ステップＳ１４へ進み、最適化セル置換処理ステップ
Ｓ１０で得られるセル置換情報Ｆ８と低電力セルレイア
ウト情報Ｆ１０とレイアウト設計ステップＳ５のレイア
ウト設計時に抽出されるセルのインスタンスとレイアウ
ト座標の情報であるＤＥＦＦ１１を用いてレイアウト修
正を行う。

【００８０】前述したように、本設計フローでは低電力
ライブラリとしてＦＰＬＩＢを用いているため、レイア
ウト修正は単純な置き換え作業のみであり、短ＴＡＴで
修正可能である。具体的にはセル置換情報Ｆ８に記述さ
れているインスタンス情報と、ＤＥＦＦ１１に記述され
ているインスタンスとレイアウト座標の情報からセル置
換を行なったレイアウト座標の特定を行ない、特定した
座標のセル置換処理をシェルにより自動で行なう。又
は、セル置換情報Ｆ８に記述されているインスタンス情
報に基づき、ＤＥＦＦ１１中の該当するセル名変換を行
い、再度、ＤＥＦＦ１１からレイアウトデータの再抽出
を行なっても良い。

【００８１】その後、レイアウト検証ステップＳ１５
で、レイアウト検証、クロストークの検証などを行い、
ＬＳＩの設計を終了する。なお、最適化セル置換処理ス
テップＳ１０のセル置換処理において、事前に置換後の
レイアウトの配線抵抗、容量を考慮したタイミング計算
を行なっていることになるので、本レイアウト修正によ
り、タイミングエラーが再発生することはない（本レイ
アウト修正方法では、セル入れ替えのみであり、配線パ
タン等は不変である）。

【００８２】以上の仕組みにより、タイミング調整と低
電力化（低電力セル置換）を同時に考慮しながら適切な
低電力設計を行なうことができ、短ＴＡＴで低電力なＬ
ＳＩが設計可能となる。

【００８３】本実施の形態のＬＳＩの自動設計方法は、
タイミングを考慮しながら電力削減に有効なセルのみを
低電力ライブラリへ置換する仕組みである最適化セル置
換処理ステップを有することにより、タイミングエラー
を誘発することなく低電力設計が可能となる。

【００８４】例えば、従来の第１の低電力技術で設計し
たマクロ製品において本実施の形態を適用した場合の例
では、従来技術によるマクロ製品の消費電力５３．７ｍ
Ｗに対し、本実施の形態の設計法による同一機能性能の
マクロ製品の消費電力は４６．４ｍＷと、約１３％の電
力削減が可能という効果を確認できた。

【００８５】同様に、従来の第２の低電力技術に対する
本実施の形態の電力削減効果は、約３％の電力削減とな
った。

【００８６】また、フットプリントライブラリを用いる
ことで、セル名変更（セル置換）により、単純な回路変
更、レイアウト変換が可能となり、再合成、再配置配線
によるＴＡＴは発生しないため、短ＴＡＴで低電力化が
実現可能となる。

【００８７】また、従来、タイミングエラー誘発などの
問題により、低電力ライブラリを用いた合成が困難であ
ったが、本実施の形態では合成後に低電力ライブラリの
有効利用が可能となる。

【００８８】また、従来の低電力化によるタイミング収
束性悪化により、設計ＴＡＴ増加が懸念されていたが、
本実施の形態により、実配線負荷を考慮したタイミング
収束と低電力化を同時に考慮した設計が可能となるの
で、設計ＴＡＴの向上が図れる。

【００８９】さらに、クリティカルパス、それ以外のパ
スの区別なく、容易にタイミングマージンを減らすこと
が出来、低電力化が実現可能となる。

【００９０】次に、本発明の第２の実施の形態を特徴付
ける最適化セル置換処理ステップＳ１０Ａの詳細を図２
と共通の構成要素には共通の参照文字／数字を付して同
様にフローチャートで示す図７を参照すると、この図に
示す本実施の形態の最適化セル置換処理ステップＳ１０
Ａの前述の第１の実施の形態の最適化セル置換処理ステ
ップＳ１０との相違点は、低電力化のためのセル置換を
行う際に用いる低電力ライブラリである低電力セル遅延
情報Ｆ１２及び低電力セル名情報Ｆ１３の代わりに低電
力セル遅延情報Ｆ１２及び低電力セル名情報Ｆ１３の各
情報に加えてセル内の最終段トランジスタのゲート幅Ｗ
をセル置換前の置換対象セルと同一サイズとした低電力
セル遅延情報Ｆ１２Ａ及び低電力セル名情報Ｆ１３Ａを
有することである。

【００９１】第１の実施の形態では、低電力化のための
セル名置換を行う際には、例えば、置換対象のＸ１能力
のセルに対する置換セルとしてトランジスタのＷサイズ
などの下地データを全て最小サイズとした低電力ライブ
ラリ（以下最小サイズライブラリ）を用いていた。この
ため、低電力化の目的としてはセル置換により十分な効
果を発揮できるライブラリとなっていたが、ネット修正
時にセル出力の配線負荷の状態、すなわち、配線遅延値
の大小を考慮せずにセル置換を行った場合、過度の駆動
能力低下により、配線負荷の影響で出力波形が鈍り、次
段セルの貫通電流を誘発するという問題点があった。そ
こで、第１の実施の形態では低電力セル置換時に配線遅
延が大きいセルを除外する仕組みを持ち、電力削減に有
効なセルのみを置換する処理を行っていた。しかし、第
１の実施の形態の場合、配線遅延を無視して全てのセル
を対象にセル置換を行うことが出来ず、電力削減を限界
まで行えないという手法となっている。

【００９２】本実施の形態では、セル置換時に用いる低
電力ライブラリとして、第１の実施の形態で用いた低電
力ライブラリの他に、図８に示すような低電力セル内の
最終段トランジスタＱ１のＷをセル置換前の置換対象セ
ル（高電力セル）の全トランジスタのＷと同一サイズの
Ｗ１とし、その他のトランジスタのみＷサイズ縮小を図
った低電力ライブラリを持たせることにより、セル置換
時に配線遅延を無視して全てのセルを対象にセル置換が
出来るようにしている。

【００９３】最終段トランジスタのＷサイズが置換対象
セルのサイズと同等であれば、セル置換後に配線負荷の
影響でセル置換前より出力波形が鈍ることがなく、次段
の貫通電流を増加させることもない。従って、ネット内
の全セルを対象に低電力化のためのセル置換が行えるよ
うになり、電力削減が第１の実施の形態よりも限界まで
行えるようになるという効果が得られる。

【００９４】なお、本実施の形態で使用する低電力ライ
ブラリも第１の実施の形態同様のＦＰＬＩＢであり、従
来のセルに対し、配線などの上地データとレイアウトの
セルサイズは同一とすることで、回路、レイアウト共に
データ差し替えのみで修正が可能となる。

【００９５】さらに、このような低電力ライブラリを従
来セルの駆動能力バラエティ毎に準備することにより、
効率良く低電力化のためのセル置換が行えるようにな
り、さらなる低電力化が行えるという効果を得る。

【００９６】本実施の形態は、今後のプロセスの進化に
伴い、多少、低電力ライブラリが増加してもさらなる低
電力化が必要とされてきた場合に有効である。

【００９７】本実施の形態の最適化セル置換処理ステッ
プＳ１０Ａを用いた全体の設計フローは、図１に示した
第１の実施の形態と同様であるので省略する。

【００９８】次に、本発明の第３の実施の形態を特徴付
ける最適化セル置換処理ステップＳ１０Ｂの詳細を図２
と共通の構成要素には共通の参照文字／数字を付して同
様にフローチャートで示す図９を参照すると、この図に
示す本実施の形態の最適化セル置換処理ステップＳ１０
Ｂの前述の第１の実施の形態の最適化セル置換処理ステ
ップＳ１０との相違点は、タイミングを考慮したＦ／Ｆ
間遅延計算処理ステップＳ１０５に加えて、セル置換に
よる電力増減を考慮して電力変動値を算出する電力変動
値算出ステップＳ１０８を有することである。

【００９９】第１の実施の形態では、低電力化のための
セル名置換を行う際には、セルの駆動能力変化による各
配線遅延、セル遅延の変動を抽出し、さらに、Ｆ／Ｆ間
のトータル遅延値の再計算を行ない、セル置換による予
期せぬタイミングエラーを防止していた。タイミングを
意識したのは、セル置換に伴うセル遅延の変動をチェッ
クする目的と同時に、タイミングマージンを限界まで削
減することにより、その波及として電力削減を実現させ
ることを目的としていたからである。つまり、本発明の
ポイントであるタイミングマージンの削減による消費電
力削減手法において、考慮していたのはあくまでもＦ／
Ｆ間パスのタイミングのみであったと言える。従って、
最適化セル置換処理ステップＳ１０のフローにおいて
は、タイミングに着目した内容となっており、消費電力
に関するチェックに関しては、低電力化の処理後の最終
チェックとして行われているに過ぎなかった。

【０１００】これに対し、本実施の形態では、セル置換
時にタイミングを考慮したＦ／Ｆ間遅延計算処理を行う
他に、セル置換による電力増減を考慮した電力変動値算
出ステップＳ１０８を行い、消費電力の観点でも同時に
チェックを行うようにしている。

【０１０１】実際には、電力変動値算出ステップＳ１０
８で、最適化セル置換処理ステップＳ１０Ｂのセル置換
ステップＳ１０３におけるセル置換時に抽出されるセル
置換情報Ｆ１５と、セル毎の電力情報であるセル単位電
力情報Ｆ１８を用いて、セル置換によるセル内電力の変
動を計算し、各Ｆ／Ｆ間パス毎の消費電力の増減値デー
タである電力増減値Ｆ１９を抽出する。判定ステップＳ
１０９において電力増減値Ｆ１９を用いて、セル置換後
のＦ／Ｆ間パスのトータル電力値が下がっているかどう
かを判定する。結果、消費電力が増加していた場合は、
第１の実施の形態と同様、ＲＣネット修正ステップＳ１
０７でネット修正を行う。消費電力が低下しており、判
断ステップＳ１０６のタイミング判定でもタイミングエ
ラーがない場合は、第１の実施の形態同様、低電力版の
新ＲＣネット情報Ｆ７と低電力セルへの置換情報Ｆ８と
を抽出する。

【０１０２】その他処理においては、第１の実施の形態
の最適化セル置換処理ステップＳ１０図２と同様であ
る。

【０１０３】以上の処理を設けることにより、低電力セ
ルへの置換時に、セル遅延の変動とセル内電力の変動を
同時にチェックすることが出来るようになり、設計フロ
ーの最終段階で電力削減効果のチェックを行っていた第
１の実施の形態よりも効率的に低電力設計が行えるよう
になり、さらに、セル置換による電力増加時の後戻りＴ
ＡＴが削減できるという効果を得ることが出来る。

【０１０４】本実施の形態の最適化セル置換処理ステッ
プＳ１０Ｂを用いた全体の設計フローは、図１に示した
第１の実施の形態と同様であるので省略する。

【０１０５】

【発明の効果】以上説明したように、本発明のＬＳＩの
自動設計方法は、論理合成を、タイミング規格の満足を
重視して大駆動能力従って高電力の前記第１のセルを用
いて実施し、第１のレイアウトの検証後に上記タイミン
グ規格を考慮しながら第１のセルより小駆動能力従って
低電力の第２のセルに置換する第１のネットの修正を行
い低電力化した第２のネットと第１のセルから第２のセ
ルへの置換情報とを抽出する最適化セル置換処理ステッ
プを有することにより、タイミングエラーを誘発するこ
となく低電力設計が可能となるという効果がある。

【０１０６】また、フットプリントライブラリを用いる
ことで、セル名変更（セル置換）により、単純な回路変
更、レイアウト変換が可能となり、再合成、再配置配線
によるＴＡＴは発生しないため、短ＴＡＴで低電力化が
実現可能となるという効果がある。

【０１０７】また、従来、タイミングエラー誘発などの
問題により、低電力ライブラリを用いた合成が困難であ
ったが、本実施の形態では合成後に低電力ライブラリの
有効利用が可能となるという効果がある。

【０１０８】また、従来の低電力化によるタイミング収
束性悪化により、設計ＴＡＴ増加が懸念されていたが、
本実施の形態により、実配線負荷を考慮したタイミング
収束と低電力化を同時に考慮した設計が可能となるの
で、設計ＴＡＴの向上が図れるという効果がある。

【０１０９】さらに、クリティカルパス、それ以外のパ
スの区別なく、容易にタイミングマージンを減らすこと
が出来、低電力化が実現可能となるという効果がある。

【図面の簡単な説明】

【図１】本発明のＬＳＩの自動設計方法の第１の実施の
形態を示すフローチャートである。

【図２】図１の最適セル置換処理ステップの詳細を示す
フローチャートである。

【図３】Ｆ／Ｆ間パスの一例を等価回路で、このＦ／Ｆ
間パスの各セル毎のセル内遅延とセル間の配線遅延の情
報の一例を表形式でそれぞれ示す説明図である。

【図４】図２のセル選択ステップの詳細を示すフローチ
ャートである。

【図５】図２の低電力ライブラリのレイアウトの一例を
示すレイアウト図である。

【図６】図２のＦ／Ｆ間遅延計算ステップのＦ／Ｆ間遅
延の再計算例を示す説明図である。

【図７】本発明のＬＳＩの自動設計方法の第２の実施の
形態を特徴付ける最適セル置換処理ステップの詳細を示
すフローチャートである。

【図８】図７の低電力ライブラリのレイアウトの一例を
示すレイアウト図である。

【図９】本発明のＬＳＩの自動設計方法の第３の実施の
形態を特徴付ける最適セル置換処理ステップの詳細を示
すフローチャートである。

【図１０】従来の第１のＬＳＩの自動設計方法の一例を
示すフローチャートである。

【図１１】従来の第１のＬＳＩの自動設計方法における
問題点の第１の例を示すグラフである。

【図１２】従来の第１のＬＳＩの自動設計方法における
問題点の第２の例を示すグラフである。

【図１３】従来の第２のＬＳＩの自動設計方法の一例を
示すフローチャートである。

【図１４】従来の第２のＬＳＩの自動設計方法における
問題点の一例を示すレイアウト図である。

【符号の説明】

５１，５２ インバータ Ｆ１，Ｆ３，Ｆ６ Ｆ／Ｆ間遅延情報 Ｆ２，Ｆ４，Ｆ１０３ ＲＣネット Ｆ５ セル遅延情報 Ｆ７，Ｆ１４ 新ＲＣネット Ｆ８ 置換情報 Ｆ９ 電力ライブラリ（ＬＩＢ） Ｆ１０ 低電力セルレイアウト情報 Ｆ１１ ＤＥＦ Ｆ１２，Ｆ１２Ａ 低電力セル遅延情報 Ｆ１３，Ｆ１３Ａ 低電力セル名情報 Ｆ１５ セル置換情報 Ｆ１６ ＳＤＦ Ｆ１７ 新Ｆ／Ｆ間遅延情報 Ｆ１８ セル単位電力情報 Ｆ１９ 電力増減値 Ｆ２１ Ｆ／Ｆ間パス遅延情報 Ｆ２２ 置換セル情報 Ｆ１０１，Ｆ１０２ 低電力ライブラリ Ｑ１ トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｃ Ｆターム(参考） 5B046 AA08 BA04 JA01 KA06 5F064 AA02 BB19 DD02 DD03 DD09 EE03 EE42 EE43 EE46 EE47 HH06 HH12 HH13

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩの初期設計である機能設計の結果
   に基づき予め定めたタイミング規格を満足するよう第１
   のセルを用いて論理合成を行い、前記論理合成の結果生
   成した回路接続情報である第１のネットについて前記タ
   イミング規格を満足させるよう実施するタイミング収束
   の確認後に前記第１のセルの配置配線である第１のレイ
   アウトを実行するＬＳＩの自動設計方法において、 前記論理合成を、前記タイミング規格の満足を重視して
   大駆動能力従って高電力の前記第１のセルを用いて実施
   し、 前記第１のレイアウトの検証後に前記タイミング規格を
   考慮しながら前記第１のセルより小駆動能力従って低電
   力の第２のセルに置換する前記第１のネットの修正を行
   い低電力化した第２のネットと前記第１のセルから前記
   第２のセルへの置換情報とを抽出する最適化セル置換処
   理ステップを有することを特徴とするＬＳＩの自動設計
   方法。
2. 【請求項２】 ＬＳＩの初期設計である機能設計の結果
   に基づき予め定めたタイミング規格を満足するよう第１
   のセルを用いて論理合成を行い、前記論理合成の結果生
   成した回路接続情報である第１のネットについて前記タ
   イミング規格を満足させるよう実施するタイミング収束
   の確認後に前記第１のセルの配置配線である第１のレイ
   アウトを実行するＬＳＩの自動設計方法において、 前記機能設計を行う機能設計ステップと、 前記機能設計ステップの結果に基づき前記タイミング規
   格の満足を優先して大駆動能力従って高電力の前記第１
   のセルを用いて前記論理合成を行う論理合成ステップ
   と、 前記論理合成結果生成された前記第１のネットに対して
   タイミング検証を行い第１のフリップフロップ（Ｆ／
   Ｆ）間遅延情報を生成する第１のタイミング検証ステッ
   プと、 前記第１のＦ／Ｆ間遅延情報に対して前記タイミング規
   格の不満足であるタイミングエラー有無の判定を行い、
   前記タイミングエラーがあった場合は、前記論理合成ス
   テップに戻り、前記タイミング収束が確認されれば、後
   述のレイアウト設計ステップへ進む第１の判定ステップ
   と、 前記タイミング収束後の前記第１のネットを用いて自動
   配置配線を行い、レイアウト検証後に配線抵抗及び容量
   を考慮した第１のＲＣネットの抽出を行う前記第１のレ
   イアウトである第１のレイアウト設計ステップと、 前記第１のＲＣネットに基づきタイミング検証を行い第
   ２のＦ／Ｆ間遅延情報を生成する第２のタイミング検証
   ステップと、 前記第２のＦ／Ｆ間遅延情報に対して前記タイミングエ
   ラー有無の判定を行い、前記タイミングエラーがあった
   場合は、前記論理合成ステップ又は前記第１のレイアウ
   ト設計ステップに戻り、前記タイミング収束が確認され
   れば、前記第１のＲＣネット対応の第２のＲＣネットの
   ライブラリを抽出して次のステップへ進む第２の判定ス
   テップと、 前記第２のＦ／Ｆ間遅延情報に対して各Ｆ／Ｆ間遅延の
   前記タイミング規格に対する余裕であるタイミングマー
   ジンの値を抽出するマージン値チェックステップと、 前記マージン値チェックステップで抽出したマージン値
   に対し、全てのＦ／Ｆ間についての前記タイミングマー
   ジンの有無を判断して低電力化の処理を行なう必要があ
   るかどうかを決定し前記タイミングマージンがなければ
   設計を終了し、タイミングマージンが存在すればそのま
   ま前記第２のＦ／Ｆ間遅延情報から第３のＦ／Ｆ間遅延
   情報を抽出し低電力化の処理を行う次の最適化セル置換
   処理ステップへ進むマージン判断ステップと、 先に抽出した第２のＲＣネットと第３のＦ／Ｆ間遅延情
   報及びセル遅延情報を用いて前記タイミング規格を考慮
   しながら前記第１のセルをこの第１のセルより小駆動能
   力従って低電力の第２のセルに置換する低電力化のため
   のネット修正を行い低電力した第３のＲＣネットと前記
   第２のセルへの置換情報とを抽出する前記最適化セル置
   換処理ステップと、 前記第２のＲＣネットと前記第３のＲＣネットとセル単
   位の電力ライブラリを用いて、各ネットの消費電力抽出
   を行う消費電力抽出ステップと、 前記消費電力抽出ステップの結果に基づき低電力処理後
   のネットが低電力処理前のネットより電力削減されてい
   ることを確認し、ＯＫと判断した場合は、次のレイアウ
   ト修正ステップへ進む比較判定ステップと、 前記比較判定ステップでＮＧと判断した場合は、前記第
   ２のセルへの置換手法の変更を行い、再度、前記最適化
   セル置換処理ステップへ戻り低電力処理を行う置換順序
   変更ステップと、 前記最適化セル置換処理ステップで得られるセル置換情
   報と前記第２のセルレイアウト情報と前記レイアウト設
   計ステップで抽出される前記第１のセルのインスタンス
   とレイアウト座標の情報であるセルインスタンス座標情
   報を用いてレイアウト修正を行うレイアウト修正ステッ
   プと、 前記レイアウト修正ステップ後のレイアウト検証を行う
   第２のレイアウト検証ステップＳ１５とを有することを
   特徴とするＬＳＩの自動設計方法。
3. 【請求項３】 前記最適化セル置換処理ステップが、前
   記第３のＦ／Ｆ間遅延情報から前記タイミングマージン
   の削減が可能なＦ／Ｆ間パスの抽出を行うＦ／Ｆ間パス
   抽出ステップと、 前記Ｆ／Ｆ間パス抽出ステップで抽出した前記Ｆ／Ｆ間
   パスに関して電力削減に有効となる前記第１のセルの選
   択を行うセル選択ステップと、 前記第２のＲＣネットと前記第２のセル名の情報である
   低電力セル名情報を用いて低電力化のためのネット修正
   であるセル名置換を行い前記第３のＲＣネットと前記第
   ２のセルへの前記置換情報とを抽出するセル置換ステッ
   プと、 前記第３のＲＣネットと前記セル遅延情報と前記第２の
   セルの遅延情報である低電力セル遅延情報とを用いてセ
   ル置換を行った前記第３のＲＣネット遅延情報の再抽出
   を行う遅延情報再抽出ステップと、 前記第３のＲＣネット遅延情報と前記セル置換情報と前
   記第３のＦ／Ｆ間遅延情報とを用いて新たなＦ／Ｆ間遅
   延の計算を行い第４のＦ／Ｆ間遅延情報を生成するＦ／
   Ｆ間遅延計算ステップと、 前記第４のＦ／Ｆ間遅延情報に基づき前記タイミングマ
   ージンが最適かどうかを判断し各Ｆ／Ｆ間パスにおいて
   前記タイミングマージンが限界かつタイミングエラー無
   しと判断した場合は低電力化のためのセル置換を行った
   最終結果の前記第３のＲＣネットと前記置換情報とを抽
   出し、タイミングオーバを確認した場合は、次のＲＣネ
   ット修正ステップに進む最適マージン判断ステップと、 前記セル置換情報と前記第３及び第４のＦ／Ｆ間遅延情
   報とを用いて前記第３のＲＣネットに対してネット修正
   を行い、再度前記遅延情報再抽出ステップに戻るＲＣネ
   ット修正ステップとを有することを特徴とする請求項２
   記載のＬＳＩの自動設計方法。
4. 【請求項４】 前記セル選択ステップが、前記タイミン
   グマージン削減可能なＦ／Ｆ間パス遅延情報に対して、
   予め定めた配線遅延値以下の前記第１のセルが存在する
   かどうかを判定する低配線遅延セル判定ステップと、 前記低配線遅延セル判定ステップで前記配線遅延値以下
   の前記第１のセルが存在すれば該当セルを置換対象とし
   てセル名及びインスタンス名を選択する置換セル選択ス
   テップと、 前記低配線遅延セル判定ステップで前記配線遅延値を超
   える場合該当セルを該当セルを置換対象外とする置換対
   象除外ステップとを有することを特徴とする請求項３記
   載のＬＳＩの自動設計方法。
5. 【請求項５】 前記セル選択ステップが、前記タイミン
   グマージン削減可能なＦ／Ｆ間パスの遅延情報に対し
   て、前記Ｆ／Ｆ間パスを構成する前記第１のセルのうち
   予め設定した範囲内でセル内の遅延であるセル遅延が小
   さいものから優先して置換対象として選択することを特
   徴とする請求項３記載のＬＳＩの自動設計方法。
6. 【請求項６】 前記セル選択ステップが、前記タイミン
   グマージン削減可能なＦ／Ｆ間パスの遅延情報に対し
   て、予め設定したセル段数以下のＦ／Ｆ間パスをセル置
   換対象から除外することを特徴とする請求項３記載のＬ
   ＳＩの自動設計方法。
7. 【請求項７】 前記第２のセルが、前記第１のセルの駆
   動能力より予め設定したランク付けにおける１ランク分
   低い駆動能力を有することを特徴とする請求項１又は２
   又は３記載のＬＳＩの自動設計方法。
8. 【請求項８】 前記最適化セル置換処理ステップが、前
   記Ｆ／Ｆ間遅延計算ステップに加えて、前記セル置換に
   よる電力増減を考慮して電力変動値を算出する電力変動
   値算出ステップを有することを特徴とする請求項３記載
   のＬＳＩの自動設計方法。
9. 【請求項９】 前記電力変動値算出ステップが、前記セ
   ル置換ステップでのセル置換時に抽出される前記セル置
   換情報とセル毎の電力情報であるセル単位電力情報を用
   いて、前記セル置換によるセル内電力の変動を計算し、
   各Ｆ／Ｆ間パス毎の消費電力の増減値データである電力
   増減値を抽出し、 前記電力増減値を用いて、セル置換後のＦ／Ｆ間パスの
   トータル電力値が下がっているかどうかを判定し、消費
   電力が増加していた場合は、前記ＲＣネット修正ステッ
   プに戻りネット修正を行い、消費電力が低下しており、
   かつ前記最適マージン判断ステップで前記タイミングエ
   ラーがない場合は、前記第３のＲＣネットと前記置換情
   報とを抽出する電力値低下判定ステップを有することを
   特徴とする請求項８記載のＬＳＩの自動設計方法。
10. 【請求項１０】 前記低電力セル名情報及び低電力セル
    遅延情報からなる低電力ライブラリが、前記第１のセル
    と前記第２のセルとは配線を含む上地データとレイアウ
    トのサイズが同一で、セルを構成するトランジスタのゲ
    ート幅を含む下地データのみが異なることを特徴とする
    請求項３記載のＬＳＩの自動設計方法。
11. 【請求項１１】 前記低電力ライブラリが、前記第２の
    セルの最終段のトランジスタのゲート幅が前記第１のセ
    ルのトランジスタのゲート幅と同一とし、その他のトラ
    ンジスタのゲート幅のサイズが縮小されていることを特
    徴とする請求項１０記載のＬＳＩの自動設計方法。